JP2602255B2 - 液晶表示装置およびその駆動方法 - Google Patents
液晶表示装置およびその駆動方法Info
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- crystal display
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクテイブマトリクス形液晶表示装置および
その駆動方法に係り、特に液晶印加電圧の保持特性の改
善および信頼性を向上するのに好適な液晶表示装置およ
びその駆動方法に関する。
その駆動方法に係り、特に液晶印加電圧の保持特性の改
善および信頼性を向上するのに好適な液晶表示装置およ
びその駆動方法に関する。
薄膜トランジスタ（以下TFTと略称する）で駆動され
る液晶表示装置において、従来から液晶印加電圧の保持
特性の改善のため、液晶に並列に蓄積容量を付加する方
策が検討されて来た。
る液晶表示装置において、従来から液晶印加電圧の保持
特性の改善のため、液晶に並列に蓄積容量を付加する方
策が検討されて来た。
その方策の一つとして、本発明者らは先に第２図に示
すような液晶表示装置について特許出願した。すなわ
ち、ゲート配線と透明画素電極の間にゲート絶縁膜を介
して容量を形成したものである。この方式では、TFTの
作製プロセスを複雑化することなく蓄積容量を形成する
ことができる点で大きなメリツトを有する。しかしなが
ら、蓄積容量の値を大きくとろうとすると開口率を下げ
ることとなり、この点で限界があつた。
すような液晶表示装置について特許出願した。すなわ
ち、ゲート配線と透明画素電極の間にゲート絶縁膜を介
して容量を形成したものである。この方式では、TFTの
作製プロセスを複雑化することなく蓄積容量を形成する
ことができる点で大きなメリツトを有する。しかしなが
ら、蓄積容量の値を大きくとろうとすると開口率を下げ
ることとなり、この点で限界があつた。
また、他の方策としては、TV学会技法ED86−39第65頁
「高画質フルカラーパネル」に述べられている方式があ
る。この方式では蓄積容量の接続を一括して行うため配
線工程における乗越えプロセスや透明電極の抵抗値が問
題となつた。
「高画質フルカラーパネル」に述べられている方式があ
る。この方式では蓄積容量の接続を一括して行うため配
線工程における乗越えプロセスや透明電極の抵抗値が問
題となつた。
従来の液晶表示装置におけるもう一つの問題点は、液
晶に直流電圧が印加されることにより液晶動作に悪影響
が及ぼされる点であつた。
晶に直流電圧が印加されることにより液晶動作に悪影響
が及ぼされる点であつた。
上記直流成分の発生原因を第３図および第４図を用い
て説明する。第３図においてTFT4には寄生容量としてC
gs6が付随している。このTFTに接続されているゲート線
２とデータ線１に各々第４図に示すような電圧VgとVdを
加えると、このCgsを通してゲート線２に印加されるパ
ルス電圧が画素電極が洩れ込む。これがTFTのON,OFF動
作と同期して起るため、第４図のVs（画素電極の電圧）
の波形に直流電圧成分が生ずるのである。
て説明する。第３図においてTFT4には寄生容量としてC
gs6が付随している。このTFTに接続されているゲート線
２とデータ線１に各々第４図に示すような電圧VgとVdを
加えると、このCgsを通してゲート線２に印加されるパ
ルス電圧が画素電極が洩れ込む。これがTFTのON,OFF動
作と同期して起るため、第４図のVs（画素電極の電圧）
の波形に直流電圧成分が生ずるのである。
本発明の目的は液晶と並列に任意の値の容量を付加す
ることにより、液晶表示装置の保持特性を改善すること
が可能な方式を提供することにある。
ることにより、液晶表示装置の保持特性を改善すること
が可能な方式を提供することにある。
本発明のもう一つの目的は、液晶にかかる直流電圧成
分をなくすることにより表示特性および信頼性の大幅な
改善を実現することにある。
分をなくすることにより表示特性および信頼性の大幅な
改善を実現することにある。
上記目的は、透明画素電極の下にもう一つの容量形成
用透明電極を形成し、該容量形成用透明電極を次段のゲ
ート線に接続することにより達成される。
用透明電極を形成し、該容量形成用透明電極を次段のゲ
ート線に接続することにより達成される。
これにより蓄積容量の値の選択幅を大きく拡大するこ
とが可能になると共に、第５図，第６図および第７図に
示すような駆動方式を用いることで、液晶にかかる直流
電圧成分をなくすことが可能となる。
とが可能になると共に、第５図，第６図および第７図に
示すような駆動方式を用いることで、液晶にかかる直流
電圧成分をなくすことが可能となる。
以下、本発明の一実施例を第１図により説明する。第
１図（ａ）は液晶表示装置の一画素分の平面構造図、第
１図（ｂ）はそのAA′線に沿つた断面構造図である。
１図（ａ）は液晶表示装置の一画素分の平面構造図、第
１図（ｂ）はそのAA′線に沿つた断面構造図である。
第１図（ａ）において、１はデータ線、２はこの画素
を駆動するTFTのゲートが接続されるゲート線、３は次
段のゲート線である。４はこの画素を駆動するTFTの部
分、５はTFTのソース電極、６はTFTのゲートソース間容
量Cgsが形成されている部分、９は画素電極、７は本発
明に係る画素電極９と次段ゲートに接続された透明電極
16との重畳部であり、Cstが形成されている部分であ
る。
を駆動するTFTのゲートが接続されるゲート線、３は次
段のゲート線である。４はこの画素を駆動するTFTの部
分、５はTFTのソース電極、６はTFTのゲートソース間容
量Cgsが形成されている部分、９は画素電極、７は本発
明に係る画素電極９と次段ゲートに接続された透明電極
16との重畳部であり、Cstが形成されている部分であ
る。
次に第１図（ｂ）によりTFT部分の構造を詳細に説明
する。８および15はそれぞれ非晶質シリコン（ａ−Si）
のｉ層およびｎ層である。データ線１はTFT部分４にお
いてはTFTのドレイン電極を形成する。11は窒化シリコ
ンのゲート絶縁膜、12はトランジスタの保護膜、14はガ
ラス基板であり、13はゲート線３に接続した透明電極で
ある。
する。８および15はそれぞれ非晶質シリコン（ａ−Si）
のｉ層およびｎ層である。データ線１はTFT部分４にお
いてはTFTのドレイン電極を形成する。11は窒化シリコ
ンのゲート絶縁膜、12はトランジスタの保護膜、14はガ
ラス基板であり、13はゲート線３に接続した透明電極で
ある。
本実施例の作製プロセスは下記の通りである。まずガ
ラス基板上にスパツタリング法によりITO透明電極を堆
積し、これをホトエツチングにより加工して13を形成す
る。次いでCrをスパツタ法により1000Åの厚さに堆積し
て、加工しゲート配線を行う。ゲート形成後、プラズマ
CVD法によりゲート絶縁膜と容量の形成用絶縁膜を兼ね
るSiN膜11を、続いてａ−Siのｉ層、ｎ層をそれぞれ250
℃,300℃,200℃にて形成する。膜厚はそれぞれ3000,200
0,200Åである。トランジスタのドレイン，ソース電極
はCr/Al2層構造を用い、加工後画素電極９用ITOを堆
積，加工する。最後にトランジスタの保護膜であるSiN1
2をプラズマCVD法により、厚さ5,000Åに形成する。
ラス基板上にスパツタリング法によりITO透明電極を堆
積し、これをホトエツチングにより加工して13を形成す
る。次いでCrをスパツタ法により1000Åの厚さに堆積し
て、加工しゲート配線を行う。ゲート形成後、プラズマ
CVD法によりゲート絶縁膜と容量の形成用絶縁膜を兼ね
るSiN膜11を、続いてａ−Siのｉ層、ｎ層をそれぞれ250
℃,300℃,200℃にて形成する。膜厚はそれぞれ3000,200
0,200Åである。トランジスタのドレイン，ソース電極
はCr/Al2層構造を用い、加工後画素電極９用ITOを堆
積，加工する。最後にトランジスタの保護膜であるSiN1
2をプラズマCVD法により、厚さ5,000Åに形成する。
本実施例ではゲート線をCr単層としたが、これはAl単
層でもよいし、二層（たとえばCr/Al）であつてもよい
ことは勿論である。
層でもよいし、二層（たとえばCr/Al）であつてもよい
ことは勿論である。
次に本装置の直流電圧相殺駆動方式について述べる。
本装置は、蓄積容量を内蔵しているため液晶の保持特性
を改善することが可能である。しかし更に駆動方式を工
夫することにより液晶に加わる直流電圧を零にすること
ができる。
本装置は、蓄積容量を内蔵しているため液晶の保持特性
を改善することが可能である。しかし更に駆動方式を工
夫することにより液晶に加わる直流電圧を零にすること
ができる。
第５図ないし第７図はこの駆動方法について述べたも
のである。第５図は一画素分の等価回路図であり、第６
図はその等価回路に示された２本のゲート線２および３
に各々印加されるゲート線電圧V2,V3のタイミングチヤ
ートで）る。線順次駆動においては通常上記V2,V3が順
次選択電極Vonとなり、それ以外の時刻においては非選
択電圧Voffの値をとる（但しVon−Voff＝v1＞０）。本
実施例における駆動方法では、上記Von,Voffの２値に加
え、V2が選択電圧となるタイミング（第６図におけるｔ
＝t2）に同期させてV3を補償電圧Vcompとする（但しV
off−Vcomp＝v2＞０）。この電圧が上述の逆極性のパル
スである。本駆動法によると、寄生容量Cgsによる画素
電極への電圧の洩れ込みは、次のように零にできる。
のである。第５図は一画素分の等価回路図であり、第６
図はその等価回路に示された２本のゲート線２および３
に各々印加されるゲート線電圧V2,V3のタイミングチヤ
ートで）る。線順次駆動においては通常上記V2,V3が順
次選択電極Vonとなり、それ以外の時刻においては非選
択電圧Voffの値をとる（但しVon−Voff＝v1＞０）。本
実施例における駆動方法では、上記Von,Voffの２値に加
え、V2が選択電圧となるタイミング（第６図におけるｔ
＝t2）に同期させてV3を補償電圧Vcompとする（但しV
off−Vcomp＝v2＞０）。この電圧が上述の逆極性のパル
スである。本駆動法によると、寄生容量Cgsによる画素
電極への電圧の洩れ込みは、次のように零にできる。
第６図のｔ＝t3およびt4における電圧の洩れ込みΔ
v3,Δv4は Δv3＝−（Cgs/C）・v1＋（Cst/C）・（v1＋v2） Δv4＝−（Cgt/C）・v1 …（１） で表わされる。
v3,Δv4は Δv3＝−（Cgs/C）・v1＋（Cst/C）・（v1＋v2） Δv4＝−（Cgt/C）・v1 …（１） で表わされる。
ここでＣ＝Cgs＋CLC＋Cstであり、CLCは一画素当りの
液晶の等価容量を示す。
液晶の等価容量を示す。
画素電極に印加される直流電圧成分はΔv3＋Δv4で表
わされるので Δv3＋Δv4＝−（Cgs/C）・v1＋（Cst/C）・v2…（２） となる。
わされるので Δv3＋Δv4＝−（Cgs/C）・v1＋（Cst/C）・v2…（２） となる。
ここで特に Cst＝（v1/v2）・Cgs …（３） を満たすようにすると、上式の右辺＝０となり、画像信
号によらず直流電圧成分を零にすることができる。この
ときに画素電極にかかる電圧は第７図に示すような波形
となる。式（３）式を書き直すと となる。Cstは一定値となるが、Cgsはパネル駆動条件に
より変動しうる。したがつてこれに応じてv2の値を選択
する必要がある。またv2の値は式（４）で決まる値その
ものに限ることなく であつても同様の効果を得ることができる。
号によらず直流電圧成分を零にすることができる。この
ときに画素電極にかかる電圧は第７図に示すような波形
となる。式（３）式を書き直すと となる。Cstは一定値となるが、Cgsはパネル駆動条件に
より変動しうる。したがつてこれに応じてv2の値を選択
する必要がある。またv2の値は式（４）で決まる値その
ものに限ることなく であつても同様の効果を得ることができる。
（実施例２） 第８図は本発明の第２の実施例における液晶表示装置
の一画素分の平面および断面構造図である。本実施例に
おいてはまずCrゲート電極を形成する。その上に蓄積容
量形成用透明電極１を形成する。絶縁膜はSOG（Spin−o
n Glass）16を用いることによりプロセスの簡素化をは
かつた。
の一画素分の平面および断面構造図である。本実施例に
おいてはまずCrゲート電極を形成する。その上に蓄積容
量形成用透明電極１を形成する。絶縁膜はSOG（Spin−o
n Glass）16を用いることによりプロセスの簡素化をは
かつた。
（実施例３） 第９図は本発明の別の実施例を示したものである。蓄
積容量形成用電極13,ゲート電極2,3を形成、加工後、ま
ずSOG絶縁膜を1000Åの厚さに形成する。SOGの焼成温度
は420℃である。SOGの上にプラズマCVD法によりSiN膜形
成、ａ−Si膜の形成を行う点は前記実施例と同様であ
る。このときのSiN膜はSOGの膜厚があるので2000Åとし
た。
積容量形成用電極13,ゲート電極2,3を形成、加工後、ま
ずSOG絶縁膜を1000Åの厚さに形成する。SOGの焼成温度
は420℃である。SOGの上にプラズマCVD法によりSiN膜形
成、ａ−Si膜の形成を行う点は前記実施例と同様であ
る。このときのSiN膜はSOGの膜厚があるので2000Åとし
た。
この実施例においてはCst用透明電極とプラズマCVD法
によるSiN膜が直接コンタクトしないので、SiN堆積条件
に対する制約がなくなり良好なSiN/a−Si界面を実現で
きる、絶縁膜が二層構造なのでピンホール耐性の向上が
はかれるなどのメリツトがある。
によるSiN膜が直接コンタクトしないので、SiN堆積条件
に対する制約がなくなり良好なSiN/a−Si界面を実現で
きる、絶縁膜が二層構造なのでピンホール耐性の向上が
はかれるなどのメリツトがある。
なお、ここで、SOGのかわりに、スパツタ法によるSiO
2等を使用しも同じ結果が得られる。
2等を使用しも同じ結果が得られる。
本発明によれば、液晶表示装置の液晶に並列に蓄積容
量を容易に形成することができ、液晶保持特性を大幅に
改善できる。プロセス的には容量形成用透明電極への接
続はゲート線を介して行うので、専用の引き出し線、端
子を必要としない。このため乗越え配線が不要でありこ
れに基因する欠陥発生がない、端子を別途作成する必要
がない、更にITOの面抵抗に対する制約が事実上なくな
る等の効果がある。
量を容易に形成することができ、液晶保持特性を大幅に
改善できる。プロセス的には容量形成用透明電極への接
続はゲート線を介して行うので、専用の引き出し線、端
子を必要としない。このため乗越え配線が不要でありこ
れに基因する欠陥発生がない、端子を別途作成する必要
がない、更にITOの面抵抗に対する制約が事実上なくな
る等の効果がある。
また本装置に電圧相殺用パルスを印加することにより
液晶にかかる直流電圧成分をなくすことができるので、
液晶の信頼性や特性上への悪影響を取り除くことができ
るという効果がある。
液晶にかかる直流電圧成分をなくすことができるので、
液晶の信頼性や特性上への悪影響を取り除くことができ
るという効果がある。
第１図は、本発明の第１の実施例の液晶表示パネルの一
画素分の平面構造図（ａ）およびそのＡ−Ａ′線に沿つ
た断面構造図（ｂ）、第２図は本発明者らが先に出願し
た液晶表示パネルの一画素分の平面（ａ）および断面図
（ｂ）、第３図は付加容量のない従来パネルの一画素の
等価回路図、第４図は直流電圧成分の発生機構を示す
図、第５図は本発明の第１の実施例の一画素分の等価回
路、第６図は本発明の第一の実施例の駆動方法における
パルスタイミングを示す図、第７図は本発明の第一の実
施例の効果を示す画素電極の電圧波形図、第８図は本発
明の第二の実施例における一画素平面図（ａ）および断
面図（ｂ）、第９図は本発明の第３の実施例における一
画素分の断面図である。 １……データ線、２……ゲート線、２……次段のゲート
線、４……TFT部分、５……ソース、６……Cgs、７……
Cst、８……ａ−Si i層、９……画素電極、11……ゲー
ド絶縁膜、12……パシベーシヨン膜、13……容量形成用
透明電極、14……ガラス基板、15……ａ−Si n層、16…
…SOG膜。
画素分の平面構造図（ａ）およびそのＡ−Ａ′線に沿つ
た断面構造図（ｂ）、第２図は本発明者らが先に出願し
た液晶表示パネルの一画素分の平面（ａ）および断面図
（ｂ）、第３図は付加容量のない従来パネルの一画素の
等価回路図、第４図は直流電圧成分の発生機構を示す
図、第５図は本発明の第１の実施例の一画素分の等価回
路、第６図は本発明の第一の実施例の駆動方法における
パルスタイミングを示す図、第７図は本発明の第一の実
施例の効果を示す画素電極の電圧波形図、第８図は本発
明の第二の実施例における一画素平面図（ａ）および断
面図（ｂ）、第９図は本発明の第３の実施例における一
画素分の断面図である。 １……データ線、２……ゲート線、２……次段のゲート
線、４……TFT部分、５……ソース、６……Cgs、７……
Cst、８……ａ−Si i層、９……画素電極、11……ゲー
ド絶縁膜、12……パシベーシヨン膜、13……容量形成用
透明電極、14……ガラス基板、15……ａ−Si n層、16…
…SOG膜。
Claims (3)
- 【請求項１】複数個のデータ線とこれに直交する複数個
のゲート線を備え、その各交点に薄膜トランジスタを形
成した基板と、透明導電体を形成したもう一つの基板を
有し、上記両基板間に液晶を封入した液晶表示装置にお
いて、上記薄膜トランジスタに付随した画素電極の少な
くとも一部が絶縁膜を介して容量形成用透明電極と重畳
しており、かつ上記容量形成用透明電極が次段のゲート
線に接続し、上記薄膜トランジスタを駆動するゲートパ
ルスに同期して、次段のゲート線に上記ゲートパルスと
逆極性のパルスを印加することを特徴とする液晶表示装
置。 - 【請求項２】複数個のデータ線とこれに直交する複数個
のゲート線を備え、その各交点に薄膜トランジスタを形
成した基板と、透明導電体を形成したもう一つの基板を
有し、上記両基板間に液晶を封入した液晶表示装置にお
いて、上記薄膜トランジスタに付随した画素電極の少な
くとも一部が絶縁膜を介して容量形成用透明電極とを重
畳しており、かつ上記容量形成用透明電極が次段のゲー
ト線に接続しており、上記薄膜トランジスタを駆動する
ゲートパルスに同期して、次段のゲート線に上記ゲート
パルスと逆極性のパルスを印加することを特徴とする液
晶表示装置の駆動方法。 - 【請求項３】上記画素電極と上記容量形成用透明電極の
重畳によって形成される静電容量Cstの値と、上記ゲー
トパルスの振幅v1と、上記逆極性のパルスの振幅v2およ
び上記薄膜トランジスタのゲートソース間容量Cgsの値
が、 Cst≒（v1/v2）・Cgs なる関係を満足することを特徴とする特許請求の範囲第
２項記載の液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29755787A JP2602255B2 (ja) | 1987-11-27 | 1987-11-27 | 液晶表示装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29755787A JP2602255B2 (ja) | 1987-11-27 | 1987-11-27 | 液晶表示装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140129A JPH01140129A (ja) | 1989-06-01 |
| JP2602255B2 true JP2602255B2 (ja) | 1997-04-23 |
Family
ID=17848092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29755787A Expired - Lifetime JP2602255B2 (ja) | 1987-11-27 | 1987-11-27 | 液晶表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602255B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2807496B2 (ja) * | 1989-08-11 | 1998-10-08 | シャープ株式会社 | アクティブマトリクス基板 |
| JP2711015B2 (ja) * | 1990-07-25 | 1998-02-10 | 三菱電機株式会社 | マトリクス形表示装置 |
| JP2702294B2 (ja) * | 1991-02-21 | 1998-01-21 | シャープ株式会社 | アクティブマトリクス基板 |
| JP2798537B2 (ja) * | 1991-11-06 | 1998-09-17 | シャープ株式会社 | アクティブマトリクス基板の製造方法 |
| JP3941901B2 (ja) | 1998-04-28 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6313481B1 (en) | 1998-08-06 | 2001-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| JP3134866B2 (ja) * | 1999-02-05 | 2001-02-13 | 日本電気株式会社 | 液晶表示装置とその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170675U (ja) * | 1982-05-12 | 1983-11-14 | 株式会社日立製作所 | 液晶表示装置 |
| JPS61157927U (ja) * | 1985-03-20 | 1986-09-30 | ||
| JPS6210619A (ja) * | 1985-07-09 | 1987-01-19 | Seiko Epson Corp | アクテイブマトリクスパネル |
| JPS62152157A (ja) * | 1985-12-26 | 1987-07-07 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JPH0695186B2 (ja) * | 1986-03-05 | 1994-11-24 | 松下電器産業株式会社 | 薄膜トランジスタアレイ |
-
1987
- 1987-11-27 JP JP29755787A patent/JP2602255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140129A (ja) | 1989-06-01 |
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