JPH10246898A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10246898A JPH10246898A JP10107402A JP10740298A JPH10246898A JP H10246898 A JPH10246898 A JP H10246898A JP 10107402 A JP10107402 A JP 10107402A JP 10740298 A JP10740298 A JP 10740298A JP H10246898 A JPH10246898 A JP H10246898A
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- Japan
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- electrode
- light
- additional capacitance
- light shielding
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Abstract
(57)【要約】
【課題】 アクティブマトリクス基板を備えた液晶表示
装置において、配線の抵抗を小さくして信号遅延を生じ
にくくする。 【解決手段】 基板上に形成されたゲート電極、ソース
電極、およびドレイン電極を有する薄膜トランジスタ
と、該薄膜トランジスタ上部に第１の層間絶縁膜を介し
て形成された遮光膜と、該遮光膜上部に第２の層間絶縁
膜を介して形成された絵素電極とを備えたアクティブマ
トリクス基板と、対向電極を備えた対向基板と、これら
両基板間に封入された液晶層とによって構成された液晶
表示装置において、前記遮光膜は金属材料により形成さ
れているとともに前記薄膜トランジスタ上を覆って形成
されてなり、前記対向基板上に形成された対向電極と同
電位であることを特徴とする。
装置において、配線の抵抗を小さくして信号遅延を生じ
にくくする。 【解決手段】 基板上に形成されたゲート電極、ソース
電極、およびドレイン電極を有する薄膜トランジスタ
と、該薄膜トランジスタ上部に第１の層間絶縁膜を介し
て形成された遮光膜と、該遮光膜上部に第２の層間絶縁
膜を介して形成された絵素電極とを備えたアクティブマ
トリクス基板と、対向電極を備えた対向基板と、これら
両基板間に封入された液晶層とによって構成された液晶
表示装置において、前記遮光膜は金属材料により形成さ
れているとともに前記薄膜トランジスタ上を覆って形成
されてなり、前記対向基板上に形成された対向電極と同
電位であることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板を用いた液晶表示装置に関するものである。
クス基板を用いた液晶表示装置に関するものである。
【０００２】
【従来の技術】近年、液晶等を表示媒体として用いたア
クティブマトリクス表示装置が、活発に研究されてい
る。中でも、液晶を用いたアクティブマトリクス型の表
示装置は平面ディスプレイとして研究され、その成果も
着実に上がっている。このようなアクティブマトリクス
型液晶表示装置は、絵素電極、薄膜トランジスタ（ＴＦ
Ｔ）等が形成されたアクティブマトリクス基板と、対向
電極が形成された対向基板と、これらを対向させた間に
封入された液晶層とによって構成されている。
クティブマトリクス表示装置が、活発に研究されてい
る。中でも、液晶を用いたアクティブマトリクス型の表
示装置は平面ディスプレイとして研究され、その成果も
着実に上がっている。このようなアクティブマトリクス
型液晶表示装置は、絵素電極、薄膜トランジスタ（ＴＦ
Ｔ）等が形成されたアクティブマトリクス基板と、対向
電極が形成された対向基板と、これらを対向させた間に
封入された液晶層とによって構成されている。
【０００３】特に、小型かつ高精細に設計されたアクテ
ィブマトリクス型液晶表示装置（ＬＣＤ）では、その設
計上、絵素の面積が小さくなるので、絵素電極及び対向
電極との間で形成されるコンデンサ容量が小さくなる。
ィブマトリクス型液晶表示装置（ＬＣＤ）では、その設
計上、絵素の面積が小さくなるので、絵素電極及び対向
電極との間で形成されるコンデンサ容量が小さくなる。
【０００４】従って、映像信号を必要な時間保持するこ
とが出来なくなるという問題が生じる。加えて、絵素電
極の電位に対するバス配線の電位の変動が大きくなると
いう問題も生じる。そこで、絵素電極と対向電極との容
量不足を補うために付加容量が設けられる。
とが出来なくなるという問題が生じる。加えて、絵素電
極の電位に対するバス配線の電位の変動が大きくなると
いう問題も生じる。そこで、絵素電極と対向電極との容
量不足を補うために付加容量が設けられる。
【０００５】図４は、付加容量を備えた従来のアクティ
ブマトリクス基板の絵素１個分の平面図を示し、図５は
そのアクティブマトリクス基板のＴＦＴ２５を通る断面
図（図４におけるＢ−Ｂ´に沿った断面図）である。
ブマトリクス基板の絵素１個分の平面図を示し、図５は
そのアクティブマトリクス基板のＴＦＴ２５を通る断面
図（図４におけるＢ−Ｂ´に沿った断面図）である。
【０００６】このアクティブマトリクス基板は、絶縁性
基板１１上に、チャネル層１２ａ、１２ｂ、ソース電極
２３及びドレイン電極２４を有する多結晶シリコンから
なる半導体層３０が形成されている。半導体層３０のチ
ャネル層１２ａ、１２ｂ以外の部分は、イオン注入法に
よるドーピングを行うことにより電気抵抗が低減されて
いる。
基板１１上に、チャネル層１２ａ、１２ｂ、ソース電極
２３及びドレイン電極２４を有する多結晶シリコンから
なる半導体層３０が形成されている。半導体層３０のチ
ャネル層１２ａ、１２ｂ以外の部分は、イオン注入法に
よるドーピングを行うことにより電気抵抗が低減されて
いる。
【０００７】半導体層３０を覆って基板１１の上には、
ゲート絶縁膜１３が形成され、このゲート絶縁膜１３上
には、ｎ+またはｐ+のどちらか一方の多結晶Ｓｉからな
るゲート電極３ａ、３ｂおよび付加容量電極６が形成さ
れている。上述のドーピングは、このゲート電極３ａ、
３ｂをマスクとして行われる。ゲート電極３ａは、図１
に示すようにゲートバス配線１自身の一部からなり、ゲ
ート電極３ｂはゲートバス配線１から分岐した部分で構
成される。付加容量電極６は、図１に示すように帯状を
した付加容量共通配線８の一部であり、付加容量共通配
線８と絵素電極４との対向部分で付加容量が形成され
る。
ゲート絶縁膜１３が形成され、このゲート絶縁膜１３上
には、ｎ+またはｐ+のどちらか一方の多結晶Ｓｉからな
るゲート電極３ａ、３ｂおよび付加容量電極６が形成さ
れている。上述のドーピングは、このゲート電極３ａ、
３ｂをマスクとして行われる。ゲート電極３ａは、図１
に示すようにゲートバス配線１自身の一部からなり、ゲ
ート電極３ｂはゲートバス配線１から分岐した部分で構
成される。付加容量電極６は、図１に示すように帯状を
した付加容量共通配線８の一部であり、付加容量共通配
線８と絵素電極４との対向部分で付加容量が形成され
る。
【０００８】更に、ゲート電極３ａ及び３ｂを覆って基
板１１上の全面には、ゲート−ソース間層間絶縁膜１４
が形成されている。ゲート−ソース間層間絶縁膜１４に
は、スルーホール７ａ及び７ｂが設けられている。スル
ーホール７ａの上には、ソースバス配線２から分岐した
金属層１０ａが形成されている。更に、分岐した金属層
１０ａとは、別に同時に形成された金属層１０ｂが存在
する。ソースバス配線２は、スルーホール７ａを介して
ＴＦＴ２５のソース電極２３に接続されている。ここ
で、ＴＦＴ２５は、ゲート電極３ａ及び３ｂを有するデ
ュアルゲートと呼ばれる構造が用いられている。
板１１上の全面には、ゲート−ソース間層間絶縁膜１４
が形成されている。ゲート−ソース間層間絶縁膜１４に
は、スルーホール７ａ及び７ｂが設けられている。スル
ーホール７ａの上には、ソースバス配線２から分岐した
金属層１０ａが形成されている。更に、分岐した金属層
１０ａとは、別に同時に形成された金属層１０ｂが存在
する。ソースバス配線２は、スルーホール７ａを介して
ＴＦＴ２５のソース電極２３に接続されている。ここ
で、ＴＦＴ２５は、ゲート電極３ａ及び３ｂを有するデ
ュアルゲートと呼ばれる構造が用いられている。
【０００９】一方のコンタクトホール７ｂは、ＴＦＴ２
５のドレイン電極２４と金属層１０ｂとの間における電
気的接続を確実に行うためにＡｌなどの金属を使用して
埋められる。
５のドレイン電極２４と金属層１０ｂとの間における電
気的接続を確実に行うためにＡｌなどの金属を使用して
埋められる。
【００１０】その上には、第１の層間絶縁膜１７、遮光
膜１５、第２の層間絶縁膜１８及び絵素電極４がこの順
に形成されている。遮光膜１５と前記金属層１０ｂと
は、第１の層間絶縁膜１７に設けたコンタクトホール９
ｂを介して接続される。遮光膜１５は、Ｔｉ−Ｗ合金な
どで形成する。この遮光膜１５は、コンタクトホール７
ｂを埋めるＡｌ等の金属と、ＩＴＯ等からなる絵素電極
４との間におけるオーミックコンタクトを実現させる役
割も担っている。遮光膜１５と絵素電極４とは、第２の
層間絶縁膜１８に形成したコンタクトホール１６ｂを介
して接続される。
膜１５、第２の層間絶縁膜１８及び絵素電極４がこの順
に形成されている。遮光膜１５と前記金属層１０ｂと
は、第１の層間絶縁膜１７に設けたコンタクトホール９
ｂを介して接続される。遮光膜１５は、Ｔｉ−Ｗ合金な
どで形成する。この遮光膜１５は、コンタクトホール７
ｂを埋めるＡｌ等の金属と、ＩＴＯ等からなる絵素電極
４との間におけるオーミックコンタクトを実現させる役
割も担っている。遮光膜１５と絵素電極４とは、第２の
層間絶縁膜１８に形成したコンタクトホール１６ｂを介
して接続される。
【００１１】
【発明が解決しようとする課題】ところで、この従来基
板においては、ゲートバス配線１の１つがオン状態とな
った後、最初にオン状態となるソースバス配線２では、
このゲートバス配線１がオフ状態となるまでの時間が十
分に長いので、ソースバス配線２を送られる映像信号
が、絵素電極４及び付加容量電極６に余裕をもって書き
込まれる。しかし、最後にオン状態となるソースバス配
線２では、ゲートバス配線１がオフ状態となるまでの時
間が短いため、映像信号の書き込み時間が制約されると
いう問題がある。
板においては、ゲートバス配線１の１つがオン状態とな
った後、最初にオン状態となるソースバス配線２では、
このゲートバス配線１がオフ状態となるまでの時間が十
分に長いので、ソースバス配線２を送られる映像信号
が、絵素電極４及び付加容量電極６に余裕をもって書き
込まれる。しかし、最後にオン状態となるソースバス配
線２では、ゲートバス配線１がオフ状態となるまでの時
間が短いため、映像信号の書き込み時間が制約されると
いう問題がある。
【００１２】更に、付加容量共通配線８がｎ+の多結晶
Ｓｉで形成されているので抵抗が十分に小さいとは言え
ない。そのため、付加容量共通配線８を送られる信号は
遅延し、上述の制約された書き込み時間内に映像信号を
書き込むことができなくなり、絵素電極４に書き込まれ
た電位に変動が引き起こされるという問題もある。この
問題を図６に基づいて説明する。
Ｓｉで形成されているので抵抗が十分に小さいとは言え
ない。そのため、付加容量共通配線８を送られる信号は
遅延し、上述の制約された書き込み時間内に映像信号を
書き込むことができなくなり、絵素電極４に書き込まれ
た電位に変動が引き起こされるという問題もある。この
問題を図６に基づいて説明する。
【００１３】図６は、１つの絵素部分の等価回路図を示
す。ＴＦＴ３１のドレイン電極３２に接続された絵素電
極３３と、この絵素電極３３に対向し、かつ対向電極配
線が接続された対向電極３４との間では、液晶層を挟ん
で容量ＣLCが形成される。また、ＴＦＴ３１のドレイン
電極３２は、付加容量ＣSを介して付加容量共通配線に
接続されている。更に、ＴＦＴ３１のゲート電極３５及
びドレイン電極３２との間では容量Ｃgdが形成されてい
る。
す。ＴＦＴ３１のドレイン電極３２に接続された絵素電
極３３と、この絵素電極３３に対向し、かつ対向電極配
線が接続された対向電極３４との間では、液晶層を挟ん
で容量ＣLCが形成される。また、ＴＦＴ３１のドレイン
電極３２は、付加容量ＣSを介して付加容量共通配線に
接続されている。更に、ＴＦＴ３１のゲート電極３５及
びドレイン電極３２との間では容量Ｃgdが形成されてい
る。
【００１４】このとき、ＴＦＴのゲートバス配線にゲー
トオンの信号が送られると、ＴＦＴはオン状態となり、
ソースバス配線には映像信号Ｖdが書き込まれる。ここ
で、付加容量共通配線の信号伝達の時定数をτCS、絵素
電極への信号書き込み時間ＴONとすると、τCS≪ＴONの
条件が満たされない場合には、付加容量ＣSへの充電が
不十分となり、絵素電極の電位が変動するという問題が
生じる。
トオンの信号が送られると、ＴＦＴはオン状態となり、
ソースバス配線には映像信号Ｖdが書き込まれる。ここ
で、付加容量共通配線の信号伝達の時定数をτCS、絵素
電極への信号書き込み時間ＴONとすると、τCS≪ＴONの
条件が満たされない場合には、付加容量ＣSへの充電が
不十分となり、絵素電極の電位が変動するという問題が
生じる。
【００１５】ところで、ＴＦＴがオフ状態となり、τCS
に比べて十分に長い時間が経過した後における実際の表
示状態に対応する絵素電極の電位Ｖd´は、下記の１式
で表される。
に比べて十分に長い時間が経過した後における実際の表
示状態に対応する絵素電極の電位Ｖd´は、下記の１式
で表される。
【００１６】 Ｖd´＝Ｖd−｛Ｃgd／（Ｃgd＋ＣLC＋ＣS）・△Ｖg｝−ａ … （１） ここで、ΔＶgは、ＴＦＴのオン状態の時のゲート電位
とオフ状態の時のゲート電位との差である。ａは、書き
込み時間内に付加容量を十分充電できないために生じる
電位の変動を表し、下記の２式で示される。
とオフ状態の時のゲート電位との差である。ａは、書き
込み時間内に付加容量を十分充電できないために生じる
電位の変動を表し、下記の２式で示される。
【００１７】 ａ＝Ｖd・exp（−Ｔon／τCS）・｛ＣS／（Ｃgd＋ＣLC＋ＣS）｝ … （２） 上記１式における第２項は、ＴＦＴをオフ状態とするた
めにゲートバス配線の電圧が変動することによる絵素電
極の電位の変動を表す。書き込まれた映像信号によって
忠実な表示を行わせるためには、１式の第２項及び２式
のａの値を小さくしなければならない。１式の第２項の
値を小さくするためには、 Ｃgd≪ＣLC＋ＣS … （３） が成り立つことが必要である。高精細のアクティブマト
リクス基板では絵素電極が、小さくＣLCが小さいので、
３式の条件を満たすにはある程度の大きさの付加容量Ｃ
Sが必要となる。
めにゲートバス配線の電圧が変動することによる絵素電
極の電位の変動を表す。書き込まれた映像信号によって
忠実な表示を行わせるためには、１式の第２項及び２式
のａの値を小さくしなければならない。１式の第２項の
値を小さくするためには、 Ｃgd≪ＣLC＋ＣS … （３） が成り立つことが必要である。高精細のアクティブマト
リクス基板では絵素電極が、小さくＣLCが小さいので、
３式の条件を満たすにはある程度の大きさの付加容量Ｃ
Sが必要となる。
【００１８】このように付加容量ＣSは或る程度の大き
さが必要なので、ａの値を小さくするためには、 Ｔon≪τCS … （４） が成り立つことが必要である。特に、駆動回路をＴＦＴ
アレイと同一の基板上に形成した小型かつ高精細のアク
ティブマトリクス基板では、上記４式の条件を満たすに
は困難が伴う。その理由を次に示す。
さが必要なので、ａの値を小さくするためには、 Ｔon≪τCS … （４） が成り立つことが必要である。特に、駆動回路をＴＦＴ
アレイと同一の基板上に形成した小型かつ高精細のアク
ティブマトリクス基板では、上記４式の条件を満たすに
は困難が伴う。その理由を次に示す。
【００１９】（１）ゲートバス配線の本数が多くなり、
ゲートバス配線１本当たりに割り当てられる時間が短く
なる。
ゲートバス配線１本当たりに割り当てられる時間が短く
なる。
【００２０】（２）ドライバＩＣを実装する方式では、
全てのソースバス配線に同時に映像信号が出力されるの
で問題ないが、パネルサンプルホールド方式を採用する
場合には、それぞれのソースバス配線に順次映像信号が
出力されるので、最後に書き込みが行われるソースバス
配線における書き込み時間が短くなる。
全てのソースバス配線に同時に映像信号が出力されるの
で問題ないが、パネルサンプルホールド方式を採用する
場合には、それぞれのソースバス配線に順次映像信号が
出力されるので、最後に書き込みが行われるソースバス
配線における書き込み時間が短くなる。
【００２１】（３）表示装置の高精細化に伴う開口率の
低下を防ぐため、配線の線幅を狭くする必要がある。そ
のため付加容量共通配線の抵抗が大きくなり、τCSを小
さくすることができない。
低下を防ぐため、配線の線幅を狭くする必要がある。そ
のため付加容量共通配線の抵抗が大きくなり、τCSを小
さくすることができない。
【００２２】（４）絵素数が増加しても１絵素あたりの
付加容量共通電極の大きさを小さくすることができな
い。従って、１本の付加容量共通配線に接続される付加
容量の総和が大きくなり、τCSを小さくすることができ
ない。
付加容量共通電極の大きさを小さくすることができな
い。従って、１本の付加容量共通配線に接続される付加
容量の総和が大きくなり、τCSを小さくすることができ
ない。
【００２３】このような問題点の解決策として、付加容
量共通配線の両端に対向電極と同電位の電圧を印加する
ことが考えるが、それだけでは付加容量共通配線の抵抗
が十分に小さくならないために十分な解決策とは言えな
い。
量共通配線の両端に対向電極と同電位の電圧を印加する
ことが考えるが、それだけでは付加容量共通配線の抵抗
が十分に小さくならないために十分な解決策とは言えな
い。
【００２４】本発明はこのような問題点を解決するもの
であり、配線の抵抗を小さくして信号遅延を生じにくく
できるアクティブマトリクス基板を提供することを目的
とする。
であり、配線の抵抗を小さくして信号遅延を生じにくく
できるアクティブマトリクス基板を提供することを目的
とする。
【００２５】
【課題を解決するための手段】本発明の液晶表示装置
は、基板上に形成されたゲート電極、ソース電極、およ
びドレイン電極を有する薄膜トランジスタと、該薄膜ト
ランジスタ上部に第１の層間絶縁膜を介して形成された
遮光膜と、該遮光膜上部に第２の層間絶縁膜を介して形
成された絵素電極とを備えたアクティブマトリクス基板
と、対向電極を備えた対向基板と、これら両基板間に封
入された液晶層とによって構成された液晶表示装置にお
いて、前記遮光膜は金属材料により形成されているとと
もに前記薄膜トランジスタ上を覆って形成されてなり、
前記対向基板上に形成された対向電極と同電位であるこ
とを特徴としており、そのことにより、上記目的を達成
できる。
は、基板上に形成されたゲート電極、ソース電極、およ
びドレイン電極を有する薄膜トランジスタと、該薄膜ト
ランジスタ上部に第１の層間絶縁膜を介して形成された
遮光膜と、該遮光膜上部に第２の層間絶縁膜を介して形
成された絵素電極とを備えたアクティブマトリクス基板
と、対向電極を備えた対向基板と、これら両基板間に封
入された液晶層とによって構成された液晶表示装置にお
いて、前記遮光膜は金属材料により形成されているとと
もに前記薄膜トランジスタ上を覆って形成されてなり、
前記対向基板上に形成された対向電極と同電位であるこ
とを特徴としており、そのことにより、上記目的を達成
できる。
【００２６】なお、前記遮光膜は、Ｗ、Ｔｉ、Ｍｏ又は
Ｔｉ−Ｗ合金で形成してもよい。
Ｔｉ−Ｗ合金で形成してもよい。
【００２７】以下、本発明の作用について説明する。
【００２８】本発明にあっては、付加容量を形成する遮
光膜を金属材料により形成しており付加容量電極の抵抗
が小さくなるため、信号遅延の問題は生じない。
光膜を金属材料により形成しており付加容量電極の抵抗
が小さくなるため、信号遅延の問題は生じない。
【００２９】また、遮光膜を金属材料により形成してい
るため、例えば多結晶シリコンを遮光膜として用いた場
合のような光漏れが起こることもない。
るため、例えば多結晶シリコンを遮光膜として用いた場
合のような光漏れが起こることもない。
【００３０】さらに、この遮光膜は対向電極と同電位で
あるため、遮光膜と絵素電極との間に形成される容量は
付加容量としても作用し、よって、この遮光膜が付加容
量電極を兼ねることも可能となる。
あるため、遮光膜と絵素電極との間に形成される容量は
付加容量としても作用し、よって、この遮光膜が付加容
量電極を兼ねることも可能となる。
【００３１】そして、この遮光膜が付加容量電極を兼ね
ることにより、アクティブマトリクス基板の薄膜トラン
ジスタ以外の部分の付加容量電極の面積を小さくするこ
とができるので、開口率を向上させることも可能とな
る。
ることにより、アクティブマトリクス基板の薄膜トラン
ジスタ以外の部分の付加容量電極の面積を小さくするこ
とができるので、開口率を向上させることも可能とな
る。
【００３２】また、遮光膜として、Ｗ、Ｔｉ、Ｍｏ又は
Ｔｉ−Ｗ合金を用いることにより、プロセスに使用し易
く抵抗も低くすることができ、薄膜トランジスタに照射
される光を効果的に除去することが可能となる。
Ｔｉ−Ｗ合金を用いることにより、プロセスに使用し易
く抵抗も低くすることができ、薄膜トランジスタに照射
される光を効果的に除去することが可能となる。
【００３３】
【発明の実施の形態】図３に、本発明の実施の形態にお
ける液晶表示装置の平面模式図を示す。
ける液晶表示装置の平面模式図を示す。
【００３４】この液晶表示装置は、ガラス等の絶縁膜基
板１１上にゲート駆動回路５４、ソース駆動回路５５及
びＴＦＴアレイ部５３が形成されている。ＴＦＴアレイ
部５３には、ゲート駆動回路５４から延びる多数の平行
する走査線としてのゲートバス配線１が配されている。
ソース駆動回路５５からは信号線としての多数のソース
バス配線２がゲートバス配線１に直交して配設されてい
る。更に、ソースバス配線２と平行に、付加容量共通配
線８が配設されている。
板１１上にゲート駆動回路５４、ソース駆動回路５５及
びＴＦＴアレイ部５３が形成されている。ＴＦＴアレイ
部５３には、ゲート駆動回路５４から延びる多数の平行
する走査線としてのゲートバス配線１が配されている。
ソース駆動回路５５からは信号線としての多数のソース
バス配線２がゲートバス配線１に直交して配設されてい
る。更に、ソースバス配線２と平行に、付加容量共通配
線８が配設されている。
【００３５】２本のゲートバス配線１の間であって、ソ
ースバス配線２及び付加容量共通配線８で挟まれた矩形
の領域には、ＴＦＴ２５、絵素５７及び付加容量２７が
設けられている。ＴＦＴ２５のゲート電極はゲートバス
配線１に接続され、ソース電極はソースバス配線２に接
続されている。絵素５７は、ＴＦＴ２５のドレイン電極
に接続された絵素電極と対向基板上の対向電極との間
に、液晶が封入されて構成されている。また、付加容量
共通配線８は、対向電極と同じ電位の電極に接続されて
いる。
ースバス配線２及び付加容量共通配線８で挟まれた矩形
の領域には、ＴＦＴ２５、絵素５７及び付加容量２７が
設けられている。ＴＦＴ２５のゲート電極はゲートバス
配線１に接続され、ソース電極はソースバス配線２に接
続されている。絵素５７は、ＴＦＴ２５のドレイン電極
に接続された絵素電極と対向基板上の対向電極との間
に、液晶が封入されて構成されている。また、付加容量
共通配線８は、対向電極と同じ電位の電極に接続されて
いる。
【００３６】図１は、本実施の形態である液晶表示装置
のアクティブマトリクス基板における絵素１個分の平面
図を示す。図２は、図１におけるＡ−Ａ´に沿った断面
図である。このアクティブマトリクス基板の構成につい
て、製造工程に従って説明する。
のアクティブマトリクス基板における絵素１個分の平面
図を示す。図２は、図１におけるＡ−Ａ´に沿った断面
図である。このアクティブマトリクス基板の構成につい
て、製造工程に従って説明する。
【００３７】まず、絶縁性基板１１上に、例えばＣＶＤ
法によって多結晶Ｓｉからなる半導体層３０をパターン
形成した後、基板１１上の全面にゲート絶縁膜１３とな
る絶縁膜を形成した。この絶縁膜は、例えばＣＶＤ法、
スパッタリング法、又は上記多結晶Ｓｉ薄膜３０の上面
を熱酸化する方式により形成される。ゲート絶縁膜１３
の厚さは、例えば約１００ｎｍである。また、半導体層
３０の層厚は、例えば４０〜８０ｎｍである。
法によって多結晶Ｓｉからなる半導体層３０をパターン
形成した後、基板１１上の全面にゲート絶縁膜１３とな
る絶縁膜を形成した。この絶縁膜は、例えばＣＶＤ法、
スパッタリング法、又は上記多結晶Ｓｉ薄膜３０の上面
を熱酸化する方式により形成される。ゲート絶縁膜１３
の厚さは、例えば約１００ｎｍである。また、半導体層
３０の層厚は、例えば４０〜８０ｎｍである。
【００３８】次に、低抵抗の多結晶Ｓｉを付着した後に
パターニングを行って、ゲートバス配線１、ゲート電極
３ａ、３ｂ及び付加容量共通配線８を形成した。付加容
量共通配線８は、図１のように突出形成した部分である
付加容量電極６を含んだものである。次いで、上記ゲー
ト電極３ａ及び３ｂをマスクとし、かつフォトリソグラ
フィー法によって形成されたマスクを用いて半導体層３
０のゲート電極の下方以外の部分にイオン注入を行う。
これにより、半導体層３０にチャネル層１２ａ、１２ｂ
が形成される。
パターニングを行って、ゲートバス配線１、ゲート電極
３ａ、３ｂ及び付加容量共通配線８を形成した。付加容
量共通配線８は、図１のように突出形成した部分である
付加容量電極６を含んだものである。次いで、上記ゲー
ト電極３ａ及び３ｂをマスクとし、かつフォトリソグラ
フィー法によって形成されたマスクを用いて半導体層３
０のゲート電極の下方以外の部分にイオン注入を行う。
これにより、半導体層３０にチャネル層１２ａ、１２ｂ
が形成される。
【００３９】その後、この基板上の全面にゲート−ソー
ス間層間絶縁膜１４を、例えば７００ｎｍの厚さに形成
した。次に、ゲート−ソース間層間絶縁膜１４の所定箇
所にコンタクトホール７ａ、７ｂ及びコンタクトホール
７ｃを形成した。各コンタクトホール７ａ、７ｂ、７ｃ
は、それぞれソース電極２３、ドレイン電極２４、付加
容量共通配線８の上に配設されている。
ス間層間絶縁膜１４を、例えば７００ｎｍの厚さに形成
した。次に、ゲート−ソース間層間絶縁膜１４の所定箇
所にコンタクトホール７ａ、７ｂ及びコンタクトホール
７ｃを形成した。各コンタクトホール７ａ、７ｂ、７ｃ
は、それぞれソース電極２３、ドレイン電極２４、付加
容量共通配線８の上に配設されている。
【００４０】次に、ソースバス配線２及び、金属層１０
ａ、１０ｂ、１０ｃ等をＡｌ等の低抵抗の金属を用いて
同時に形成した。このとき、金属層１０ａ、１０ｂ、１
０ｃは、それぞれコンタクトホール７ａ、７ｂ、７ｃを
埋めるように形成され、ソース電極２３、ドレイン電極
２４、付加容量共通配線８と接続される。ゲート−ソー
ス間層間絶縁膜１４の上に飛び出している金属層１０
ａ、１０ｂ、１０ｃの層厚は、例えば６００ｎｍであ
る。なお、金属層１０ａはソースバス配線２から分岐さ
せた部分であり、ソースバス配線２は金属層１０ａ及び
コンタクトホール７ａを介してソース電極２３に接続さ
れる。
ａ、１０ｂ、１０ｃ等をＡｌ等の低抵抗の金属を用いて
同時に形成した。このとき、金属層１０ａ、１０ｂ、１
０ｃは、それぞれコンタクトホール７ａ、７ｂ、７ｃを
埋めるように形成され、ソース電極２３、ドレイン電極
２４、付加容量共通配線８と接続される。ゲート−ソー
ス間層間絶縁膜１４の上に飛び出している金属層１０
ａ、１０ｂ、１０ｃの層厚は、例えば６００ｎｍであ
る。なお、金属層１０ａはソースバス配線２から分岐さ
せた部分であり、ソースバス配線２は金属層１０ａ及び
コンタクトホール７ａを介してソース電極２３に接続さ
れる。
【００４１】次に、この基板上の全面に第１の層間絶縁
膜１７を、例えばＣＶＤ法によって６００ｎｍの厚さに
形成した。次に、第１の層間絶縁膜１７にコンタクトホ
ール９ｂ、９ｃを形成した。このコンタクトホール９ｂ
は、ドレイン電極を接続するためのものであり、コンタ
クトホール９ｃは遮光膜１５と付加容量共通配線８とを
電気的に接続するためのものである。遮光膜１５と付加
容量共通配線８とを接続することにより、この遮光膜１
５は対向電極と同じ電位となる。
膜１７を、例えばＣＶＤ法によって６００ｎｍの厚さに
形成した。次に、第１の層間絶縁膜１７にコンタクトホ
ール９ｂ、９ｃを形成した。このコンタクトホール９ｂ
は、ドレイン電極を接続するためのものであり、コンタ
クトホール９ｃは遮光膜１５と付加容量共通配線８とを
電気的に接続するためのものである。遮光膜１５と付加
容量共通配線８とを接続することにより、この遮光膜１
５は対向電極と同じ電位となる。
【００４２】次に、遮光膜１５を、ＴＦＴ２５の上部の
他、コンタクトホール９ｂ、９ｃを埋めるようにパター
ン形成した。遮光膜１５の材料は、例えばＴｉ−Ｗ合金
などの金属を使用し、厚みは例えば１２０〜１５０ｎｍ
とした。コンタクトホール９ｂの周りは、遮光膜１５が
存在しないが、この部分には金属層１０ｂが形成されて
いるので、遮光膜１５が無い部分から光が漏れるという
ことはない。なお、遮光膜１５は、上述のＴｉ−Ｗ合金
の他に、Ｗ、Ｔｉ、Ｍｏなどの金属を使用できる。ま
た、コンタクトホール９ｂ上の遮光膜１５は、ドレイン
電極２４と、後述する絵素電極４とのオーミックコンタ
クトを取るためのものである。
他、コンタクトホール９ｂ、９ｃを埋めるようにパター
ン形成した。遮光膜１５の材料は、例えばＴｉ−Ｗ合金
などの金属を使用し、厚みは例えば１２０〜１５０ｎｍ
とした。コンタクトホール９ｂの周りは、遮光膜１５が
存在しないが、この部分には金属層１０ｂが形成されて
いるので、遮光膜１５が無い部分から光が漏れるという
ことはない。なお、遮光膜１５は、上述のＴｉ−Ｗ合金
の他に、Ｗ、Ｔｉ、Ｍｏなどの金属を使用できる。ま
た、コンタクトホール９ｂ上の遮光膜１５は、ドレイン
電極２４と、後述する絵素電極４とのオーミックコンタ
クトを取るためのものである。
【００４３】その後、第２の層間絶縁膜１８を２００ｎ
ｍ形成し、コンタクトホール１６ｂをあけて絵素電極４
を形成した。
ｍ形成し、コンタクトホール１６ｂをあけて絵素電極４
を形成した。
【００４４】したがって、このように構成された本実施
の形態における液晶表示装置のアクティブマトリクス基
板においては、遮光膜１５と付加容量共通配線８とが平
行に形成されており、遮光膜１５と付加容量共通配線８
とがゲート−ソース間層間絶縁膜１４および第１の層間
絶縁膜１７にそれぞれ設けたコンタクトホール７ｃ、９
ｃを介して電気的に接続されているので、この遮光膜１
５は対向電極と同じ電位になり、また、遮光膜１５と付
加容量共通配線８とが並列接続された回路構成となって
抵抗が小さくなり、信号遅延の発生を抑制できる。
の形態における液晶表示装置のアクティブマトリクス基
板においては、遮光膜１５と付加容量共通配線８とが平
行に形成されており、遮光膜１５と付加容量共通配線８
とがゲート−ソース間層間絶縁膜１４および第１の層間
絶縁膜１７にそれぞれ設けたコンタクトホール７ｃ、９
ｃを介して電気的に接続されているので、この遮光膜１
５は対向電極と同じ電位になり、また、遮光膜１５と付
加容量共通配線８とが並列接続された回路構成となって
抵抗が小さくなり、信号遅延の発生を抑制できる。
【００４５】また、遮光膜１５が付加容量共通配線８を
兼ねることにより、開口率を上げるために付加容量共通
配線８の線幅を細くしたときに生じる断線を防ぐことが
できる。
兼ねることにより、開口率を上げるために付加容量共通
配線８の線幅を細くしたときに生じる断線を防ぐことが
できる。
【００４６】
【発明の効果】以上詳述したように、本発明の液晶表示
装置は、付加容量を形成する遮光膜を金属材料により形
成しており付加容量電極の抵抗が小さくなるため、信号
遅延の問題が生じることはなくなる。
装置は、付加容量を形成する遮光膜を金属材料により形
成しており付加容量電極の抵抗が小さくなるため、信号
遅延の問題が生じることはなくなる。
【００４７】また、遮光膜を金属材料により形成してい
るため、例えば多結晶シリコンを遮光膜として用いた場
合のような光漏れが起こることもなくなる。
るため、例えば多結晶シリコンを遮光膜として用いた場
合のような光漏れが起こることもなくなる。
【００４８】さらに、この遮光膜は対向電極と同電位で
あるため、遮光膜と絵素電極との間に形成される容量は
付加容量としても作用し、よって、この遮光膜が付加容
量電極を兼ねることも可能となる。
あるため、遮光膜と絵素電極との間に形成される容量は
付加容量としても作用し、よって、この遮光膜が付加容
量電極を兼ねることも可能となる。
【００４９】そして、この遮光膜が付加容量電極を兼ね
ることにより、アクティブマトリクス基板の薄膜トラン
ジスタ以外の部分の付加容量電極の面積を小さくするこ
とができるので、開口率を向上させることも可能とな
る。
ることにより、アクティブマトリクス基板の薄膜トラン
ジスタ以外の部分の付加容量電極の面積を小さくするこ
とができるので、開口率を向上させることも可能とな
る。
【００５０】また、遮光膜として、Ｗ、Ｔｉ、Ｍｏ又は
Ｔｉ−Ｗ合金を用いることにより、プロセスに使用し易
く抵抗も低くすることができ、薄膜トランジスタに照射
される光を効果的に除去することが可能となる。
Ｔｉ−Ｗ合金を用いることにより、プロセスに使用し易
く抵抗も低くすることができ、薄膜トランジスタに照射
される光を効果的に除去することが可能となる。
【図１】図１は、本実施の形態である液晶表示装置のア
クティブマトリクス基板における絵素１個分を示す平面
図である。
クティブマトリクス基板における絵素１個分を示す平面
図である。
【図２】図２は、図１のＡ−Ａ´に沿った断面図であ
る。
る。
【図３】図３は、図１のアクティブマトリクス基板を備
えたアクティブマトリクス型の液晶表示装置を示す平面
模式図である。
えたアクティブマトリクス型の液晶表示装置を示す平面
模式図である。
【図４】図４は、従来の液晶表示装置のアクティブマト
リクス基板における絵素１個分を示す平面図である。
リクス基板における絵素１個分を示す平面図である。
【図５】図５は、図４のＢ−Ｂ´に沿った断面図であ
る。
る。
【図６】図６は、１つの絵素部分の等価回路図である。
１ ゲートバス配線 ２ ソースバス配線 ３ａ、３ｂ ゲート電極 ４ 絵素電極 ６ 付加容量電極 ７ａ、７ｂ、７ｃ コンタクトホール ８ 付加容量共通電極 ９ｂ、９ｃ コンタクトホール １０ａ、１０ｂ、１０ｃ 金属層 １１ 絶縁性基板 １２ａ、１２ｂ チャネル層 １３ ゲート絶縁膜 １４ ゲート−ソース間層間絶縁膜 １５ 遮光膜 １６ｂ コンタクトホール １７ 第１の層間絶縁膜 １８ 第２の層間絶縁膜 ２３ ソース電極 ２４ ドレイン電極 ２５ ＴＦＴ ３０ 半導体層
Claims (2)
- 【請求項１】 基板上に形成されたゲート電極、ソース
電極、およびドレイン電極を有する薄膜トランジスタ
と、該薄膜トランジスタ上部に第１の層間絶縁膜を介し
て形成された遮光膜と、該遮光膜上部に第２の層間絶縁
膜を介して形成された絵素電極とを備えたアクティブマ
トリクス基板と、対向電極を備えた対向基板と、これら
両基板間に封入された液晶層とによって構成された液晶
表示装置において、 前記遮光膜は金属材料により形成されているとともに前
記薄膜トランジスタ上を覆って形成されてなり、前記対
向基板上に形成された対向電極と同電位であることを特
徴とする液晶表示装置。 - 【請求項２】 前記遮光膜が、Ｗ、Ｔｉ、Ｍｏ、Ｔｉ−
Ｗ合金からなることを特徴とする請求項１に記載の液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107402A JP3035263B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107402A JP3035263B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181792A Division JP2800956B2 (ja) | 1992-03-10 | 1992-03-10 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10246898A true JPH10246898A (ja) | 1998-09-14 |
| JP3035263B2 JP3035263B2 (ja) | 2000-04-24 |
Family
ID=14458246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107402A Expired - Lifetime JP3035263B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035263B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002072925A (ja) * | 2000-08-31 | 2002-03-12 | Seiko Epson Corp | 電気光学装置 |
| JP2006018320A (ja) * | 2005-08-29 | 2006-01-19 | Seiko Epson Corp | 電気光学装置及びプロジェクタ |
| KR100566722B1 (ko) * | 1999-06-14 | 2006-04-03 | 후지쯔 가부시끼가이샤 | 액정 표시 기판과 그 제조 방법 및 액정 표시 장치 |
| JP2006201355A (ja) * | 2005-01-19 | 2006-08-03 | Sharp Corp | 液晶表示装置 |
-
1998
- 1998-04-17 JP JP10107402A patent/JP3035263B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566722B1 (ko) * | 1999-06-14 | 2006-04-03 | 후지쯔 가부시끼가이샤 | 액정 표시 기판과 그 제조 방법 및 액정 표시 장치 |
| JP2002072925A (ja) * | 2000-08-31 | 2002-03-12 | Seiko Epson Corp | 電気光学装置 |
| JP2006201355A (ja) * | 2005-01-19 | 2006-08-03 | Sharp Corp | 液晶表示装置 |
| JP4516432B2 (ja) * | 2005-01-19 | 2010-08-04 | シャープ株式会社 | 液晶表示装置 |
| JP2006018320A (ja) * | 2005-08-29 | 2006-01-19 | Seiko Epson Corp | 電気光学装置及びプロジェクタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035263B2 (ja) | 2000-04-24 |
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