JPH06202158A - アクティブマトリクス液晶表示装置とその製造方法 - Google Patents
アクティブマトリクス液晶表示装置とその製造方法Info
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- JPH06202158A JPH06202158A JP16193A JP16193A JPH06202158A JP H06202158 A JPH06202158 A JP H06202158A JP 16193 A JP16193 A JP 16193A JP 16193 A JP16193 A JP 16193A JP H06202158 A JPH06202158 A JP H06202158A
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Abstract
(57)【要約】
【目的】液晶表示装置において、走査線信号の立ち下が
りで生じる表示電極電位のシフトを前段の走査線との容
量結合を使って回復させる方式に関して、露光する際に
生じるパターずれの影響を無くする。 【構成】表示電極６に接続される蓄積容量の電極９と、
薄膜トランジスタのソース電極７は同一のリソグラフィ
工程で同時に露光する。図示したレイアウトでは、蓄積
容量ＣSCとゲートとソース間の容量ＣGSとの比率ＣSC／
ＣGSは露光のパターンずれによらず常に一定にできる。
本発明ではゲート・ソース容量ＣGSがあるために走査線
信号の立ち下がりで生じる電位変化を、前段の走査線と
の間に蓄積容量ＣSCを設け前段の走査線信号に電位変化
を与えることで回復させる。本発明ではリソグラフィ工
程の露光においてパターンがずれても一画面内で均一な
ムラのない表示が得られる。
りで生じる表示電極電位のシフトを前段の走査線との容
量結合を使って回復させる方式に関して、露光する際に
生じるパターずれの影響を無くする。 【構成】表示電極６に接続される蓄積容量の電極９と、
薄膜トランジスタのソース電極７は同一のリソグラフィ
工程で同時に露光する。図示したレイアウトでは、蓄積
容量ＣSCとゲートとソース間の容量ＣGSとの比率ＣSC／
ＣGSは露光のパターンずれによらず常に一定にできる。
本発明ではゲート・ソース容量ＣGSがあるために走査線
信号の立ち下がりで生じる電位変化を、前段の走査線と
の間に蓄積容量ＣSCを設け前段の走査線信号に電位変化
を与えることで回復させる。本発明ではリソグラフィ工
程の露光においてパターンがずれても一画面内で均一な
ムラのない表示が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示素子に薄膜ト
ランジスタを設けたアクティブマトリクス型液晶表示装
置とその製造方法に関する。
ランジスタを設けたアクティブマトリクス型液晶表示装
置とその製造方法に関する。
【０００２】
【従来の技術】従来のアクティブマトリクス液晶表示装
置は、図３，図４に示すように走査線１と、画像信号線
２と、薄膜トランジスタの半導体層３と走査線１に接続
されるゲート電極４と、画像信号線２と接線されるドレ
イン電極５と、表示電極６と、表示電極６と接続される
ソース電極７を有している。表示電極６は、図には示し
てないがそれと対向する面にある対向電極とで、液晶容
量がつくられている。一方、前段の走査線の一部と表示
電極６の一部とで蓄積容量８がつくられている。
置は、図３，図４に示すように走査線１と、画像信号線
２と、薄膜トランジスタの半導体層３と走査線１に接続
されるゲート電極４と、画像信号線２と接線されるドレ
イン電極５と、表示電極６と、表示電極６と接続される
ソース電極７を有している。表示電極６は、図には示し
てないがそれと対向する面にある対向電極とで、液晶容
量がつくられている。一方、前段の走査線の一部と表示
電極６の一部とで蓄積容量８がつくられている。
【０００３】次に動作について説明する。図５は走査線
１に与える走査線信号波形を示している。走査線信号に
薄膜トランジスタのしきい値以上のオン電圧が与えられ
ると薄膜トランジスタはオン状態になり、表示電極６の
電位は画像信号線２に与えられた電位と等しくなる。次
に、走査線信号がオン電圧からオフ電圧に立ち下がる
と、表示電極６の電位は、次式に示すΔＶだけ変化す
る。
１に与える走査線信号波形を示している。走査線信号に
薄膜トランジスタのしきい値以上のオン電圧が与えられ
ると薄膜トランジスタはオン状態になり、表示電極６の
電位は画像信号線２に与えられた電位と等しくなる。次
に、走査線信号がオン電圧からオフ電圧に立ち下がる
と、表示電極６の電位は、次式に示すΔＶだけ変化す
る。
【０００４】 ΔＶ＝ＣGS・Ｖg ／（ＣGS＋ＣLC＋ＣSC）……（１） ここで、Ｖg は走査線信号の立ち下がりに変化する電
圧、ＣGSは薄膜トランジスタのゲートとソース間の容
量、ＣLCは液晶容量、ＣSCは蓄積容量である。このΔＶ
は液晶にＤＣ成分を与える原因になるので前段の走査線
と表示電極６とでつくる蓄積容量８を設け、前段の走査
線信号を図５に示すようにＶg ′だけ変化させることに
より、走査線信号の立ち下がりで生じた表示電極６の電
位変化ΔＶを復帰させることができる。これについては
例えば、特開平３−３５２１８号公報に述べられてい
る。
圧、ＣGSは薄膜トランジスタのゲートとソース間の容
量、ＣLCは液晶容量、ＣSCは蓄積容量である。このΔＶ
は液晶にＤＣ成分を与える原因になるので前段の走査線
と表示電極６とでつくる蓄積容量８を設け、前段の走査
線信号を図５に示すようにＶg ′だけ変化させることに
より、走査線信号の立ち下がりで生じた表示電極６の電
位変化ΔＶを復帰させることができる。これについては
例えば、特開平３−３５２１８号公報に述べられてい
る。
【０００５】
【発明が解決しようとする課題】この従来のアクティブ
マトリクス表示装置では、シソグラフィ工程の露光でソ
ース電極７のパターンがずれゲートとソース間の容量Ｃ
GSが変化することの影響が考慮されていないという問題
点があった。大画面の液晶表示装置では、一つの画面を
分割して露光するため、露光機の精度上、異なる分割面
でパターンのずれ量が異なり、ゲートとソース間の容量
ＣGSが異っている。そのため（１）式で示した電位の変
化が、異なる露光の分割面で異なって均一な表示画面が
得られないという問題点があった。
マトリクス表示装置では、シソグラフィ工程の露光でソ
ース電極７のパターンがずれゲートとソース間の容量Ｃ
GSが変化することの影響が考慮されていないという問題
点があった。大画面の液晶表示装置では、一つの画面を
分割して露光するため、露光機の精度上、異なる分割面
でパターンのずれ量が異なり、ゲートとソース間の容量
ＣGSが異っている。そのため（１）式で示した電位の変
化が、異なる露光の分割面で異なって均一な表示画面が
得られないという問題点があった。
【０００６】
【課題を解決するための手段】本発明のアクティブマト
リクス液晶表示装置は、前段の走査線電極の一部と表示
電極と電気的に接続された電極とで構成する蓄積容量
と、薄膜トランジスタの走査線に接線されるゲート電極
と表示電極に接続されるソース電極との間の容量との比
がホトシソグラフィ技術による位置ずれに依らず一定で
あることを特徴とする。
リクス液晶表示装置は、前段の走査線電極の一部と表示
電極と電気的に接続された電極とで構成する蓄積容量
と、薄膜トランジスタの走査線に接線されるゲート電極
と表示電極に接続されるソース電極との間の容量との比
がホトシソグラフィ技術による位置ずれに依らず一定で
あることを特徴とする。
【０００７】また、本発明によれば、走査線および画像
信号線を形成する工程と、画像信号線と走査線に電気的
に接続された薄膜トランジスタを形成する工程と、前段
の走査線電極の一部と表示電極に電気的に接続された上
部電極とで蓄積容量を形成する工程とを含み、表示電極
に接続される薄膜トランジスタのソース電極と、蓄積容
量の電極のうち表示電極に接続される上部電極とは、同
一のホトリソグラフィ工程で同時に露光に形成するアク
ティブマトリクス液晶表示装置の製造方法が得られる。
信号線を形成する工程と、画像信号線と走査線に電気的
に接続された薄膜トランジスタを形成する工程と、前段
の走査線電極の一部と表示電極に電気的に接続された上
部電極とで蓄積容量を形成する工程とを含み、表示電極
に接続される薄膜トランジスタのソース電極と、蓄積容
量の電極のうち表示電極に接続される上部電極とは、同
一のホトリソグラフィ工程で同時に露光に形成するアク
ティブマトリクス液晶表示装置の製造方法が得られる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のアクティブマトリク
ス液晶表示装置の一表示素子を示す平面図である。この
表示素子の製造に当っては、まず、ガラス等の絶縁基板
上にＧｒ等の金属をスパッタ法で成膜し走査線１とゲー
ト電極４をホトリソグラフィによってパターン化して形
成する。次に、全面にゲート絶縁膜として、例えば窒化
シリコンをプラズマＣＶＤ法で成膜し、続いてアモルフ
ァスシリコンをプラズマＣＶＤ法で連続して成膜する。
アモルファスシリコンはホトリソグラフィによって島状
にパターン化して半導体層３を形成する。次に、Ｃｒ等
の金属をスパッタ法で成膜し、画像信号線２とドレイン
電極５およびソース電極７をホトリソグラフィによって
パターン化すると同時に蓄積容量上部電極９をパターン
化する。ゲート電極４、ゲート絶縁膜、半導体層３、ド
レイン電極５およびソース電極７はＴＦＴを構成する。
このように本実施例ではソース電極７と蓄積容量上部電
極９とは同一のホトリソグラフィ工程で同時に露光して
パターン化することを特徴としている。次に、ＩＴＯな
どの透明導電性膜をスパッタ法で成膜し、ホトリソグラ
フィによって表示電極６をパターン化して形成する。こ
の後、保護膜として窒化シリコン等をプラズマＣＶＤ法
などで成膜して完成する。
る。図１は本発明の第１の実施例のアクティブマトリク
ス液晶表示装置の一表示素子を示す平面図である。この
表示素子の製造に当っては、まず、ガラス等の絶縁基板
上にＧｒ等の金属をスパッタ法で成膜し走査線１とゲー
ト電極４をホトリソグラフィによってパターン化して形
成する。次に、全面にゲート絶縁膜として、例えば窒化
シリコンをプラズマＣＶＤ法で成膜し、続いてアモルフ
ァスシリコンをプラズマＣＶＤ法で連続して成膜する。
アモルファスシリコンはホトリソグラフィによって島状
にパターン化して半導体層３を形成する。次に、Ｃｒ等
の金属をスパッタ法で成膜し、画像信号線２とドレイン
電極５およびソース電極７をホトリソグラフィによって
パターン化すると同時に蓄積容量上部電極９をパターン
化する。ゲート電極４、ゲート絶縁膜、半導体層３、ド
レイン電極５およびソース電極７はＴＦＴを構成する。
このように本実施例ではソース電極７と蓄積容量上部電
極９とは同一のホトリソグラフィ工程で同時に露光して
パターン化することを特徴としている。次に、ＩＴＯな
どの透明導電性膜をスパッタ法で成膜し、ホトリソグラ
フィによって表示電極６をパターン化して形成する。こ
の後、保護膜として窒化シリコン等をプラズマＣＶＤ法
などで成膜して完成する。
【０００９】本実施例では、図１に示されるｘ方向にホ
トリソグラフィ工程の露光でパターンずれが生じても、
ソース電極７と蓄積容量上部電極９は同一の露光でパタ
ーン化されているために、図１レイアウトでは、ゲート
とソース間の容量ＣGSと蓄積容量ＣSCとの比率ＣSC／Ｃ
GSは常に一定になる。なお、図１の実施例ではＣGS，Ｃ
SCの値は、ｙ方向の露光によるパターンずれには従来技
術でも依存しない。なぜなら、ｙ方向にパターンずれが
あっても電極の重なり部分に変化はなく、従ってＣGS，
ＣSCの値は変らないからである。
トリソグラフィ工程の露光でパターンずれが生じても、
ソース電極７と蓄積容量上部電極９は同一の露光でパタ
ーン化されているために、図１レイアウトでは、ゲート
とソース間の容量ＣGSと蓄積容量ＣSCとの比率ＣSC／Ｃ
GSは常に一定になる。なお、図１の実施例ではＣGS，Ｃ
SCの値は、ｙ方向の露光によるパターンずれには従来技
術でも依存しない。なぜなら、ｙ方向にパターンずれが
あっても電極の重なり部分に変化はなく、従ってＣGS，
ＣSCの値は変らないからである。
【００１０】ここで、表示電極の電位変化ΔＶを補償す
るための条件について説明する。走査線信号の立ち下が
りで生じる表示電極の電位変化は前記のように ΔＶ＝ＣGS・Ｖg ／（ＣGS＋ＣLC＋ＣSC）……（１） である。蓄積容量ＣSCの容量結合により、前段の走査線
信号をＶg ′だけ立ち上げることで ΔＶ′＝ＣSC・Ｖg ′／（ＣGS＋ＣLC＋ＣSC）……（２） だけ復帰し、自分自身の走査線信号で再び、 ΔＶ″＝ＣGS・Ｖg ′／（ＣGS＋ＣLC＋ＣSC）……（３） だけ復帰する。ΔＶ＝ΔＶ′＋ΔＶ″が理想的な補償条
件であるから、（１）＝（２）＋（３）より ＣSC／ＣGS＝Ｖg ／Ｖg ′−１……（４） を得る。ここでＣSC／ＣGSの値は、本発明により露光の
パターンずれによらず一定とすることができるから、一
画面を分割して露光する場合に画面内でのＣSC／ＣGSば
らつきが無くなる。したがって、一画面を分割して露光
することによってたとえパターンずれが生じでも、一画
面全体に一定のＶg ′を印加することによって確実に補
償することができ、画面全体にわたってムラのない均一
な表示を行なうことができる。
るための条件について説明する。走査線信号の立ち下が
りで生じる表示電極の電位変化は前記のように ΔＶ＝ＣGS・Ｖg ／（ＣGS＋ＣLC＋ＣSC）……（１） である。蓄積容量ＣSCの容量結合により、前段の走査線
信号をＶg ′だけ立ち上げることで ΔＶ′＝ＣSC・Ｖg ′／（ＣGS＋ＣLC＋ＣSC）……（２） だけ復帰し、自分自身の走査線信号で再び、 ΔＶ″＝ＣGS・Ｖg ′／（ＣGS＋ＣLC＋ＣSC）……（３） だけ復帰する。ΔＶ＝ΔＶ′＋ΔＶ″が理想的な補償条
件であるから、（１）＝（２）＋（３）より ＣSC／ＣGS＝Ｖg ／Ｖg ′−１……（４） を得る。ここでＣSC／ＣGSの値は、本発明により露光の
パターンずれによらず一定とすることができるから、一
画面を分割して露光する場合に画面内でのＣSC／ＣGSば
らつきが無くなる。したがって、一画面を分割して露光
することによってたとえパターンずれが生じでも、一画
面全体に一定のＶg ′を印加することによって確実に補
償することができ、画面全体にわたってムラのない均一
な表示を行なうことができる。
【００１１】図２は本発明の第２の実施例を示す平面図
である。この実施例は図１の第１の実施例とは薄膜トラ
ンジスタの配置方向が異なっているだけであり、製造過
程は図１で示した実施例と同様である。この実施例で
は、ホトリソグラフィ工程の露光でｙ方向にパターンず
れが生じても、ソース電極と蓄積容量上部電極９が同一
の露光でパターン化されているために、図２のレイアウ
トではゲートとソース間の容量ＣGSと蓄積容量ＣSCとの
比率ＣSC／ＣGSは常に一定となる。なお、図２の実施例
ではＣGS，ＣSCの値は、ｘ方向の露光によるパターンず
れに対しては従来の技術でも依存しない。従ってここで
も、表示電極の電位変化の補償を露光によるパターンず
れによらず一定にすることができる。
である。この実施例は図１の第１の実施例とは薄膜トラ
ンジスタの配置方向が異なっているだけであり、製造過
程は図１で示した実施例と同様である。この実施例で
は、ホトリソグラフィ工程の露光でｙ方向にパターンず
れが生じても、ソース電極と蓄積容量上部電極９が同一
の露光でパターン化されているために、図２のレイアウ
トではゲートとソース間の容量ＣGSと蓄積容量ＣSCとの
比率ＣSC／ＣGSは常に一定となる。なお、図２の実施例
ではＣGS，ＣSCの値は、ｘ方向の露光によるパターンず
れに対しては従来の技術でも依存しない。従ってここで
も、表示電極の電位変化の補償を露光によるパターンず
れによらず一定にすることができる。
【００１２】
【発明の効果】以上説明したように本発明は、ソース電
極と蓄積容量の電極を同一のリソグラフィ工程で同一の
露光でパターン化するようにし、ゲートとソース間の容
量ＣGSと蓄積容量ＣSCとの比率ＣSC／ＣGSが露光による
パターンずれによらず一定となるようにしたので、走査
線信号の立ち下がりで生じる表示電極の電位変化を前段
の走査線の電位変動を利用して補償する際、露光による
パターンずれの影響を受けないために、露光分割で生じ
るムラのない画面均一な表示を得ることができる。
極と蓄積容量の電極を同一のリソグラフィ工程で同一の
露光でパターン化するようにし、ゲートとソース間の容
量ＣGSと蓄積容量ＣSCとの比率ＣSC／ＣGSが露光による
パターンずれによらず一定となるようにしたので、走査
線信号の立ち下がりで生じる表示電極の電位変化を前段
の走査線の電位変動を利用して補償する際、露光による
パターンずれの影響を受けないために、露光分割で生じ
るムラのない画面均一な表示を得ることができる。
【図１】本発明の第１の実施例の平面図である。
【図２】本発明の第２の実施例の平面図である。
【図３】従来例を示す平面図である。
【図４】従来の他の例を示す平面図である。
【図５】走査線信号波形を示す図である。
１ 走査線 ２ 画像信号線 ３ 半導体層 ４ ゲート電極 ５ ドレイン電極 ６ 画素電極 ７ ソース電極 ８ 蓄積容量 ９ 蓄積容量上部電極
Claims (2)
- 【請求項１】 表示電極と、画像信号線と走査線に電気
的に接続された薄膜トランジスタと、前段の走査線電極
の一部と表示電極に電気的に接続された電極とで構成さ
れた蓄積容量とを有し、前記表示電極とそれと対向する
電極との間に挟まれた液晶により表示を行う装置におい
て、前記蓄積容量と、前記薄膜トランジスタの走査線に
接続されるゲート電極と画像信号線に接続されるソース
電極との間の容量との比率が一定にされていることを特
徴とするアクティブマトリクス液晶表示装置。 - 【請求項２】 走査線および画像信号線を形成する工程
と、画像信号線と走査線に電気的に接続された薄膜トラ
ンジスタを形成する工程と、前段の走査線電極の一部と
表示電極に電気的に接続された電極とで蓄積容量を形成
する工程とを有するアクティブマトリクス液晶表示装置
の製造方法において、表示電極に接続される薄膜トラン
ジスタのソース電極および前記蓄積容量の電極のうち表
示電極に接続される方の電極は、同一のホトリソグラフ
ィ工程で同時に露光して形成することを特徴とするアク
ティブマトリクス液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16193A JPH06202158A (ja) | 1993-01-05 | 1993-01-05 | アクティブマトリクス液晶表示装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16193A JPH06202158A (ja) | 1993-01-05 | 1993-01-05 | アクティブマトリクス液晶表示装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202158A true JPH06202158A (ja) | 1994-07-22 |
Family
ID=11466322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16193A Pending JPH06202158A (ja) | 1993-01-05 | 1993-01-05 | アクティブマトリクス液晶表示装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411346B1 (en) * | 1998-06-16 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Active matrix LCD in which a change in the storage capacitance Cs due to having multiple exposure regions is compensated for by a change in the coupling capacitance Cgd |
| US7408200B2 (en) | 2003-10-13 | 2008-08-05 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| JP2011124568A (ja) * | 1995-06-06 | 2011-06-23 | Lg Display Co Ltd | 液晶ディスプレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259729A (ja) * | 1988-08-25 | 1990-02-28 | Toshiba Corp | アクティブマトリクス型表示素子 |
-
1993
- 1993-01-05 JP JP16193A patent/JPH06202158A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259729A (ja) * | 1988-08-25 | 1990-02-28 | Toshiba Corp | アクティブマトリクス型表示素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124568A (ja) * | 1995-06-06 | 2011-06-23 | Lg Display Co Ltd | 液晶ディスプレイ |
| US6411346B1 (en) * | 1998-06-16 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Active matrix LCD in which a change in the storage capacitance Cs due to having multiple exposure regions is compensated for by a change in the coupling capacitance Cgd |
| US7408200B2 (en) | 2003-10-13 | 2008-08-05 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US7550329B2 (en) | 2003-10-13 | 2009-06-23 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950829 |