JP2014096600A - 半導体装置 - Google Patents
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- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Abstract
【課題】フリンジフィールドスイッチングモードで駆動する液晶表示装置の作製方法において、フォトマスク数を削減することで製造工程の簡略化及び製造コストの削減をする。
【解決手段】透光性を有する絶縁基板上に第１の透明導電膜及び第１の金属膜を順に成膜し積層し、第１のフォトマスクである多階調マスクを用いて第１の透明導電膜及び第１の金属膜を形状加工し、絶縁膜、第１の半導体膜、第２の半導体膜、第２の金属膜を順に成膜し積層し、第２のフォトマスクである多階調マスクを用いて第２の金属膜、第２の半導体膜を形状加工し、保護膜を成膜し、第３のフォトマスクを用いて保護膜を形状加工し、第２の透明導電膜を成膜し、第４のフォトマスクを用いて第２の透明導電膜を形状加工する。
【選択図】図１
【解決手段】透光性を有する絶縁基板上に第１の透明導電膜及び第１の金属膜を順に成膜し積層し、第１のフォトマスクである多階調マスクを用いて第１の透明導電膜及び第１の金属膜を形状加工し、絶縁膜、第１の半導体膜、第２の半導体膜、第２の金属膜を順に成膜し積層し、第２のフォトマスクである多階調マスクを用いて第２の金属膜、第２の半導体膜を形状加工し、保護膜を成膜し、第３のフォトマスクを用いて保護膜を形状加工し、第２の透明導電膜を成膜し、第４のフォトマスクを用いて第２の透明導電膜を形状加工する。
【選択図】図１
Description
本発明は、薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置及びその作製方法に関する。
置及びその作製方法に関する。
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置であり、例えば、
液晶を用いた表示装置などに代表される電気光学装置及び、これらの電気光学装置を部品
として搭載した電子機器が含まれる。
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置であり、例えば、
液晶を用いた表示装置などに代表される電気光学装置及び、これらの電気光学装置を部品
として搭載した電子機器が含まれる。
液晶テレビやパーソナルコンピュータのディスプレイ、携帯電話など広く普及している表
示装置の多くは、非晶質シリコンを用いた薄膜トランジスタ（以下、アモルファスシリコ
ンＴＦＴと呼ぶ。）をスイッチング素子として利用した液晶表示装置が用いられている。
示装置の多くは、非晶質シリコンを用いた薄膜トランジスタ（以下、アモルファスシリコ
ンＴＦＴと呼ぶ。）をスイッチング素子として利用した液晶表示装置が用いられている。
アモルファスシリコンＴＦＴをスイッチング素子として利用した液晶表示装置のひとつに
ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードＬＣＤがある。ＦＦＳ
モードＬＣＤとは、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードＬＣＤの開
口率及び透過率を改善するための技術であり、特許文献１に詳しい記載がされている。
ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードＬＣＤがある。ＦＦＳ
モードＬＣＤとは、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードＬＣＤの開
口率及び透過率を改善するための技術であり、特許文献１に詳しい記載がされている。
アモルファスシリコンＴＦＴは従来６枚のマスクを用い、フォトリソグラフィ工程によっ
て積層構造を形成する。しかし、以前より製造コストの削減や歩留まりを向上させるため
に工程数を減少させることが望まれていた。
て積層構造を形成する。しかし、以前より製造コストの削減や歩留まりを向上させるため
に工程数を減少させることが望まれていた。
フォトリソグラフィは、フォトレジストの塗布、プリベーク、フォトマスクを用いた露
光工程、現像工程、エッチング工程、レジスト剥離工程などからなる。さらにこれらに加
えて洗浄工程や検査工程など、多数の工程が一つのフォトリソグラフィ工程に含まれる。
光工程、現像工程、エッチング工程、レジスト剥離工程などからなる。さらにこれらに加
えて洗浄工程や検査工程など、多数の工程が一つのフォトリソグラフィ工程に含まれる。
従って、従来の６枚のフォトマスクを用いてアモルファスシリコンＴＦＴを作製するこ
とはフォトリソグラフィ工程を６回繰り返すことになるため、製造工程におけるスループ
ットや製造コストを決定する大きな要因となる。このため、フォトマスク数の削減は、製
造にかかる時間および製造コストの削減を意味しており、フォトマスク数の削減は量産と
いう観点から大きな課題となっている。
とはフォトリソグラフィ工程を６回繰り返すことになるため、製造工程におけるスループ
ットや製造コストを決定する大きな要因となる。このため、フォトマスク数の削減は、製
造にかかる時間および製造コストの削減を意味しており、フォトマスク数の削減は量産と
いう観点から大きな課題となっている。
本発明は、従来の６枚マスクプロセスによる工程数を削減するために、マスク数を４枚と
して製造した半導体装置およびその作製方法に関するものである。図３乃至６は本発明の
半導体装置の作製方法の一例を示したものである。本作製工程では、透明導電膜上にゲー
トメタルを積層させ、第１の多階調マスクであるハーフトーンフォトマスクまたはグレー
トーンフォトマスクを用いた露光技術を使用し、透明導電膜が単層として存在する領域と
、透明導電膜と金属膜が積層の形でそのまま残存する領域とを作り分けることを特徴とす
る。ここで、透明導電膜が単層の部分をＦＦＳモードＬＣＤの電極（以下、コモン電極と
呼ぶ。）とする。
して製造した半導体装置およびその作製方法に関するものである。図３乃至６は本発明の
半導体装置の作製方法の一例を示したものである。本作製工程では、透明導電膜上にゲー
トメタルを積層させ、第１の多階調マスクであるハーフトーンフォトマスクまたはグレー
トーンフォトマスクを用いた露光技術を使用し、透明導電膜が単層として存在する領域と
、透明導電膜と金属膜が積層の形でそのまま残存する領域とを作り分けることを特徴とす
る。ここで、透明導電膜が単層の部分をＦＦＳモードＬＣＤの電極（以下、コモン電極と
呼ぶ。）とする。
また、本発明では第２の多階調マスクであるハーフトーンフォトマスクまたはグレートー
ンフォトマスクを用いた露光技術を使用してアモルファスシリコン膜の加工を行うことを
特徴とする。
ンフォトマスクを用いた露光技術を使用してアモルファスシリコン膜の加工を行うことを
特徴とする。
以上の２つの多階調マスクを用いることにより、従来の６枚マスクよりマスク数を削減し
たプロセスが可能となる。
たプロセスが可能となる。
本発明により、下記に述べるような効果が期待できる。
従来のアモルファスシリコンＴＦＴが一般的に６枚マスクで製造されているのに対し、本
発明では４枚マスクでＴＦＴを作製することが可能である。本発明によるマスク数削減プ
ロセスを採用することで、作製工程を従来よりも少なくすることができるため、製造にか
かる時間及び半導体装置の製造コストを削減することが可能となる。
発明では４枚マスクでＴＦＴを作製することが可能である。本発明によるマスク数削減プ
ロセスを採用することで、作製工程を従来よりも少なくすることができるため、製造にか
かる時間及び半導体装置の製造コストを削減することが可能となる。
また、従来よりもマスク数を減らすことで、フォトマスクの位置あわせの回数が減り、別
のフォトマスク同士との位置ずれによる歩留まりの低下が抑えられる。
のフォトマスク同士との位置ずれによる歩留まりの低下が抑えられる。
本発明の実施形態について、以下に説明する。但し、本発明は実施可能な範囲において、
多くの異なる態様で実施することが可能である。本発明の趣旨及びその範囲から逸脱する
ことなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
従って、本実施形態の記載内容に限定して解釈されるものではない。
多くの異なる態様で実施することが可能である。本発明の趣旨及びその範囲から逸脱する
ことなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
従って、本実施形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１は本発明の半導体装置の作製方法を用いてできるＦＦＳモードＬＣＤにおけるアクテ
ィブマトリクス基板の平面図の一例である。ここでは簡略化のため、マトリクス状に配置
された複数の画素のうち１つの画素の構成を示している。
図１は本発明の半導体装置の作製方法を用いてできるＦＦＳモードＬＣＤにおけるアクテ
ィブマトリクス基板の平面図の一例である。ここでは簡略化のため、マトリクス状に配置
された複数の画素のうち１つの画素の構成を示している。
図１に示すように、アクティブマトリクス基板は、ガラスのような透光性を有する絶縁基
板上にコモン電極１０１が配置され、ゲート配線１０２、コモン配線１０３、各ゲート配
線１０２及びコモン配線１０３と交差して配置されるソース配線１０４を複数有している
。ゲート配線上にはアモルファスシリコン層１０５及びドレイン配線１０６を有しており
、ＴＦＴが形成されている。各画素のコモン電極同士は配線１０７を介してそれぞれ電気
的に接続している。
板上にコモン電極１０１が配置され、ゲート配線１０２、コモン配線１０３、各ゲート配
線１０２及びコモン配線１０３と交差して配置されるソース配線１０４を複数有している
。ゲート配線上にはアモルファスシリコン層１０５及びドレイン配線１０６を有しており
、ＴＦＴが形成されている。各画素のコモン電極同士は配線１０７を介してそれぞれ電気
的に接続している。
また、ゲート配線１０２、コモン配線１０３及びソース配線１０４とで囲まれた領域には
画素電極１０８が配置されている。ＴＦＴと画素電極１０８はコンタクトホール１０９を
介して電気的に接続している。
画素電極１０８が配置されている。ＴＦＴと画素電極１０８はコンタクトホール１０９を
介して電気的に接続している。
図３乃至６は、本発明の４枚マスクプロセスにより、基板３０１上にＦＦＳモードアクテ
ィブマトリクス液晶表示装置の画素部のＴＦＴ部３００ａ、ソース配線との接続端子部３
００ｂ、ゲート配線との接続端子部３００ｃを作製する方法を示している。ＴＦＴ部３０
０ａは図１におけるＸ−Ｘ’断面の作製プロセスの模式図を示しており、ソース配線との
接続端子部３００ｂは図２（Ａ）におけるＹ−Ｙ’断面の作製プロセスの模式図を示して
おり、ゲート配線との接続端子部３００ｃは図２（Ｂ）におけるＺ−Ｚ’断面の作製プロ
セスの模式図を示している。
ィブマトリクス液晶表示装置の画素部のＴＦＴ部３００ａ、ソース配線との接続端子部３
００ｂ、ゲート配線との接続端子部３００ｃを作製する方法を示している。ＴＦＴ部３０
０ａは図１におけるＸ−Ｘ’断面の作製プロセスの模式図を示しており、ソース配線との
接続端子部３００ｂは図２（Ａ）におけるＹ−Ｙ’断面の作製プロセスの模式図を示して
おり、ゲート配線との接続端子部３００ｃは図２（Ｂ）におけるＺ−Ｚ’断面の作製プロ
セスの模式図を示している。
図３（Ａ）に示すように、基板３０１上に第１の透明導電膜３０２をスパッタリング法に
より全面に成膜し、第１の透明導電膜３０２上に第１の金属膜３０３をスパッタリング法
により成膜して積層する。基板３０１はアモルファスシリコンＴＦＴの作製に従来から使
用されるガラスを用いればよい。第１の透明導電膜３０２の材料としてはインジウムスズ
酸化物（ＩＴＯ）が好ましい。また第１の金属膜３０３はゲート電極及びゲート配線とな
るものである。前記第１の金属膜３０３の材料としてはＡｌ、Ｍｏ、Ｗ、Ｔｉなどの低抵
抗金属材料が好ましいが、Ｍｏ等の高融点金属をＡｌ等の低融点金属のバリア膜として使
用した積層構造にしても良い。第１の金属膜を積層構造とすることによりＡｌのヒロック
発生を抑えることができる。
より全面に成膜し、第１の透明導電膜３０２上に第１の金属膜３０３をスパッタリング法
により成膜して積層する。基板３０１はアモルファスシリコンＴＦＴの作製に従来から使
用されるガラスを用いればよい。第１の透明導電膜３０２の材料としてはインジウムスズ
酸化物（ＩＴＯ）が好ましい。また第１の金属膜３０３はゲート電極及びゲート配線とな
るものである。前記第１の金属膜３０３の材料としてはＡｌ、Ｍｏ、Ｗ、Ｔｉなどの低抵
抗金属材料が好ましいが、Ｍｏ等の高融点金属をＡｌ等の低融点金属のバリア膜として使
用した積層構造にしても良い。第１の金属膜を積層構造とすることによりＡｌのヒロック
発生を抑えることができる。
また、図３（Ａ）までの工程は連続的に行われ、マルチチャンバを用いて連続スパッタリ
ングを行うことも可能である。若しくは、市販されているＩＴＯが全面に塗布されたガラ
ス基板を用いて、第１の金属膜３０３のみをスパッタリング法により成膜することも可能
である。
ングを行うことも可能である。若しくは、市販されているＩＴＯが全面に塗布されたガラ
ス基板を用いて、第１の金属膜３０３のみをスパッタリング法により成膜することも可能
である。
図３（Ｂ）に示すように、フォトリソグラフィ法等により形成された第１のフォトマスク
を用いて第１の透明導電膜３０２及び第１の金属膜３０３をウエットエッチング法または
ドライエッチング法によりエッチングし、図３（Ｃ）に示すように第１の透明導電膜３０
２を第１の透明導電層３０２１ａ、３０２２ａ、３０２１ｃまた、第１の金属膜３０３を
第１の金属層３０３１ａ、３０３２ａ、３０３１ｃに形状加工する。第１の透明導電層３
０２２ａは後にＦＦＳモードＬＣＤのコモン電極として使われる。ここで多階調マスクを
第１のフォトマスクとしてハーフトーンフォトマスクまたはグレートーンフォトマスクを
用いた露光技術を使用し、膜厚に差を有する第１のフォトレジスト３０４ａ、３０４ｃを
形成する。第１の透明導電膜３０２のみのパターンを形成する箇所のフォトレジストを、
第１の透明導電膜３０２と第１の金属膜３０３の積層を残存させる箇所のフォトレジスト
よりも膜厚を薄くする。
を用いて第１の透明導電膜３０２及び第１の金属膜３０３をウエットエッチング法または
ドライエッチング法によりエッチングし、図３（Ｃ）に示すように第１の透明導電膜３０
２を第１の透明導電層３０２１ａ、３０２２ａ、３０２１ｃまた、第１の金属膜３０３を
第１の金属層３０３１ａ、３０３２ａ、３０３１ｃに形状加工する。第１の透明導電層３
０２２ａは後にＦＦＳモードＬＣＤのコモン電極として使われる。ここで多階調マスクを
第１のフォトマスクとしてハーフトーンフォトマスクまたはグレートーンフォトマスクを
用いた露光技術を使用し、膜厚に差を有する第１のフォトレジスト３０４ａ、３０４ｃを
形成する。第１の透明導電膜３０２のみのパターンを形成する箇所のフォトレジストを、
第１の透明導電膜３０２と第１の金属膜３０３の積層を残存させる箇所のフォトレジスト
よりも膜厚を薄くする。
従来では、第１の透明導電膜３０２及び第１の金属膜３０３のパターニングはフォトマス
クを２枚使用していた。すなわち、第１の透明導電膜をスパッタリング法等により基板全
面に成膜後、第１のフォトマスクを用いて第１のレジストを形成し、第１のレジストを用
いて第１の透明導電膜をエッチングしパターニングし、その後、基板全面に第１の金属膜
をスパッタリング法等により成膜し、第２のフォトマスクを用いて第２のレジストを形成
し、第２のレジストを用いて第１の金属膜をエッチングしパターニングしていた。
クを２枚使用していた。すなわち、第１の透明導電膜をスパッタリング法等により基板全
面に成膜後、第１のフォトマスクを用いて第１のレジストを形成し、第１のレジストを用
いて第１の透明導電膜をエッチングしパターニングし、その後、基板全面に第１の金属膜
をスパッタリング法等により成膜し、第２のフォトマスクを用いて第２のレジストを形成
し、第２のレジストを用いて第１の金属膜をエッチングしパターニングしていた。
それに対し、本発明では第１の透明導電膜及び第１の金属膜をスパッタリング法等によっ
て連続的に成膜し、多階調マスクを用いて第１の透明導電膜及び第１の金属膜をエッチン
グしパターニングすることができる。このため従来よりもフォトマスクを１枚削減するこ
とができ、レジスト形成工程や露光工程等を含むフォトリソグラフィ工程を１回少なくす
ることができるので、素子の作製工程が簡略化される。
て連続的に成膜し、多階調マスクを用いて第１の透明導電膜及び第１の金属膜をエッチン
グしパターニングすることができる。このため従来よりもフォトマスクを１枚削減するこ
とができ、レジスト形成工程や露光工程等を含むフォトリソグラフィ工程を１回少なくす
ることができるので、素子の作製工程が簡略化される。
第１の透明導電膜３０２のみのパターンを形成する箇所と第１の透明導電膜３０２、第１
の金属膜３０３の積層を残存させる箇所の距離は非常に近い。そのため、通常のフォトマ
スクを用いて正確にパターニングを行うのは困難である。このように、非常に狭い領域で
パターニングを行わなければならない場合、第１の透明導電膜３０２のみのパターンを形
成する箇所のフォトレジストと、第１の透明導電膜３０２、第１の金属膜３０３の積層を
残存させる箇所のフォトレジストを別々に形成してパターニングを行うとフォトマスクの
位置合わせに僅かなズレが起こることがある。しかし、多階調フォトマスクを用いること
でフォトマスクの位置あわせのズレが起きにくくなり、微細加工が容易になる。
の金属膜３０３の積層を残存させる箇所の距離は非常に近い。そのため、通常のフォトマ
スクを用いて正確にパターニングを行うのは困難である。このように、非常に狭い領域で
パターニングを行わなければならない場合、第１の透明導電膜３０２のみのパターンを形
成する箇所のフォトレジストと、第１の透明導電膜３０２、第１の金属膜３０３の積層を
残存させる箇所のフォトレジストを別々に形成してパターニングを行うとフォトマスクの
位置合わせに僅かなズレが起こることがある。しかし、多階調フォトマスクを用いること
でフォトマスクの位置あわせのズレが起きにくくなり、微細加工が容易になる。
図３（Ｃ）に示すように、アッシング処理を行い、変形された第１のフォトレジスト３０
５ａ、３０５ｃを形成する。
５ａ、３０５ｃを形成する。
図３（Ｄ）に示すように、変形した第１のフォトレジスト３０５ａ、３０５ｃを用いて、
第１の金属層３０３１ａ、３０３２ａ、３０３１ｃをウエットエッチング法によりエッチ
ングし、ゲート電極３０６、ゲート配線３０７及びコモン電極１０１を形成する。次にア
ッシング処理を行い、変形された第１のフォトレジスト３０５ａ、３０５ｃを除去する。
第１の金属層３０３１ａ、３０３２ａ、３０３１ｃをウエットエッチング法によりエッチ
ングし、ゲート電極３０６、ゲート配線３０７及びコモン電極１０１を形成する。次にア
ッシング処理を行い、変形された第１のフォトレジスト３０５ａ、３０５ｃを除去する。
図４（Ａ）に示すように、基板全面にゲート絶縁膜４０６をプラズマＣＶＤ法等により成
膜する。ゲート絶縁膜の材料としては窒化珪素膜や酸化珪素膜、あるいはこれらの積層物
を用いる。
膜する。ゲート絶縁膜の材料としては窒化珪素膜や酸化珪素膜、あるいはこれらの積層物
を用いる。
ゲート絶縁膜４０６上に第１の半導体膜４０７としてアモルファスシリコン膜をプラズマ
ＣＶＤ法等で成膜する。第１の半導体膜４０７は後にチャネル領域を形成するものであり
、導電性を付与する不純物をドープしないノンドープのアモルファスシリコン膜である。
ＣＶＤ法等で成膜する。第１の半導体膜４０７は後にチャネル領域を形成するものであり
、導電性を付与する不純物をドープしないノンドープのアモルファスシリコン膜である。
第１の半導体膜４０７上に第２の半導体膜４０８としてｎ型アモルファスシリコン膜をプ
ラズマＣＶＤ法等で成膜する。第２の半導体膜４０８は、後にソース領域及びドレイン領
域を形成するものであり、燐を高濃度にドープしｎ型の導電性を付与したアモルファスシ
リコン膜（ｎ＋ａ−Ｓｉ膜）である。
ラズマＣＶＤ法等で成膜する。第２の半導体膜４０８は、後にソース領域及びドレイン領
域を形成するものであり、燐を高濃度にドープしｎ型の導電性を付与したアモルファスシ
リコン膜（ｎ＋ａ−Ｓｉ膜）である。
以上のゲート絶縁膜４０６、第１の半導体膜４０７、第２の半導体膜４０８はマルチチャ
ンバ型のＣＶＤ装置を用いることで、連続して成膜することも可能である。
ンバ型のＣＶＤ装置を用いることで、連続して成膜することも可能である。
第２の半導体膜４０８上に第２の金属膜４０９をスパッタリング法等で成膜する。第２の
金属膜４０９の一部は後にソース配線及びドレイン配線を形成する。第２の金属膜４０９
はＡｌ等の低抵抗金属材料が好ましいが、ゲート電極材料と同様に、Ｍｏ、Ｗ、Ｔｉなど
の高融点金属材料をＡｌ等の低融点金属のバリア膜として使用した積層構造にしてもよい
。積層構造にすることによってＡｌのヒロック発生を抑えることができる。
金属膜４０９の一部は後にソース配線及びドレイン配線を形成する。第２の金属膜４０９
はＡｌ等の低抵抗金属材料が好ましいが、ゲート電極材料と同様に、Ｍｏ、Ｗ、Ｔｉなど
の高融点金属材料をＡｌ等の低融点金属のバリア膜として使用した積層構造にしてもよい
。積層構造にすることによってＡｌのヒロック発生を抑えることができる。
図４（Ｂ）に示すように、第２の金属膜４０９をパターニングするために第２のフォトレ
ジスト４１０ａ、４１０ｂを形成する。ここで、多階調マスクを第２のフォトマスクとし
てハーフトーンフォトマスク及びグレートーンフォトマスクを用いた露光技術を使用し、
膜厚に差を有するフォトレジストを形成する。後にチャネル領域となる箇所のレジストの
膜厚を他の箇所のレジストの膜厚よりも薄くする。
ジスト４１０ａ、４１０ｂを形成する。ここで、多階調マスクを第２のフォトマスクとし
てハーフトーンフォトマスク及びグレートーンフォトマスクを用いた露光技術を使用し、
膜厚に差を有するフォトレジストを形成する。後にチャネル領域となる箇所のレジストの
膜厚を他の箇所のレジストの膜厚よりも薄くする。
図４（Ｃ）に示すように、第２のフォトマスクを用いて、第２のフォトレジスト４１０ａ
、４１０ｂを形成し、第２の金属膜４０９をウエットエッチング法またはドライエッチン
グ法によりエッチングし、第２の金属層４０９ａ、４０９ｂを形成し、第２の半導体膜４
０８及び第１の半導体膜４０７をドライエッチング法によりエッチングし、第２の半導体
層４０８ａ、４０８ｂ及び第１の半導体層４０７ａ、４０７ｂを形成する。
、４１０ｂを形成し、第２の金属膜４０９をウエットエッチング法またはドライエッチン
グ法によりエッチングし、第２の金属層４０９ａ、４０９ｂを形成し、第２の半導体膜４
０８及び第１の半導体膜４０７をドライエッチング法によりエッチングし、第２の半導体
層４０８ａ、４０８ｂ及び第１の半導体層４０７ａ、４０７ｂを形成する。
図５（Ａ）に示すように、第２のフォトレジスト４１０ａ、４１０ｂをアッシング処理し
、変形された第２のフォトレジスト５１１ａ、５１１ｂを形成し、第２の金属層４０９ａ
を露出させる。露出された第２の金属層４０９ａをドライエッチング法によりエッチング
し、第２の半導体層４０８ａをウエットエッチング法によりエッチングする。これにより
、第２の半導体層４０８１ａ、４０８２ａ（ソース領域・ドレイン領域）、と第２の金属
層４０９１ａ、４０９２ａ（ソース配線・ドレイン配線）を形成する。この際、第２の半
導体層４０８ａの残渣があると残渣を介してソース領域からドレイン領域へ電流がリーク
し、ＴＦＴとして機能しないことが考えられる。このため、エッチングする際には第２の
半導体層４０８ａが完全に取り除けるように、第１の半導体層４０７ａまでオーバーエッ
チングしチャネル領域を形成する。このため、第１の半導体層は厚めに成膜するとよい。
、変形された第２のフォトレジスト５１１ａ、５１１ｂを形成し、第２の金属層４０９ａ
を露出させる。露出された第２の金属層４０９ａをドライエッチング法によりエッチング
し、第２の半導体層４０８ａをウエットエッチング法によりエッチングする。これにより
、第２の半導体層４０８１ａ、４０８２ａ（ソース領域・ドレイン領域）、と第２の金属
層４０９１ａ、４０９２ａ（ソース配線・ドレイン配線）を形成する。この際、第２の半
導体層４０８ａの残渣があると残渣を介してソース領域からドレイン領域へ電流がリーク
し、ＴＦＴとして機能しないことが考えられる。このため、エッチングする際には第２の
半導体層４０８ａが完全に取り除けるように、第１の半導体層４０７ａまでオーバーエッ
チングしチャネル領域を形成する。このため、第１の半導体層は厚めに成膜するとよい。
従来では、コモン電極部及びチャネル領域の形成の際、まず、コモン電極上方に積層され
ている第１の半導体膜４０７、第２の半導体膜４０８、第２の金属膜４０９をエッチング
しパターニングしコモン電極上方のゲート絶縁膜を露出させる。その後、ゲート電極上方
の第２の半導体層４０８ａ、第２の金属層４０９ａをエッチングしパターニングし第２の
半導体層４０８１ａ、４０８２ａ、と第２の金属層４０９１ａ、４０９２ａ及びチャネル
領域を形成していた。つまり、コモン電極部及びチャネル領域の形成において、２枚のフ
ォトマスクを用いていた。
ている第１の半導体膜４０７、第２の半導体膜４０８、第２の金属膜４０９をエッチング
しパターニングしコモン電極上方のゲート絶縁膜を露出させる。その後、ゲート電極上方
の第２の半導体層４０８ａ、第２の金属層４０９ａをエッチングしパターニングし第２の
半導体層４０８１ａ、４０８２ａ、と第２の金属層４０９１ａ、４０９２ａ及びチャネル
領域を形成していた。つまり、コモン電極部及びチャネル領域の形成において、２枚のフ
ォトマスクを用いていた。
それに対し、本発明では多階調マスクを用いることでコモン電極上方のゲート絶縁膜の露
出とチャネル領域の形成を１枚のマスクで行うことができる。このため従来よりもフォト
マスクを１枚削減することができ、レジスト形成工程や露光工程等を含むフォトリソグラ
フィ工程を１回少なくすることができるので、素子の作製工程が簡略化される。また、チ
ャネル形成は非常に狭い箇所をパターニングするため、多階調マスクを用いることでフォ
トマスクの位置合わせにズレが起きにくくなり、微細加工が容易になる。
出とチャネル領域の形成を１枚のマスクで行うことができる。このため従来よりもフォト
マスクを１枚削減することができ、レジスト形成工程や露光工程等を含むフォトリソグラ
フィ工程を１回少なくすることができるので、素子の作製工程が簡略化される。また、チ
ャネル形成は非常に狭い箇所をパターニングするため、多階調マスクを用いることでフォ
トマスクの位置合わせにズレが起きにくくなり、微細加工が容易になる。
図５（Ｂ）に示すように、変形された第２のフォトレジスト５１１ａ、５１１ｂを除去し
、基板全面に保護膜５１２をプラズマＣＶＤ法等で成膜する。保護膜５１２の材料として
は窒化珪素等が好ましい。
、基板全面に保護膜５１２をプラズマＣＶＤ法等で成膜する。保護膜５１２の材料として
は窒化珪素等が好ましい。
従来のアモルファスシリコンＴＦＴは、半導体層にガラス基板側からＮａなどのアルカリ
金属等の侵入、あるいは、液晶側から汚染物の侵入があるとＴＦＴ特性の劣化や動作不良
を引き起こす可能性があり、素子の信頼性が低下する原因となっていた。このため、アモ
ルファスシリコン層を窒化珪素膜で覆っていた。本発明を用いてアモルファスシリコンＴ
ＦＴを作製したとしても、アモルファスシリコン層を窒化珪素膜で覆うことができ、本発
明においても窒化珪素膜は汚染物のチャネル部への侵入を防ぐ保護膜として作用しており
、信頼性が向上する。
金属等の侵入、あるいは、液晶側から汚染物の侵入があるとＴＦＴ特性の劣化や動作不良
を引き起こす可能性があり、素子の信頼性が低下する原因となっていた。このため、アモ
ルファスシリコン層を窒化珪素膜で覆っていた。本発明を用いてアモルファスシリコンＴ
ＦＴを作製したとしても、アモルファスシリコン層を窒化珪素膜で覆うことができ、本発
明においても窒化珪素膜は汚染物のチャネル部への侵入を防ぐ保護膜として作用しており
、信頼性が向上する。
図５（Ｃ）に示すように、第３のフォトマスクを用いて、第３のフォトレジスト５１３ａ
、５１３ｂ、５１３ｃを形成し、形成した第３のフォトレジスト５１３ａ、５１３ｂ、５
１３ｃを用いて保護膜５１２をドライエッチング法によりエッチングする。保護膜５１２
をエッチングすることでＴＦＴ部３００ａにおいては、第２の金属層４０９２ａが露出し
て、画素電極とのコンタクトホールとなる。ソース配線との接続端子部３００ｂにおいて
は、第２の金属層４０９ｂが露出する。露出した金属層４０９ｂが接続端子となり、ＡＣ
Ｆ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）などの導電性接着剤を
介してＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）などと電気的に接続さ
れる。ゲート配線との接続端子部３００ｃにおいては、ゲート絶縁膜４０６をドライエッ
チング法によりエッチングし、第１の金属層３０３１ｃを露出させる。露出した第１の金
属層３０３１ｃが接続端子となる。
、５１３ｂ、５１３ｃを形成し、形成した第３のフォトレジスト５１３ａ、５１３ｂ、５
１３ｃを用いて保護膜５１２をドライエッチング法によりエッチングする。保護膜５１２
をエッチングすることでＴＦＴ部３００ａにおいては、第２の金属層４０９２ａが露出し
て、画素電極とのコンタクトホールとなる。ソース配線との接続端子部３００ｂにおいて
は、第２の金属層４０９ｂが露出する。露出した金属層４０９ｂが接続端子となり、ＡＣ
Ｆ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）などの導電性接着剤を
介してＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）などと電気的に接続さ
れる。ゲート配線との接続端子部３００ｃにおいては、ゲート絶縁膜４０６をドライエッ
チング法によりエッチングし、第１の金属層３０３１ｃを露出させる。露出した第１の金
属層３０３１ｃが接続端子となる。
図６（Ａ）に示すように、第３のフォトレジスト５１３ａ、５１３ｂ、５１３ｃをアッシ
ング処理して取り除き、第２の透明導電膜６１４をスパッタリング法等により基板全面に
成膜する。第２の透明導電膜６１４の材料としてはＩＴＯが好ましい。
ング処理して取り除き、第２の透明導電膜６１４をスパッタリング法等により基板全面に
成膜する。第２の透明導電膜６１４の材料としてはＩＴＯが好ましい。
図６（Ｂ）に示すように、第４のフォトマスクを用いて第４のフォトレジスト６１５ａ、
６１５ｂ、６１５ｃを形成し、第４のフォトレジスト６１５ａ、６１５ｂ、６１５ｃを用
いて、第２の透明導電膜６１４をウエットエッチング法によりエッチングし複数のスリッ
トを形成する。
６１５ｂ、６１５ｃを形成し、第４のフォトレジスト６１５ａ、６１５ｂ、６１５ｃを用
いて、第２の透明導電膜６１４をウエットエッチング法によりエッチングし複数のスリッ
トを形成する。
図６（Ｃ）に示すように、第４のフォトレジスト６１５ａ、６１５ｂ、６１５ｃをアッシ
ング処理して取り除く。露出した第２の透明導電層６１４１ａ、６１４２ａは画素電極、
第２の透明導電層６１４ｂ、６１４ｃは透明電極として機能する。
ング処理して取り除く。露出した第２の透明導電層６１４１ａ、６１４２ａは画素電極、
第２の透明導電層６１４ｂ、６１４ｃは透明電極として機能する。
図２（Ａ）及び（Ｂ）は、図３乃至６におけるＹ−Ｙ’、Ｚ−Ｚ’断面に対応した上面図
である。ＦＰＣと電気的に接続する接続端子部２００ａ及び２００ｂを示している。なお
、図２は保護膜５１２などを省略している。ソース配線との接続端子部２００ａは、第２
の金属層であるソース配線４０９ｂ上に透明電極４１６ｂが配置されている。ソース配線
４０９ｂと透明電極４１６ｂとはコンタクトホール２０４を介して電気的に接続されてい
る。ゲート配線との接続端子部２００ｂはゲート配線３０７上に透明電極４１６ｃが配置
されている。ゲート配線３０７と透明電極４１６ｃとはコンタクトホール２０５を介して
電気的に接続されている。
（実施の形態２）
である。ＦＰＣと電気的に接続する接続端子部２００ａ及び２００ｂを示している。なお
、図２は保護膜５１２などを省略している。ソース配線との接続端子部２００ａは、第２
の金属層であるソース配線４０９ｂ上に透明電極４１６ｂが配置されている。ソース配線
４０９ｂと透明電極４１６ｂとはコンタクトホール２０４を介して電気的に接続されてい
る。ゲート配線との接続端子部２００ｂはゲート配線３０７上に透明電極４１６ｃが配置
されている。ゲート配線３０７と透明電極４１６ｃとはコンタクトホール２０５を介して
電気的に接続されている。
（実施の形態２）
本実施の形態では、ＴＦＴのチャネル形成領域として機能する薄膜に微結晶シリコン膜を
用いる例について図７に示すＴＦＴ断面図を用いて説明する。尚、図３乃至６に対応する
箇所については同じ符号を用いて説明する。
用いる例について図７に示すＴＦＴ断面図を用いて説明する。尚、図３乃至６に対応する
箇所については同じ符号を用いて説明する。
微結晶シリコン膜は周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または
、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法により形成することができる。代
表的にはＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる
。尚、水素化珪素の代わりにＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を
用いることができる。
、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法により形成することができる。代
表的にはＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる
。尚、水素化珪素の代わりにＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を
用いることができる。
実施の形態１に従って、基板上に第１の透明導電膜及び第１の金属膜を全面に成膜し、多
階調マスクを第１のフォトマスクとして用いてパターニングする。
階調マスクを第１のフォトマスクとして用いてパターニングする。
基板全面にゲート絶縁膜、第３の半導体膜、第１の半導体膜、第２の半導体膜，第２の金
属膜を順に積層する。第３の半導体膜としては、微結晶シリコン膜、第１の半導体膜とし
ては、アモルファスシリコン膜、第２の半導体膜としては、ｎ型アモルファスシリコン膜
（ｎ＋ａ−Ｓｉ膜）を用いることができる。尚、ゲート絶縁膜、第３の半導体膜、第１の
半導体膜、第２の半導体膜は連続して成膜することが可能である。第１の半導体膜は第３
の半導体膜が酸化されるのを防ぐ目的で用いられる。次に、図４（ｂ）のように第２の金
属膜上に、多階調マスクである第２のフォトマスクを用いて、第２のフォトレジスト４１
０ａを形成する。次に、図４（ｃ）のように第２のフォトレジスト４１０ａを用いてエッ
チングして、第３の半導体層７０１ａ、第１の半導体層４０７ａ、第２の半導体層４０８
ａ，第２の金属層４０９ａを形成する。
属膜を順に積層する。第３の半導体膜としては、微結晶シリコン膜、第１の半導体膜とし
ては、アモルファスシリコン膜、第２の半導体膜としては、ｎ型アモルファスシリコン膜
（ｎ＋ａ−Ｓｉ膜）を用いることができる。尚、ゲート絶縁膜、第３の半導体膜、第１の
半導体膜、第２の半導体膜は連続して成膜することが可能である。第１の半導体膜は第３
の半導体膜が酸化されるのを防ぐ目的で用いられる。次に、図４（ｂ）のように第２の金
属膜上に、多階調マスクである第２のフォトマスクを用いて、第２のフォトレジスト４１
０ａを形成する。次に、図４（ｃ）のように第２のフォトレジスト４１０ａを用いてエッ
チングして、第３の半導体層７０１ａ、第１の半導体層４０７ａ、第２の半導体層４０８
ａ，第２の金属層４０９ａを形成する。
さらに図５（ａ）のように第２のフォトレジスト４１０ａをアッシングして変形された第
２のフォトレジスト５１１ａを用いてエッチングして、第２の金属層４０９１ａ、４０９
２ａ、ｎ第２の半導体層４０８１ａ、４０８２ａを形成する。この際、第２の半導体層４
０８ａの残渣が残らないようにオーバーエッチングする。
２のフォトレジスト５１１ａを用いてエッチングして、第２の金属層４０９１ａ、４０９
２ａ、ｎ第２の半導体層４０８１ａ、４０８２ａを形成する。この際、第２の半導体層４
０８ａの残渣が残らないようにオーバーエッチングする。
以下、実施の形態１に従って、保護膜５１２を基板全面に成膜し、第３のフォトマスクを
用いて保護膜５１２をパターニングする。第２の透明導電膜６１４を基板全面に成膜し、
第４のフォトマスクを用いて第２の透明導電膜６１４をパターニングする。なお、本実施
の形態で用いられた、ゲート絶縁膜、第１の透明導電膜、第２の透明導電膜、第１の金属
膜、第２の金属膜、保護膜は実施の形態１に記載された材料を用いることができる。
用いて保護膜５１２をパターニングする。第２の透明導電膜６１４を基板全面に成膜し、
第４のフォトマスクを用いて第２の透明導電膜６１４をパターニングする。なお、本実施
の形態で用いられた、ゲート絶縁膜、第１の透明導電膜、第２の透明導電膜、第１の金属
膜、第２の金属膜、保護膜は実施の形態１に記載された材料を用いることができる。
第３の半導体膜を用いることで、第１の半導体膜のみを用いた場合と比べて移動度がより
大きなＴＦＴを作製することができる。
（実施の形態３）
大きなＴＦＴを作製することができる。
（実施の形態３）
本発明の半導体装置の作製方法を用いてできる電子機器として、テレビ、ビデオカメラ、
デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーシ
ョンシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソ
ナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示し
うるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図８乃至
９に示す。
デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーシ
ョンシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソ
ナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示し
うるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図８乃至
９に示す。
図８（Ａ）はデジタルカメラであり、本体８０１、表示部８０２、撮像部、操作キー８０
３、シャッターボタン８０４等を含む。なお、図８（Ａ）は表示部８０２側からの図であ
り、撮像部は示していない。本発明により、より安価で信頼性の高いデジタルカメラが実
現できる。
３、シャッターボタン８０４等を含む。なお、図８（Ａ）は表示部８０２側からの図であ
り、撮像部は示していない。本発明により、より安価で信頼性の高いデジタルカメラが実
現できる。
図８（Ｂ）はノート型パーソナルコンピュータであり、本体８０５、筐体８０６、表示部
８０７、キーボード８０８、外部接続ポート８０９、ポインティングデバイス８１０等を
含む。本発明により、より安価で信頼性の高いノート型パーソナルコンピュータが実現で
きる。
８０７、キーボード８０８、外部接続ポート８０９、ポインティングデバイス８１０等を
含む。本発明により、より安価で信頼性の高いノート型パーソナルコンピュータが実現で
きる。
図８（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であ
り、本体８１１、筐体８１２、第１の表示部８１３、第２の表示部８１４、記録媒体（Ｄ
ＶＤ等）読込部８１５、操作キー８１６、スピーカ部８１７等を含む。第１の表示部８１
３は主として画像情報を表示し、第２の表示部８１４は主として文字情報を表示する。な
お、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により
、安価で信頼性の高い画像再生装置を実現することができる。
り、本体８１１、筐体８１２、第１の表示部８１３、第２の表示部８１４、記録媒体（Ｄ
ＶＤ等）読込部８１５、操作キー８１６、スピーカ部８１７等を含む。第１の表示部８１
３は主として画像情報を表示し、第２の表示部８１４は主として文字情報を表示する。な
お、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により
、安価で信頼性の高い画像再生装置を実現することができる。
図８（Ｄ）は表示装置であり、筐体８１８、支持台８１９、表示部８２０、スピーカ８２
１、ビデオ入力端子８２２などを含む。この表示装置は、上述した実施の形態で示した作
製方法により形成したＴＦＴをその表示部８２０及び駆動回路に用いることにより作製さ
れる。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ
用、テレビ受信用、広告表示用などのすべての情報表示用表示装置が含まれる。本発明に
より、安価で信頼性の高い表示装置を実現することができる。
１、ビデオ入力端子８２２などを含む。この表示装置は、上述した実施の形態で示した作
製方法により形成したＴＦＴをその表示部８２０及び駆動回路に用いることにより作製さ
れる。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ
用、テレビ受信用、広告表示用などのすべての情報表示用表示装置が含まれる。本発明に
より、安価で信頼性の高い表示装置を実現することができる。
また、図９で示す携帯電話機９０１は、操作スイッチ類９０２、マイクロフォン９０３な
どが備えられた本体（Ａ）９０４と、表示パネル（Ａ）９０５、表示パネル（Ｂ）９０６
、スピーカ９０７等が備えられた本体（Ｂ）９０８とが蝶番９０９で開閉可能に連結され
ている。表示パネル（Ａ）９０５と表示パネル（Ｂ）９０６は、回路基板９１０と共に本
体（Ｂ）９０８の筐体９１１の中に収納される。表示パネル（Ａ）９０５及び表示パネル
（Ｂ）９０８の画素部は筐体９１１に形成された開口窓から視認できるように配置される
。
どが備えられた本体（Ａ）９０４と、表示パネル（Ａ）９０５、表示パネル（Ｂ）９０６
、スピーカ９０７等が備えられた本体（Ｂ）９０８とが蝶番９０９で開閉可能に連結され
ている。表示パネル（Ａ）９０５と表示パネル（Ｂ）９０６は、回路基板９１０と共に本
体（Ｂ）９０８の筐体９１１の中に収納される。表示パネル（Ａ）９０５及び表示パネル
（Ｂ）９０８の画素部は筐体９１１に形成された開口窓から視認できるように配置される
。
表示パネル（Ａ）９０５と表示パネル（Ｂ）９０８は、その携帯電話機９０１の機能に応
じて画素数などの仕様を適宜設定することができる。例えば表示パネル（Ａ）９０５を主
画面とし、表示パネル（Ｂ）９０６を副画面として組み合わせることができる。本発明に
より、安価で信頼性の高い携帯情報端末を実現することができる。
じて画素数などの仕様を適宜設定することができる。例えば表示パネル（Ａ）９０５を主
画面とし、表示パネル（Ｂ）９０６を副画面として組み合わせることができる。本発明に
より、安価で信頼性の高い携帯情報端末を実現することができる。
本実施の形態に係る携帯電話機９０１は、その機能や用途に応じてさまざまな態様に変容
しうる。例えば、蝶番９０９の部位に撮像素子を組み込んで、カメラ付きの携帯電話機と
してもよい。また、操作スイッチ類９０２、表示パネル（Ａ）９０５、表示パネル（Ｂ）
９０６を一つの筐体内に収めた構成としても、上記した作用効果を奏することができる。
また、表示部を複数個備えた情報表示端末に本実施の形態の構成を適用しても、同様な効
果を得ることができる。
しうる。例えば、蝶番９０９の部位に撮像素子を組み込んで、カメラ付きの携帯電話機と
してもよい。また、操作スイッチ類９０２、表示パネル（Ａ）９０５、表示パネル（Ｂ）
９０６を一つの筐体内に収めた構成としても、上記した作用効果を奏することができる。
また、表示部を複数個備えた情報表示端末に本実施の形態の構成を適用しても、同様な効
果を得ることができる。
以上のように、本発明の実施の形態１乃至２の作製方法を用いて、様々な電子機器を完成
させることができる。
させることができる。
２００ａ：ソース配線との接続端子部の平面図
２００ｂ：ゲート配線との接続端子部の平面図
３００ａ：ＴＦＴ部の断面図
３００ｂ：ソース配線との接続端子部の断面図
３００ｃ：ゲート配線との接続端子部の断面図
１０１：コモン電極
１０２：ゲート配線
１０３：コモン配線
１０４：アモルファスシリコン層
１０５：ドレイン配線
１０６：コモン電極同士を接続する配線
１０７：配線
１０８：画素電極
２０４：コンタクトホール
２０５：コンタクトホール
３０１：ガラス基板
３０２：第１の透明導電膜
３０２１ａ：第１の透明導電層
３０２２ａ：第１の透明導電層
３０２１ｃ：第１の透明導電層
３０３：第１の金属膜
３０３１ａ：第１の金属層
３０３２ａ：第１の金属層
３０３１ｃ：第１の金属層
３０４ａ：第１のフォトレジスト
３０４ｃ：第１のフォトレジスト
３０５ａ：変形された第１のフォトレジスト
３０５ｃ：変形された第１のフォトレジスト
３０６：ゲート電極
３０７：ゲート配線
４０６：ゲート絶縁膜
４０７：第１の半導体膜
４０７ａ：第１の半導体層
４０７ｂ：第１の半導体層
４０８：第２の半導体膜
４０８ａ：第２の半導体層
４０８ｂ：第２の半導体層
４０９：第２の金属膜
４０９ａ：第２の金属層
４０９ｂ：第２の金属層
４１０ａ：第２のフォトレジスト
４１０ｂ：第２のフォトレジスト
５１１ａ：変形された第２のフォトレジスト
５１１ｂ：変形された第２のフォトレジスト
５１２：保護膜
５１３ａ：第３のフォトレジスト
５１３ｂ：第３のフォトレジスト
５１３ｃ：第３のフォトレジスト
６１４：第２の透明導電膜
６１４１ａ：第２の透明導電層
６１４２ａ：第２の透明導電層
６１４ｂ：第２の透明導電層
６１４ｃ：第２の透明導電層
６１５ａ：第４のフォトレジスト
６１５ｂ：第４のフォトレジスト
６１５ｃ：第４のフォトレジスト
７０１ａ：第３の半導体層
２００ｂ：ゲート配線との接続端子部の平面図
３００ａ：ＴＦＴ部の断面図
３００ｂ：ソース配線との接続端子部の断面図
３００ｃ：ゲート配線との接続端子部の断面図
１０１：コモン電極
１０２：ゲート配線
１０３：コモン配線
１０４：アモルファスシリコン層
１０５：ドレイン配線
１０６：コモン電極同士を接続する配線
１０７：配線
１０８：画素電極
２０４：コンタクトホール
２０５：コンタクトホール
３０１：ガラス基板
３０２：第１の透明導電膜
３０２１ａ：第１の透明導電層
３０２２ａ：第１の透明導電層
３０２１ｃ：第１の透明導電層
３０３：第１の金属膜
３０３１ａ：第１の金属層
３０３２ａ：第１の金属層
３０３１ｃ：第１の金属層
３０４ａ：第１のフォトレジスト
３０４ｃ：第１のフォトレジスト
３０５ａ：変形された第１のフォトレジスト
３０５ｃ：変形された第１のフォトレジスト
３０６：ゲート電極
３０７：ゲート配線
４０６：ゲート絶縁膜
４０７：第１の半導体膜
４０７ａ：第１の半導体層
４０７ｂ：第１の半導体層
４０８：第２の半導体膜
４０８ａ：第２の半導体層
４０８ｂ：第２の半導体層
４０９：第２の金属膜
４０９ａ：第２の金属層
４０９ｂ：第２の金属層
４１０ａ：第２のフォトレジスト
４１０ｂ：第２のフォトレジスト
５１１ａ：変形された第２のフォトレジスト
５１１ｂ：変形された第２のフォトレジスト
５１２：保護膜
５１３ａ：第３のフォトレジスト
５１３ｂ：第３のフォトレジスト
５１３ｃ：第３のフォトレジスト
６１４：第２の透明導電膜
６１４１ａ：第２の透明導電層
６１４２ａ：第２の透明導電層
６１４ｂ：第２の透明導電層
６１４ｃ：第２の透明導電層
６１５ａ：第４のフォトレジスト
６１５ｂ：第４のフォトレジスト
６１５ｃ：第４のフォトレジスト
７０１ａ：第３の半導体層
Claims (1)
- 基板上方に、トランジスタと、ＦＰＣと電気的に接続された配線と、を有し、
前記トランジスタは、第１の導電層と、前記第１の導電層と重なる領域を有する第１の半導体層と、を有し、
前記トランジスタと電気的に接続された第２の導電層を有し、
前記第２の導電層を介して前記トランジスタと電気的に接続された第３の導電層を有し、
前記配線は、第２の半導体層と、前記第２の半導体層上方の第４の導電層と、前記第４の導電層上方の第５の導電層と、を有し、
前記第１の半導体層と前記第２の半導体層とは、同一の半導体膜を加工する工程を経て形成されたものであり、
前記第２の導電層と前記第４の導電層とは、同一の第１の導電膜を加工する工程を経て形成されたものであり、
前記第３の導電層と前記第５の導電層とは、同一の第２の導電膜を加工する工程を経て形成されたものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013271863A JP2014096600A (ja) | 2007-12-03 | 2013-12-27 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007312900 | 2007-12-03 | ||
| JP2007312900 | 2007-12-03 | ||
| JP2013271863A JP2014096600A (ja) | 2007-12-03 | 2013-12-27 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012249214A Division JP2013042174A (ja) | 2007-12-03 | 2012-11-13 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014096600A true JP2014096600A (ja) | 2014-05-22 |
Family
ID=40676145
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008303603A Active JP5137798B2 (ja) | 2007-12-03 | 2008-11-28 | 半導体装置の作製方法 |
| JP2012249214A Withdrawn JP2013042174A (ja) | 2007-12-03 | 2012-11-13 | 表示装置 |
| JP2013271863A Withdrawn JP2014096600A (ja) | 2007-12-03 | 2013-12-27 | 半導体装置 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008303603A Active JP5137798B2 (ja) | 2007-12-03 | 2008-11-28 | 半導体装置の作製方法 |
| JP2012249214A Withdrawn JP2013042174A (ja) | 2007-12-03 | 2012-11-13 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8268654B2 (ja) |
| JP (3) | JP5137798B2 (ja) |
| KR (1) | KR101446249B1 (ja) |
| CN (1) | CN101527282B (ja) |
Families Citing this family (23)
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| TWI650848B (zh) | 2009-08-07 | 2019-02-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
| JP2011054812A (ja) * | 2009-09-03 | 2011-03-17 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
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- 2008-12-01 US US12/325,584 patent/US8268654B2/en active Active
- 2008-12-03 CN CN200810183698.XA patent/CN101527282B/zh not_active Expired - Fee Related
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|---|---|
| US8268654B2 (en) | 2012-09-18 |
| KR20090057909A (ko) | 2009-06-08 |
| CN101527282A (zh) | 2009-09-09 |
| US8895333B2 (en) | 2014-11-25 |
| CN101527282B (zh) | 2014-01-08 |
| US20090142867A1 (en) | 2009-06-04 |
| US20120329186A1 (en) | 2012-12-27 |
| JP5137798B2 (ja) | 2013-02-06 |
| JP2009157366A (ja) | 2009-07-16 |
| KR101446249B1 (ko) | 2014-10-01 |
| JP2013042174A (ja) | 2013-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150501 |
|
| A02 | Decision of refusal |
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|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20151102 |