JP2007101896A - 液晶表示装置および液晶表示装置の製造方法 - Google Patents

Abstract

【課題】工程を単純化することと共に開口率を増加させることのできる液晶表示装置及びその製造方法を提供する。
【解決手段】透明な第１導電層１０１と不透明な第２導電層１０３が積層された二重構造のゲートライン１０２と、ゲートライン１０２と交差し、画素領域を定義するデータライン１０４と、ゲートライン１０２及びデータライン１０４と接続された薄膜トランジスタと、ゲートライン１０２と並行して第１導電層１０１と第２導電層１０３を有する共通ライン１２０と、画素領域に共通ライン１２０の第１導電層１０１が延長され形成された共通電極１２２と、薄膜トランジスタと接続され、画素領域に共通電極１２２と水平電界を成すように形成された画素電極１１８とを備えることを特徴とする。
【選択図】図５

Description

本発明は、水平電界を用いる液晶表示装置に関し、特に、工程の単純化のできる水平電界印加型の薄膜トランジスタ基板及びその製造方法に関する。

液晶表示装置は、電界を用いて液晶の光透過率を調節することによって画像を表示する。このような液晶表示装置は、液晶を駆動させる電界の方向に従って垂直電界印加型と水平電界印加型とに大別される。

垂直電界印加型の液晶表示装置は、上下部基板に対向して配置された画素電極と共通電極との間に形成される垂直電界によってＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードの液晶を駆動する。このような垂直電界印加型の液晶表示装置は、開口率が大きいという利点を有する反面、視野角が９０度程度で狭いという問題点を有する。

水平電界印加型の液晶表示装置は、下部基板に並行して配置された画素電極と共通電極との間の水平電界によってインプレインスイッチング（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ：以下「ＩＰＳ」と称する）モードの液晶を駆動する。このような水平電界印加型の液晶表示装置は、視野角が１６０度程度で広いという利点を有する。以下、水平電界印加型の液晶表示装置に対して詳細に説明する。

水平電界印加型の液晶表示装置は、互いに対向し合着された薄膜トランジスタ基板（下基板）及びカラーフィルタ基板（上基板）と、両基板の間でのセルギャップを一定に維持させるためのスペーサと、そのセルギャップに満たされた液晶とを備える。

薄膜トランジスタ基板は、画素単位の水平電界の形成のための多数の信号配線及び薄膜トランジスタと、それらの上に液晶配向のために塗布された配向膜で構成される。カラーフィルタ基板は、カラー具現のためのカラーフィルタ及び光漏れ防止のためのブラックマトリクスと、それらの上に液晶配向のために塗布された配向膜で構成される。

このような液晶表示装置における薄膜トランジスタ基板は、半導体工程を含むと共に多数のマスク工程を必要とし、製造工程が複雑であるため、液晶パネルの製造単価の上昇の主な原因となっている。これを解決するために、薄膜トランジスタ基板は、マスクの工程数を減少させる方向に発展しつつある。これは、一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程等のような多くの工程を含んでいるためである。そこで、最近では、薄膜トランジスタ基板の標準マスク工程であった５マスク工程から、一つの工程を減らした４マスク工程が表れている。

図１は、従来の４マスク工程を用いた水平電界印加型の薄膜トランジスタ基板を示した平面図であり、図２は、図１に示した薄膜トランジスタ基板をＩ−Ｉ’、ＩＩ−ＩＩ’線に沿って切り取って示した断面図である。

図１及び図２に示した薄膜トランジスタ基板は、下部基板４５上にゲート絶縁膜４６を介して交差し形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ６と、その交差構造に設けられた画素領域に水平電界を成すように形成された画素電極１４及び共通電極１８と、共通電極１８と接続された共通ライン１６とを備える。そして、薄膜トランジスタ基板は、画素電極１４と共通ライン１６との重畳部に形成されたストレージキャパシタ２０と、ゲートライン２と接続されたゲートパッド２４と、データライン４と接続されたデータパッド３０と、共通ライン１６と接続された共通パッド３６とをさらに備える。

ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４とは、交差構造に形成され画素領域を定義する。

液晶駆動のための基準電圧を供給する共通ライン１６は、画素領域を介してゲートライン２と並行して形成される。

薄膜トランジスタ６は、ゲートライン２のゲート信号に応じてデータライン４の画素信号を画素電極１４に充電し維持させる。このために、薄膜トランジスタ６は、ゲートライン２と接続されたゲート電極８、データライン４と接続されたソース電極１０、画素電極１４と接続されたドレイン電極１２、ゲート電極８とゲート絶縁膜４６とを介し重畳され、ソース電極１０及びドレイン電極１２の間にチャンネルを形成する活性層４８、ソース電極１０及びドレイン電極１２と活性層４８とのオーミック接触のためのオーミックコンタクト層５０を備える。

そして、活性層４８及びオーミックコンタクト層５０は、データライン４、データパッド下部電極３２、そしてストレージ上部電極２２とも重畳され形成される。

画素電極１４は、保護膜５２を貫通する第１コンタクトホール１３を通じて薄膜トランジスタ６のドレイン電極１２と接続され、画素領域に形成される。このような画素電極１４は、ドレイン電極１２と接続され、隣接したゲートライン２と並行して形成された第１水平部１４Ａと、共通ライン１６と重畳され形成された第２水平部１４Ｂと、第１及び第２水平部１４Ａ、１４Ｂの間に垂直に形成されたフィンガー部１４Ｃとを備える。

共通電極１８は、共通ライン１６と接続され、画素領域に形成される。このような共通電極１８は、画素領域５で画素電極１４のフィンガー部１４Ｃと並行して形成される。

これにより、薄膜トランジスタ６を通じて画素信号が供給された画素電極１４と共通ライン１６を通じて基準電圧（以下、共通電圧）が供給された共通電極１８との間には、水平電界が形成される。特に、画素電極１４のフィンガー部１４Ｃと共通電極１８との間に水平電界が形成される。このような水平電界により、薄膜トランジスタ基板とカラーフィルタ基板との間で水平方向に配列された液晶分子が誘電異方性により回転される。そして、液晶分子の回転程度に従って画素領域を透過する光透過率が変わることによって階調を実現するようになる。

ストレージキャパシタ２０は、共通ライン１６と、その共通ライン１６とゲート絶縁膜４６、活性層４８、オーミックコンタクト層５０を介して重畳され、保護膜５２に形成された第２コンタクトホール２１を通じて画素電極１４と接続されたストレージ上部電極２２で構成される。このようなストレージキャパシタ２０は、画素電極１４に充電された画素信号を次の画素信号が充電される際まで安定的に維持させる。

ゲートライン２は、ゲートパッド２４を通じてゲートドライバ（図示せず）と接続される。ゲートパッド２４はゲートライン２から延長されたゲートパッド下部電極２６と、ゲート絶縁膜４６及び保護膜５２を貫通する第３コンタクトホール２７を通じてゲートパッド下部電極２６と接続されたゲートパッド上部電極２８で構成される。

データライン４は、データパッド３０を通じてデータドライバ（図示せず）と接続される。データパッド３０は、データライン４から延長されたデータパッド下部電極３２と、保護膜５２を貫通する第４コンタクトホール３３を通じてデータパッド下部電極３２と接続されたデータパッド上部電極３４で構成される。

共通ライン１６は、共通パッド３６を通じて外部の共通電圧源（図示せず）から共通電圧の供給を受ける。共通パッド３６は、共通ライン１６から延長された共通パッド下部電極３８と、ゲート絶縁膜４６及び保護膜５２を貫通する第５コンタクトホール３９を通じて共通パッド下部電極３８と接続された共通パッド上部電極４０で構成される。

このような構成を有する薄膜トランジスタ基板の製造方法を、図３Ａ乃至図３Ｄに示すような４マスク工程を用いて詳細に説明する。

図３Ａを参照すると、第１マスク工程を用いて下部基板４５上にゲートライン２、ゲート電極８、ゲートパッド下部電極２６、共通ライン１６、共通電極１８、共通パッド下部電極３８を含むゲート金属パターンが形成される。

詳細に説明すると、下部基板４５上にスパッタリング方法等の蒸着方法を通じてゲート金属層が形成される。続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによって、ゲートライン２、ゲート電極８、ゲートパッド下部電極２６、共通ライン１６、共通電極１８、共通パッド下部電極３８を含むゲート金属パターンが形成される。ゲート金属層としては、Ａｌ、Ｍｏ、Ｃｒ等の金属が単一層または二重層構造に用いられる。

図３Ｂを参照すると、ゲート金属パターンが形成された下部基板４５上にゲート絶縁膜４６が形成される。そして、第２マスク工程を用いてゲート絶縁膜４６上に活性層４８及びオーミックコンタクト層５０を含む半導体パターンと、データライン４、ソース電極１０、ドレイン電極１２、データパッド下部電極３２、ストレージ上部電極２２を含むソース／ドレイン金属パターンが形成される。

詳細に説明すると、ゲート金属パターンが形成された下部基板４５上にＰＥＣＶＤ、スパッタリング等の蒸着方法を通じてゲート絶縁膜４６、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレイン金属層が順次形成される。ここで、ゲート絶縁膜４６の材料としては、ＳｉＯｘ、ＳｉＮｘ等の無機絶縁物質が用いられる。ソース／ドレイン金属層としては、Ａｌ、Ｍｏ、Ｃｒ等の金属が単一層または二重層構造に用いられる。その次に、ソース／ドレイン金属層上に第２マスクを用いたフォトリソグラフィ工程で段差を有するフォトレジストパターンを形成する。段差を有するフォトレジストパターンを用いたウェットエッチング工程でソース／ドレイン金属層がパターニングされることによって、データライン４、ソース電極１０、そのソース電極１０と一体化されたドレイン電極１２、ストレージ上部電極２２を含むソース／ドレイン金属パターンが形成される。そして、同一なフォトレジストパターンを用いたドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることによって、オーミックコンタクト層５０と活性層４８が形成される。続いて、フォトレジストパターンをアッシングし、露出されたソース／ドレイン金属パターンをオーミックコンタクト層５０と共にエッチングすることによってソース電極１０及びドレイン電極１２が分離される。

その次に、ストリップ工程でソース／ドレイン金属パターン上に残存していたフォトレジストパターンが除去される。

図３Ｃを参照すると、ソース／ドレイン金属パターンが形成されたゲート絶縁膜４６上に第３マスク工程を用いて第１乃至第５コンタクトホール１３、２１、２７、３３、３９を含む保護膜５２が形成される。

詳細に説明すると、ソース／ドレイン金属パターンが形成されたゲート絶縁膜４６上に、ＰＥＣＶＤ等の蒸着方法で保護膜５２が全面形成される。続いて、保護膜５２が第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、第１乃至第５コンタクトホール１３、２１、２７、３３、３９が形成される。第１コンタクトホール１３は、保護膜５２を貫通してドレイン電極１２を露出させ、第２コンタクトホール２１は、保護膜５２を貫通してストレージ上部電極２２を露出させる。第３コンタクトホール２７は、保護膜５２及びゲート絶縁膜４６を貫通してゲートパッド下部電極２６を露出させ、第４コンタクトホール３３は、保護膜５２を貫通してデータパッド下部電極３２を露出させ、第５コンタクトホール３９は、保護膜５２及びゲート絶縁膜４６を貫通して共通パッド下部電極３８を露出させる。

ここで、保護膜５２の材料としては、ゲート絶縁膜４６のような無機絶縁物質や誘電率の小さいアクリル（ａｃｒｙｌ）系の有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が用いられる。

図３Ｄを参照すると、第４マスク工程を用いて保護膜５２上に画素電極１４、ゲートパッド上部電極２８、データパッド上部電極３４、共通パッド上部電極４０を含む透明導電パターンが形成される。

詳細に説明すると、保護膜５２上にスパッタリング等の蒸着方法で透明導電膜が形成される。続いて、第４マスクを用いたフォトリソグラフィ工程とエッチング工程を通じて透明導電膜がパターニングされることによって、画素電極１４、ゲートパッド上部電極２８、データパッド上部電極３４、共通パッド上部電極４０を含む透明導電パターンが形成される。画素電極１４は、第１コンタクトホール１３を通じて露出されたドレイン電極１２と接続され、第２コンタクトホール２１を通じて露出されたストレージ上部電極２２と接続される。ゲートパッド上部電極２８は、第３コンタクトホール３７を通じて露出されたゲートパッド下部電極２６と接続される。データパッド上部電極３４は、第４コンタクトホール３３を通じて露出されたデータパッド下部電極３２と接続される。共通パッド上部電極４０は、第５コンタクトホール３９を通じて露出された共通パッド下部電極３８と接続される。

ここで、透明導電膜の材料としては、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等が用いられる。

このように、従来の水平電界印加型の薄膜トランジスタ基板及びその製造方法は、４マスク工程で工程数を減少させることによって、それに比例する製造単価の節減が可能になる。

しかし、画素領域に形成された共通電極１８が不透明なゲート金属で形成されるため、開口率が低いという問題点がある。

また、開口率の問題によって不透明な金属で形成された共通ライン１６とストレージ上部電極２２との重畳面積を増加させることに限界があるため、ストレージキャパシタ２０の容量が小さいという問題点がある。

従って、本発明の目的は、前記従来技術の限界と問題点を克服するための薄膜トランジスタ基板を備えた液晶表示装置及びその製造方法を提供することである。

本発明の他の目的は、開口率を増加させ、その製造工程を単純化することのできる水平電界印加型の薄膜トランジスタ基板を備えた液晶表示装置及びその製造方法を提供することである。

本発明のさらに他の目的は、開口率の減少なしにストレージキャパシタの容量を増加させることのできる水平電界印加型の薄膜トランジスタ基板を備えた液晶表示装置及びその製造方法を提供することである。

前記目的の達成のために、本発明の実施の形態の液晶表示装置は、透明な第１導電層と不透明な第２導電層とが積層された二重層構造のゲートラインと、前記ゲートラインと交差し、画素領域を定義するデータラインと、前記ゲートライン及びデータラインと接続された薄膜トランジスタと、第１導電層と第２導電層を有し、前記ゲートラインと実質的に並行な共通ラインと、前記画素領域に前記共通ラインの第１導電層が延長され形成された共通電極と、前記薄膜トランジスタと接続され、前記画素領域に前記共通電極に対する水平電界を形成する画素電極とを備えることを特徴とする。

また、本発明の実施の形態の液晶表示装置の製造方法は、第１マスクを用いて基板上に透明な第１導電層及び不透明な第２導電層が積層された二重層構造のゲートパターンと、前記二重層構造の共通ライン及び前記第１導電層に成された共通電極を含む共通パターンとを形成する段階と、前記ゲートパターン及び共通パターン上にゲート絶縁膜を形成する段階と、第２マスクを用いて、前記ゲート絶縁膜上に半導体パターンを形成し、その上にデータライン及びソース電極とドレイン電極を含むソース／ドレインパターンを形成する段階と、第３マスクを用いて、前記ソース／ドレインパターン上に保護膜を形成し、前記ドレイン電極を露出させるコンタクトホールを形成する段階と、第４マスクを用いて、前記コンタクトホールを通じて前記ドレイン電極に接続され、前記共通電極に対する水平電界を形成する画素電極を形成する段階とを含むことを特徴とする。

本発明による液晶表示装置及びその製造方法は、透明な第１導電層で形成された共通電極をその第１導電層を含む二重層構造のゲートパターン及び他の共通パターンと同一なマスク工程で形成することにより、４マスク工程で工程を単純化することと共に開口率を向上させることができる。また、ストレージキャパシタは、並列接続された第１及び第２ストレージキャパシタを備えるため、開口率の減少なしに容量を増加させることが可能になる。

さらに、本発明による液晶表示装置及びその製造方法は、共通電極のフィンガー部が透明な第１導電層より小さい線幅に重畳された不透明な第２導電層をさらに備えることによって、第２導電層と重畳されていない第１導電層の両側部の開口率を向上させると共に、第２導電層により光漏れを防止してコントラストを向上させることが可能になる。

以下、本発明の好ましい実施の形態を図４乃至図１２を参照して詳細に説明する。

図４は、本発明の実施の形態の水平電界印加型の薄膜トランジスタ基板を示した平面図であり、図５は、図４に示した薄膜トランジスタ基板をＩＩＩ−ＩＩＩ’、ＩＶ−ＩＶ’、Ｖ−Ｖ’、ＶＩ−ＶＩ’線に沿って切り取って示した断面図である。

図４及び図５に示した薄膜トランジスタ基板は、下部基板１５０上にゲート絶縁膜１５２を介し交差して画素領域を定義するゲートライン１０２及びデータライン１０４、そのゲートライン１０２及びデータライン１０４と画素電極１１８に接続された薄膜トランジスタＴＦＴ、画素領域に水平電界を形成するように配列された画素電極１１８及び共通電極１２２、共通電極１２２と接続された共通ライン１２０を備える。そして、薄膜トランジスタ基板は、共通電極１２２と画素電極１１８の重畳部及び共通ライン１２０と画素電極１１８の重畳部に各々形成された第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２、ゲートライン１０２と接続されたゲートパッド１２４、データライン１０４と接続されたデータパッド１３２、共通ライン１２０と接続された共通パッド１４０をさらに備える。

ゲートライン１０２は、ゲートドライバ（図示せず）からのスキャン信号を供給し、データライン１０４は、データドライバ（図示せず）からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４は、ゲート絶縁膜１５２を介し交差して各画素領域を定義する。ここで、ゲートライン１０２は、透明な導電層で形成された第１導電層１０１、不透明な金属で形成された第２導電層１０３が積層された二重層構造で形成される。

薄膜トランジスタＴＦＴは、ゲートライン１０２のスキャン信号に応じてデータライン１０４上のビデオ信号を画素電極１１８に充電し維持させる。このために、薄膜トランジスタＴＦＴは、ゲートライン１０２に含まれたゲート電極、データライン１０４と接続されたソース電極１１０、ソース電極１１０と対向し画素電極１１８と接続されたドレイン電極１１２、ゲート絶縁膜１５２を介してゲートライン１０２と重畳されソース電極１１０とドレイン電極１１２との間にチャンネルを形成する活性層１１４、ソース電極１１０及びドレイン電極１１２のオーミック接触のためにチャンネル部を除いた活性層１１４上に形成されたオーミックコンタクト層１１６を備える。

そして、活性層１１４及びオーミックコンタクト層１１６を含む半導体パターン１１５は、データライン１０４及びデータパッド下部電極１３４とも重畳されるように形成される。

共通ライン１２０及び共通電極１２２は、液晶駆動のための基準電圧、即ち、共通電圧を各画素に供給する。

このために、共通ライン１２０は、表示領域でゲートライン１０２と並行して形成された内部共通ライン１２０Ａ、非表示領域で内部共通ライン１２０Ａと共通接続された外部共通ライン１２０Ｂを備える。このような共通ライン１２０は、前記ゲートライン１０２のように第１及び第２導電層１０１、１０３が積層された二重層構造で形成される。

共通電極１２２は、各画素領域で内部共通ライン１２０Ａと接続される。具体的に、共通電極１２２は、内部共通ライン１２０Ａの第１導電層１０１から画素領域に延長されたフィンガー部１２２Ｂ、フィンガー部１２２Ｂと接続された水平部１２２Ａを備える。このような共通電極１２２は、共通ライン１２０の第１導電層１０１のような透明導電層で形成される。

画素電極１１８は、薄膜トランジスタＴＦＴのドレイン電極１１２と接続され、各画素領域で共通電極１２２と水平電界を形成するように形成される。具体的に言うと、画素電極１１８は、ゲートライン１０２と並行して形成され第１コンタクトホール１０８を通じて露出されたドレイン電極１１２と接続された第１水平部１１８Ａ、内部共通ライン１２０Ａと重畳され形成された第２水平部１１８Ｃ、第１及び第２水平部１１８Ａ、１１８Ｃの間に接続され、共通電極１２２のフィンガー部１２２Ｂと並べて形成されたフィンガー部１１８Ｂを備える。このような画素電極１１８に薄膜トランジスタＴＦＴを通じてビデオ信号が供給されると、画素電極１１８のフィンガー部１１８Ｂと共通ライン１２０を通じて共通電圧が供給された共通電極１２２のフィンガー部１２２Ｂの間には水平電界が形成される。このような水平電界により薄膜トランジスタ基板とカラーフィルタ基板との間で水平方向に配列された液晶分子が誘電異方性により回転される。そして、液晶分子の回転程度に従って画素領域を透過する光透過率が変わることによって階調を実現するようになる。

ストレージキャパシタは、画素電極１１８の第１水平部１１８Ａが保護膜１５４及びゲート絶縁膜１５２を介して共通電極１２２の水平部１２２Ａと重畳され形成された第１ストレージキャパシタＣｓｔ１と、画素電極１１８の第２水平部１１８Ｃが保護膜１５４及びゲート絶縁膜１５２を介して内部共通ライン１２０Ａと重畳され形成された第２ストレージキャパシタＣｓｔ２とを備える。ここで、共通ライン１２０の第１導電層１０１で画素電極１１８と重畳される一部分の線幅を相対的に大きくして画素電極１１８との重畳面積を増加させることによって、開口率の減少なしに第２ストレージキャパシタＣｓｔ２の容量を増加させることが可能になる。また、第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２は、画素電極１１８と共通電極１２２、または共通ライン１２０を共有し並列接続されるため、ストレージキャパシタの容量をさらに増加させることが可能になる。ここで、ストレージキャパシタとして、第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２の中の何れか一つだけを備えることも可能である。

このようなストレージキャパシタは、画素電極１１８に充電された画素信号を次の画素信号が充電される際まで、より安定的に維持させる。

ゲートライン１０２は、ゲートパッド１２４を通じてゲートドライバ（図示せず）と接続される。ゲートパッド１２４は、ゲートライン１０２から延長されたゲートパッド下部電極１２６、ゲート絶縁膜１５２及び保護膜１５４を貫通する第２コンタクトホール１２８を通じて露出されたゲートパッド下部電極１２６と接続されたゲートパッド上部電極１３０を備える。ここで、ゲートパッド下部電極１２６は、ゲートライン１０２のように第１及び第２導電層１０１、１０３が積層された二重層構造を有する。

データライン１０４は、データパッド１３２を通じてデータドライバ（図示せず）と接続される。データパッド１３２は、データライン１０４からその下の半導体パターン１１５と共に延長されたデータパッド下部電極１３４、保護膜１５４を貫通する第３コンタクトホール１３６を通じて露出されたデータパッド下部電極１３４と接続されたデータパッド上部電極１３８を備える。

共通ライン１２０は、共通パッド１４０を通じて共通電圧源（図示せず）からの基準電圧の供給を受ける。共通パッド１４０は、外部共通ライン１２０Ｂから延長された共通パッド下部電極１４２、ゲート絶縁膜１５２及び保護膜１５４を貫通する第４コンタクトホール１４４を通じて露出された共通パッド下部電極１４２と接続された共通パッド上部電極１４６を備える。ここで、共通パッド下部電極１４２は、共通ライン１２０のように第１及び第２導電層１０１、１０３が積層された二重層構造を有する。

このように、本発明の実施の形態の水平電界印加型の薄膜トランジスタ基板においては、共通電極１２２が透明導電層である第１導電層１０１で形成されるため、それによる開口率の低下の防止が可能になる。また、共通ライン１２０は、第１及び第２導電層１０１、１０３が積層された二重構造に形成され、ライン抵抗の減少が可能になる。そして、ストレージキャパシタは、第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２が並列に接続されるため、開口率の減少なしに容量を増加させることができる。

このような利点を有する本発明による薄膜トランジスタ基板は、次のように４マスク工程で形成される。

図６Ａ及び図６Ｂは、本発明の実施の形態の半透過型薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明するための平面図及び断面図を示した図面であり、図７Ａ乃至図７Ｃは、第１マスク工程を具体的に説明するための断面図を示した図面である。

第１マスク工程で、下部基板１５０上にゲートライン１０２、ゲートパッド下部電極１２６を含むゲートパターンと、共通ライン１２０、共通電極１２２、共通パッド下部電極１４２を含む共通パターンとが形成される。ここで、ゲートパターンと共通ライン１２０及び共通パッド下部電極１４２は、第１及び第２導電層１０１、１０３が積層された二重層構造で形成され、内部共通ライン１２０Ａの一部分及び共通電極１２２は、共通ライン１２０の第１導電層１０１から延長された単一層構造で形成される。このように二重層構造及び単一層構造を有するゲート及び共通パターンは、ハーフトーン（Ｈａｌｆ Ｔｏｎｅ）マスクまたは回折露光マスクを用いることによって、一つのマスク工程で形成される。以下、第１マスクでハーフトーンマスクを用いた場合を例に取って説明する。

具体的に言うと、図７Ａに示したように、下部基板１５０上にスパッタリング等の蒸着方法を通じて第１及び第２導電層１０１、１０３が積層され、その上にフォトレジスト１６７が形成される。第１導電層１０１としては、ＩＴＯ、ＴＯ、ＩＺＯ等のような透明導電物質が用いられ、第２導電層１０３としては、Ｍｏ、Ｔi、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、ＭｏＷ系等の金属物質が用いられる。その次に、ハーフトーンマスク１６０を用いたフォトリソグラフィ工程でフォトレジスト１６７を露光及び現像することによって、図７Ｂに示したように段差を有するフォトレジストパターン１６８が形成される。

ハーフトーンマスク２６０は、図７Ａのように透明な石英（ＳｉＯ_２：Ｑｕａｒｔｚ）基板１６６と、その上に形成された部分透過層１６４及び遮断層１６２を備える。部分透過層１６４と重畳された遮断層１６２は、ゲートパターンが形成される領域に位置して紫外線ＵＶを遮断することによって、現像の後、図７Ｂのように第１フォトレジストパターン１６８Ａを残す。部分透過層１６４と重畳した遮断層１６２は、内部共通ライン１２０Ａの一部分及び共通電極１２２が形成される領域に位置して紫外線ＵＶを部分的に透過させることによって、現像の後、図７Ｂのように第１フォトレジストパターン１６８Ａより薄い第２フォトレジストパターン１６８Ｂを残す。このために、遮断層１６２は、Ｃｒ、ＣｒＯｘ等のような金属で形成され、部分透過層１６４は、ＭｏＳｉｘ等で形成される。

続いて、段差を有するフォトレジストパターン１６８を用いたエッチング工程で第１及び第２導電層１０１、１０３をパターニングすることによって、図７Ｃに示したように二重層構造のゲートパターンと共通ライン１２０及び共通パッド１４０と共通電極１２２が形成される。

その次に、酸素Ｏ_２プラズマを用いたアッシング工程でフォトレジストパターン１６８をアッシングすることによって、図７Ｄに示したように第１フォトレジストパターン１６８Ａは、厚さが薄くなり、第２フォトレジストパターン１６８Ｂは、除去される。そして、アッシングされた第１フォトレジストパターン１６８Ａを用いたエッチング工程で、内部共通ライン１２０Ａの一部分及び共通電極１２２上の第２導電層１０３が除去される。この際、アッシングされた第１フォトレジストパターン１６８Ａに従ってパターニングされた第２導電層１０３の両側部がもう一度エッチングされることによって、ゲートパターンと共通ライン１２０及び共通パッド１４０の第１及び第２導電層１０１、１０３は、階段状の一定な段差を有する。これにより、第１及び第２導電層１０１、１０３の側面部が高い急傾斜を有する場合、その上で発生し得るソース／ドレイン金属層の断線不良の防止が可能になる。

そして、ストリップ工程でゲートパターン上に残存していた第１フォトレジストパターン１６８Ａが図７Ｅに示したように除去されることによって、二重層構造及び単一層構造を有するゲート及び共通パターンが完成される。

図８Ａ及び図８Ｂは、本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための平面図及び断面図を示した図面であり、図９Ａ乃至図９Ｅは、第２マスク工程を具体的に説明するための断面図を示した図面である。

ゲートパターンが形成された下部基板１５０上にゲート絶縁膜１５２が形成され、その上に第２マスク工程でデータライン１０４、ソース電極１１０、ドレイン電極１１２、データパッド下部電極１３４を含むソース／ドレインパターンと、ソース／ドレインパターンの背面に従って重畳された活性層１１４及びオーミックコンタクト層１１６を含む半導体パターン１１５が形成される。このような半導体パターン１１５とソース／ドレインパターンは、回折露光マスクまたはハーフトーンマスクを用いた一つのマスク工程で形成される。以下、第２マスクで回折露光マスクを用いた場合を説明する。

具体的に言うと、図９Ａのようにゲートパターンが形成された下部基板１５０上にゲート絶縁膜１５２、非晶質シリコン層１０５、不純物（ｎ＋またはｐ＋）がドーピングされた非晶質シリコン層１０７、ソース／ドレイン金属層１０９が順次形成される。例えば、ゲート絶縁膜１５２、非晶質シリコン層１０５、不純物がドーピングされた非晶質シリコン層１０７は、ＰＥＣＶＤ方法で形成され、ソース／ドレイン金属層１０９は、スパッタリング方法で形成される。ゲート絶縁膜１５２としては、ＳｉＯｘ、ＳｉＮｘ等のような無機絶縁物質が、ソース／ドレイン金属層１０９としては、Ｃｒ、Ｍｏ、ＭｏＷ、Ａｌ／Ｃｒ、Ｃｕ、Ａｌ（Ｎｄ）、Ａｌ／Ｍｏ、Ａｌ（Ｎｄ）／Ａｌ、Ａｌ（Ｎｄ）／Ｃｒ、Ｍｏ／Ａｌ（Ｎｄ）／Ｍｏ、Ｃｕ／Ｍｏ、Ｔｉ／Ａｌ（Ｎｄ）／Ｔｉ等が用いられる。そして、ソース／ドレイン金属層１０９上にフォトレジスト１８０が塗布された後、回折露光マスク１７０を用いたフォトリソグラフィ工程でフォトレジスト１８０を露光及び現像することによって、図９Ｂに示したように段差を有するフォトレジストパターン１８２が形成される。

回折露光マスク１７０は、図９Ａのように透明な石英基板１７２と、その上にＣｒ等のような金属層で形成された遮断層１７４及び回折露光用スリット１７６を備える。遮断層１７４は、半導体パターン及びソース／ドレインパターンが形成される領域に位置して紫外線を遮断することによって、現像の後、図９Ｂのように第１フォトレジストパターン１８２Ａを残す。回折露光用スリット１７６は、薄膜トランジスタのチャンネルが形成される領域に位置して紫外線を回折させることによって、現像の後、図９Ｂにように第１フォトレジストパターン１８２Ａより薄い第２フォトレジストパターン１８２Ｂを残す。

続いて、段差を有するフォトレジストパターン１８２を用いたエッチング工程でソース／ドレイン金属層１０９がパターニングされることによって、図９Ｃに示したようにソース／ドレインパターンと、その下の半導体パターン１１５とが形成される。この場合、ソース／ドレインパターンの中、ソース電極１１０とドレイン電極１１２は、一体化された構造を有する。

その次に、酸素Ｏ_２プラズマを用いたアッシング工程でフォトレジストパターン１８２をアッシングすることによって、図９Ｄに示したように第１フォトレジストパターン１８２Ａは薄くなり、第２フォトレジストパターン１８２Ｂは除去される。そして、アッシングされた第１フォトレジストパターン１８２Ａを用いたエッチング工程で第２フォトレジストパターン１８２Ｂの除去で露出されたソース／ドレインパターンと、その下のオーミックコンタクト層１１６が除去されることによって、ソース電極１１０とドレイン電極１１２は分離され、活性層１１４は露出される。これにより、ソース電極１１０とドレイン電極１１２との間には、活性層１１４によるチャンネルが形成される。この際、アッシングされた第１フォトレジストパターン１８２Ａに従ってソース／ドレインパターンの両側部がもう一度エッチングされることによって、ソース／ドレインパターンと半導体パターン１１５は、階段状の一定な段差を有する。

そして、ストリップ工程でソース／ドレインパターン上に残存していた第１フォトレジストパターン１８２Ａが図９Ｅのように除去されることによって、半導体パターン１１５及びソース／ドレインパターンが完成される。

図１０Ａ及び図１０Ｂは、本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明するための平面図及び断面図である。

第３マスク工程で、ソース／ドレインパターンが形成されたゲート絶縁膜１５２上に第１乃至第４コンタクトホール１０８、１２８、１３６、１４４を有する保護膜１５４が形成される。

具体的に、ソース／ドレインパターンが形成されたゲート絶縁膜１５２上にＰＥＣＶＤ、スピンコーティング（Ｓｐｉｎ Ｃｏａｔｉｎｇ）、スピンレスコーティング（Ｓｐｉｎｌｅｓｓ Ｃｏａｔｉｎｇ）等の方法で、保護膜１５４が形成される。保護膜１５４としては、ゲート絶縁膜１５２のような無機絶縁物質、または有機絶縁物質が用いられる。そして、保護膜１５４上に第３マスクを用いたフォトリソグラフィ工程及びエッチング工程で保護膜１５４及びゲート絶縁膜１５２がパターニングされることによって、第１乃至第４コンタクトホール１０８、１２８、１３６、１４４が形成される。ここで、第１及び第３コンタクトホール１０８、１３６の各々は、保護膜１５４を貫通してドレイン電極１１２とデータパッド下部電極１３４との各々を露出させ、第２及び第４コンタクトホール１２８、１４４の各々は、保護膜１５４及びゲート絶縁膜１５２を貫通してゲートパッド下部電極１２６及び共通パッド下部電極１４２の各々を露出させる。

図１１Ａ及び図１１Ｂは、本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第４マスク工程を説明するための平面図及び断面図である。

第４マスク工程で、保護膜１５４上に画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、共通パッド上部電極１４６を含む透明導電パターンが形成される。

具体的に言うと、保護膜１５４上に透明導電層がスパッタリング等のような蒸着方法で形成される。透明導電層としては、前記ゲート及び共通パターンの第１導電層１０１のようにＩＴＯ、ＴＯ、ＩＺＯ等が用いられる。また、透明導電層はＴｉ、Ｗ等のように耐蝕性の強い、強度の高い、不透明な金属にも代替可能である。その次に、第４マスクを用いたフォトリソグラフィ工程及びエッチング工程で、透明導電層がパターニングされることによって、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、共通パッド上部電極１４６を含む透明導電パターンが形成される。これにより、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、共通パッド上部電極１４６の各々は、第１乃至第４コンタクトホール１０８、１２８、１３６、１４４の各々を通じて露出されたドレイン電極１１２、ゲートパッド下部電極１２６、データパッド下部電極１３４、共通パッド下部電極１４２の各々と接続される。例えば、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、共通パッド上部電極１４６の各々は、ドレイン電極１１２、ゲートパッド下部電極１２６、データパッド下部電極１３４、共通パッド下部電極１４２の各々の表面と接触する。

一方、ゲートパターン及び共通パターンの第２導電層１０３と、ソース／ドレインパターンでＭｏ等のようにドライエッチングが容易な金属が用いられる場合、図１２のように画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、共通パッド上部電極１４６の各々は、ドレイン電極１１２、ゲートパッド下部電極１２６、データパッド下部電極１３４、共通パッド下部電極１４２の各々と側面接触する。これは、第３マスク工程で保護膜１５４及びゲート絶縁膜１５２をパターニングする場合、第２及び第４コンタクトホール１２８、１４４がゲートパッド下部電極１２６及び共通パッド下部電極１４２の第２導電層１０３を貫通し、第１及び第３コンタクトホール１０８、１３６がドレイン電極１１２及びデータパッド下部電極１３４を貫通するためである。特に、第１及び第３コンタクトホール１０８、１３６は、ドレイン電極１１２及びデータパッド下部電極１３４の下の半導体パターン１１５まで貫通するか、またはゲート絶縁膜１５２の一部分まで延長されることができる。

図１３は、本発明の他の実施の形態の水平電界印加型の薄膜トランジスタ基板を示した平面図であり、図１４は、図１３に示した薄膜トランジスタ基板をＩＩＩ−ＩＩＩ’、ＩＶ−ＩＶ’、Ｖ−Ｖ’、ＶＩ−ＶＩ’、ＶＩＩ−ＶＩＩ’線に沿って切り取って示した断面図である。

図１３及び図１４に示した薄膜トランジスタ基板は、図４及び図５に示した薄膜トランジスタ基板と対比すると、共通電極２２２が共通ライン１２０のように第１及び第２導電層１０１、１０３が積層された二重層構造で形成されたことを除いては、同一な構成要素を備える。従って、重複される構成要素に対する説明は省略する。

共通電極２２２は、内部共通ライン１２０Ａと接続され、透明な第１導電層１０１と不透明な第２導電層１０３が積層された二重層構造を有するフィンガー部２２２Ｂと、フィンガー部２２２Ｂと接続され第１導電層１０１だけで形成された単一層構造を有する水平部２２２Ａとを備える。ここで、フィンガー部２２２Ｂの第２導電層１０３は、第１導電層１０１による光漏れ遮断層の役割をする。この際、フィンガー部２２２Ｂの第２導電層１０３は、開口率に寄与する第１導電層１０１の両側部を干渉しないように、第１導電層１０１より小さい線幅を有する。例えば、フィンガー部２２２Ｂのエッジ部から内側の約１μｍに該当する第１導電層１０１の両側部は、開口率に寄与するため、このような第１導電層１０１の両側部を除いた残部と重畳されるように第２導電層１０３を形成する。これにより、共通電極２２２のフィンガー部２２２Ｂは、第１導電層１０１により開口率を向上させると共に、第２導電層１０３により光漏れを防止してコントラスト（Ｃｏｎｔｒａｓｔ）を向上させることが可能になる。

このように、二重層構造を有する共通電極２２２のフィンガー部２２２Ｂと単一層構造を有する水平部２２２Ａは、図６Ａ乃至図７Ｅで前述したように、ハーフトーンマスクまたは回折露光マスクを用いた第１マスク工程で形成される。この場合、フィンガー部２２２Ｂにおいて、第１及び第２導電層１０１、１０３の重畳部は、ハーフトーンマスク（または回折露光マスク）の遮断部に対応し形成され、第２導電層１０３と重畳されていない第１導電層１０１の両側部は、部分透過部（または回折露光部）に対応して形成される。

従来の水平電界印加型の薄膜トランジスタ基板を示した平面図である。 図１に示した薄膜トランジスタ基板をＩ−Ｉ’、ＩＩ−ＩＩ’線に沿って切り取って示した断面図である。 図２に示した薄膜トランジスタ基板の製造方法を段階的に示した断面図である。 図２に示した薄膜トランジスタ基板の製造方法を段階的に示した断面図である。 図２に示した薄膜トランジスタ基板の製造方法を段階的に示した断面図である。 図２に示した薄膜トランジスタ基板の製造方法を段階的に示した断面図である。 本発明の実施の形態の水平電界印加型の薄膜トランジスタ基板を示した平面図である。 図４に示した薄膜トランジスタ基板をＩＩＩ−ＩＩＩ’、ＩＶ−ＩＶ’、Ｖ−Ｖ’、ＶＩ−ＶＩ’線に沿って切り取って示した断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明するための平面図及び断面図である。 本発明の第１マスク工程を具体的に説明するための断面図である。 本発明の第１マスク工程を具体的に説明するための断面図である。 本発明の第１マスク工程を具体的に説明するための断面図である。 本発明の第１マスク工程を具体的に説明するための断面図である。 本発明の第１マスク工程を具体的に説明するための断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための平面図及び断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第４マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態の薄膜トランジスタ基板の製造方法の中、第４マスク工程を説明するための平面図及び断面図である。 本発明の他の実施の形態の水平電界印加型の薄膜トランジスタ基板を示した平面図である。 本発明のまた他の実施の形態の水平電界印加型の薄膜トランジスタ基板を示した平面図である。 図１３に示した薄膜トランジスタ基板をＩＩＩ−ＩＩＩ’、ＩＶ−ＩＶ’、Ｖ−Ｖ’、ＶＩ−ＶＩ’、ＶＩＩ−ＶＩＩ’線に沿って切り取って示した断面図である。

符号の説明

２、１０２ ゲートライン、４、１０４ データライン、６ ＴＦＴ（薄膜トランジスタ）、８ ゲート電極、１０、１１０ ソース電極、１２、１１２ ドレイン電極、１３、２１、２７、３３、３９、１０８、１２８、１３６、１４４ コンタクトホール、１４、１１８ 画素電極、１６、１２０ 共通ライン、１８、１２２、２２２ 共通電極、２０、Ｃｓｔ１、Ｃｓｔ２ ストレージキャパシタ、２２ ストレージ上部電極、２４、１２４ ゲートパッド、２６、１２６ ゲートパッド下部電極、２８、１３０ ゲートパッド上部電極、３０、１３２ データパッド、３２、１３４ データパッド下部電極、３４、１３８ データパッド上部電極、３６、１４０ 共通パッド、３８、１４２ 共通パッド下部電極、１４６ 共通パッド上部電極、４５、１５０ 基板、４６、１５２ ゲート絶縁膜、４８、１１４ 活性層、５０、１１６ オーミック接触層、５２、１５４ 保護膜、１０１ 第１導電層、１０３ 第２導電層、１０５ 非晶質シリコン層、１０７ 不純物ドーピングされたシリコン層、１０９ ソース／ドレイン金属層、１１８Ａ、１１８Ｃ 画素電極水平部、１１８Ｂ 画素電極フィンガー部、１２２Ａ、２２２Ａ 共通電極水平部、１２２Ｂ、２２２Ｂ 共通電極フィンガー部、１６０ ハーフトーンマスク、１６６，１７２ 石英基板、１６２、１７４ 遮断部、１６２ 部分透過部、１６７、１８０ フォトレジスト、１６８、１８２ フォトレジストパターン、１６８Ａ、１８２Ａ 第１フォトレジストパターン、１６８Ｂ、１８２Ｂ 第２フォトレジストパターン。

Claims (32)

1. 透明な第１導電層と不透明な第２導電層とが積層された二重層構造のゲートラインと、
   前記ゲートラインと交差し、画素領域を定義するデータラインと、
   前記ゲートライン及びデータラインと接続された薄膜トランジスタと、
   第１導電層と第２導電層を有し、前記ゲートラインと並行な共通ラインと、
   前記画素領域に前記共通ラインの第１導電層が延長され形成された共通電極と、
   前記薄膜トランジスタと接続され、前記画素領域に前記共通電極に対する水平電界を形成する画素電極と
   を備えることを特徴とする液晶表示装置。
2. 前記画素電極及び前記共通電極の一部分が重畳され形成されたストレージキャパシタをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
3. 前記画素電極及び前記共通ラインの一部分が重畳され形成されたストレージキャパシタをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
4. 前記画素電極及び前記共通電極の一部分が重畳され形成された第１ストレージキャパシタと、
   前記画素電極及び前記共通ラインの一部分が重畳され形成された第２ストレージキャパシタと
   をさらに備えることを特徴とする請求項１に記載の液晶表示装置。
5. 前記共通ラインの第１導電層の線幅は、前記画素電極により重畳された前記共通ラインの部分より広いことを特徴とする請求項３または請求項４に記載の液晶表示装置。
6. 前記共通電極と重畳された光遮断層をさらに備えることを特徴とする請求項１に記載の液晶表示装置。
7. 前記光遮断層は、前記共通電極の両側部を露出させる線幅を有することを特徴とする請求項６に記載の液晶表示装置。
8. 前記光遮断層は、前記共通ラインの前記第２導電層が前記共通電極に沿って延長され形成されたことを特徴とする請求項６に記載の液晶表示装置。
9. 前記ゲートラインから延長された二重層構造のゲートパッド下部電極と、絶縁膜を貫通するコンタクトホールを通じて前記ゲートパッド下部電極に接続されるゲートパッド上部電極とを含むゲートパッドをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
10. 前記共通ラインから延長された二重層構造の共通パッド下部電極と、絶縁膜を貫通するコンタクトホールを通じて前記共通パッド下部電極に接続される共通パッド上部電極とを含む共通パッドをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
11. 前記コンタクトホールは、前記ゲートパッド下部電極の前記第２導電層を貫通することを特徴とする請求項９に記載の液晶表示装置。
12. 前記コンタクトホールは、前記共通パッド下部電極の前記第２導電層を貫通することを特徴とする請求項１０に記載の液晶表示装置。
13. 前記データラインから延長されたデータパッド下部電極と、絶縁膜を貫通するコンタクトホールを通じて前記データパッド下部電極に接続されるデータパッド上部電極とを含むデータパッドをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
14. 前記ゲートライン及び前記共通ラインの前記第１及び第２導電層は、段差部を有することを特徴とする請求項１に記載の液晶表示装置。
15. 前記画素電極は、透明導電層、チタニウム、タングスタンの中の一つで形成されることを特徴とする請求項１に記載の液晶表示装置。
16. 前記画素電極は、絶縁膜を貫通するコンタクトホールを通じて前記薄膜トランジスタのドレイン電極に接続されることを特徴とする請求項１に記載の液晶表示装置。
17. 前記共通電極は、二重層構造を有することを特徴とする請求項１に記載の液晶表示装置。
18. 第１マスクを用いて、基板上に透明な第１導電層及び不透明な第２導電層が積層された二重層構造のゲートパターンと、前記二重層構造の共通ライン及び前記第１導電層に成された共通電極を含む共通パターンとを形成する段階と、
    前記ゲートパターン及び共通パターン上にゲート絶縁膜を形成する段階と、
    第２マスクを用いて、前記ゲート絶縁膜上に半導体パターンを形成し、その上にデータライン及びソース電極とドレイン電極を含むソース／ドレインパターンを形成する段階と、
    第３マスクを用いて、前記ソース／ドレインパターン上に保護膜を形成し、前記ドレイン電極を露出させるコンタクトホールを形成する段階と、
    第４マスクを用いて、前記コンタクトホールを通じて前記ドレイン電極に接続され、前記共通電極に対する水平電界を形成する画素電極を形成する段階と
    を含むことを特徴とする液晶表示装置の製造方法。
19. 前記共通電極及び画素電極の一部分が前記ゲート絶縁膜及び保護膜を介して重畳されストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
20. 前記画素電極及び前記共通ラインの一部分が前記ゲート絶縁膜及び前記保護膜を介して重畳されストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
21. 前記画素電極及び前記共通電極の一部分が前記ゲート絶縁膜及び前記保護膜を介して重畳され第１ストレージキャパシタを形成する段階と、
    前記画素電極の他の一部分が前記ゲート絶縁膜及び保護膜を介して前記共通ラインの一部分と重畳され第２ストレージキャパシタを形成する段階と
    をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
22. 前記共通ラインの第１導電層の線幅は、前記画素電極により重畳された前記共通ラインの部分より広いことを特徴とする請求項２０または請求項２１に記載の液晶表示装置の製造方法。
23. 前記第２導電層を用いて前記共通電極と重畳された光遮断層を形成する段階をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
24. 前記光遮断層は、前記共通電極の両側部を露出させる線幅を有するように形成されたことを特徴とする請求項２３に記載の液晶表示装置の製造方法。
25. 前記ゲートラインから延長された二重層構造のゲートパッド下部電極を形成する段階と、
    前記ゲート絶縁膜及び前記保護膜を貫通する他のコンタクトホールを形成する段階と、
    前記他のコンタクトホールを通じて前記ゲートパッド下部電極に接続されるゲートパッド上部電極を形成する段階と
    をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
26. 前記共通ラインから延長された二重層構造の共通パッド下部電極を形成する段階と、
    前記ゲート絶縁膜及び前記保護膜を貫通する他のコンタクトホールを形成する段階と、
    前記他のコンタクトホールを通じて前記共通パッド下部電極に接続される共通パッド上部電極を形成する段階と
    をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
27. 前記コンタクトホールは、前記ゲートパッド下部電極の第２導電層まで貫通するように延長されたことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
28. 前記コンタクトホールは、前記共通パッド下部電極の第２導電層まで貫通するように延長されたことを特徴とする請求項２６に記載の液晶表示装置の製造方法。
29. 前記データラインから延長されたデータパッド下部電極を形成する段階と、
    前記保護膜を貫通する他のコンタクトホールを形成する段階と、
    前記他のコンタクトホールを通じて前記データパッド下部電極に接続されるデータパッド上部電極を形成する段階と
    をさらに含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
30. 前記ゲートライン及び前記共通ラインは、その第１及び第２導電層が段差を有して積層された構造に形成されたことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
31. 前記画素電極は、透明導電層、チタニウム、タングスタンの中の一つで形成されることを特徴とする請求項１８に記載の液晶表示装置の製造方法。
32. 前記ゲートパターン及び前記共通パターンを形成する段階は、
    前記基板上に前記第１及び第２導電層を形成する段階と、
    前記第２導電層上にハーフトーンマスクまたは回折露光マスクを用いたフォトリソグラフィ工程で互いに異なる厚さを有する第１及び第２フォトレジストパターンを形成する段階と、
    前記第１及び第２フォトレジストパターンを用いたエッチング工程で前記第１及び第２導電層をパターニングして、前記二重層構造の前記ゲートパターン及び前記共通ラインと、前記第２導電層が残存する前記共通電極とを形成する段階と、
    アッシング工程で前記第１フォトレジストパターンを薄くして前記第２フォトレジストパターンを除去する段階と、
    アッシングされた前記第１フォトレジストパターンを用いたエッチング工程で前記共通電極上の第２導電層を除去する段階と、
    アッシングされた前記第１フォトレジストパターンを除去する段階と
    を含むことを特徴とする請求項１８に記載の液晶表示装置の製造方法。
    

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