JP5052880B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は、液晶表示装置に関し、特に開口率を増加させることのできる液晶表示装置及びその製造方法に関する。
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を示すようになる。このような液晶表示装置は、上／下部基板に対向して配置された画素電極と共通電極との間に形成される電界により液晶を駆動するようになる。
液晶表示装置は、互いに対向して結合された薄膜トランジスタアレイ基板(下板)及びカラーフィルターアレイ基板(上板)と、両基板間でセルギャップを一定に維持させるためのスペーサと、そのセルギャップに満たされた液晶とを備える。
薄膜トランジスタアレイ基板は、複数の信号配線及び薄膜トランジスタと、その上に液晶配向のために塗布された配向膜からなる。カラーフィルターアレイ基板は、カラー具現のためのカラーフィルター及び光漏れを防ぐためのブラックマトリクスと、その上に液晶配向のために塗布された配向膜からなる。
このような液晶表示装置において、薄膜トランジスタアレイ基板は、半導体工程を含むと共に複数のマスク工程を必要とすることにより製造工程が複雑であるため、液晶パネルの製造単価の上昇の主な原因となっている。これを解決するために、薄膜トランジスタアレイ基板は、マスク工程数を減らす方向に発展しつつある。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程等のような多くの工程を含んでいるためである。これによって、近年は薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つのマスク工程を引いた４マスク工程が注目を浴びている。
図１は、従来の４マスク工程を用いた薄膜トランジスタアレイ基板の一部を示す平面図であり、図２は、図１に示した薄膜トランジスタアレイ基板をＩ−Ｉ’線とII−II’線に沿って切り取って示す断面図である。
図１及び図２に示した薄膜トランジスタアレイ基板は、下部基板２５上にゲート絶縁膜２７を介して交差して形成されたゲートライン２及びデータライン４と、その交差部毎に形成された薄膜トランジスタ６と、その交差構造に設けられた画素領域に形成された画素電極１４と、ゲートライン２と画素電極１４の重畳部に形成されたストレージキャパシタ(図示省略)とを備える。
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は交差構造に形成され、画素領域を定義する。
薄膜トランジスタ６は、ゲートライン２のゲート信号に応じて、データライン４の画素信号が画素電極１４に充電され維持されるようにする。このために、薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１４に接続されたドレイン電極１２とを備える。更に、薄膜トランジスタ６は、ゲート電極８とゲート絶縁膜２７を介して重畳され、ソース電極１０とドレイン電極１２との間にチャネル１１を形成する活性層２１を更に備える。このような活性層２１上にはデータライン４、ソース電極１０、ドレイン電極１２とオーミック接触するためのオーミック接触層２３が更に形成される。
画素電極１４は、保護膜２９を貫通する接触ホール１３を通じて薄膜トランジスタ６のドレイン電極１２と接続される。
これによって、薄膜トランジスタ６を通じて画素信号が供給された画素電極１４と、基準電圧が供給された共通電極(図示省略)との間には電界が形成される。このような電界により、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板との間の液晶分子が誘電異方性により回転するようになる。そして、液晶分子の回転程度によって画素領域を透過する光透過率が変わることにより階調を実現するようになる。
ストレージキャパシタ(図示省略)は、画素電極１４に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。
このような構成を有する薄膜トランジスタアレイ基板の４マスク工程を適用した製造方法を図３Ａないし図３Ｈに従って詳細に説明する
図３Ａを参照すると、第１マスク工程により、下部基板２５上にゲート電極８を含む第１導電パターン群が形成される。
これを詳細に説明すると、下部基板２５上にスパッタリング方法等の蒸着方法によりゲート金属層が形成される。続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲート電極８を含む第１導電パターン群が形成される。ここで、ゲート金属層としては、アルミニウム系の金属等が用いられる。
図３Ｂを参照すると、第１導電パターン群が形成された下部基板２５上に、ＰＥＣＶＤ(plasma enhanced chemical vapor deposition)、スパッタリング等の蒸着方法により、ゲート絶縁膜２７、非晶質シリコン層５１、ｎ＋非晶質シリコン層５３、そしてソース・ドレイン金属層４１が順次形成される。ここで、ゲート絶縁膜２７の材料としては、酸化シリコン(ＳｉＯｘ)または窒化シリコン(ＳｉＮｘ)等の無機絶縁物質が用いられる。
次に、ソース・ドレイン金属層４１上にフォトレジスト４３を形成した後、第２マスク５０を下部基板２５の上部に整列させる。第２マスク５０は、紫外線を透過露光させる透過領域(Ｐ１)と、紫外線の一部を透過させる部分透過領域(Ｐ２)と、紫外線を遮断する遮断領域(Ｐ３)とを備える。第２マスク基板５０の部分透過領域(Ｐ２)は回折露光部または半透過部を備えることにより紫外線の一部のみを透過させる。
このように第２マスク５０を用いてフォトレジスト４３を露光した後、現像することにより、第２マスク５０の遮断領域(Ｐ３)と部分透過領域(Ｐ２)に対応する部分に図３Ｃに示すように段差を有するフォトレジストパターン４５が形成される。即ち、部分透過領域(Ｐ２)で形成された第２フォトレジストパターン４５Ｂは、遮断領域(Ｐ３)で形成された第１フォトレジストパターン４５Ａより低い高さを有するようになる。
このようなフォトレジストパターン４５を用いて、露出されたソース・ドレイン金属層４１と、露出されたソース・ドレイン金属層４１の下部のｎ＋非晶質シリコン層５３及び非晶質シリコン層５１を順次エッチングして除去する。フォトレジストパターン４５を用いて、ソース・ドレイン金属層４１、ｎ＋非晶質シリコン層５３、及び非晶質シリコン層５１を順次除去すると、図３Ｄに示すように、データライン４、ソース・ドレイン金属パターン７３、ソース・ドレイン金属パターン７３の下部に半導体パターン２０が形成される。
次に、気体プラズマを用いたアッシング工程でフォトレジストパターン４５をアッシングすることにより、図３Ｅに示すように、第１フォトレジストパターン４５Ａは薄くなり、第２フォトレジストパターン４５Ｂは除去される。アッシング工程の進行の際、第２フォトレジストパターン４５Ｂの除去と共に、第１フォトレジストパターン４５Ａの両側部も同時に除去される。そして、図３Ｅに示すように、アッシングされた第１フォトレジストパターン４５Ａを用いたウェットエッチング工程で、フォトレジストパターン４５のアッシング工程により露出されたソース・ドレイン金属パターン７３とデータライン４が除去される。アッシング工程の後、露出されたソース・ドレイン金属パターン７３が除去されることにより、ソース電極１０とドレイン電極１２が形成され、除去されたソース・ドレイン金属パターン７３及びデータライン４の下のオーミック接触層２３が露出される。
露出されたオーミック接触層２３は、図３Ｆに示すように、アッシングされた第１フォトレジストパターン４５Ａを用いたドライエッチングで除去され、薄膜トランジスタのチャネル部１１が形成される。
そして、図３Ｇに示すように、ソース電極１０及びドレイン電極１２とデータライン４上に残存していた第１フォトレジストパターン４５Ａがストリップ工程で除去される。
図３Ｂないし図３Ｇに示すように、段差を有するフォトレジストパターン４５を用いて、半導体パターン２０と、薄膜トランジスタのチャネル部１１と、ソース電極１０及びドレイン電極１２を一つのマスク工程で形成することができる。しかし、アッシングされた第１フォトレジストパターン４５Ａを用いて、データライン４、ソース・ドレイン金属パターン４３とオーミック接触層２３の両側部がもう一度エッチングされることにより、ソース電極１０、ドレイン電極１２及びオーミック接触層２３とその１０、１２、２３下の活性層２１は階段状に一定な段差を有するようになる。
図３Ｈを参照すると、第２マスク工程で、ソース電極１０、ドレイン電極１２、チャネル部１１、データライン４を含む第２導電パターン群が形成されたゲート絶縁膜２７上に、第３マスク工程を用いて接触ホール１３を含む保護膜２９が形成される。そして、接触ホール１３を含む保護膜２９上に、第４マスクを用いて画素電極１４が形成される。
第３マスク工程及び第４マスク工程を詳細に説明すると、第２導電パターン群が形成されたゲート絶縁膜２７上にＰＥＣＶＤ等の蒸着方法で保護膜２９が全面形成される。続いて、保護膜２９が第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることにより接触ホール１３が形成される。接触ホール１３は保護膜２９を貫通してドレイン電極１２を露出させる。
そして、保護膜２９上にスパッタリング等の蒸着方法で透明導電膜が蒸着される。続いて、第４マスクを用いたフォトリソグラフィ工程とエッチング工程を通じて透明導電膜がパターニングされることにより、画素電極１４が形成される。画素電極１４は接触ホール１３を通じてドレイン電極１２と電気的に接続される。
このように、従来の薄膜トランジスタアレイ基板及びその製造方法は、４マスク工程を採用することにより、５マスク工程を用いた場合より製造工程数を減らすと共に、それに比例する製造単価を節減することが可能となる。
一方、一般的に用いられるノートブック等の液晶表示装置は５００ニト(ｃｄ／ｍ２)程の画面の明るさを必要とする。従来の５マスク工程により製造された液晶表示装置は５００ニト(ｃｄ／ｍ２)程の画面の明るさを満足させ、消費者の欲求を満たした。しかし、４マスク工程により製造された液晶表示装置は、図３Ｂないし図３Ｇに示すように、データライン４の両側に形成された段差の幅(ｌ)により、従来の５マスク工程で形成された液晶表示装置より開口率が約２％ほど低下するため、５００ニト(ｃｄ／ｍ２)程の画面の明るさを必要とする市場の要求を満足させ難くなる。
図２及び図４を参照して、４マスク工程で形成されたデータライン４の両側の段差の幅(ｌ)が開口率を減少させる理由を詳細に説明する。
図４は、５マスク工程により形成された薄膜トランジスタアレイ基板のデータライン４０を示す断面である。５マスク工程を通じて形成される薄膜トランジスタ基板は、半導体パターン３０を形成するマスク工程と、薄膜トランジスタチャネル部(図示省略)、ソース電極及びドレイン電極(図示省略)を形成するマスク工程をそれぞれ経て形成される。このような５マスク工程においては、部分透過領域を含むマスクを用いないため、段差を有するフォトレジストパターンが形成されず、アッシング工程も必要としない。従って、図４に示すように、５マスク工程により形成されるデータライン４０とその下部の半導体パターン３０は段差がなく、３．６μｍ〜４μｍの幅(ｄ２)に形成される。
一方、図３Ｂないし図３Ｇに示すように、第２マスク工程を含む４マスク工程により形成されたデータライン４は３．６μｍ〜４μｍの幅(ｄ１)に形成されると共に、データライン４とその下部の活性層２１の間にはデータライン４の両側にそれぞれ１．７μｍの幅(ｌ)を有する段差が形成される。
図５は、４マスク工程により形成されたデータラインとその下部の活性層との間に形成された段差を示す写真である。
前記のデータライン４、４０及びその下部に積層された半導体パターン２０、３０は、カラーフィルターアレイ基板と結合する際、ブラックマトリクスと対応するように結合され、ブラックマトリクスと対応する部分は非開口領域に含まれる。従って、４マスク工程で形成されたデータライン４の下部の活性層２１はデータライン４の両側にそれぞれ１．７μｍの幅(ｌ)の段差を有することにより、カラーフィルターアレイ基板のブラックマトリクスにより遮断される部分である非開口領域が５マスク工程により形成された非開口領域より広くなる。非開口領域が広くなることにより開口率が低下するため、開口率を確保し得る方案が要求される。
更に、４マスク工程で形成された活性層２１がデータライン４の両側に露出されることにより、画面が揺れるウェーブノイズ(ｗａｖｅ ｎｏｉｓｅ)現象が発生される問題がある。
従って、本発明の目的は、開口率を確保することのできる液晶表示装置及びその製造方法を提供することにある。
本発明に係る液晶表示装置は、ゲートラインと、前記ゲートラインと交差するデータラインと、前記ゲートラインと前記データラインの交差部に形成される薄膜トランジスタと、前記データラインの下で前記データラインと重畳し、前記薄膜トランジスタの活性層を含む半導体パターンと、前記データライン及び前記薄膜トランジスタを覆う保護膜とを備え、前記データラインの下部に積層された前記半導体パターンのエッジと前記データラインのエッジは同一なエッジラインに沿ってパターニングされ、前記薄膜トランジスタは、前記半導体パターンの露出された活性層と、前記露出された活性層を酸化させたチャネル保護膜を含むチャネル部とを備え、前記保護膜には、前記チャネル部に対応するホールが形成されることを特徴とする。
また、本発明に係る液晶表示装置の製造方法は、第１マスクを用いて、下部基板上にゲートラインと、前記ゲートラインと接続されたゲート電極を含む第１導電パターン群を形成する工程と、前記第１導電パターン群を覆うようにゲート絶縁膜を形成する工程と、第２マスクを用いて、前記ゲート絶縁膜上に活性層及びオーミック接触層を含む半導体パターンと、前記半導体パターンと重畳されるデータラインと、前記半導体パターンと重畳されるソース・ドレイン金属パターンを含む第２導電パターン群を形成する工程と、第３マスクを用いて、前記半導体パターン及び前記第２導電パターン群を覆い、前記ソース・ドレイン金属パターンの一部を露出させる第１接触ホールを含む保護膜を形成する工程と、第４マスクを用いて、前記保護膜の一部をエッチングしてホールを形成し、前記ソース・ドレイン金属パターンをソース電極とドレイン電極に分離し、前記ソース電極とドレイン電極の間にチャネル部を形成して、前記第１接触ホールを覆う画素電極を形成する工程とを含み、前記第４マスクを用いた工程で前記保護膜に形成されるホールは、前記ソース電極及び前記ドレイン電極間に形成され、前記チャネル部に対応して形成され、前記第４マスクは、透過領域、遮断領域及び部分透過領域を備え、前記第４マスクを用いる工程は、前記保護膜上に透明導電膜及びフォトレジストを順次蒸着する工程と、露光及び現像工程を用いて、前記遮断領域に対応する部分に第１フォトレジストパターンと、前記部分透過領域に対応する部分に第１フォトレジストパターンより低い高さの第２フォトレジストパターンを形成する工程と、前記透明導電膜を前記第１及び第２フォトレジストパターンを用いてエッチングし、前記保護膜を露出させる工程と、前記保護膜、前記保護膜の下部の前記ソース・ドレイン金属パターン及びオーミック接触層をエッチングし、前記活性層を露出させる工程と、前記第１及び第２フォトレジストパターンを気体プラズマを用いてアッシングし、前記第２フォトレジストパターンを除去すると共に、前記透明導電膜を露出させる工程と、前記透明導電膜をエッチングしてパターニングする工程と、前記第１フォトレジストパターンをストリップする工程とを含み、前記気体プラズマを用いるアッシングにより、前記活性層の上部にチャネル保護膜が形成されることを特徴とする。
本発明の実施の形態に係る液晶表示装置及びその製造方法は、第２マスクとして透過領域と遮断領域のみを備えたマスクを用いるため、アッシング工程を必要としない。アッシング工程を必要としない第２マスク工程製造されるデータライン及び半導体パターンは段差なく形成され、従来５マスク工程形成される３．６μｍ〜４μｍの幅に形成ことができるため、非開口領域が広くならない。非開口領域が広くならないため、従来５マスク工程製造された液晶表示装置の開口率を、本発明に係る４マスク工程製造された液晶表示装置においても確保することが可能となる。
更に、本発明の実施の形態に係る液晶表示装置及びその製造方法は、第４マスクとして透過領域、部分透過領域及び遮断領域を備えることにより、薄膜トランジスタのチャネル部と、ソース電極と、ドレイン電極と、画素電極と、ゲートパッド上部電極及びデータパッド上部電極を含む第３導電パターン群を一つのマスク形成することができる。
そして、第４マスク工程形成されるチャネル部により露出される活性層は、アッシング工程時に用いられる気体プラズマにより表面処理される。このような気体プラズマにより表面処理された活性層上にはチャネル保護膜が形成されることにより、外部からチャネル部を保護することができる。
更に、本発明の実施の形態に係る液晶表示装置及びその製造方法は、データラインとその下部の半導体パターンとの間に、実質的に段差がなく形成されることにより、活性層がデータラインの両側に露出生じるウェーブノイズ現象を改善することができる。
以下、本発明の好ましい実施の形態を、図６ないし図１４を参照して詳細に説明する。
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を表示する。このような液晶表示装置は、上／下部基板に対向して配置された画素電極と共通電極との間に形成される電界により液晶を駆動する。
液晶表示装置は、互いに対向して結合された薄膜トランジスタアレイ基板(下板)及びカラーフィルターアレイ基板(上板)と、両基板間でセルギャップを一定に維持させるためのスペーサと、そのセルギャップに満たされた液晶とを備える。
薄膜トランジスタアレイ基板は、複数の信号配線及び薄膜トランジスタと、その上に液晶配向のために塗布された配向膜からなる。カラーフィルターアレイ基板は、カラー具現のためのカラーフィルター及び光漏れを防ぐためのブラックマトリクスと、その上に液晶配向のために塗布された配向膜からなる。
図６は、本発明の実施の形態に係る液晶表示装置の薄膜トランジスタアレイ基板の一部を示す平面図であり、図７は、図６に示す薄膜トランジスタアレイ基板をIII−III’線に沿って切り取って示す断面図である。
図６及び図７に示した薄膜トランジスタアレイ基板は、下部基板１２５上にゲート絶縁膜１２７を介して交差して形成されたゲートライン１０２及びデータライン１０４と、その交差部毎に形成された薄膜トランジスタ１０６と、その交差構造に設けられた画素領域に形成された画素電極１１４と、ゲートライン１０２と画素電極１１４の重畳部に形成されたストレージキャパシタ１５０と、ゲートライン１０２と接続されたゲートパッド１２４と、データライン１０４と接続されたデータパッド１３０とを備える。
ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４は交差構造に形成され、画素領域を定義する。
薄膜トランジスタ１０６は、ゲートライン１０２のゲート信号に応じて、データライン１０４の画素信号が画素電極１１４に充電され維持されるようにする。このために、薄膜トランジスタ１０６は、ゲートライン１０２に接続されたゲート電極１０８と、データライン１０４に接続されたソース電極１１０と、画素電極１１４に接続されたドレイン電極１１２とを備える。更に、薄膜トランジスタ１０６は、ゲート電極１０８とゲート絶縁膜１２７を介して重畳され、ソース電極１１０とドレイン電極１１２との間にチャネル部１１１を形成する活性層１２１を更に備える。
そして、活性層１２１はデータライン１０４とも重畳される。このような活性層１２１上には、データライン１０４、ソース電極１１０、ドレイン電極１１２とオーミック接触するためのオーミック接触層１２３が更に形成される。更に、チャネル部１１１の活性層１２１の上部にはチャネル部１１１の活性層１２１を保護するためにチャネル保護膜１７０が形成される。
画素電極１１４は、保護膜１２９を貫通する接触ホール１１３を通じて薄膜トランジスタ１０６のドレイン電極１１２と接続される。
これによって、薄膜トランジスタ１０６を通じて画素信号が供給された画素電極１１４と、基準電圧が供給された共通電極(図示省略)との間には電界が形成される。このような電界により、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板との間の液晶分子が誘電異方性により回転するようになる。そして、液晶分子の回転程度によって画素領域を透過する光透過率が変わることにより階調を実現するようになる。
ストレージキャパシタ１５０は、ゲートライン１０２と、そのゲートライン１０２とゲート絶縁膜１２７及び保護膜１２９を介して形成された画素電極１１４からなる。このようなストレージキャパシタ１５０は、画素電極１１４に充電された画素信号を次の画素信号が充電されるまで安定的に維持されるようにする。
ゲートパッド１２４は、ゲートドライバ(図示省略)と接続され、ゲートライン１０２にゲート信号を供給する。このようなゲートパッド１２４は、ゲートライン１０２から延長されるゲートパッド下部電極１２６と、ゲート絶縁膜１２７及び保護膜１２９を貫通する第３接触ホール１２２を通じてゲートパッド下部電極１２６と接続されたゲートパッド上部電極１２８からなる。
データパッド１３０は、データドライバ(図示省略)と接続され、データライン１０４にデータ信号を供給する。このようなデータパッド１３０は、データライン１０４から延長されるデータパッド下部電極１３２と、保護膜１２９を貫通する第２接触ホール１３３を通じてデータパッド下部電極１３２と接続されたデータパッド上部電極１３４からなる。
このような構成を有する薄膜トランジスタアレイ基板は、４マスク工程により製造されると共に、データライン１０４と、その下部の半導体パターン１２０との間に実質的に段差が形成されない。段差が形成されないことにより、データライン１０４と、その下部の半導体パターン１２０との段差により開口率が減少されなくなる。
前記のような４マスク工程を図８Ａないし図１３Ｇに従って詳細に説明する。、。
図８Ａ及び図８Ｂを参照すると、第１マスク工程を用いて、下部基板１２５上にゲートパッド下部電極１２６、ゲート電極１０８、ゲートライン１０２を含む第１導電パターン群が形成される。
第１マスク工程を詳細に説明すると、下部基板１２５上にスパッタリング方法等の蒸着方法によりゲート金属層が形成される。続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートパッド下部電極１２６、ゲート電極１０８、ゲートライン１０２を含む第１導電パターン群が形成される。ここで、ゲート金属層としては、アルミニウム系の金属等が用いられる。
図９Ａ及び図９Ｂを参照すると、第２マスク工程を用いて第１導電パターン群が形成された下部基板１２５上に、半導体パターン１２０、及びソース・ドレイン金属パターン２１３と、データライン１０４と、データパッド下部電極１３２を含む第２導電パターン群が形成される。
図１０Ａないし図１０Ｃを参照して第２マスク工程を詳細に説明すると、第１導電パターン群が形成された下部基板１２５上に、ＰＥＣＶＤ、スパッタリング等の蒸着方法により、ゲート絶縁膜１２７、非晶質シリコン層２５１、ｎ＋非晶質シリコン層２５３、そしてソース・ドレイン金属層２１０が順次形成される。ここで、ゲート絶縁膜１２７の材料としては、酸化シリコン(ＳｉＯｘ)または窒化シリコン(ＳｉＮｘ)等の無機絶縁物質が用いられる。更に、ソース・ドレイン金属層２１０の材料としては、モリブデン(Ｍｏ)、チタニウム、タンタリウム、モリブデン合金(Ｍｏ ａｌｌｏｙ)等が用いられる。
次に、ソース・ドレイン金属層２１０上にフォトレジスト２３０を形成した後、第２マスク３１０を下部基板１２５の上部に整列させる。第２マスク３１０は、紫外線を透過露光させる透過領域(Ｐ１)と紫外線を遮断する遮断領域(Ｐ３)とを備える。
このような第２マスク３１０を用いて、フォトレジスト２３０を露光した後、現像することにより、第２マスク３１０の遮断領域(Ｐ３)に対応する部分に図１０Ｂに示すようにフォトレジストパターン２３１が形成される。
このようなフォトレジストパターン２３１を用いて、露出されたソース・ドレイン金属層２１０と露出されたソース・ドレイン金属層２１０の下部のｎ＋非晶質シリコン層２５３及び非晶質シリコン層２５１がエッチング工程で順次除去される。例えば、露出されたソース・ドレイン金属層２１０はウェットエッチングで除去し、露出されたソース・ドレイン金属層２１０の下部のｎ＋非晶質シリコン層２５３及び非晶質シリコン層２５１はドライエッチングで除去する。
このようにフォトレジストパターン２３１を用いて、ソース・ドレイン金属層２１０、ｎ＋非晶質シリコン層２５３及び非晶質シリコン層２５１を順次除去すると、図１０Ｂに示すように、ソース・ドレイン金属パターン２１３と、データライン１０４と、データパッド下部電極１３２を含む第２導電パターン群及び第２導電パターン群の下部に半導体パターン１２０が形成される。
そして、図１０Ｃに示すように、第２導電パターン群上に残存していた第１フォトレジストパターン２３１がストリップ工程で除去される。
図１１Ａ及び図１１Ｂを参照すると、第３マスク工程を用いて、第２導電パターン群が形成されたゲート絶縁膜１２７上に第１接触ホールないし第３接触ホール１１３、１３３、１２２を含む保護膜１２９が形成される。
第３マスク工程を詳細に説明すると、第２導電パターン群が形成されたゲート絶縁膜１２７上にＰＥＣＶＤ等の蒸着方法で保護膜が全面形成される。続いて、全面形成された保護膜が第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることにより第１接触ホールないし第３接触ホール１１３、１３３、１２２が形成される。
第１接触ホール１１３は保護膜１２９を貫通してドレイン電極１１２(図７参照)を露出させる。第３接触ホール１２２は、保護膜１２９を貫通してゲートパッド下部電極１２６を露出させる。第２接触ホール１３３は保護膜１２９を貫通してデータパッド下部電極１３２を露出させる。このような保護膜１２９の材料としては、ゲート絶縁膜１２７のような無機絶縁物質や誘電常数の小さなアクリル(ａｃｒｙｌ)系の有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が用いられる。
図１２Ａ及び図１２Ｂを参照すると、第４マスク工程を用いて第１接触ホールないし第３接触ホール１１３、１３３、１２２が形成された保護膜１２９上に、ゲートパッド上部電極１２８、画素電極１１４、及びデータパッド上部電極１３４を含む第３導電パターン群が形成されると共に、ソース電極１１０とドレイン電極１１２が分離され、ソース電極１１０及びドレイン電極１１２の間にチャネル部１１１が形成される。
図１３Ａないし図１３Ｇを参照して、第４マスク工程を詳細に説明する。
図１３Ａを参照すると、第１接触ホールないし第３接触ホール１１３、１３３、１２２を含む保護膜１２９上にスパッタリング等の蒸着方法で透明導電膜２２０が蒸着される。ここで、透明導電膜２２０の材料としては、インジウムチンオキサイド(Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ)、チンオキサイド(Ｔｉｎ Ｏｘｉｄｅ：ＴＯ)、インジウムチンジンクオキサイド(Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ )及びインジウムジンクオキサイド(Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ)のうち、何れか一つが用いられる。続いて、透明導電膜２２０上にフォトレジスト２３０を形成した後、第４マスク３２０を下部基板１２５の上部に整列させる。第４マスク３２０は、紫外線を透過露光させる透過領域(Ｐ１)と、紫外線の一部を透過させる部分透過領域(Ｐ２)と、紫外線を遮断する遮断領域(Ｐ３)を備える。第４マスク３２０の部分透過領域(Ｐ２)には回折露光部または半透過部を備えることにより紫外線の一部のみを透過させる。
このような第４マスク３２０を用いてフォトレジスト２３０を露光した後、現像することにより、第４マスク３２０の遮断領域(Ｐ３)と部分透過領域(Ｐ２)に対応する部分に図１３Ｂに示すように段差を有するフォトレジストパターン２３３が形成される。即ち、部分透過領域(Ｐ２)で形成された第２フォトレジストパターン２３３Ｂは、遮断領域(Ｐ３)で形成された第１フォトレジストパターン２３３Ａより低い高さを有するようになる。
このようなフォトレジストパターン２３３を用いて、図１３Ｃに示すように、露出された透明導電膜２２０をウェットエッチングする。ウェットエッチングによって除去された透明導電膜２２０により、その下部の保護膜１２９が露出される。
そして、露出された保護膜１２９と、その下部のソース・ドレイン金属パターン２１３と、ｎ＋非晶質シリコン層１２３が図１３Ｄに示すように除去される。
例えば、露出されたソース・ドレイン金属パターン２１３、その下部の半導体パターン１２０はドライエッチング工程を通じて順次除去される。ドライエッチング工程で除去される半導体パターン１２０はｎ＋非晶質シリコンからなるオーミック接触層１２３である。このようなドライエッチング工程で、図１３Ｄに示すように、ソース・ドレイン金属パターン２１３がソース電極１１０とドレイン電極１１２に分離され、ソース電極１１０とドレイン電極１１２との間に活性層１２１が露出されたチャネル部１１１が形成される。このようにソース電極１１０、ドレイン電極１１２及びチャネル部１１１が形成された下部基板上に気体プラズマを用いたアッシング工程を施す。
気体プラズマを用いたアッシング工程により、図１３Ｅに示すように、露出された活性層の表面にチャネル保護膜１７０が形成される。例えば、酸素(Ｏ２)プラズマを用いたアッシング工程により露出された活性層の表面にＳｉＯ２酸化膜を形成させることができ、このようなＳｉＯ２酸化膜が外部からチャネル部１１１を保護するチャネル保護膜１７０になる。酸素Ｏ２の外にも、窒素(Ｎ２)、水素(Ｈ２)等の気体を用いてチャネル保護膜１７０を形成することもできる。また、気体プラズマを用いたアッシング工程により、図１３Ｅに示すように、第１フォトレジストパターン２３３Ａは薄くなり、第２フォトレジストパターン２３３Ｂは除去される。
そして、図１３Ｆに示すように、アッシングされた第１フォトレジストパターン２３３Ａを用いたウェットエッチング工程で、フォトレジストパターン２３３のアッシング工程の後、露出された透明導電膜２２０が除去される。アッシング工程の後、露出された透明導電膜２２０が除去されることにより、ゲートパッド上部電極１２８、画素電極１１４及びデータパッド上部電極１３４が形成される。
そして、図１３Ｇに示すように、ゲートパッド上部電極１２８、画素電極１１４及びデータパッド上部電極１３４の上に残存していた第１フォトレジストパターン２３３Ａがストリップ工程で除去される。
画素電極１１４は第１接触ホール１１３を通じてドレイン電極１１２と電気的に接続され、ゲートパッド上部電極１２８は第３接触ホール１２２を通じてゲートパッド下部電極１２６と接続され、データパッド上部電極１３４は第２接触ホール１３３を通じてデータパッド下部電極１３２と接続される。
前述のように、本発明に係る液晶表示装置の製造方法は、第２マスク３１０として透過領域(Ｐ１)と遮断領域(Ｐ３)のみを備えたマスクを用いるため、アッシング工程を必要としない。アッシング工程を必要としない第２マスク工程により製造されるデータライン１０４と、半導体パターン１２０に形成された活性層１２１のエッチングエッジ面は実質的に段差なく形成され、従来の５マスク工程により形成される３．６μｍ〜４μｍの幅(ｄ２)に形成することができるため、非開口領域が広くならない。即ち、データラインの下部に積層された半導体パターン２１０のエッジとデータライン１０４のエッジは同一なエッジラインに沿ってパターニングされる。非開口領域が広くならないため、従来の５マスク工程により製造された液晶表示装置の開口率を、本発明に係る４マスク工程により製造された液晶表示装置においても確保することが可能となる。
図１４は、本発明に係る４マスク工程により形成されたデータラインの片側の実際の形状を示す図面である。図１４を参照すると、本発明に係る４マスク工程により形成されたデータラインと活性層のエッチングエッジ面には実質的に段差が形成されないことが分かる。
すなわち、データラインの下部に積層された半導体パターンのエッジとデータラインのエッジは同一なエッジラインに沿ってパターニングされ、半導体パターンのエッチングエッジ面とデータラインのエッチングエッジ面の間に実質的に段差がなくなる。
更に、本発明に係る液晶表示装置の製造方法は、第４マスク３２０として、透過領域(Ｐ１)、部分透過領域(Ｐ２)及び遮断領域(Ｐ３)を備えることにより、薄膜トランジスタのチャネル部１１１と、ソース電極１１０と、ドレイン電極１１２と、画素電極１１４、ゲートパッド上部電極１２８及びデータパッド上部電極１３４を含む第３導電パターン群を一つのマスクで形成することができる。
そして、第４マスク工程により形成されるチャネル部１１１により露出される活性層１２１はアッシング工程の際に用いられる気体プラズマにより表面処理される。このような気体プラズマにより表面処理された活性層１２１上にはチャネル保護膜１７０に形成されることにより、外部からチャネル部１１１を保護することができる。
更に、本発明に係る液晶表示装置は、データライン１０４とその下部の半導体パターン１２０との間に、実質的に段差なく形成されることにより、活性層がデータラインの両側に露出して発生するウェーブノイズ現象を改善することができる。
従来４マスク工程により製造された液晶表示装置の薄膜トランジスタアレイ基板の一部を示す平面図である。 図１に示した薄膜トランジスタアレイ基板をＩ−Ｉ’線とII−II’線に沿って切り取って示す断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 図１及び図２に示す薄膜トランジスタアレイ基板の製造過程を段階的に説明するための断面図である。 従来の５マスク工程により製造された液晶表示装置の薄膜トランジスタアレイ基板の一部を示す断面図である。 従来の４マスク工程により形成された実際のデータラインの片側を示す図である。 本発明に係る液晶表示装置の薄膜トランジスタアレイ基板の一部を示す平面図である。 図６に示した薄膜トランジスタアレイ基板をIII−III’線に沿って切り取って示す断面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第１マスク工程を説明するための平面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第１マスク工程を説明するための断面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第２マスク工程を説明するための平面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第２マスク工程を説明するための断面図である。 本発明に係る第２マスク工程を段階的に説明するための断面図である。 本発明に係る第２マスク工程を段階的に説明するための断面図である。 本発明に係る第２マスク工程を段階的に説明するための断面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第３マスク工程を説明するための平面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第３マスク工程を説明するための断面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第４マスク工程を説明するための平面図である。 図６及び図７に示す薄膜トランジスタアレイ基板の製造工程のうち、第４マスク工程を説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る第４マスク工程を段階的に説明するための断面図である。 本発明に係る４マスク工程を通じて形成された実際のデータラインの一側を示す図面である。
符号の説明
２，１０２ ゲートライン、４，４０，１０４ データライン、６，１０６ 薄膜トランジスタ、８，１０８ ゲート電極、１０，１１０ ソース電極、１２，１１２ ドレイン電極、２０，３０，１２０ 半導体パターン、１１，１１１ チャネル部、２１，３１，１２１ 活性層、２３，３３，１２３ オーミック接触層、１３，１１３，１２２，１３３ 接触ホール、１４，１１４ 画素電極、１５０ ストレージキャパシタ、１３３ データパッド下部電極、１３４ データパッド上部電極、１３０ データパッド、１２６ ゲートパッド下部電極、１２８ ゲートパッド上部電極、１２４ ゲートパッド、５０，３１０，３２０ マスク、Ｐ１ 透過領域、Ｐ２ 部分透過領域、Ｐ３ 遮断領域、７３，２１３ ソース・ドレイン金属パターン、４５，２３１，２３３ フォトレジストパターン、１７０ チャネル保護膜。

Claims (10)

  1. ゲートラインと、
    前記ゲートラインと交差するデータラインと、
    前記ゲートラインと前記データラインの交差部に形成される薄膜トランジスタと、
    前記データラインの下で前記データラインと重畳し、前記薄膜トランジスタの活性層を含む半導体パターンと、
    前記データライン及び前記薄膜トランジスタを覆う保護膜と
    を備え、
    前記データラインの下部に積層された前記半導体パターンのエッジと前記データラインのエッジは同一なエッジラインに沿ってパターニングされ、
    前記薄膜トランジスタは、前記半導体パターンの露出された活性層と、前記露出された活性層を酸化させたチャネル保護膜を含むチャネル部とを備え、
    前記保護膜には、前記チャネル部に対応するホールが形成される
    ことを特徴とする液晶表示装置。
  2. 前記半導体パターンの上部に積層され、前記半導体パターンのエッジと同一なエッジラインに沿ってパターニングされ、前記データラインと接続され、前記保護膜により覆われるデータパッド下部電極、前記データパッド下部電極を覆う保護膜、前記保護膜を貫通して、前記データパッド下部電極を露出させる接触ホール、前記接触ホールを通じて前記データパッド下部電極と接続されるデータパッド上部電極を含むデータパッドを更に備えることを特徴とする請求項１に記載の液晶表示装置。
  3. 第１マスクを用いて、下部基板上にゲートラインと、前記ゲートラインと接続されたゲート電極を含む第１導電パターン群を形成する工程と、
    前記第１導電パターン群を覆うようにゲート絶縁膜を形成する工程と、
    第２マスクを用いて、前記ゲート絶縁膜上に活性層及びオーミック接触層を含む半導体パターンと、前記半導体パターンと重畳されるデータラインと、前記半導体パターンと重畳されるソース・ドレイン金属パターンを含む第２導電パターン群を形成する工程と、
    第３マスクを用いて、前記半導体パターン及び前記第２導電パターン群を覆い、前記ソース・ドレイン金属パターンの一部を露出させる第１接触ホールを含む保護膜を形成する工程と、
    第４マスクを用いて、前記保護膜の一部をエッチングしてホールを形成し、前記ソース・ドレイン金属パターンをソース電極とドレイン電極に分離し、前記ソース電極とドレイン電極の間にチャネル部を形成して、前記第１接触ホールを覆う画素電極を形成する工程とを含み、
    前記第４マスクを用いた工程で前記保護膜に形成されるホールは、前記ソース電極及び前記ドレイン電極間に形成され、前記チャネル部に対応して形成され、
    前記第４マスクは、透過領域、遮断領域及び部分透過領域を備え、
    前記第４マスクを用いる工程は、
    前記保護膜上に透明導電膜及びフォトレジストを順次蒸着する工程と、
    露光及び現像工程を用いて、前記遮断領域に対応する部分に第１フォトレジストパターンと、前記部分透過領域に対応する部分に第１フォトレジストパターンより低い高さの第２フォトレジストパターンを形成する工程と、
    前記透明導電膜を前記第１及び第２フォトレジストパターンを用いてエッチングし、前記保護膜を露出させる工程と、
    前記保護膜、前記保護膜の下部の前記ソース・ドレイン金属パターン及びオーミック接触層をエッチングし、前記活性層を露出させる工程と、
    前記第１及び第２フォトレジストパターンを気体プラズマを用いてアッシングし、前記第２フォトレジストパターンを除去すると共に、前記透明導電膜を露出させる工程と、
    前記透明導電膜をエッチングしてパターニングする工程と、
    前記第１フォトレジストパターンをストリップする工程と
    を含み、
    前記気体プラズマを用いるアッシングにより、前記活性層の上部にチャネル保護膜が形成される
    ことを特徴とする液晶表示装置の製造方法。
  4. 前記第２マスクは、透過領域と遮断領域を備えることを特徴とする請求項３に記載の液晶表示装置の製造方法。
  5. 前記第２マスクを用いる工程は、 前記ゲート絶縁膜上に、非晶質シリコン層、ｎ+非晶質シリコン層 、ソース・ドレイン金属層、フォトレジストを順次蒸着する工程と、
    露光及び現像工程を用いて、前記遮断領域に対応する部分にフォトレジストパターンを形成する工程と、
    前記ソース・ドレイン金属層と、前記ソース・ドレイン金属層の下部に形成された前記ｎ+非晶質シリコン層及び前記非晶質シリコン層を前記フォトレジストパターンを用いて順次エッチングし、前記第２導電パターン群をパターニングする工程と、
    前記フォトレジストパターンをストリップする工程と
    を含むことを特徴とする請求項４に記載の液晶表示装置の製造方法。
  6. 前記ソース・ドレイン金属層と、前記ソース・ドレイン金属層の下部の前記ｎ+非晶質シリコン層及び前記非晶質シリコン層を順次エッチングし、前記第２導電パターン群をパターニングする工程は、
    前記ソース・ドレイン金属層をウェットエッチングする工程と、
    前記ソース・ドレイン金属層の下部の前記ｎ+非晶質シリコン層及び前記非晶質シリコン層をドライエッチングする工程と
    を含むことを特徴とする請求項５に記載の液晶表示装置の製造方法。
  7. 前記ソース・ドレイン金属パターン及び前記ソース・ドレイン金属パターンの下部のオーミック接触層はドライエッチング工程でエッチングされることを特徴とする請求項３に記載の液晶表示装置の製造方法。
  8. 前記第２導電パターン群を形成する際に、
    前記データラインと接続されたデータパッド下部電極を前記第２導電パターン群と同時に形成することを特徴とする請求項３に記載の液晶表示装置の製造方法。
  9. 前記第１接触ホールを含む保護膜を形成する際に、
    前記データパッド下部電極を露出させる第２接触ホールを前記第１接触ホールと同時に形成することを特徴とする請求項８に記載の液晶表示装置の製造方法。
  10. 前記画素電極を形成する際に、
    前記第２接触ホールを通じて露出されたデータパッド下部電極と接続されたデータパッド上部電極を前記画素電極と同時に形成することを特徴とする請求項９に記載の液晶表示装置の製造方法。
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