KR101646645B1 - 횡전계방식 액정표시소자의 제조방법 - Google Patents

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Abstract

본 발명은 횡전계방식 액정표시소자의 제조방법에 관한 것으로, 본 발명에 따른 횡전계방식 액정표시소자의 제조방법은 기판 상에 제1 마스크 공정을 수행하여 게이트 전극, 게이트 라인, 게이트 패드를 형성하는 단계와, 상기 게이트 전극, 게이트 라인 및 게이트 패드가 형성된 기판 상에 게이트 절연막을 형성하고, 제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와, 상기 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드가 형성된 기판상에 제3 마스크공정을 수행하여 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 형성된 보호막을 형성하는 단계와, 상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하고, 상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는 습식 식각공정 및 건식 식각공정을 포함하여 수행된다.
건식식각, 화소전극, 공통전극, 선폭

Description

횡전계방식 액정표시소자의 제조방법{Method for manufacturing in-plain switching mode liquid crystal display device}
본 발명은 액정표시소자의 제조방법에 관한 것으로, 더욱 상세하게는 횡전계방식 액정표시소자의 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하게 되는데, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이러한 액정표시장치는 하부 기판에 화소 전극이 형성되고, 상부 기판에 공 통 전극이 형성되어 있는 구조로, 두 전극 사이에 걸리는 기판에 수직한 방향의 전기장에 의해 액정 분자를 구동하는 방식이다.
이는, 투과율과 개구율 등의 특성이 우수하며, 상부 기판의 공통 전극이 접지 역할을 하게 되어 정전기로 인한 액정셀의 파괴를 방지할 수 있다.
그러나, 이와 같은 액정표시장치는 시야각 특성이 우수하지 못한 단점을 갖고 있다.
따라서, 이러한 단점을 극복하기 위한 여러 가지 방법이 제시되었는데, 그 중의 한 예가 횡전계 방식(In-Plane Switching Mode) 액정표시장치이다.
이하, 첨부한 도면을 참조하여 종래의 횡전계 방식 액정표시장치에 관해 상세히 설명한다.
도 1은 일반적인 횡전계 방식 액정표시장치를 도시한 도면이다.
도시한 바와 같이, 상부 기판(1)과 하부 기판(2)이 일정한 거리를 두고 배치되어 있고, 두 기판(1, 2) 사이에는 액정 분자(3)가 위치하며, 화소 전극(4)과 공통 전극(5)은 하부 기판(2)의 동일 평면상에 형성되어 있다.
여기서, 두 전극(4, 5)에 전압이 인가되었을 때, 두 전극(4, 5) 사이에 수평 전계(6)가 생성되어 액정층의 액정(3) 분자는 이 수평 전계(6)에 의해 동작하게 된다.
그러나, 하부기판의 동일 평면상에 화소전극(4)와 공통전극(5) 사이의 투과율이 작은 단점이 있다.
투과율이 작은 이유는 상기 화소전극(4)과 공통전극(5)의 폭만큼 개구율이 저하되기 때문이다. 현재 화소전극(4)과 공통전극(5)의 폭은 약 4㎛ 정도인데, 이는 포토리소그래피공정으로 형성할 수 있는 최소한의 두께로서, 포토리소그라피공정을 이용할 경우에는 공정 특성상 화소전극(4)과 공통전극(5)의 폭을 줄이는데 한계가 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 새로운 방식의 공정을 적용함으로써 화소 전극과 공통전극의 선폭을 줄여 개구율을 향상시킬 수 있는 횡전계방식 액정표시소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 횡전계방식 액정표시소자는 기판 상에 제1 마스크 공정을 수행하여 게이트 전극, 게이트 라인, 게이트 패드를 형성하는 단계와, 상기 게이트 전극, 게이트 라인 및 게이트 패드가 형성된 기판 상에 게이트 절연막을 형성하고, 제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와, 상기 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드가 형성된 기판상에 제3 마스크공정을 수행하여 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 형성된 보호막을 형성하는 단계와, 상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하고, 상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는 습식 식각공정 및 건식 식각공정을 포함하여 수행된다.
상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상 부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는 상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제1 금속막을 형성하는 단계와, 상기 제4 마스크를 이용하여 상기 제1 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제1 금속막에 상기 습식식각공정을 수행하여 화소전극용 제1 전극패턴, 공통전극용 제1 전극패턴, 스토리지 커패시터 상부전극용 제1 전극패턴, 데이터 패드용 제1 전극패턴, 게이트 패드용 제1 전극패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 화소전극용 제1 전극패턴, 공통전극용 제1 전극패턴, 스토리지 커패시터 상부전극용 제1 전극패턴, 데이터 패드용 제1 전극패턴, 게이트 패드용 제1 전극패턴에 상기 건식식각공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 제1 금속막은 Cu인 것을 특징으로 한다.
상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는 상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제1 금속막 및제2 금속막을 형성하는 단계와, 상기 제4 마스크를 이용하여 상기 제2 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제1 금속막 및 제2 금속막에 상기 습식식각공정을 수행하여 화소전극용 전 극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴의 제2 금속막을 식각 마스크로 상기 제1 금속막에 상기 건식식각공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함한다.
상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는 상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제1 금속막 및제2 금속막을 형성하는 단계와, 상기 제4 마스크를 이용하여 상기 제2 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 금속막에 상기 습식식각공정을 수행하여 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴을 식각 마스크로 상기 제1 금속막에 상기 건식식각공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함한다.
상기 제1 금속막은 MoTi를 사용하고, 상기 제2 금속막은 Cu, CuNx, AlNd 중 어느 하나를 사용한다.
상기 건식식각공정은 SF6, O2, He을 혼합하여 사용한 식각가스를 사용하고, 상기 식각가스의 SF6, O2, He는 3: 3: 2의 비율로 혼합하고, 60~100초의 시간 동안 수행된다.
제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계는 상기 게이트 절연막이 형성된 기판상에 반도체층 및 제1 금속막을 형성하는 단계와, 상기 제2 마스크를 이용하여 상기 제1 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 반도체층 및 제2 금속층을 식각하여 TFT용 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와, 상기 제1 포토레지스트 패턴에 에싱공정을 수행하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 TFT용 패턴을 식각하여 소스/드레인 전극 및 반도체 패턴을 형성하는 단계를 포함한다.
상술한 바와 같은 횡전계방식 액정표시소자의 제조방법은 화소전극 및 공통전극 패터닝 공정을 위한 식각공정시, 건식식각공정을 수행함으로써, 습식식각공정시 발생된 화소전극 및 공통전극의 패턴에 발생한 테일을 제거하게 되어 화소전극 및 공통전극의 선폭을 감소시키게 되어, 개구율을 향상시킬 수 있는 효과가 있다.
또한, 상술한 바와 같은 횡전계방식 액정표시소자의 제조방법은 기존의 노광장비를 그대로 사용하므로, 현재 공정에서 추가 투자없이 적용 가능한 효과가 있다.
이하는 첨부된 도면 및 실시예를 통해 본 발명을 구체적으로 살펴본다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 횡전계방식 액정표시장치의 박막트랜지스터 어레이기판 제조방법을 설명하기 위한 공정 순서도들이다.
우선, 도 2a에 도시된 바와 같이, 기판(10)상에 제1 마스크 공정을 수행하여 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c)가 형성된다.
한편, 상기 기판(10)은 게이트 패드가 형성되는 영역(G-PAD), 데이터 패드가 형성되는 영역(D-PAD), 데이터 라인이 형성되는 영역(D-line), 화소영역(PXL), 게이트 라인이 형성되는 영역(G-line), 커패시터가 형성되는 영역(Cst), 박막 트랜지스터가 형성되는 영역(TFT)으로 구분 정의되어 있다. 여기서, 게이트 라인이 형성되는 영역(G-line)과 커패시터가 형성되는 영역(Cst)의 구조가 동일하므로, 게이트라인이 형성되는 영역(G-line, Cst)으로 통합하여 설명한다.
상기 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c)는 기판(10) 상에 제1 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제1 마스크를 이용한 사진공정을 수행하여 제1 포토 레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 금속막을 식각함으로써 형성된다.
이때, 스토리지 커패시터의 하부전극(12b)은 게이트 라인(12b)과 동일한 형 상을 가지며, 동일한 형성공정을 통해 형성된다.
이어, 도 2b에 도시된 바와 같이, 게이트 전극(12a), 게이트 라인(12b) 및 게이트 패드(12c)가 형성된 기판(10) 상에 게이트 절연막(14)을 형성하고, 제2 마스크 공정을 수행하여 상기 게이트 절연막(14) 상에 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e)이 형성된다.
이때, 데이터 라인(18d, 16d), 데이터 패드(18e, 16e) 각각은 소스/드레인전극용 금속 및 반도체패턴용 금속이 적층 형성된다.
다음은 제2 마스크를 이용한 사진공정을 이용한 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e) 형성공정을 도 3a 내지 도 3e를 참조하여 보다 상세히 설명하고자 한다.
도 3a에 도시된 바와 같이, 게이트 절연막(14)이 형성된 기판(10)상에 반도체층(16a), 제2 금속층(18a)을 순차적으로 형성한 후, 제2 포토레지스트 패턴(20a)을 형성한다.
상기 제2 포토레지스트 패턴(20a)은 제2 금속층(18a) 상에 포토레지스트를 형성한 후, 제2 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다.
따라서, 차단영역은 데이터 패드(D-PAD), 데이터 라인(D-line)이 형성되는 영역, 박막 트랜지스터(TFT)의 소스/드레인이 형성되는 영역들에 배치되어, 상기 제2 포토레지스트 패턴(20a)에서 가장 높은 두께로 형성되고, 반투과영역은 박막 트랜지스터(TFT)의 채널이 형성되는 영역에 배치되어, 상기 제2 포토레지스트 패턴(20a)에서 차단영역보다 낮은 두께로 형성되고, 투과영역은 게이트 패드(G-PAD)가 형성되는 영역, 화소전극(PXL)이 형성되는 영역에 배치되어, 상기 제2 포토레지스트 패턴에서 반투과영역보다 낮은 두께로 형성된다. 이때, 투과영역에는 제2 포토레지스트 패턴이 남아있지 않아, 제2 금속층(18a)이 노출된다. 한편, 제2 금속층(18a)은 구리(Cu)가 사용된다.
이어, 도 3b에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(20a)을 식각 마스크로 반도체층(16a), 제2 금속층(18a)을 식각하여, 게이트 절연막(14)상에 TFT용 패턴(18b, 16b), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e)을 각각 형성한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 TFT용 패턴(18b, 16b), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e)가 형성된 기판(10)상에 제3 포토레지스트 패턴(20b)을 형성한다.
제3 포토레지스트 패턴(20b)은 상기 제2 포토레지스트 패턴(20a)에 에싱공정을 수행하여 제2 포토레지스트 패턴(20a)의 두께 일부를 제거함으로써 형성되고, 제3 포토레지스트 패턴(20b)이 형성됨으로써, 박막 트랜지스터(TFT)의 채널이 형성되는 영역에서의 포토레지스트는 모두 제거되어, 이 영역의 최상층 즉, 제2 금속층(18b)이 노출된다.
이어, 도 3d에 도시된 바와 같이, 상기 제3 포토레지스트 패턴(20b)을 식각 마스크로 식각하여 TFT용 패턴(18b, 16b) 중에서 박막 트랜지스터(TFT)의 채널이 형성되는 영역에 상응하는 제2 금속층(18b) 및 반도체층(16b)의 일부를 제거하여 소스/드레인 전극(18g, 18f) 및 반도체 패턴(16f)을 형성한다.
이때, 반도체층(16b)는 비정질 실리콘층 및 n+ 비정질 실리콘층으로 형성되는 데, 상기 반도체층의 일부가 패터닝되는 공정에서는 n+ 비정질 실리콘층만 제거되고, 비정질 실리콘층은 잔존한다(즉, 반도체층(16f)는 비정질 실리콘층이다).
이어, 도 3e에 도시된 바와 같이, 제3 포토레지스트 패턴(20b)을 스트립공정을 통해 제거함으로써, 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e)의 형성공정을 완료한다.
다음으로, 도 2c에 도시된 바와 같이, 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e)가 형성된 기판(10) 상에 제3 마스크공정을 수행하여 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c)이 형성된 보호막(22)을 형성한다.
이때, 제1 콘택홀(21a)은 드레인 전극(18f)을 노출하도록 보호막(22)을 제거하여 형성되고, 제2 콘택홀(21b)은 데이터패드(18e, 16e)의 하부패턴(16e)을 노출하도록 보호막(22) 및 데이터라인의 상부패턴(18e)을 제거하여 형성되고, 제3 콘택홀(21c)은 게이트패드(12c)을 노출하도록 보호막(22) 및 게이트 절연막(14)을 제거하여 형성된다.
제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c)이 형성된 보호막(22)은 기판(10)상에 보호막(22)을 형성하고, 보호막(22) 상에 포토레지스트를 형성한 후, 제3 마스크를 이용한 사진공정을 통해 제4 포토레지스트 패턴(미도시)을 형성하고, 제4 포토레지스트 패턴(미도시)을 식각 마스크로 보호막을 식각함으로써 형성된다.
이어, 도 2d에 도시된 바와 같이, 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c)이 형성된 기판(10)상에 화소전극용 제1 전극패턴(24a), 공통전극용 제1 전극패턴(24e), 데이터 패드용 제1 전극패턴(24b), 게이트 패드용 제1 전극패턴(24c), 스토리지 커패시터 상부전극용 제1 전극패턴(24d)을 형성한다.
화소전극용 제1 전극패턴(24a)은 제1 콘택홀(21a)을 통해 드레인 전극(18f)과 접촉하도록 형성되고, 데이터 패드용 제1 전극패턴(24b)은 제2 콘택홀(21b)을 통해 데이터 패드용 패턴의 하부패턴(16e)과 접촉하도록 형성되고, 게이트 패드용 제1 전극패턴(24c)은 제3 콘택홀(21c)을 통해 게이트라인용 패턴(12c)과 접촉하도록 형성되고, 스토리지 커패시터 상부전극용 제1 전극 패턴(24d)는 스토리지 커패시터의 하부전극(12b)의 일부와 오버랩되도록 형성된다.
화소전극용 제1 전극패턴(24a), 공통전극용 제1 전극패턴(24e), 데이터 패드용 제1 전극패턴(24b), 게이트 패드용 제1 전극패턴(24c), 스토리지 커패시터 상부전극용 제1 전극패턴(24d)은 기판(10)상에 제3 금속층을 형성하고, 제3 금속층상에 포토레지스트를 형성한 후 제4 마스크를 이용한 사진공정을 통해 제5 포토레지스트 패턴(20c)을 형성하고, 제5 포토레지스트 패턴(20c)을 식각 마스크로 제3 금속막을 식각하여 형성된다. 한편, 제3 금속막은 구리(Cu)가 사용된다.
이때, 제5 포토레지스트 패턴(20c)을 통해 구리막인 제3 금속막에 수행되는 식각공정은 식각액을 사용한 습식식각공정이다.
이어, 도 2e에 도시된 바와 같이, 화소전극용 제1 전극패턴(24a), 공통전극용 제1 전극패턴(24e), 데이터 패드용 제1 전극패턴(24b), 게이트 패드용 제1 전극패턴(24c), 스토리지 커패시터 상부전극용 제1 전극패턴(24d)이 형성된 기판(10)에 제6 포토레지스트 패턴(20d)을 형성한다.
상기 제6 포토레지스트 패턴(20d)은 제5 포토레지스트 패턴(20c)을 에싱공정을 수행하여 제5 포토레지스트 패턴(20c)의 두께 일부 및 폭 일부가 제거함으로써 형성된다.
다음으로, 도 2f에 도시된 바와 같이, 기판(10)상에 형성된 제6 포토레지스트 패턴(20d)을 통해 화소전극용 제2 전극패턴(24f), 공통전극용 제2 전극패턴(24h), 스토리지 커패시터 상부전극용 제2 전극패턴(24g), 데이터 패드용 제2 전극패턴(24i), 게이트 패드용 제2 전극패턴(24j)을 형성한다.
화소전극용 제2 전극패턴(24f), 공통전극용 제2 전극패턴(24h), 스토리지 커패시터 상부전극용 제2 전극패턴(24g), 데이터 패드용 제2 전극패턴(24i), 게이트 패드용 제2 전극패턴(24j)은 기판(10)상에 형성된 제6 포토레지스트 패턴(20d)을 식각 마스크로 이용하여 게이트 패드용 제1 투명전극 패턴(24c), 데이터 패드용 제1 투명전극 패턴(24b), 화소전극용 제1 투명전극 패턴(24a)을 식각하여 형성된다. 따라서, 화소전극용 제2 전극패턴(24f)은 화소전극이 되고, 공통전극용 제2 전극패턴(24h)은 공통전극이 되고, 스토리지 커패시터 상부전극용 제2 전극패턴(24g)은 스토리지 커패시터 상부전극이 되고, 데이터 패드용 제2 전극패턴(24i)은 데이터 패드용 전극이 되고, 게이트 패드용 제2 전극패턴(24j)은 게이트 패드용 전극이 된 다.
이때, 제6 포토레지스트 패턴(20d)을 통해 구리막인 제3 금속막에 수행되는 식각공정은 식각 가스를 사용한 건식식각공정이고, 상기 식각 가스는 SF6, O2, He을 혼합하여 사용하되, SF6, O2, He의 혼합비는 3: 3: 2의 비율로 혼합한다. 상기 식각공정은 60~100초의 시간동안 수행된다.
이어, 도 2g에 도시된 바와 같이, 제6 포토레지스트 패턴(20d)을 스트립공정을 통해 제거함으로써, 본 공정을 완료한다.
이로써, 화소전극 및 공통전극 패터닝 공정을 위한 식각 공정시, 건식식각공정을 수행함으로써, 습식식각 공정시 발생된 화소전극 및 공통전극의 패턴에 발생한 테일을 제거하게 되어 화소전극 및 공통전극의 선폭을 감소시키게 되어, 개구율을 향상시킬 수 있다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 횡전계방식 액정표시장치의 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 공정 순서도들이고, 이를 참조하여 설명하면 다음과 같다.
따라서, 도 4a에 도시된 바와 같이, 기판(10)상에 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c), 게이트 절연막(14), 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e), 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c) 및 보호막(22)이 형성된다.
한편, 도 4a의 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c), 게 이트 절연막(14), 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e), 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c) 및 보호막(22)은 제1 실시예의 도 2a 내지 도 2c까지의 공정단계에서 형성된 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c), 게이트 절연막(14), 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e), 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c) 및 보호막(22)과 동일한 방법을 통해 형성된다.
이어, 도 4b에 도시된 바와 같이, 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c)이 형성된 보호막(22) 상에 화소전극용 전극패턴(201a), 공통전극용 전극패턴(203a), 스토리지 커패시터 상부전극용 전극패턴(205a), 데이터 패드용 전극패턴(207a), 게이트 패드용 전극패턴(209a)을 형성한다.
화소전극용 전극패턴(201a)은 제1 금속막(240a) 및 제2 금속막(242a)으로 형성되고, 제1 콘택홀(21a)을 통해 드레인 전극(18f)과 접촉하도록 형성되고, 공통전극용 전극패턴(203a)은 제1 금속막(240a) 및 제2 금속막(242a)으로 형성되고, 화소전극용 전극패턴(201a)와 이웃하여 형성된다.
또한, 스토리지 커패시터 상부전극용 전극패턴(205a)은 제1 금속막(240a) 및 제2 금속막(242a)으로 형성되고, 스토리지 커패시터 하부전극(12b)와 게이트 절연막(14) 및 보호막(22)을 사이에 두고 오버랩되도록 형성된다.
그리고, 데이터 패드용 전극패턴(207a)은 제1 금속막(240a) 및 제2 금속막(242a)으로 형성되고, 제2 콘택홀(21b)을 통해 데이터 패드용 패턴의 하부패 턴(16e)과 접촉하도록 형성되고, 게이트 패드용 전극패턴(209a)은 제1 금속막(240a) 및 제2 금속막(242a)으로 형성되고, 제3 콘택홀(21c)을 통해 게이트 패드용 패턴(12c)과 접촉하도록 형성된다.
이때, 제1 금속막(240a)은 MoTi를 사용하고, 제2 금속막(242a)은 Cu, CuNx, AlNd등을 사용할 수 있다.
화소전극용 전극패턴(201a), 공통전극용 전극패턴(203a), 스토리지 커패시터 상부전극용 전극패턴(205b), 데이터 패드용 전극패턴(207a), 게이트 패드용 전극패턴(209a)은 기판(10)상에 제1 금속막 및 제2 금속막을 순차적으로 형성하고, 제2 금속막 상에 포토레지스트를 형성한 후 제4 마스크를 이용한 사진공정을 통해 포토레지스트 패턴(200a)을 형성하고, 포토레지스트 패턴(200a)을 식각 마스크로 제1 금속막 및 제2 금속막을 식각하여 형성된다.
이때, 포토레지스트 패턴(200a)을 통해 제1 및 제2 금속막에 수행되는 식각공정은 식각액을 사용한 습식식각공정이다.
이어, 도 4c에 도시된 바와 같이, 화소전극용 전극패턴(201a), 공통전극용 전극패턴(203a), 스토리지 커패시터 상부전극용 전극패턴(205b), 데이터 패드용 전극패턴(207a), 게이트 패드용 전극패턴(209a)이 형성된 기판(10)상에 스트립공정을 수행하여 제5 포토레지스트 패턴(200a)을 제거한다.
이어, 도 4d에 도시된 바와 같이, 기판(10)상에 형성된 화소전극용 전극패턴(201a), 공통전극용 전극패턴(203a), 스토리지 커패시터 상부전극용 전극패턴(205b), 데이터 패드용 전극패턴(207a), 게이트 패드용 전극패턴(209a) 각각의 제2 금속막(242a)을 식각 마스크로 제1 금속막(240a)을 식각하여 패터닝된 제1 금속막(240b)을 형성한다.
따라서, 패터닝된 제1 금속막(240b)가 형성된 화소전극용 전극패턴은 화소전극(201b)가 되고, 패터닝된 제1 금속막(240b)가 형성된 공통전극용 전극패턴은 공통전극(203b), 패터닝된 제1 금속막(240b)가 형성된 스토리지 커패시터 상부전극용 전극패턴은 스토리지 커패시터 하부전극(12b)와 함께 스토리지 커패시터(205b)가 되고, 패터닝된 제1 금속막(240b)가 형성된 데이터 패드용 전극패턴은 데이터 패드용 전극(207b)이 되고, 게이트 패드용 패턴은 게이트 패드용 전극(209b)이 된다.
이때, 제1 금속막(240a)에 수행되는 식각공정은 건식식각공정이고, 상기 식각 가스는 SF6, O2, He을 혼합하여 사용하되, SF6, O2, He의 혼합비는 3: 3: 2의 비율로 혼합한다. 상기 식각공정은 60~100초의 시간동안 수행된다. 상기와 같은 건식식각공정은 상기 습식식각공정시 발생될 수 있는 경사진 측면의 형성을 방지하고, 버티컬한 측면을 형성함으로써, 패턴의 테일 형성을 방지할 수 있다.
이로써, 화소전극 및 공통전극 패터닝 공정을 위한 식각공정시, 건식식각공정을 수행함으로써, 습식 식각 공정시 발생된 화소전극 및 공통전극의 패턴에 발생한 테일을 제거하게 되어 화소전극 및 공통전극의 선폭을 감소시키게 되어, 개구율을 향상시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 제3 실시예에 따른 횡전계방식 액정표시장치의 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 공정 순서도들이고, 이를 참조하여 설명하면 다음과 같다.
도 5a의 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c), 게이트 절연막(14), 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e), 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c) 및 보호막(22)은 제2 실시예의 도 4a와 마찬가지로, 제1 실시예의 도 2a 내지 도 2c까지의 공정단계에서 형성된 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c), 게이트 절연막(14), 소스/드레인 전극(18g, 18f), 반도체 패턴(16f), 데이터 라인(18d, 16d), 데이터 패드(18e, 16e), 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c) 및 보호막(22)과 동일한 방법을 통해 형성된다.
이어, 도 5b에 도시된 바와 같이, 제1 콘택홀(21a), 제2 콘택홀(21b), 제3 콘택홀(21c)이 형성된 기판(10)상에 제1 금속막(340a)이 형성되고, 제1 금속막(340a)상에 화소전극용 전극패턴(342a), 스토리지 커패시터 상부전극용 전극패턴(342b), 공통전극용 전극패턴(342e), 데이터 패드용 전극패턴(342c), 게이트 패드용 전극패턴(342d)을 형성한다.
화소전극용 전극패턴(342a), 스토리지 커패시터 상부전극용 전극패턴(342b), 공통전극용 전극패턴(342e), 데이터 패드용 전극패턴(342c), 게이트 패드용 전극패턴(342d)은 제1 금속막(340a)이 형성된 기판(10)상에 제2 금속막을 형성하고, 상기 제2 금속막상에 포토레지스트를 형성한 후 제4 마스크를 이용한 사진공정을 통해 포토레지스트 패턴(200b)을 형성하고, 포토레지스트 패턴(200b)을 식각 마스크로 제2 금속막을 식각하여 형성된다.
이때, 제2 금속막은 Cu, CuNx, AlNd등을 사용할 수 있고, 제1 금속막(340a) 은 MoTi를 사용할 수 있다.
이때, 포토레지스트 패턴(200b)을 통해 제2 금속막에 수행되는 식각공정은 식각액을 사용한 습식식각공정이다.
이어, 도 5c에 도시된 바와 같이, 화소전극용 전극패턴(342a), 스토리지 커패시터 상부전극용 전극패턴(342b), 공통전극용 전극패턴(342e), 데이터 패드용 전극패턴(342c), 게이트 패드용 전극패턴(342d)이 형성된 기판(10)상에 스트립공정을 수행하여 포토레지스트 패턴(200b)을 제거한다.
이어, 도 5d에 도시된 바와 같이, 기판(10)상의 화소전극용 전극패턴(342a), 스토리지 커패시터 상부전극용 전극패턴(342b), 공통전극용 전극패턴(342e), 데이터 패드용 전극패턴(342c), 게이트 패드용 전극패턴(342d)을 식각마스크로 제1 금속막(340a)을 식각하여, 패터닝된 제1 금속막(340b)을 형성한다.
따라서, 패터닝된 제1 금속막(340b)가 형성된 화소전극용 전극패턴은 화소전극(301b)가 되고, 패터닝된 제1 금속막(340b)가 형성된 공통전극용 전극패턴은 공통전극(305b), 패터닝된 제1 금속막(340b)가 형성된 스토리지 커패시터 상부전극용 전극패턴은 스토리지 커패시터가 되고, 패터닝된 제1 금속막(340b)가 형성된 데이터 패드용 전극패턴은 데이터 패드용 전극(307b)이 되고, 게이트 패드용 패턴은 게이트 패드용 전극(309b)이 된다.
즉, 화소전극(301b)은 패터닝된 제1 금속막(340b) 및 화소전극용 전극패턴(342a)으로 형성되고, 제1 콘택홀(21a)을 통해 드레인 전극(18f)과 접촉하도록 형성된다.
또한, 공통전극(305b)은 패터닝된 제1 금속막(340b) 및 공통전극용 전극패턴(342e)으로 형성되고, 화소전극(301b)과 이웃하여 형성된다.
또한, 스토리지 커패시터 상부전극(303b)은 패터닝된 제1 금속막(340b) 및 스토리지 커패시터 상부전극용 전극패턴(342b)으로 형성되고, 스토리지 커패시터 하부전극(12b)와 게이트 절연막(14) 및 보호막(22)을 사이에 두고 오버랩되도록 형성된다.
또한, 데이터 패드(307b)은 패터닝된 제1 금속막(340b) 및 데이터 패드용 전극패턴(342c)으로 형성되고, 제2 콘택홀(21b)을 통해 데이터 패드용 패턴의 하부패턴(16e)과 접촉하도록 형성된다.
또한, 게이트 패드(309b)은 패터닝된 제1 금속막(340b) 및 게이트 패드용 전극패턴(342d)으로 형성되고, 제3 콘택홀(21c)을 통해 게이트 패드용 패턴(12c)과 접촉하도록 형성된다.
이때, 제1 금속막(340a)에 수행되는 식각공정은 건식식각공정이고, 상기 식각 가스는 SF6, O2, He을 혼합하여 사용하되, SF6, O2, He의 혼합비는 3: 3: 2의 비율로 혼합한다. 상기 식각공정은 60~100초의 시간동안 수행된다. 상기와 같은 건식식각공정은 상기 습식식각공정시 발생될 수 있는 경사진 측면의 형성을 방지하고, 버티컬한 측면을 형성함으로써, 패턴의 테일 형성을 방지할 수 있다.
이로써, 화소전극 및 공통전극 패터닝 공정을 위한 식각공정시, 건식식각공정을 수행함으로써, 습식식각공정시 발생된 화소전극 및 공통전극의 패턴에 발생한 테일을 제거하게 되어 화소전극 및 공통전극의 선폭을 감소시키게 되어, 개구율을 향상시킬 수 있다.
도 1은 일반적인 횡전계 방식 액정표시장치를 도시한 도면
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 횡전계방식 액정표시장치의 박막트랜지스터 어레이기판 제조방법을 설명하기 위한 공정 순서도들
도 3a 내지 도 3e는 본 발명의 제1 실시예의 제2 마스크를 이용한 사진공정을 설명하기 위한 공정 순서도들
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 횡전계방식 액정표시장치의 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 공정 순서도들
도 5a 내지 도 5e는 본 발명의 제3 실시예에 따른 횡전계방식 액정표시장치의 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 공정 순서도들

Claims (8)

  1. 기판 상에 제1 마스크 공정을 수행하여 게이트 전극, 게이트 라인, 게이트 패드를 형성하는 단계와,
    상기 게이트 전극, 게이트 라인 및 게이트 패드가 형성된 기판 상에 게이트 절연막을 형성하고, 제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와,
    상기 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드가 형성된 기판상에 제3 마스크공정을 수행하여 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 형성된 보호막을 형성하는 단계와,
    상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하고,
    상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는
    상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제1 금속막을 형성하는 단계와,
    제4 마스크를 이용하여 상기 제1 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제1 금속막에 습식식각공정을 수행하여 화소전극용 제1 전극패턴, 공통전극용 제1 전극패턴, 스토리지 커패시터 상부전극용 제1 전극패턴, 데이터 패드용 제1 전극패턴, 게이트 패드용 제1 전극패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 식각 마스크로 상기 화소전극용 제1 전극패턴, 공통전극용 제1 전극패턴, 스토리지 커패시터 상부전극용 제1 전극패턴, 데이터 패드용 제1 전극패턴, 게이트 패드용 제1 전극패턴에 건식식각공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 횡전계방식 액정표시장치의 제조방법.
  2. 삭제
  3. 제1 항에 있어서, 상기 제1 금속막은
    Cu인 횡전계방식 액정표시장치의 제조방법.
  4. 기판 상에 제1 마스크 공정을 수행하여 게이트 전극, 게이트 라인, 게이트 패드를 형성하는 단계와,
    상기 게이트 전극, 게이트 라인 및 게이트 패드가 형성된 기판 상에 게이트 절연막을 형성하고, 제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와,
    상기 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드가 형성된 기판상에 제3 마스크공정을 수행하여 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 형성된 보호막을 형성하는 단계와,
    상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하고,
    상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는
    상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제1 금속막 및 제2 금속막을 형성하는 단계와,
    상기 제4 마스크를 이용하여 상기 제2 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제1 금속막 및 제2 금속막에 습식식각공정을 수행하여 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 제거하는 단계와,
    상기 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴의 제2 금속막을 식각 마스크로 상기 제1 금속막에 건식식각공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하는 횡전계방식 액정표시장치의 제조방법.
  5. 기판 상에 제1 마스크 공정을 수행하여 게이트 전극, 게이트 라인, 게이트 패드를 형성하는 단계와,
    상기 게이트 전극, 게이트 라인 및 게이트 패드가 형성된 기판 상에 게이트 절연막을 형성하고, 제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와,
    상기 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드가 형성된 기판상에 제3 마스크공정을 수행하여 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 형성된 보호막을 형성하는 단계와,
    상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하고,
    상기 제4 마스크공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계는
    상기 제1 콘택홀, 제2 콘택홀, 제3 콘택홀이 포함된 보호막이 형성된 기판에 제1 금속막 및 제2 금속막을 형성하는 단계와,
    상기 제4 마스크를 이용하여 상기 제2 금속막 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 금속막에 습식식각공정을 수행하여 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 제거하는 단계와,
    상기 화소전극용 전극패턴, 공통전극용 전극패턴, 스토리지 커패시터 상부전극용 전극패턴, 데이터 패드용 전극패턴, 게이트 패드용 전극패턴을 식각 마스크로 상기 제1 금속막에 건식식각공정을 수행하여 화소전극, 공통전극, 스토리지 커패시터 상부전극, 데이터 패드용 전극, 게이트 패드용 전극을 형성하는 단계를 포함하는 횡전계방식 액정표시장치의 제조방법.
  6. 제4 항 또는 제5 항에 있어서,
    상기 제1 금속막은 MoTi를 사용하고, 상기 제2 금속막은 Cu, CuNx, AlNd 중 어느 하나를 사용하는 횡전계방식 액정표시장치의 제조방법.
  7. 제1 항, 제4 항 및 제5 항 중 어느 하나의 항에 있어서, 상기 건식식각공정은
    SF6, O2, He을 혼합하여 사용한 식각가스를 사용하고, 상기 식각가스의 SF6, O2, He는 3: 3: 2의 비율로 혼합하고, 60~100초의 시간 동안 수행되는 횡전계방식 액정표시장치의 제조방법.
  8. 제1 항, 제4 항 및 제5 항 중 어느 하나의 항 에 있어서,
    상기 제2 마스크 공정을 수행하여 상기 게이트 절연막 상에 소스/드레인 전극, 반도체 패턴, 데이터 라인, 데이터 패드를 형성하는 단계는
    상기 게이트 절연막이 형성된 기판상에 반도체층 및 제1 금속층을 형성하는 단계와,
    상기 제2 마스크를 이용하여 상기 제1 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 반도체층 및 제1 금속층을 식각하여 TFT용 패턴, 데이터 라인, 데이터 패드를 형성하는 단계와,
    상기 제1 포토레지스트 패턴에 에싱공정을 수행하여 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 식각 마스크로 상기 TFT용 패턴을 식각하여 소스/드레인 전극 및 반도체 패턴을 형성하는 단계를 포함하는 횡전계방식 액정표시장치의 제조방법.
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