JP4684871B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は、表示装置に適用される液晶表示装置及びその製造方法に関し、特に、工程を単純化する液晶表示装置及びその製造方法に関する。
液晶表示装置は電界を利用して誘電異方性を有する液晶の光透過率を調節することによって画像を表示することになる。そのため、液晶表示装置は液晶セルマトリックスを通じて画像を表示する液晶表示パネル（以下、液晶パネルと称す）と、その液晶パネルを駆動する駆動回路とを備える。
図１を参照すれば、従来の液晶パネルは、液晶２４を挟んで接合したカラーフィルタ基板１０と薄膜トランジスタ基板２０から構成される。
カラーフィルタ基板１０は、上部ガラス基板２上に順次形成されたブラックマトリックス４とカラーフィルタ６及び共通電極８を備える。ブラックマトリックス４は上部ガラス基板２にマトリックス形態で形成される。このようなブラックマトリックス４は、上部ガラス基板２の領域をカラーフィルタ６が形成される複数のセル領域に分けて、隣接したセル間の光干渉及び外部光反射を防止する。カラーフィルタ６は、ブラックマトリックス４により区分されたセル領域に赤（R）、緑（G）、青（B）に区分されるように形成されて、赤、緑、青色光を各々透過させる。共通電極８は、カラーフィルタ６上に全面塗布された透明導電層に液晶２４の駆動時の基準となる共通電圧（Vcom）を供給する。そして、カラーフィルタ６の平坦化のために、カラーフィルタ６と共通電極８との間には、オーバーコート層（Overcoat Layer）（図示せず）が追加に形成されることもある。
薄膜トランジスタ基板２０は、下部ガラス基板１２において、ゲートライン１４とデータライン１６との交差により定義されたセル領域毎に形成された薄膜トランジスタ１８と画素電極２２とを備える。薄膜トランジスタ１８は、ゲートライン１２からのゲート信号に応答してデータライン１６からのデータ信号を画素電極２２に供給する。透明導電層で形成された画素電極２２は、薄膜トランジスタ１８からのデータ信号を供給して液晶２４が駆動されるようにする。
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と共通電極８の共通電圧（Vcom）により形成された電界により回転して光透過率を調節することによって階調が具現されるようにする。
そして、液晶パネルは、カラーフィルタ基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に維持するための図示しないスペーサをさらに備える。
このような液晶パネルのカラーフィルタ基板１０及び薄膜トランジスタ基板２０は複数のマスク工程を利用して形成される。１つのマスク工程は、薄膜蒸着（コーティング）工程、洗浄工程、ホトリソグラフィ工程（以下、ホト工程と称す）、エッチング工程、ホトレジスト剥離工程及び検査工程などのような多数の工程を含む。
特に、薄膜トランジスタ基板は、半導体工程を含むと共に、複数のマスク工程を必要とするので、製造工程が複雑であり、液晶パネル製造単価の上昇の要因となっている。このため、薄膜トランジスタ基板はマスク工程数を減少させる方向に発展している。
従って、本発明は工程を単純化できる液晶表示装置及びその製造方法を提供することを目的とする。
前記目的の達成のために、本発明に係る液晶表示装置は、基板上に形成されたゲートラインと、前記ゲートラインとゲート絶縁膜を挟んで交差されて画素領域を定義するデータラインと、前記ゲートライン及びデータラインと接続した薄膜トランジスタと、前記薄膜トランジスタのチャネルを形成し、前記データラインに沿って重畳された半導体パターンと、前記データライン及び薄膜トランジスタを覆うエッチング率が互いに異なる二重層構造の複層保護膜と、前記画素領域で前記複層保護膜の中、上部保護膜を貫通して下部保護膜を露出させる画素ホール内で前記露出させた下部保護膜と前記上部保護膜の側面を覆うように形成されて、ドレインコンタクトホールを通じて露出した前記薄膜トランジスタのドレイン電極と接続した画素電極を含み、前記画素電極は前記上部保護膜の側面と境界をなして形成されたことを特徴とする。
また、本発明の１つの特徴による液晶表示装置の製造方法は、基板上にゲートライン、そのゲートラインと接続したゲート電極を形成する第１マスク工程と、前記ゲートライン及びゲート電極を覆うゲート絶縁膜を形成し、前記ゲート絶縁膜上に半導体パターンを、その半導体パターン上に前記ゲートラインと交差して画素領域を定義するデータライン、そのデータラインと接続したソース電極、そのソース電極と対向するドレイン電極を形成する第２マスク工程と、前記データライン、ソース電極及びドレイン電極を覆い、エッチング率が互いに異なる複層保護膜を形成し、前記画素領域において前記複層保護膜の中、上部保護膜を貫通して下部保護膜を露出させる画素ホール、前記ドレイン電極を露出させるドレインコンタクトホールを形成して、その画素ホール内で露出された前記下部保護膜と前記上部保護膜の側面を覆うように位置して露出したドレイン電極と接続した画素電極を形成する第３マスク工程とを含み、前記画素電極は前記上部保護膜の側面と境界をなして形成されたことを特徴とする。
また、本発明の他の特徴による液晶表示装置の製造方法は、基板上にゲート絶縁膜を挟んで交差して画素領域を定義するゲートライン及びデータラインと、そのゲートライン及びデータラインと接続した薄膜トランジスタを形成するステップと、前記基板上にエッチング率が互いに異なる二重層構造の複層保護膜を形成するステップと、前記複層保護膜上にホトレジストパターンを形成するステップと、前記ホトレジストパターンをマスクとしたウェットエッチングで前記複層保護膜の中、上部保護膜を貫通して下部保護膜を露出させる画素ホールと、前記複層保護膜を貫通するコンタクトホールを形成するステップと、前記ホトレジストパターン上に透明導電膜と、前記透明導電膜と分離して前記コンタクトホールを通じて前記薄膜トランジスタと接続した画素電極を前記画素ホールで前記露出した下部保護膜と前記上部保護膜の側面を覆い前記上部保護膜と境界をなすように形成するステップと、前記透明導電膜が形成されたホトレジストパターンを除去するステップとを含むことを特徴とする。
さらに、本発明の他の特徴による液晶表示装置の製造方法は、基板上にゲートライン及びデータライン中少なくとも１つと接続された第１導電層を形成するステップと、前記第１導電層を覆う下部絶縁膜を形成するステップと、前記下部絶縁膜よりエッチング率の大きい上部絶縁膜を形成するステップと、前記上部絶縁膜上にホトレジストパターンを形成するステップと、前記上部及び下部絶縁膜を貫通する第１ホールを形成するステップと、前記上部絶縁膜をウェットエッチングして前記下部絶縁膜を露出させる第２ホールを形成し、前記上部絶縁膜の側面が前記ホトレジストパターンより過エッチングされるようにするステップと、前記ホトレジストパターンを覆う透明導電層と、前記透明導電層と分離し、前記第１ホールを通じて前記第１導電層と接続した透明導電パターンを前記第２ホール内で前記上部保護膜の側面を覆い前記上部保護膜と境界をなすように形成するステップと、前記透明導電層が形成されたホトレジストパターンを除去するステップとを含むことを特徴とする。
本発明に係る液晶表示装置及びその製造方法は、ハーフトーン（または、回折露光）マスクを利用して深さが互いに異なる画素ホールとコンタクトホールを１つのマスク工程で形成できることになる。そして、保護膜パターニングの際、利用されたホトレジストパターンのリフト−オフにより透明導電膜をパターニングして透明導電パターンを形成することになる。これによって、本発明の液晶表示装置の製造方法は３つのマスク工程に工程を単純化できることになる。
また、本発明に係る液晶表示装置及びその製造方法は、画素電極の下に第１保護膜及びゲート絶縁膜が存在するようにする。これによって、画素電極の段差による配向不良を防止することができる。また、画素電極及びゲートラインの重畳によりストレージオンゲート構造のストレージキャパシタを、または、画素電極及びストレージラインの重畳によりストレージオンコモン構造のストレージキャパシタを形成できることになる。併せて、画素電極がゲートラインと重畳できるので画素電極の開口率を向上させることができることになる。
また、本発明に係る液晶表示装置及びその製造方法は、ホトレジストパターンを第２保護膜をウェットエッチングして第２保護膜の過エッチング深さ（ΔＰ）を増加させることによって透明導電膜が蒸着されたホトレジストパターンのリフト−効率を向上させることができることになる。また、第１保護膜よりエッチング率の大きい第２保護膜の側面が緩やかな傾斜面を有することになり、その傾斜面を透明導電パターンが十分覆うことができることになることにより、金属層の露出による電蝕問題を防止できることになる。
以下、本発明の好ましい実施の形態を図２乃至図１５Ｂを参照しつつ詳細に説明する。
図２は、本発明の第１の実施の形態に係る薄膜トランジスタ基板を示す平面図であり、図３Ａ及び図３Ｂは、図２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して図示した断面図である。
図２乃至図３Ｂに図示された薄膜トランジスタ基板は、下部基板１４２上にゲート絶縁膜１４４を挟んで交差するように形成されたゲートライン１０２及びデータライン１０４と、その交差部と隣接した薄膜トランジスタ１０６と、その交差構造で設けられた画素領域に形成された画素電極１１８を備える。そして、薄膜トランジスタ基板は、画素電極１１８とゲートライン１０２との重畳で形成されたストレージキャパシタ１２０、ゲートライン１０２と接続したゲートパッド１２６及びデータライン１０４と接続したデータパッド１３４をさらに備える。
薄膜トランジスタ１０６は、ゲートライン１０２に供給されるスキャン信号に応答してデータライン１０４に供給される画素信号が画素電極１１８に充電されて維持されるようにする。このため、薄膜トランジスタ１０６は、ゲートライン１０２と接続したゲート電極１０８、データライン１０４と接続したソース電極１１０、ソース電極１１０と対向して画素電極１１８と接続したドレイン電極１１２、ゲート絶縁膜１４４を挟んでゲート電極１０８と重畳されてソース電極１１０とドレイン電極１１２との間にチャネルを形成する活性層１１６及びソース電極１１０とドレイン電極１１２とのオーミック接触のためにチャネル部を除外した活性層１１６上に形成されたオーミック接触層１４６を備える。
そして、活性層１１６及びオーミック接触層１４６を含む半導体パターン１４８は、工程上、データライン１０４と重畳されるように形成される。
このような薄膜トランジスタ１０６とデータライン１０４を覆う保護膜は、二重層構造以上の復層構造で形成されるが、以下、第１及び第２保護膜１５０、１５２が積層された二重層構造のみを例として説明する。
ゲートライン１０２とデータライン１０４との交差により定義された画素領域には第２保護膜１５２を貫通する画素ホール１７０が形成される。また、画素領域、即ち画素ホール１７０内には、図３Ａのように、ドレイン電極１１２の下のオーミック接触層１４６まで、または、ドレイン電極１１２まで貫通してドレイン電極１１２の側面を露出させるドレインコンタクトホール１１４が形成される。これに反して、ドレインコンタクトホール１１４は、図３Ｂのように、第１保護膜１５０まで貫通してドレイン電極１１２の表面が露出するように形成されることもある。これによって、画素電極１１８は、画素ホール１７０内で第１保護膜１５０上に形成され、ドレインコンタクトホール１１４を通じて露出したドレイン電極１１２の側面または表面と接続する。このような画素電極１１８は、薄膜トランジスタ１０６から供給された画素信号を充電して図示しないカラーフィルタ基板に形成される共通電極と電位差を発生させることになる。この電位差により、薄膜トランジスタ基板とカラーフィルタ基板に位置する液晶が誘電異方性により回転することになり、図示しない光源から画素電極１１８を経由して入射される光量を調節してカラーフィルタ基板側に透過させることになる。
ストレージキャパシタ１２０は、画素電極１１８がゲート絶縁膜１４４及び第１保護膜１５０を挟んでゲートライン１０２と重畳されてストレージオンゲート（Storage On Gate）構造で形成される。このようなストレージキャパシタ１２０は、画素電極１１８に充電された画素信号が安定して維持されるようにする。
ゲートライン１０２は、ゲートパッド１２６を通じてゲートドライバ（図示せず）と接続する。ゲートパッド１２６は、ゲートライン１０２から延伸されたゲートパッド下部電極１２８と、第１及び第２保護膜１５０、１５２及びゲート絶縁膜１４４を貫通する第１コンタクトホール１３０内に形成されてゲートパッド下部電極１２８と接続したゲートパッド上部電極１３２とから構成される。
データライン１０４は、データパッド１３４を通じてデータドライバ（図示せず）と接続する。データパッド１３４は、データライン１０４からその下の半導体パターン１４８と共に延伸されたデータパッド下部電極１３６と、データパッド下部電極１３６を露出させる第２コンタクトホール１３８内に形成されてデータパッド下部電極１３６と接続したデータパッド上部電極１４０とから構成される。ここで、第２コンタクトホール１３８は、図３Ａのように、第２保護膜１５２からオーミック接触層１４６まで、または、データパッド下部電極１３６まで貫通してデータパッド下部電極１３６の側面が露出するように形成される。または、図３Ｂのように、第１及び第２保護膜１５０、１５２を貫通してデータパッド下部電極１３６の表面が露出するように形成されることもある。
このような薄膜トランジスタ基板において、画素電極１１８、ゲートパッド上部電極１３２及びデータパッド上部電極１４０を含む透明導電パターンは、該当ホール内で第２保護膜１５２の側面と境界をなして形成される。この際、第２保護膜１５２は、第１保護膜１５０よりエッチング率（Etching Rate）の大きい絶縁物質を利用して該当ホールを覆う第２保護膜１５２の側面は、第１保護膜１５０の側面より緩やかな傾斜角、即ち、４５度以下（好ましくは、１５度〜４５度の範囲）の傾斜角を有するようにする。
例えば、ＳｉＮｘを利用する場合、第１及び第２保護膜１５０、１５２が"Ｎ"含有量に差を有するようにする。具体的に、第１保護膜１５０としては、"Ｓｉ"含有量の多いＳｉ−ｒｉｃｈ ＳｉＮｘを利用し、第２保護膜１５２は、"Ｎ"含有量の多いＮ−ｒｉｃｈ ＳｉＮｘを利用する。これによって、第１保護膜１５０より第２保護膜１５２のエッチング率が大きいので、第２保護膜１５２の側面は、第１保護膜１５０の側面より緩やかな傾斜角を有することになる。
これに反して、第１保護膜１５０としてはＳｉＮｘを、第２保護膜１５２としてはＳｉＯｘを利用することによって、第２保護膜１５２のエッチング率を第１保護膜１５０より大きくすることができる。
この結果、緩やかな傾斜角を有する第２保護膜１５２の側面まで透明導電パターンが積層されて残っていることになるので、透明導電パターンの下の金属層が露出する問題を防止できることになる。また、画素電極１１８が第１保護膜１５０上に形成されて段差が減少するので、画素電極１１８の段差によるラビング不良を防止できることになる。
そして、本発明の第１の実施の形態に係る薄膜トランジスタ基板は次のように３つのマスク工程で形成される。
図４Ａ及び図４Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板製造方法の中、第１マスク工程を説明するための平面図及び断面図を示すものである。
第１マスク工程で下部基板１４２上にゲートライン１０２と、ゲートライン１０２と接続したゲート電極１０８及びゲートパッド下部電極１２８とを含むゲート金属パターンが形成される。
具体的に、下部基板１４２上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。ゲート金属層としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金などのように、金属物質が単一層で利用されるか、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ、Ａｌ（Ｎｄ）／Ａｌ、Ａｌ（Ｎｄ）／Ｃｒ、Ｍｏ／Ａｌ（Ｎｄ）／Ｍｏ、Ｃｕ／Ｍｏ、Ｔｉ／Ａｌ（Ｎｄ）／Ｔｉ、Ｍｏ／Ａｌ、Ｍｏ／Ｔｉ／Ａｌ（Ｎｄ）、Ｃｕ合金／Ｍｏ、Ｃｕ合金／Ａｌ、Ｃｕ合金／Ｍｏ合金、Ｃｕ合金／Ａｌ合金、Ａｌ／Ｍｏ合金、Ｍｏ合金／Ａｌ、Ａｌ合金／Ｍｏ合金、Ｍｏ合金／Ａｌ合金、Ｍｏ／Ａｌ合金などのように二重層以上が積層した構造で利用される。続いて、第１マスクを利用したホトリソグラフィ工程及びエッチング工程でゲート金属層がパターニングされることによりゲートライン１０２、ゲート電極１０８及びゲートパッド下部電極１２８を含むゲート金属パターンが形成される。
図５Ａ及び図５Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板製造方法の中、第２マスク工程を説明するための平面図及び断面図を示すものであり、図６Ａ乃至図６Ｅは、第２マスク工程を具体的に説明するための断面図を示すものである。
ゲート金属パターンが形成された下部基板１４２上にゲート絶縁膜１４４が形成され、その上に第２マスク工程でデータライン１０４、ソース電極１１０、ドレイン電極１１２及びデータパッド下部電極１３６を含むソース／ドレイン金属パターンと、ソース／ドレイン金属パターンに沿って、その下に重畳された活性層１１６及びオーミック接触層１４６を含む半導体パターン１４８が形成される。このような半導体パターン１４８とソース／ドレインパターンは回折露光マスクまたはハーフトーン（Half Tone）を利用した１つのマスク工程で形成される。以下、回折露光マスクを利用した場合のみを例として説明する。
図６Ａを参照すれば、ゲートパターンが形成された下部基板１４２上にゲート絶縁膜１４４、非晶質シリコン層１１５、不純物（ｎ＋またはｐ＋）ドーピングされた非晶質シリコン層１４５、ソース／ドレイン金属層１０５が順次形成される。例えば、ゲート絶縁膜１４４、非晶質シリコン層１１５、不純物ドーピングされた非晶質シリコン層１４５はＰＥＣＶＤ方法で形成され、ソース／ドレイン金属層１０５はスパッタリング方法で形成される。ゲート絶縁膜１４４としては、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）などのような無機絶縁物質が、ソース／ドレイン金属層１０５としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金などのように金属物質が単一層で利用されるか、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ、Ａｌ（Ｎｄ）／Ａｌ、Ａｌ（Ｎｄ）／Ｃｒ、Ｍｏ／Ａｌ（Ｎｄ）／Ｍｏ、Ｃｕ／Ｍｏ、Ｔｉ／Ａｌ（Ｎｄ）／Ｔｉ、Ｍｏ／Ａｌ、Ｍｏ／Ｔｉ／Ａｌ（Ｎｄ）、Ｃｕ合金／Ｍｏ、Ｃｕ合金／Ａｌ、Ｃｕ合金／Ｍｏ合金、Ｃｕ合金／Ａｌ合金、Ａｌ／Ｍｏ合金、Ｍｏ合金／Ａｌ、Ａｌ合金／Ｍｏ合金、Ｍｏ合金／Ａｌ合金、Ｍｏ／Ａｌ合金などのように、二重層以上が積層した構造で利用される。そして、ソース／ドレイン金属層１０５上にホトレジスト２１９が塗布された後、回折露光マスク２１０を利用したホトリソグラフィ工程でホトレジスト２１９が露光及び現像されることにより、図６Ｂに示すように、段差を有するホトレジストパターン２２０が形成される。
具体的に、回折露光マスク２１０は、図６Ａのように、透明な石英基板２１２と、その上にＣｒ、ＣｒＯｘなどのような金属層で形成された遮断層２１４及び回折露光用スリット２１６とを備える。遮断層２１４は半導体パターン及びソース／ドレインパターンが形成される領域に位置して紫外線を遮断することにより、現像後、図６Ｂのように第１ホトレジストパターン２２０Ａが残るようにする。回折露光用スリット２１６は薄膜トランジスタのチャネルが形成される領域に位置して紫外線を回折させることにより、現像後、図６Ｂのように、第１ホトレジストパターン２２０Ａより薄い第２ホトレジストパターン２２０Ｂが残るようにする。そして、石英基板２１２のみ存在する画質露光マスク２１０の透過部は紫外線を全て透過させることにより、現像後、図６Ｂのように、ホトレジストが除去されるようにする。
図６Ｃを参照すれば、段差を有するホトレジストパターン２２０を利用したエッチング工程でソース／ドレイン金属層１０５がパターニングされることによりソース／ドレイン金属パターンと、その下の半導体パターン１４８が形成される。この場合、ソース／ドレイン金属パターンの中、ソース電極１１０とドレイン電極１１２は一体化した構造を有する。
図６Ｄを参照すれば、酸素（Ｏ２）プラズマを利用したアッシング工程でホトレジストパターン２２０をアッシングして第１ホトレジストパターン２２０Ａは薄くなるようにし、第２ホトレジストパターン２２０Ｂは除去されるようにする。次に、アッシングされた第１ホトレジストパターン２２０Ａを利用したエッチング工程で第２ホトレジストパターン２２０Ｂの除去により露出したソース／ドレイン金属パターンと、その下のオーミック接触層１４６が除去されることにより、ソース電極１１０とドレイン電極１１２とは分離し、活性層１１６が露出する。この際、アッシングされた第１ホトレジストパターン２２０Ａに沿ってソース／ドレイン金属パターンの両側部がもう一度エッチングされることによりソース／ドレイン金属パターンと半導体パターン１４８は階段形態で一定の段差を有することになる。
そして、ストリップ工程でソース／ドレイン金属パターン上に残存していた第１ホトレジストパターン２２０Ａが図６Ｅのように除去される。
図７Ａ及び図７Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板製造方法の中、第３マスク工程を説明するための平面図及び断面図を示すものであり、図８Ａ乃至図８Ｆは、本発明の第３マスク工程を具体的に説明するための断面図を示すものである。
第３マスク工程で画素ホール１７０と複数のコンタクトホール１１４、１３０、１３８を含む第１及び第２保護膜１５０、１５２が形成され、画素電極１１８及びゲートパッド上部電極１３２とデータパッド上部電極１４０を含む透明導電パターンが形成される。ここで、画素ホール１７０は第２保護膜１５２のみを貫通して形成され、第１コンタクトホール１３０はゲート絶縁膜１４４まで貫通して形成され、ドレインコンタクトホール１１４及び第２コンタクトホール１３８はオーミック接触層１４６まで、または、第１及び第２保護膜１５０、１５２を貫通して形成される。このように、深さが異なる画素ホール１７０と、ドレインコンタクトホール１１４と第１及び第２コンタクトホール１３０、１３８は回折露光マスクまたはハーフトーンマスクを利用して形成されるが、以下ではハーフトーンマスクを利用した場合を例として説明する。
図８Ａを参照すれば、ソース／ドレイン金属パターンが形成されたゲート絶縁膜１４４上にＰＥＣＶＤ、スピンコーティング（Spin Coating）、スピンレスコーティング（Spinless Coating）などの方法により第１及び第２保護膜１５０、１５２が形成される。第１及び第２保護膜１５０、１５２にはゲート絶縁膜１４４のような無機絶縁物質が利用される。これに反して、第１及び第２保護膜１５０、１５２にはアクリル（acryl）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用されることもある。特に、上部層の第２保護膜１５２には下部層である第１保護膜１５０よりエッチング率の大きい絶縁物質が利用される。
例えば、第１及び第２保護膜１５０、１５２にＳｉＮｘを利用する場合、"Ｎ"含量に差を有するようにする。言い換えると、第１保護膜１５０には"Ｓｉ"含有量が多いＳｉ−ｒｉｃｈ ＳｉＮｘを、第２保護膜１５２は"Ｎ"含有量の多いＮ−ｒｉｃｈ ＳｉＮｘを利用する。これに反して、第１保護膜１５０にＳｉＯｘを、第２保護膜１５２にＳｉＮｘを利用することもある。
次に、第２保護膜１５２上にホトレジスト２３９が塗布された後、ハーフトーンマスク２３０を利用したホトリソグラフィ工程で露光及び現像されることにより、図８Ｂに示すように、段差を有するホトレジストパターン２４０が形成される。
具体的に、ハーフトーンマスク２３０は、透明な石英基板２３２、その上に形成された部分透過層２３６及び遮断層２３４を備える。遮断層２３４はＣｒ、ＣｒＯｘなどのような金属であって、部分透過層２３６はＭｏＳｉｘなどで形成される。ここで、部分透過層２３６と重畳された遮断層２３４は、第１及び第２保護膜１５０、１５２が存在しなければならない領域に位置して紫外線（ＵＶ）を遮断することにより、現像後、図８Ｂのように、第１ホトレジストパターン２４０Ａが残るようにする。部分透過層２３６は、第２保護膜１５２を貫通する画素ホールが形成される領域に位置して紫外線（ＵＶ）を部分的に透過させることにより、現像後、図８Ｂのように、第１ホトレジストパターン２４０Ａより薄い第２ホトレジストパターン２４０Ｂが残るようにする。そして、第２保護膜１５２からオーミック接触層１４６まで貫通するドレインコンタクトホール及び第２コンタクトホールと、ゲート絶縁膜１４４の一部分まで貫通する第１コンタクトホールが形成される領域には、石英基板２３２のみ位置して紫外線（ＵＶ）を全て透過させることにより、図８Ｂのようにホトレジスト２３９が除去されるようにする。
図８Ｃを参照すれば、段差を有するホトレジストパターン２４０をマスクとして利用したエッチング工程、例えば、ドライエッチング工程で第１及び第２保護膜１５０、１５２とゲート絶縁膜１４４がエッチングされてドレインコンタクトホール１１４と第１及び第２コンタクトホール１３０、１３８が形成される。ドレインコンタクトホール１１４は、第２保護膜１５２からドレイン電極１１２またはオーミック接触層１４６まで貫通してドレイン電極１１２の側面を露出させるか、第１コンタクトホール１３０は第２保護膜１５２からゲート絶縁膜１４４の一部までエッチングされるように、即ち、ゲート絶縁膜１４４の一部が残存するように形成される。第２コンタクトホール１３８は、第２保護膜１５２からデータパッド下部電極１３６またはオーミック接触層１４６まで貫通してデータパッド下部電極１３６の側面を露出させ、この場合、ドレインコンタクトホール１１４及び第２コンタクトホール１３８を通じて露出した活性層１１６はエッチストッパの役割をする。これに反して、ドレインコンタクトホール１１４及び第２コンタクトホール１３８は第１及び第２保護膜１５０、１５２のみを貫通して形成されることもある。
図８Ｄを参照すれば、アッシング工程で第１ホトレジストパターン２４０Ａは厚さが薄くなることになり、第２ホトレジストパターン２４０Ｂは除去される。そして、アッシングされた第１ホトレジストパターン２４０Ａをマスクとして利用したドライエッチング工程で第２保護膜１５２がエッチングされることにより、画素領域に画素ホール１７０が形成される。画素ホール１７０は画素領域に形成されてドレイン電極１１２と第１保護膜１５０を露出させる。
具体的に、第２保護膜１５２は、ＨＦ系及び／またはＮＨ４Ｆ系エッチャント、例えば、バッファードオキサイドエッチャント（Buffered Oxide Etchant; 以下、BOE）を利用したウェットエッチング工程でエッチングされる。第２保護膜１５２は、ウェットエッチングにより等方性エッチングされるので、第１ホトレジストパターン２４０Ａより過エッチングされる。この際、ドレインコンタクトホール１１４と第１及び第２コンタクトホール１３０、１３８を通じて露出した第１保護膜１５０もエッチングされるが、第２保護膜１５２のエッチング率が第１保護膜１５０より大きいので、第２保護膜１５２の側面は第１保護膜１５０の側面より緩やかな傾斜角を有することになる。特に、第２保護膜１５２は、第１ホトレジストパターン２４０Ａと第２保護膜１５２の界面との間に浸透するエッチャントにより第２保護膜１５２の上部側が下部側より水平方向に速く過エッチングされる。これによって、パターニングされた第２保護膜１５２の側面は、第１ホトレジストパターン２４０Ａのエッジ部より水平方向にΔＰだけ内側に深く入ることになると共に、第２保護膜１５２の側面が緩やかな傾斜角、例えば、１５度〜４５度範囲の傾斜角（θ）を有することになる。この結果、第２保護膜１５２をドライエッチングする場合よりΔＰが一層大きくなることにより、第１ホトレジストパターン２４０Ａを除去するリフト−オフ効率を向上させることができることになる。
図８Ｅを参照すれば、第１ホトレジストパターン２４０Ａを覆うように透明導電膜１１７がスパッタリングなどのような蒸着方法により全面形成される。透明導電膜１１７としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどが利用される。続いて、透明導電膜１１７が塗布された第１ホトレジストパターン２４０Ａがストリップ工程で図８Ｆのように除去される。これによって、画素ホール１７０と第１及び第２コンタクトホール１３０、１３８内には透明導電パターン、即ち、画素電極１１８、ゲートパッド上部電極１３２及びデータパッド上部電極１４０が各々形成される。画素ホール１７０内に形成された画素電極１１８はドレインコンタクトホール１１４を通じてドレイン電極１１２と、第２コンタクトホール１３８内に形成されたデータパッド上部電極１４０はデータパッド下部電極１３６と接続される。
このような透明導電パターンは、第２保護膜１５２の側面上にも蒸着されることにより、透明導電パターンの下の金属層が露出することを防止できることになる。ここで、透明導電パターンは、第１及び第２保護膜１５０、１５２の側面に沿って上に行くほどその厚さが漸次減少する構造を有する。また、透明導電パターンは、第２保護膜１５２の側面と第１ホトレジストパターン２４０Ａのエッジ部との離隔距離（ΔＰ）により図８Ｅのように第１ホトレジストパターン２４０Ａ上に蒸着した透明導電膜１１７とオープンされた構造を有する。これによって、透明導電膜１１７が塗布された第１ホトレジストパターン２４０Ａを除去するストリップ工程で第１ホトレジストパターン２４０Ａと第２保護膜１５２との間にストリッパの浸透が容易になることにより、リフト−オフ効率が向上する。また、画素電極１１８が第１保護膜１５０上に形成されることにより、段差によるラビング不良が防止でき、ゲートライン１０２との重畳によりストレージキャパシタ１２０形成及び開口率向上が可能になる。
図９Ａ乃至図９Ｃは、図２に図示された薄膜トランジスタ基板においてドレインコンタクトホール１１４の位置を多様に示すものである。
ドレインコンタクトホール１１４は、図９Ａのように、ドレイン電極１１２の右側上段部を貫通す、図９Ｂのように、ドレイン電極１１２の右側部を貫通す、図９Ｃのように、ドレイン電極１１２の左側上段部を貫通するように形成される。
図１０は、本発明の第２の実施の形態に係る薄膜トランジスタ基板を部分的に示す平面図であり、図１１Ａ及び図１１Ｂは、図１０に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。
図１０乃至図１１Ｂに図示された薄膜トランジスタ基板は、図２乃至図３Ｂに図示された薄膜トランジスタ基板に対比してストレージキャパシタ３２０がストレージオンコモン（Storage On Common）構造で形成されたことを除いては、同一な構成要素を備える。したがって、重複した構成要素に対する説明は省略する。
図１０乃至図１１Ｂに図示された薄膜トランジスタ基板は、基板１４２上にゲートライン１０２と並んで、即ち、画素領域を横切るように形成されたストレージライン３２２をさらに備える。ストレージライン３２２は前述の第１マスク工程でゲートライン１０２と共に形成される。これによって、画素電極１１８がゲート絶縁膜１４４及び第１保護膜１５０を挟んでストレージライン３２２と重畳されてストレージオンコモン構造でストレージキャパシタ３２０を形成できることになる。このようなストレージキャパシタ３２０は、前述のように第３マスク工程で画素ホール１７０形成の際、第１保護膜１５０及びゲート絶縁膜１４４を残すことにより形成可能になる。この際、画素電極１１８はゲートライン１０２と非重畳され、一部重畳されるように形成される。ドレインコンタクトホール１１４及び第２コンタクトホール１３８は、図１１Ａのように、オーミック接触層１４６まで貫通してドレイン電極１１２及びデータパッド下部電極１３６の側面を露出させるか、図１１Ｂのように第１保護膜１５０まで貫通してドレイン電極１１２及びデータパッド下部電極１３６の表面を露出させることになる。
図１２は、本発明の第３の実施の形態に係る薄膜トランジスタ基板を部分的に示す平面図であり、図１３Ａ及び図１３Ｂは、図１２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'、Ｖ−Ｖ'線に沿って切断して示す断面図である。
図１２乃至図１３Ｂに図示された薄膜トランジスタ基板は、図２乃至図３Ｂに図示された薄膜トランジスタ基板に対比してデータパッド２３４がゲートパッド１２６の同一な構造で形成されてコンタクト電極１８２を通じてデータライン１０４と接続したことを除いては同一な構成要素を備える。したがって、重複した構成要素に対する説明は省略することにする。
図１２乃至図１３Ｂに図示されたデータパッド２３４はゲートパッド１２６と同一な構造で形成される。言い換えると、データパッド２３４は、基板１４２上に形成されたデータパッド下部電極２３６と、第２保護膜１５２からゲート絶縁膜１４４まで貫通する第２コンタクトホール２３８内に形成されてデータパッド下部電極２３６と接続したデータパッド上部電極２４０を備える。ここで、データパッド上部電極２４０は、第２保護膜１５２の緩やかな側面に沿って厚さが減少する形態で形成されて第２保護膜１５２と境界をなすことになる。
そして、データライン１０４はコンタクト電極１８２及びデータリンク１８４を経由してデータパッド２３４と接続する。データリンク１８４はデータパッド下部電極２３６からデータライン１０４と一部重畳されるか、隣接するように延伸される。第３コンタクトホール１８０は隣接したデータライン１０４及びデータリンク１８４を露出させる。この際、第３コンタクトホール１８０は、図１３Ａのようにオーミック接触層１４６まで貫通してデータライン１０４の側面を露出させ、図１３Ｂのように第１保護膜１５０まで貫通してデータライン１０４の表面を露出させることになる。このような第３コンタクトホール１８０は、他のコンタクトホール１１４、１３０、２３８のように第３マスク工程で全露光領域に形成される。コンタクト電極１８２は第３コンタクトホール１８０内に形成されてデータライン１０４及びデータリンク１８４を接続させる。ここで、第３コンタクトホール１８０は第２コンタクトホール２３８と一体化した構造で形成されてコンタクト電極１８２がデータパッド上部電極２４０と一体化することができる。
図１４は、本発明の第４の実施の形態に係る薄膜トランジスタ基板を部分的に示す平面図であり、図１５Ａ及び図１５Ｂは図１４に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。
図１４乃至図１５Ｂに図示された薄膜トランジスタ基板は、図２乃至図３Ｂに図示された薄膜トランジスタ基板に対比して第１及び第２コンタクトホール３３０、３３８が深さの異なる二重構造で形成されたことを除いては、同一な構成要素を備える。したがって、重複された構成要素に対する説明は省略する。
図１４乃至図１５Ｂに図示された第１コンタクトホール３３０は、深さが異なる第１Ａ及び第１Ｂコンタクトホール３３０Ａ、３３０Ｂから構成される。言い換えると、第１コンタクトホール３３０は、第２保護膜１５２からゲート絶縁膜１４４を貫通してゲートパッド下部電極１２８を露出させる第１Ａコンタクトホール３３０Ａと、第２保護膜１５２のみを貫通して第１保護膜１５０を露出させる第１Ｂコンタクトホール３３０Ｂから構成される。ここで、第１Ｂコンタクトホール３３０Ｂは第１Ａコンタクトホール３３０Ａを覆う形態で位置することになる。これによって、第１コンタクトホール３３０内に形成されたゲートパッド上部電極３３２は、第１Ａコンタクトホール３３０Ａを通じてゲートパッド下部電極１２８と接続し、第１Ｂコンタクトホール３３０Ｂを通じて第１保護膜１５０上に置かれ、第２保護膜１５２の側面と境界をなすことになる。これによって、第１コンタクトホール３３０内に形成されたゲートパッド上部電極３３２はゲートパッド下部電極１２８より広い面積を有するように形成されてゲートドライバとのコンタクト面積が増加する。
第２コンタクトホール３３８は、深さが異なる第２Ａ及び第２Ｂコンタクトホール３３８Ａ、３３８Ｂが重畳された二重構造で形成される。言い換えると、第２コンタクトホール３３８は、第２保護膜１５２からオーミック接触層１４６または第１保護膜１５０まで貫通してデータパッド下部電極１３６を露出させる第２Ａコンタクトホール３３８Ａと、第２保護膜１５２のみを貫通して第１保護膜１５０を露出させる第２Ｂコンタクトホール３３８Ｂから構成される。第２Ａコンタクトホール３３８Ａは、図１５Ａのように、オーミック接触層１４６まで貫通してデータパッド下部電極１３６の側面を露出させるか、図１５Ｂのように、第１保護膜１５０まで貫通してデータパッド下部電極１３６の表面を露出させることになる。第２Ｂコンタクトホール３３８Ｂは第２Ａコンタクトホール３３８Ａを覆う形態で位置することになる。これによって、第２コンタクトホール３３８内に形成されたデータパッド上部電極３４０は、第２Ａコンタクトホール３３８Ａを通じてデータパッド下部電極１３６と接続し、第２Ｂコンタクトホール３３８Ｂを通じて第１保護膜１５０上に置かれ第２保護膜１５２の側面と境界をなすことになる。
これによって、第２コンタクトホール３３８内に形成されたデータパッド上部電極３４０はデータパッド下部電極１３６より広い面積を有するように形成されてデータドライバとのコンタクト面積が増加する。
このような第１及び第２コンタクトホール３３０、３３８において、第１Ａ及び第２Ａコンタクトホール３３０Ａ、３３８Ａは、ドレインコンタクトホール１１４のように、第３マスク工程で全露光領域に形成される。第１Ｂ及び第２Ｂコンタクトホール３３０Ｂ、３３８Ｂは画素ホール１７０のようにハーフトーン露光領域に形成される。
図１６は、本発明の第５の実施の形態に係る薄膜トランジスタ基板を部分的に示す平面図であり、図１７Ａ及び図１７Ｂは図１６に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'、Ｖ−Ｖ'線に沿って切断して示す断面図である。
図１６乃至図１７Ｂに図示された薄膜トランジスタ基板は、図１４乃至図１５Ｂに図示された薄膜トランジスタ基板と対比してデータパッド４３４がゲートパッド３２６と同一な構造で形成されてコンタクト電極４８２を通じてデータライン１０４と接続したことを除いては、同一な構成要素を備える。したがって、重複した構成要素に対する説明は省略する。
図１６乃至図１７Ｂに図示されたデータパッド４３４は、図１４のゲートパッド３２６と同一なと構造で形成される。言い換えると、データパッド４３４は、基板１４２上に形成されたデータパッド下部電極４３６と、データパッド下部電極４３６を露出させる第２コンタクトホール４３８内に形成されてデータパッド下部電極４３６と接続したデータパッド上部電極４４０を備える。ここで、第２コンタクトホール４３８は、第２保護膜１５２からゲート絶縁膜１４４まで貫通する第２Ａコンタクトホール４３８Ａと、第２保護膜１５２を貫通して第１保護膜１５０を露出させる第２Ｂコンタクトホール４３８Ｂから構成される。これによって、第２コンタクトホール４３８内に形成されたデータパッド上部電極４４０は、第２Ａコンタクトホール４３８Ａを通じてデータパッド下部電極４３６と接続し、第２Ｂコンタクトホール４３８Ｂを通じて第１保護膜１５０上に置かれ、第２保護膜１５２の側面と境界をなすことになる。これによって、第２コンタクトホール４３８内に形成されたデータパッド上部電極４４０はデータパッド下部電極４３６より広い面積を有するように形成されてデータドライバとのコンタクト面積が増加する。
そして、データライン１０４はコンタクト電極４８２及びデータリンク４８４を経由してデータパッド４３４と接続する。データリンク４８４はデータパッド下部電極４３６からデータライン１０４と一部重畳されるか、隣接するように延伸される。第３コンタクトホール４８０は隣接したデータライン１０４及びデータリンク４８４を露出させる。第３コンタクトホール４８０はデータリンク４８４及びデータライン１０４を露出させる第３Ａコンタクトホール４８０Ａと、第１保護膜１５０を露出させる第３Ｂコンタクトホール４８０Ｂから構成される。この際、第３Ａコンタクトホール４８０Ａは、図１７Ａのように、オーミック接触層１４６まで貫通してデータライン１０４の側面を露出させるか、図１７Ｂのように、第１保護膜１５０まで貫通してデータライン１０４の表面を露出させることになる。第３Ｂコンタクトホール４８０Ｂは第３Ａコンタクトホール４８０Ａを覆う形態で位置することになる。これによって、第３コンタクトホール４８０内に形成されたコンタクト電極４８２は第３Ａコンタクトホール４８０Ａを通じてデータリンク４８４及びデータライン１０４を接続させ、第３Ｂコンタクトホール４８０Ｂを通じて第１保護膜１５０上に置かれ、第２保護膜１５２の側面と境界をなすことになる。これによって、第３コンタクトホール４８０内に形成されたデータリンク４８４及びデータライン１０４より広い線幅を有するように形成される。
このような第３コンタクトホール４８０において、第３Ａコンタクトホール４８０Ａは、ドレインコンタクトホール１１４のように、第３マスク工程で全露光領域に形成され、第３Ｂコンタクトホール４８０Ｂは画素ホール１７０のようにハーフトーン露光領域に形成される。
そして、第３コンタクトホール４８０は第２コンタクトホール４３８と一体化した構造で形成されてコンタクト電極４８２がデータパッド上部電極４４０と一体化することができる。
上述のように、本発明に係る液晶表示装置及びその製造方法は、ハーフトーン（または、回折露光）マスクを利用して深さが互いに異なる画素ホールとコンタクトホールを１つのマスク工程で形成できることになる。そして、保護膜パターニング際に利用されたホトレジストパターンのリフト−オフで透明導電膜をパターニングして透明導電パターンを形成することになる。これによって、本発明の液晶表示装置の製造方法は３マスク工程に工程を単純化できることになる。
また、本発明に係る液晶表示装置及びその製造方法は、画素電極の下に第１保護膜及びゲート絶縁膜が存在するようにする。これによって、画素電極の段差による配向不良を防止することができる。また、画素電極及びゲートラインの重畳によりストレージオンゲート構造のストレージキャパシタを、または、画素電極及びストレージラインの重畳によりストレージオンコモン構造のストレージキャパシタを形成できることになる。併せて、画素電極がゲートラインと重畳できるので画素電極の開口率を向上させることができることになる。
また、本発明に係る液晶表示装置及びその製造方法は、ホトレジストパターンを第２保護膜をウェットエッチングして第２保護膜の過エッチング深さ（ΔＰ）を増加させることによって、透明導電膜が蒸着されたホトレジストパターンのリフト−効率を向上させることができることになる。また、第１保護膜よりエッチング率の大きい第２保護膜の側面が緩やかな傾斜面を有するようになって、その傾斜面を透明導電パターンが十分覆われることになることで、金属層の露出による電蝕問題を防止できることになる。
以上、説明した内容を通じて当業者であれば本発明の技術思想から逸脱しない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求の範囲により定めるはずである。
従来の液晶パネル構造を概略的に示す斜視図である。 本発明の第１の実施の形態に係る薄膜トランジスタ基板の一部分を示す平面図である。 図２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。 図２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の第１マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の第１マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の第２マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の第２マスク工程を説明するための平面図及び断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の第３マスク工程を説明するための平面図及び断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の第３マスク工程を説明するための平面図及び断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 図５に図示された薄膜トランジスタ基板でドレインコンタクトホールの多様な位置を示す平面図である。 図５に図示された薄膜トランジスタ基板でドレインコンタクトホールの多様な位置を示す平面図である。 図５に図示された薄膜トランジスタ基板でドレインコンタクトホールの多様な位置を示す平面図である。 本発明の第２の実施の形態に係る薄膜トランジスタ基板の一部分を示す平面図である。 図１０に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。 図１０に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。 本発明の第３の実施の形態に係る薄膜トランジスタ基板の一部分を図示した平面図である。 図１２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'、Ｖ−Ｖ'線に沿って切断して示す断面図である。 図１２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'、Ｖ−Ｖ'線に沿って切断して示す断面図である。 本発明の第３の実施の形態に係る薄膜トランジスタ基板の一部分を示す平面図である。 図１４に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。 図１４に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'線に沿って切断して示す断面図である。 本発明の第３の実施の形態に係る薄膜トランジスタ基板の一部分を示す平面図である。 図１２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'、Ｖ−Ｖ'線に沿って切断して示す断面図である。 図１２に図示された薄膜トランジスタ基板をII−II'、III−III'、VI−VI'、Ｖ−Ｖ'線に沿って切断して示す断面図である。
符号の説明
２ 上部ガラス基板
４ ブラックマトリックス
６ カラーフィルタ
８ 共通電極
１０ カラーフィルタ基板
１２ 下部ガラス基板
１４、１０２ ゲートライン
１６、１０４ データライン
１８、ＴＦＴ(薄膜トランジスタ)
２０ 薄膜トランジスタ基板
２２、１１８ 画素電極
２４ 液晶
１０８ ゲート電極
１１０ ソース電極
１１２ ドレイン電極
１１６ 活性層
１３０、１３８、１８０、２３８、３３０、３３８、３８０、４８０ コンタクトホール
１２０、３２０ ストレージキャパシタ
１２６、３２６ ゲートパッド
１２８、３２８ ゲートパッド下部電極
１３２、３３２ ゲートパッド上部電極
１３４、２３４、３３４、４３４ データパッド
１３６、２３６、３３６、４３６ データパッド下部電極
１４０、２４０、３４０、４４０ データパッド上部電極
１４２ 基板
１４４ ゲート絶縁膜
１４６ オーミック接触層
１５０ 保護膜
１０５ ソース／ドレイン金属層
１１５ 非晶質シリコン層
１４５ 不純物ドーピングされた非晶質シリコン層
１４８ 半導体パターン
１７０ 画素ホール
１８４、４８４ データリンク
１８２、４８２ コンタクト電極
２１０ 回折露光マスク
２１４、２３４ 遮断層
２１６ スリット
２３６ 部分透過層
２１２、２３２ 石英基板
２１９、２３９ ホトレジスト
２２０、２４０ ホトレジストパターン
２３０ ハーフトーンマスク
１１７ 透明導電層
３２２ ストレージライン
１１４ ドレインコンタクトホール

Claims (56)

  1. 基板上に形成されたゲートラインと、
    前記ゲートラインとゲート絶縁膜を挟んで交差されて画素領域を定義するデータラインと、
    前記ゲートライン及びデータラインと接続した薄膜トランジスタと、
    前記薄膜トランジスタのチャネルを形成し、前記データラインに沿って重畳された半導体パターンと、
    前記データライン及び薄膜トランジスタを覆うエッチング率が互いに異なる保護膜が積層された複層保護膜と、
    前記画素領域で前記複層保護膜の中、上部保護膜を貫通して下部保護膜を露出させる画素ホール内で前記露出させた下部保護膜と前記上部保護膜の側面を覆うように形成されて、ドレインコンタクトホールを通じて露出した前記薄膜トランジスタのドレイン電極と接続した画素電極を含み、
    前記画素電極は前記上部保護膜の側面と境界をなして形成されることを特徴とする液晶表示装置。
  2. 前記画素電極が前記下部保護膜と前記ゲート絶縁膜を挟んで前記ゲートラインと重畳されて形成されたストレージキャパシタをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
  3. 前記画素領域を横切って前記データラインと交差するストレージラインと、
    前記ストレージラインが前記下部保護膜とゲート絶縁膜を挟んで前記画素電極と重畳されて形成されたストレージキャパシタと
    をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
  4. 前記画素電極は前記ゲートラインの一部と重畳されるように形成されることを特徴とする請求項３に記載の液晶表示装置。
  5. 前記ドレインコンタクトホールは前記複層保護膜を貫通するか前記ドレイン電極または前記ドレイン電極の下の半導体パターンを一部分まで貫通して前記ドレイン電極を露出させることを特徴とする請求項１に記載の液晶表示装置。
  6. 前記ゲートライン及びデータラインの中、少なくともいずれか１つと接続したパッドをさらに備え、
    前記パッドは、前記ゲートライン及びデータラインの中、少なくともいずれか１つと接続したパッド下部電極と、
    前記パッド下部電極を露出させるコンタクトホールと、
    前記コンタクトホールを通じて前記パッド下部電極と接続したパッド上部電極と
    を含むことを特徴とする請求項１に記載の液晶表示装置。
  7. 前記パッド上部電極は前記コンタクトホール内に形成され、前記コンタクトホールを囲む前記複層保護膜の中、前記上部保護膜の側面と境界をなすことを特徴とする請求項６に記載の液晶表示装置。
  8. 前記コンタクトホールは、前記下部保護膜に形成された下部コンタクトホールと、前記下部コンタクトホールと重畳するように前記上部保護膜に形成されて前記下部コンタクトホールより開口面積が大きい上部コンタクトホールとを含むことを特徴とする請求項７に記載の液晶表示装置。
  9. 前記パッド上部電極は前記上部コンタクトホールに沿って延伸されて、前記下部保護膜上に置かれた構造で形成されることを特徴とする請求項８に記載の液晶表示装置。
  10. 前記パッド上部電極は前記パッド下部電極より広い面積で形成されることを特徴とする請求項９に記載の液晶表示装置。
  11. 前記パッド下部電極は前記基板上に形成され、前記コンタクトホールは前記複層保護膜及びゲート絶縁膜を貫通して前記パッド下部電極を露出させることを特徴とする請求項６に記載の液晶表示装置。
  12. 前記データラインと接続するパッド下部電極から前記データラインと隣接するように延伸されたデータリンクと、
    前記データライン及びデータリンクを露出させる第２コンタクトホールと、
    前記第２コンタクトホールを通じて前記データライン及びデータリンクを接続させるコンタクト電極と
    をさらに含むことを特徴とする請求項１１に記載の液晶表示装置。
  13. 前記コンタクト電極は前記第２コンタクトホール内に形成され、前記第２コンタクトホールを囲む前記複層保護膜の中、前記上部保護膜の側面と境界をなすことを特徴とする請求項１２に記載の液晶表示装置。
  14. 前記第２コンタクトホールは、前記下部保護膜に形成された第２下部コンタクトホールと、前記第２下部コンタクトホールと重畳するように前記上部保護膜に形成されて前記第２下部コンタクトホールより開口面積が大きい第２上部コンタクトホールとを含むことを特徴とする請求項１３に記載の液晶表示装置。
  15. 前記コンタクト電極は前記第２上部コンタクトホールに沿って延伸されて、前記下部保護膜上に置かれた構造で形成されることを特徴とする請求項１４に記載の液晶表示装置。
  16. 前記第２コンタクトホールは前記データラインまで貫通するか前記半導体パターンまで貫通するように形成されて、前記データラインの側面を露出させることを特徴とする請求項１２に記載の液晶表示装置。
  17. 前記データラインと接続したパッド下部電極は前記半導体パターンと積層された構造で前記ゲート絶縁膜上に形成され、前記コンタクトホールは前記複層保護膜を貫通して前記パッド下部電極を露出させることを特徴とする請求項６に記載の液晶表示装置。
  18. 前記コンタクトホールは前記データパッド下部電極まで貫通するか、または、前記半導体パターンの一部分まで貫通して前記データパッド下部電極の側面を露出させることを特徴とする請求項１７に記載の液晶表示装置。
  19. 前記コンタクトホールで、前記上部保護膜の側面の傾斜角が下部保護膜の傾斜角より小さなことを特徴とする請求項６から１８のいずれか１項に記載の液晶表示装置。
  20. 前記上部保護膜の側面は１５度〜４５度範囲の傾斜角を有することを特徴とする請求項１９に記載の液晶表示装置。
  21. 前記画素電極、パッド上部電極、コンタクト電極の中、いずれか１つは前記上部保護膜の側面上から上に行くほど厚さが減少することを特徴とする請求項１９に記載の液晶表示装置。
  22. 前記複層保護膜の中、下部保護膜はＳｉＯｘで形成され、上部保護膜はＳｉＮｘで形成されることを特徴とする請求項１から２１までのいずれか１項に記載の液晶表示装置。
  23. 前記複層保護膜の上部及び下部保護膜はＳｉＮｘで形成され、前記上部保護膜は前記下部保護膜より"Ｎ"含有量が多いＳｉＮｘで形成されることを特徴とする請求項１から２１までのいずれか１項に記載の液晶表示装置。
  24. 前記複層保護膜の上部及び下部保護膜はＳｉＮｘで形成され、前記下部保護膜は前記上部保護膜より"Ｓｉ"含有量が多いＳｉＮｘで形成されることを特徴とする請求項１から２１までのいずれか１項に記載の液晶表示装置。
  25. 基板上にゲートライン、そのゲートラインと接続したゲート電極を形成する第１マスク工程と、
    前記ゲートライン及びゲート電極を覆うゲート絶縁膜を形成し、前記ゲート絶縁膜上に半導体パターンを形成し、その半導体パターン上に前記ゲートラインと交差して画素領域を定義するデータライン、そのデータラインと接続したソース電極及びそのソース電極と対向するドレイン電極を形成する第２マスク工程と、
    前記データライン、ソース電極及びドレイン電極を覆い、エッチング率が互いに異なる二重層構造の複層保護膜を形成し、前記画素領域において前記複層保護膜の中、上部保護膜を貫通して下部保護膜を露出させる画素ホール、前記ドレイン電極を露出させるドレインコンタクトホールを形成して、その画素ホール内で露出された前記下部保護膜と前記上部保護膜の側面を覆うように位置して露出したドレイン電極と接続した画素電極を形成する第３マスク工程と
    を含み、
    前記画素電極は前記上部保護膜の側面と境界をなして形成されることを特徴とする液晶表示装置の製造方法。
  26. 前記第３マスク工程は、前記画素電極が前記下部保護膜と前記ゲート絶縁膜を挟んで前記ゲートラインと重畳されるようにしてストレージキャパシタを形成するステップをさらに含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
  27. 前記第１マスク工程は、前記基板上に前記ゲートラインと並んでいるストレージラインを形成するステップをさらに含み、
    前記第３マスク工程は、前記画素電極が前記下部保護膜と前記ゲート絶縁膜を挟んで前記ストレージラインと重畳されるようにしてストレージキャパシタを形成するステップをさらに含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
  28. 前記第１マスク工程は、前記ゲートライン及びデータライン中の少なくともいずれか１つと接続するパッド下部電極を前記基板上に形成するステップをさらに含み、
    前記第３マスク工程は、前記パッド下部電極を露出させるコンタクトホールを形成するステップと、
    前記コンタクトホールを通じて前記ゲートパッド下部電極と接続したゲートパッド上部電極を形成するステップと
    をさらに含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
  29. 前記第２マスク工程は、前記データラインから前記半導体パターンと共に延伸されたパッド下部電極を形成するステップをさらに含み、
    前記第３マスク工程は、前記複層保護膜を貫通して前記パッド下部電極を露出させるコンタクトホールを形成するステップと、
    前記コンタクトホール内に形成されて前記パッド下部電極と接続したパッド上部電極を形成するステップと
    をさらに含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
  30. 前記パッド上部電極は前記コンタクトホール内に形成され、前記コンタクトホールを囲む前記複層保護膜の中、前記上部保護膜の側面と境界をなすように形成されることを特徴とする請求項２８または２９に記載の液晶表示装置の製造方法。
  31. 前記コンタクトホールは前記複層保護膜及びゲート絶縁膜を貫通して、前記パッド下部電極を露出させることを特徴とする請求項２８に記載の液晶表示装置の製造方法。
  32. 前記コンタクトホールは前記パッド下部電極まで貫通するか、または、前記半導体パターンの一部分まで貫通して前記パッド下部電極を露出させるように形成されることを特徴とする請求項２９に記載の液晶表示装置の製造方法。
  33. 前記第３マスク工程は、前記複層保護膜上に回折露光マスクまたはハーフトーンマスクを利用したホトリソグラフィ工程で厚さが異なるホトレジストパターンを形成するステップと、
    前記厚さが異なるホトレジストパターンをマスクとして利用したエッチング工程で前記ドレインコンタクトホール、画素ホール、コンタクトホールを形成するステップと、
    前記ホトレジストパターンを覆う透明導電膜と、前記画素ホール及びコンタクトホールの各々に前記透明導電膜と分離した前記画素電極及びパッド上部電極を形成するステップと、
    前記透明導電膜が塗布されたホトレジストパターンを除去するステップと
    を含むことを特徴とする請求項２８または２９に記載の液晶表示装置の製造方法。
  34. 前記画素ホールと前記コンタクトホールが形成された前記複層保護膜の中、上部保護膜は前記ホトレジストパターンより過エッチングされることを特徴とする請求項３３に記載の液晶表示装置の製造方法。
  35. 前記画素ホールと前記コンタクトホールが形成された前記複層保護膜の中、前記上部保護膜の側面が前記ホトレジストパターンのエッジ部より水平方向に深く形成されることを特徴とする請求項３３に記載の液晶表示装置の製造方法。
  36. 前記ドレインコンタクトホール、画素ホール及びコンタクトホールを形成するステップは、前記ホトレジストパターンをマスクにした１次エッチング工程で前記ドレインコンタクトホール及びコンタクトホールを形成するステップと、
    前記ホトレジストパターンを利用した２次エッチング工程で前記画素ホールを形成するステップと
    を含むことを特徴とする請求項３３に記載の液晶表示装置の製造方法。
  37. 前記１次エッチングにおいて前記コンタクトホールは前記パッド下部電極上に前記ゲート絶縁膜が残存するように形成され、２次エッチングにおいて前記ゲートパッド下部電極が露出するように形成されることを特徴とする請求項３６に記載の液晶表示装置の製造方法。
  38. 前記１次エッチング工程はドライエッチングを利用して、前記２次エッチング工程はウェットエッチング工程を利用することを特徴とする請求項３６に記載の液晶表示装置の製造方法。
  39. 前記コンタクトホールは、前記下部保護膜に形成された下部コンタクトホールと、前記下部コンタクトホールと重畳するように前記上部保護膜に形成されて前記下部コンタクトホールより開口面積が大きい上部コンタクトホールとを含むことを特徴とする請求項３３に記載の液晶表示装置の製造方法。
  40. 前記パッド上部電極は前記上部コンタクトホールに沿って延伸されて前記下部保護膜上に置かれた構造で形成されることを特徴とする請求項３９に記載の液晶表示装置の製造方法。
  41. 前記パッド上部電極は前記パッド下部電極より広い面積で形成されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
  42. 前記第２マスク工程は、前記データラインと接続するパッド下部電極から前記データラインと隣接するように延伸されたデータリンクを形成するステップをさらに含み、
    前記第３マスク工程は、前記データライン及びデータリンクを露出させる第２コンタクトホールを形成するステップと、前記第２コンタクトホールを通じて前記データライン及びデータリンクを接続させるコンタクト電極を形成するステップとをさらに含むことを特徴とする請求項２８記載の液晶表示装置の製造方法。
  43. 前記コンタクト電極は前記第２コンタクトホール内に形成され、前記第２コンタクトホールを囲む前記複層保護膜の中、前記上部保護膜の側面と境界をなすように形成されることを特徴とする請求項４２記載の液晶表示装置の製造方法。
  44. 前記第２コンタクトホールは、前記下部保護膜に形成された第２下部コンタクトホールと、前記第２下部コンタクトホールと重畳するように前記上部保護膜に形成されて前記第２下部コンタクトホールより開口面積が大きい第２上部コンタクトホールとを含むことを特徴とする請求項４３記載の液晶表示装置の製造方法。
  45. 前記コンタクト電極は前記第２上部コンタクトホールに沿って延伸されて前記下部保護膜上に置かれた構造で形成されることを特徴とする請求項４４記載の液晶表示装置の製造方法。
  46. 前記第２コンタクトホールは前記データラインまで貫通したり、前記半導体パターンまで貫通して前記データラインの側面を露出させるように形成されることを特徴とする請求項４２に記載の液晶表示装置の製造方法。
  47. 前記コンタクトホールで、前記上部保護膜の側面の傾斜角が下部保護膜の傾斜角より小さなことを特徴とする請求項２８から４６までのいずれか１項に記載の液晶表示装置の製造方法。
  48. 前記上部保護膜の側面は１５度〜４５度範囲の傾斜角を有するように形成されることを特徴とする請求項４７に記載の液晶表示装置の製造方法。
  49. 前記画素電極、パッド上部電極及びコンタクト電極の中のいずれか１つは、前記上部保護膜の側面上から上に行くほど厚さが減少するように形成されることを特徴とする請求項４７に記載の液晶表示装置の製造方法。
  50. 前記複層保護膜は、下部保護膜と、その下部保護膜よりエッチング率の大きい上部保護膜とを含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
  51. 前記下部保護膜はＳｉＯｘで形成され、上部保護膜はＳｉＮｘで形成されることを特徴とする請求項５０に記載の液晶表示装置の製造方法。
  52. 前記複層保護膜の上部及び下部保護膜はＳｉＮｘで形成され、前記上部保護膜は前記下部保護膜より"Ｎ"含有量が多いＳｉＮｘで形成されることを特徴とする請求項５０に記載の液晶表示装置の製造方法。
  53. 前記複層保護膜の上部及び下部保護膜はＳｉＮｘで形成され、前記下部保護膜は前記上部保護膜より"Ｓｉ"含有量が多いＳｉＮｘで形成されることを特徴とする請求項５０記載の液晶表示装置の製造方法。
  54. 基板上にゲート絶縁膜を挟んで交差して画素領域を定義するゲートライン及びデータラインと、そのゲートライン及びデータラインと接続した薄膜トランジスタを形成するステップと、
    前記基板上にエッチング率が互いに異なる二重層構造の複層保護膜を形成するステップと、
    前記複層保護膜上にホトレジストパターンを形成するステップと、
    前記ホトレジストパターンをマスクとしたウェットエッチングで前記複層保護膜の中、上部保護膜を貫通して下部保護膜を露出させる画素ホールと、前記複層保護膜を貫通するコンタクトホールを形成するステップと、
    前記ホトレジストパターン上に透明導電膜と、前記透明導電膜と分離して前記コンタクトホールを通じて前記薄膜トランジスタと接続した画素電極を前記画素ホールで前記露出した下部保護膜と前記上部保護膜の側面を覆い前記上部保護膜と境界をなすように形成するステップと、
    前記透明導電膜が形成されたホトレジストパターンを除去するステップと
    を含むことを特徴とする液晶表示装置の製造方法。
  55. 前記複層保護膜は下部保護膜と、その下部保護膜よりエッチング率の大きい上部保護膜とが積層されて形成されることを特徴とする請求項５４に記載の液晶表示装置の製造方法。
  56. 基板上にゲートライン及びデータライン中少なくとも１つと接続された第１導電層を形成するステップと、
    前記第１導電層を覆う下部絶縁膜を形成するステップと、
    前記下部絶縁膜よりエッチング率の大きい上部絶縁膜を形成するステップと、
    前記上部絶縁膜上にホトレジストパターンを形成するステップと、
    前記上部及び下部絶縁膜を貫通する第１ホールを形成するステップと、
    前記上部絶縁膜をウェットエッチングして前記下部絶縁膜を露出させる第２ホールを形成し、前記上部絶縁膜の側面が前記ホトレジストパターンより過エッチングされるようにするステップと、
    前記ホトレジストパターンを覆う透明導電層と、前記透明導電層と分離し、前記第１ホールを通じて前記第１導電層と接続した透明導電パターンを前記第２ホール内で前記上部保護膜の側面を覆い前記上部保護膜と境界をなすように形成するステップと、
    前記透明導電層が形成されたホトレジストパターンを除去するステップと
    を含むことを特徴とする液晶表示装置の製造方法。
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