KR100667137B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 박막 트랜지스터 기판은 투명 도전층을 포함하는 복층 도전층 구조로 기판 상에 형성된 게이트 라인 및 게이트 전극과; 상기 게이트 라인 및 게이트 전극을 따라 형성된 게이트 절연 패턴과; 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 데이터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극과; 상기 게이트 절연 패턴 위에 형성되어 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하고, 상기 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과 상기 게이트 절연 패턴의 중첩부에 형성된 반도체 패턴과; 상기 투명 도전층으로 상기 화소 영역에 형성되고 상기 드레인 전극과 접속된 화소 전극과; 상기 게이트 라인의 투명 도전층으로부터 연장되어 형성된 게이트 패드와; 투명 도전층으로 형성되며, 상기 데이터 라인의 일단부와 접속된 데이터 패드를 구비한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate And Method For Fabricating The Same}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 선을 따라 절단하여 도시한 단면도.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 5a 내지 도 5c는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7c는 본 발명의 제2 마스크 공정의 구체적으로 설명하기 위한 단면도들.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 보호막을 형성하는 공정을 설명하기 위한 평면도 및 단면도.
＜ 도면의 주요 부분에 대한 부호의 설명 ＞
2 : 상부 유리 기판 4 : 블랙 매트릭스
6 : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
101 : 제1 도전층 103 : 제2 도전층
108 : 게이트 전극 110 : 소스 전극
112 : 드레인 전극 114 : 활성층
115 : 반도체 패턴 116 : 오믹 접촉층
Cst : 스토리지 캐패시터 122 : 스토리지 상부 전극
132 : 게이트 패드 124 : 데이터 패드
150 : 기판 152 : 게이트 절연 패턴
154 : 유기 보호막 168, 180 : 포토레지스트 패턴
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법 에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신 호에 응답하여 테이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이에 따라, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적들을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 투명 도전층을 포함하는 복층 도전층 구조로 기판 상에 형성된 게이트 라인 및 게이트 전극과; 상기 게이트 라인 및 게이트 전극을 따라 형성된 게이트 절연 패턴과; 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 데이터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극과; 상기 게이트 절연 패턴 위에 형성되어 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하고, 상기 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과 상기 게이트 절연 패턴의 중첩부에 형성된 반도체 패턴과; 상기 투명 도전층으로 상기 화소 영역에 형성되고 상기 드레인 전극과 접속된 화소 전극과; 상기 게이트 라인의 투명 도전층으로부터 연장되어 형성된 게이트 패드와; 투명 도전층으로 형성되며, 상기 데이터 라인의 일단부와 접속된 데이터 패드를 구비한다.
그리고, 본 발명의 박막 트랜지스터 기판은 상기 화소 전극과 접속되고 상기 게이트 라인의 일부분과 상기 게이트 절연 패턴을 사이에 두고 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 추가로 구비한다.
상기 스토리지 전극과 상기 게이트 라인의 중첩부에 상기 반도체 패턴이 더 형성된다.
삭제
또한, 본 발명의 박막 트랜지스터 기판은 상기 기판 상에 형성되고 상기 패드를 노출시키는 보호막을 추가로 구비한다.
상기 보호막은 상기 패드가 형성된 패드 영역을 제외한 상기 기판의 어레이 영역에만 형성다.
상기 게이트 절연 패턴은 상기 게이트 라인 및 게이트 전극 위에 오버행 구조로 형성된다.
다시 말하여, 상기 게이트 라인 및 게이트 전극은 상기 게이트 절연 패턴 보다 언더 컷팅된 구조로 형성된다.
상기 게이트 라인 및 게이트 전극은 상기 투명 도전층 위에 금속층이 적층된 복층 구조로 형성된다.
상기 데이터 라인은 상기 게이트 절연 패턴과의 중첩부를 제외한 비중첩부에서 상기 기판과 접촉하도록 형성된다.
그리고, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 투명 도전층을 포함하는 복층 도전층 구조로 게이트 라인 및 게이트 전극, 상기 투명 도전층 구조의 화소 전극 및 데이터 패드, 상기 게이트 라인의 투명 도전층으로부터 연장된 게이트 패드, 상기 게이트 라인 및 게이트 전극과 중첩된 게이트 절연 패턴 및 반도체 패턴을 형성하는 제1 마스크 공정과; 상기 게이트 라인과 교차하며 상기 데이터 패드와 접속된 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 반도체 패턴의 활성층을 노출시켜 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 제2 마스크 공정을 포함한다.
삭제
상기 제2 마스크 공정은 상기 게이트 라인의 일부분과 상기 게이트 절연 패턴 및 반도체 패턴을 사이에 두고 중첩되고 상기 화소 전극과 접속된 스토리지 전극을 형성하는 단계를 추가로 포함한다.
본 발명이 제조 방법은 상기 패드가 노출되도록 상기 기판 상에 보호막을 인쇄하는 단계를 추가로 포함한다.
이와 달리, 본 발명의 제조 방법은 상기 패드를 노출시키는 보호막을 상기 기판 상에 형성하는 제3 마스크 공정을 포함한다.
상기 제1 마스크 공정은 상기 기판 상에 상기 제1 및 제2 도전층, 게이트 절연막, 반도체층을 적층하는 단계와; 부분 투과 마스크를 이용하여 상기 반도체층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 복층 도전층 구조를 갖는 게이트 라인, 게이트 전극, 화소 전극, 게이트 패드, 데이터 패드를 형성하고, 그들 위에 적층된 게이트 절연 패턴 및 반도체 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 애싱하는 단계와; 애싱된 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 화소 전극, 게이트 패드 및 데이터 패드가 상기 투명 도전층 구조로 형성되게 하는 단계와; 상기 애싱된 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 제2 마스크 공정은 상기 기판 상에 소스/드레인 금속층을 형성하는 단계와; 상기 소스/드레인 금속층 위에 부분 투과 마스크를 이용하여 두께가 다른 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 데이터 라인, 상기 소스 전극과 일체화된 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴을 통해 노출된 상기 반도체 패턴을 제거하는 단계와; 상기 포토레지스트 패턴을 애싱하는 단계와; 애싱된 포토레지스트 패턴을 통해 상기 소스 전극 및 드레인 전극을 분리하고, 상기 반도체 패턴에 포함된 활성층을 노출시켜 상기 채널을 형성하는 단계와; 상기 애싱된 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 8b를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(150) 위에 게이트 절연 패턴(152)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부와 인접한 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(118)과 접속된 스토리지 상부 전극(122)과, 전단 게이트 라인(102)의 중첩으로 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)과 접속된 게이트 패드(132)와, 데이터 라인(104)과 접속된 데이터 패드(124)를 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112)과 접속된 반도체 패턴(115)을 구비한다. 반도체 패턴(115)은 소스 전극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 활성층(114)과 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다.
여기서, 게이트 라인(102) 및 게이트 전극(108)을 포함하는 게이트 패턴은 투명 도전층으로 이루어진 제1 도전층(101)과, 그 위에 게이트 금속층으로 이루어진 제2 도전층(103)이 적층된 복층 구조를 갖는다.
게이트 절연 패턴(152)은 상술한 복층 구조의 게이트 패턴 위에 오버행(Overhang) 구조로 형성된다. 다시 말하여, 게이트 패턴은 게이트 절연 패턴(152) 보다 언더 컷팅(Under Cutting)된 과식각 구조로 형성된다. 이에 따라, 데이터 라인(104)은 상기 게이트 절연 패턴(154)과의 중첩부를 제외한 비중첩부에서는 기판(150)과 접촉하게 된다.
게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 화소 영역에는 화소 전극(118)이 형성된다. 화소 전극(118)은 복층 구조에 포함된 제1 도전층(101), 즉 투명 도전층으로 게이트 패턴과 함께 기판(150) 위에 형성되고, 드레인 전극(112)과 접속된다. 이러한 화소 전극(118)은 박막 트랜지스터(TFT)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(Cst)는 화소 전극(118)과 접속된 스토리지 상부 전극(122)이 게이트 절연 패턴(152)을 사이에 두고 전단 게이트 라인(102)의 일부분과 중첩되어 형성된다. 이를 위하여, 스토리지 상부 전극(122)은 화소 전극(118)의 일부 및 전단 게이트 라인(102)의 일부와 중첩되도록 형성된다. 이러한 스토리지 상부 전극(122)과 게이트 절연 패턴(152) 사이에는 활성층(114) 및 오믹 접촉층(116)이 적층된 구조의 반도체 패턴(115)이 더 형성된다. 이러한 스토리지 캐패시터(Cst)는 화소 전극(118)에 충전된 화소 신호가 안정적으로 유지되게 한다.
여기서, 반도체 패턴(115)은 게이트 절연 패턴(152)과 동일한 패턴으로 형성된 다음, 데이터 라인(102), 소스 전극(110), 드레인 전극(112), 스토리지 상부 전극(122)을 포함하는 소스/드레인 패턴 형성시 노출된 부분이 제거된다. 이에 따라, 반도체 패턴(115)은 소스 전극(110) 및 드레인 전극(112) 사이의 채널부와, 소스/드레인 패턴과 게이트 절연 패턴(152)의 중첩부에만 형성된다.
게이트 라인(102)은 게이트 패드(132)를 통해 게이트 드라이버로부터의 스캔 신호를 공급받는다. 게이트 패드(132)는 게이트 라인(102)으로부터 제1 도전층(101)이 신장된 구조로 형성된다.
데이터 라인(104)은 데이터 패드(124)를 통해 데이터 드라이버로부터의 화소 신호를 공급받는다. 데이터 패드(124)는 게이트 패드(132)와 함께 제1 도전층(101), 즉 투명 도전층으로 형성되고, 그의 일부와 중첩된 데이터 라인(104)과 접속된다.
그리고, 도 2 및 도 3에 도시된 박막 트랜지스터 기판은 게이트 패드(132) 및 데이터 패드(124)가 위치하는 패드 영역을 제외한 나머지 어레이 영역에 형성된 보호막(154)을 더 구비한다.
이와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 화소 전극(118)과 게이트 패드(132) 및 데이터 패드(124)를 제1 및 제2 도전층(101, 103)이 적층된 복층 구조의 게이트 패턴과 함께 형성함과 아울러, 그 게이트 패턴과 함께 그 위에 적층된 게이트 절연 패턴(152) 및 반도체 패턴(115)을 형성하게 된다. 그리고, 데이터 라인(104)과 소스 전극(110) 및 드레인 전극(112), 스토리지 상부 전극(112)을 포함하는 소스/드레인 패턴을 형성한 다음, 박막 트랜지스터(TFT)의 채널을 형성하게 된다. 이에 따라, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 2마스크 공정으로 형성될 수 있게 된다. 그리고, 보호막(154)은 별도의 마스크 공정을 통해 형성되거나, 고무 마스크를 이용한 프린팅 방법으로 형성된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를, 도 5a 내지 도 5c는 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 공정으로 하부 기판(150) 상에 복층 구조의 게이트 라인(102) 및 게이트 전극(108)과, 단일층 구조의 화소 전극(118)과 게이트 패드(132) 및 데이터 패드(124)와, 게이트 라인(102) 및 게이트 전극(108) 위에 적층된 게이트 절연 패턴(152) 및 반도체 패턴(115)을 포함하는 제1 마스크 패턴군이 형성된다. 이러한 제1 마스크 패턴군은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크 등과 같은 부분 투과 마스크를 이용한 하나의 마스크 공정으로 형성된다.
도 5a를 참조하면, 하부 기판(142) 상에 스퍼터링 방법, PECVD 등의 증착 방법을 통해 제1 및 제2 도전층(101, 103), 게이트 절연막(152), 활성층(114) 및 오믹 접촉층(116)이 순차적으로 적층된다. 예를 들면, 제1 및 제2 도전층(101, 103)은 스퍼터링 방법으로, 게이트 절연막(152)과 활성층(114) 및 오믹 접촉층(116)은 PECVD 방법으로 형성된다. 제1 도전층(101)으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zine Oxide), ITZO 등과 같은 투명 도전 물질이 이용된다. 제2 도전층(103)으로는 Mo, Ti, Cu, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상의 복층 구조로 이용된다. 게이트 절연막(152)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 활성층(114) 및 오믹 접촉층(116)으로는 비정질 실리콘과, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘이 이용된다.
이어서, 부분 투과 마스크를 이용한 포토리소그래피 공정으로 오믹 접촉층(116) 위에 서로 다른 두께를 갖는 제1A 및 제1B 포토레지스트 패턴(168A, 168B)을 포함하는 제1 포토레지스트 패턴(168)이 형성된다. 부분 투과 마스크는 자외선을 차단하는 차단부, 슬릿 패턴을 이용하여 자외선을 회절시키거나 위상 쉬프트 물질을 이용하여 자외선을 부분 투과시키는 부분 투과부, 모두 투과시키는 풀(Full) 투과부를 구비한다. 이러한 부분 투과 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께의 제1A 및 제1B 포토레지스트 패턴(168A, 168B)과, 개구부를 갖는 제1 포토레지스트 패턴(168)이 형성된다. 이때, 상대적으로 두꺼운 제1A 포토레지스트 패턴(168A)은 부분 투과 마스크의 차단부와 중첩된 차단 영역(P1)에, 상기 제1A 포토레지스트 패턴(168A) 보다 얇은 제1B 포토레지스트 패턴(168B)은 부분 투과부와 중첩된 부분 노광 영역(P2)에, 개구부는 풀 투과부와 중첩된 풀 노광 영역(P3)에 형성된다.
그리고, 이러한 제1 포토레지스트 패턴(168)을 이용한 식각 공정으로 오믹 접촉층(116) 및 활성층(114)과, 게이트 절연막(152), 제1 및 제2 도전층(101, 103)이 패터닝되어 제1 마스크 패턴군이 형성된다. 구체적으로, 제1 및 제2 도전층(101, 103)이 적층된 구조의 게이트 라인(102) 및 게이트 전극(108)과, 화소 전극(118), 게이트 패드(132) 및 데이터 패드(124)가 형성되고, 이들 위에 적층된 게이트 절연 패턴(152)과, 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴(115)이 형성된다. 이때, 제1 및 제2 도전층(101, 103)은 게이트 절연 패턴(152) 보다 과식각되어 언더 컷팅됨으로써 게이트 절연 패턴(152)은 오버행 구조를 갖게된다.
도 5b를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1A 포토레지스트 패턴(168A)은 두께가 얇아지게 되고, 도 5a에 도시된 제1B 포토레지스트 패턴(168B)은 제거된다. 그리고, 애싱된 제1A 포토레지스트 패턴(168A)을 이용한 식각 공정으로 노출된 오믹 접촉층(116)으로부터 제2 도전층(103)까지 제거됨으로써 화소 전극(118)과 게이트 패드(132) 및 데이터 패드(124)는 제1 도전층(101)의 단일층 구조를 갖고 노출된다.
도 5c를 참조하면, 도 5b에 도시된 제1A 포토레지스트 패턴(168A)은 스트립 공정으로 제거된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 7a 내지 도 7c는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 패턴군이 형성된 하부 기판(150) 상에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴이 형성된다. 그리고, 소스/드레인 패턴과 비중첩된 반도체 패턴(115)이 제거되고, 소스 전극(110) 및 드레인 전극(112) 사이의 활성층(116)이 노출된 구조로 박막 트랜지스터(TFT)의 채널이 형성된다. 이러한 소스/드레인 패턴과 박막 트랜지스터(TFT)의 채널은 회절 노광 마스크 또는 하프 톤 마스크 등과 같은 부분 투과 마스크를 이용한 하나의 마스크 공정으로 형성된다.
도 7a를 참조하면, 제1 마스크 패턴군이 형성된 하부 기판(150) 상에 소스/드레인 금속층이 스퍼터링 등의 증착 방법으로 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상의 복층 구조로 이용된다.
이어서, 부분 투과 마스크를 이용한 포토리소그래피 공정으로 소스/드레인 금속층 위에 서로 다른 두께를 갖는 제2A 및 제2B 포토레지스트 패턴(180A, 180B)을 포함하는 제2 포토레지스트 패턴(180)이 형성된다. 부분 투과 마스크는 자외선을 차단하는 차단부, 슬릿 패턴을 이용하여 자외선을 회절시키거나 위상 쉬프트 물질을 이용하여 자외선을 부분 투과시키는 부분 투과부, 모두 투과시키는 풀(Full) 투과부를 구비한다. 이러한 부분 투과 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께의 제2A 및 제2B 포토레지스트 패턴(180A, 180B)과, 개구부를 갖는 제2 포토레지스트 패턴(180)이 형성된다. 이때, 상대적으로 두꺼운 제2A 포토레지스트 패턴(180A)은 부분 투과 마스크의 차단부와 중첩된 차단 영역(P1)에, 상기 제2A 포토레지스트 패턴(180A) 보다 얇은 제2B 포토레지스트 패턴(180B)은 부분 투과부와 중첩된 부분 노광 영역(P2), 즉 채널이 형성될 영역에, 개구부는 풀 투과부와 중첩된 풀 노광 영역(P3)에 형성된다.
그리고, 이러한 제2 포토레지스트 패턴(180)을 이용한 식각 공정으로 소스/드레인 금속층이 패터닝되어 데이터 라인(104), 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴이 형성됨과 아울러 노출된 반도체 패턴(115)이 제거된다.
도 7b를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제2A 포토레지스트 패턴(180A)은 두께가 얇아지게 되고, 도 7a에 도시된 제2B 포토레지스트 패턴(180B)은 제거된다. 그리고, 애싱된 제2A 포토레지스트 패턴(180A)을 이용한 식각 공정으로 노출된 소스/드레인 금속 패턴 및 오믹 접촉층(116)이 제거됨으로써 소스 전극(110) 및 드레인 전극(112)이 분리되고, 활성층(114)이 노출되어 박막 트랜지스터(TFT)의 채널이 형성된다.
도 7c를 참조하면, 도 7b에 도시된 제2A 포토레지스트 패턴(180A)은 스트립 공정으로 제거된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에서 보호막(154)을 형성하는 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
소스/드레인 패턴이 형성된 기판(150) 상에 게이트 패드(132) 및 데이터 패드(124)가 형성된 패드 영역을 노출시키는 보호막(154)이 형성된다. 이러한 보호막(154)은 최상부층으로 형성되어질 배향막과 같이 러버 스탬프 프린팅(Robber Stamp Printing) 방식으로 형성되거나, 제3 마스크 공정으로 형성된다.
첫째, 보호막(154)은 고무 마스크를 소스/드레인 금속 패턴이 형성된 기판(150) 상에 정렬한 다음, 러버 스탬프 프린팅 방식으로 유기 절연 물질을 패드 영역을 제외한 어레이 영역에만 인쇄함으로써 형성된다. 유기 절연 물질로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등이 이용된다.
둘째, 보호막(154)은 소스/드레인 금속 패턴이 형성된 기판(150) 상에 게이 트 절연 패턴(152)과 같은 무기 절연 물질을 PECVD 등의 증착 방법을 통해 증착되어 형성되거나, 상기 유기 절연 물질이 스핀 코팅(Spin Coationg), 스핀리스 코팅(Spinless Coating) 등의 방법을 통해 코팅되어 형성된다. 그리고, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(154)을 패터닝함으로써 패드 영역을 노출시키게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 하나의 마스크 공정으로 복층 구조의 게이트 패턴과 함께 투명 도전층 구조의 화소 전극 및 패드를 형성함과 아울러 게이트 패턴 위에 적층된 게이트 절연 패턴 및 반도체 패턴을 형성하게 된다.
그리고, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 하나의 마스크 공정으로 소스/드레인 패턴 및 박막 트랜지스터의 채널을 형성하게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 별도의 마스크 공정 또는 러버 스탬프 프린팅 방법을 이용하여 패드 영역을 노출시키는 보호막을 형성하게 된다.
이 결과, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 2마스크 공정 또는 3마스크 공정으로 공정을 단순화함으로써 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.
이와 더불어 본 발명에 따른 게이트 패드 및 데이터 패드는 공기 중의 수분에 의한 부식 또는 공기 중의 산소에 의한 산화에 강한 투명 도전층이 노출된 구조이고 하나의 마스크 공정을 통해 형성된 단일층 구조이다. 이 결과, 본 발명에 따른 게이트 패드 및 데이터 패드는 단순한 구조를 가지며 단순화된 공정을 통해 형성될 수 있을 뿐 아니라, 외부 환경의 노출에 대해 강하므로 제조 공정의 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명 의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (22)

  1. 투명 도전층을 포함하는 복층 도전층 구조로 기판 상에 형성된 게이트 라인 및 게이트 전극과;
    상기 게이트 라인 및 게이트 전극을 따라 형성된 게이트 절연 패턴과;
    상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 데이터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극과;
    상기 게이트 절연 패턴 위에 형성되어 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하고, 상기 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과 상기 게이트 절연 패턴의 중첩부에 형성된 반도체 패턴과;
    상기 투명 도전층으로 상기 화소 영역에 형성되고 상기 드레인 전극과 접속된 화소 전극과;
    상기 게이트 라인의 투명 도전층으로부터 연장되어 형성된 게이트 패드와;
    투명 도전층으로 형성되며, 상기 데이터 라인의 일단부와 접속된 데이터 패드를 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 화소 전극과 접속되고 상기 게이트 라인의 일부분과 상기 게이트 절연 패턴을 사이에 두고 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 스토리지 전극과 상기 게이트 라인의 중첩부에 상기 반도체 패턴이 더 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 기판 상에 형성되고 상기 패드를 노출시키는 보호막을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 보호막은 상기 패드가 형성된 패드 영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 게이트 절연 패턴은 상기 게이트 라인 및 게이트 전극 위에 오버행 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 게이트 라인 및 게이트 전극은 상기 게이트 절연 패턴 보다 언더 컷팅된 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 게이트 라인 및 게이트 전극은
    상기 투명 도전층 위에 금속층이 적층된 복층 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 데이터 라인은
    상기 게이트 절연 패턴과의 중첩부를 제외한 비중첩부에서 상기 기판과 접촉하도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 기판 상에 투명 도전층을 포함하는 복층 도전층 구조로 게이트 라인 및 게이트 전극, 상기 투명 도전층 구조의 화소 전극 및 데이터 패드, 상기 게이트 라인의 투명 도전층으로부터 연장된 게이트 패드, 상기 게이트 라인 및 게이트 전극과 중첩된 게이트 절연 패턴 및 반도체 패턴을 형성하는 제1 마스크 공정과;
    상기 게이트 라인과 교차하며 상기 데이터 패드와 접속된 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 반도체 패턴의 활성층을 노출시켜 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 제2 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제2 마스크 공정은
    상기 게이트 라인의 일부분과 상기 게이트 절연 패턴 및 반도체 패턴을 사이에 두고 중첩되고 상기 화소 전극과 접속된 스토리지 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 11 항에 있어서,
    상기 패드가 노출되도록 상기 기판 상에 보호막을 인쇄하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 11 항에 있어서,
    상기 패드를 노출시키는 보호막을 상기 기판 상에 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 14 항 및 제 15 항 중 어느 한 항에 있어서,
    상기 보호막은 상기 패드가 형성된 영역을 제외한 상기 기판의 어레이 영역에 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제 11 항에 있어서,
    상기 게이트 절연 패턴은 상기 게이트 라인 및 게이트 전극 위에 오버행 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 11 항에 있어서,
    상기 게이트 라인 및 게이트 전극은 상기 게이트 절연 패턴 보다 언더 컷팅된 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제 11 항에 있어서,
    상기 제1 마스크 공정은
    상기 기판 상에 상기 제1 및 제2 도전층, 게이트 절연막, 반도체층을 적층하는 단계와;
    부분 투과 마스크를 이용하여 상기 반도체층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 복층 도전층 구조를 갖는 게이트 라인, 게이트 전극, 화소 전극, 게이트 패드, 데이터 패드를 형성하고, 그들 위에 적층된 게이트 절연 패턴 및 반도체 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 애싱하는 단계와;
    애싱된 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 화소 전극, 게이트 패드 및 데이터 패드가 상기 투명 도전층 구조로 형성되게 하는 단계와;
    상기 애싱된 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제 11 항에 있어서,
    상기 제2 마스크 공정은
    상기 기판 상에 소스/드레인 금속층을 형성하는 단계와;
    상기 소스/드레인 금속층 위에 부분 투과 마스크를 이용하여 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 데이터 라인, 상기 소스 전극과 일체화된 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 소스/드레인 패턴을 통해 노출된 상기 반도체 패턴을 제거하는 단계와;
    상기 포토레지스트 패턴을 애싱하는 단계와;
    애싱된 포토레지스트 패턴을 통해 상기 소스 전극 및 드레인 전극을 분리하고, 상기 반도체 패턴에 포함된 활성층을 노출시켜 상기 패널을 형성하는 단계와;
    상기 애싱된 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  21. 제 11 항에 있어서,
    상기 게이트 라인 및 게이트 전극은
    상기 투명 도전층 위에 금속층이 적층된 복층 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  22. 제 11 항에 있어서,
    상기 데이터 라인은
    상기 게이트 절연 패턴과의 중첩부를 제외한 비중첩부에서 상기 기판과 접촉하도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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