KR20060078578A - 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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KR20060078578A
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Abstract

본 발명은 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 박막 트랜지스터의 채널을 형성하고 상기 데이터 라인을 따라 중첩된 반도체 패턴과; 상기 데이터 라인 및 박막 트랜지스터를 덮는 식각율이 서로 다른 적어도 이중 구조의 복층 보호막과; 상기 화소 영역에서 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀 내에 형성되고, 드레인 컨택홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 구비하고, 상기 화소 전극은 상기 화소홀을 감싸는 상기 상부 보호막과 경계를 이루며 형성된 것을 특징으로 한다.

Description

표시 소자용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 3a 및 도 3b는 도 2에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV'선을 따라 절단하여 도시한 단면도.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 내지 도 6e는 본 발명의 제2 마스크 공정의 구체적으로 설명하기 위한 단면도들.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8f는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 9a 내지 도 9c는 도 5에 도시된 박막 트랜지스터 기판에서 드레인 컨택홀의 다양한 위치를 도시한 평면도.
도 10은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 11a 및 도 11b는 도 10에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV'선을 따라 절단하여 도시한 단면도.
도 12는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 13a 및 도 13b는 도 12에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV', V-V' 선을 따라 절단하여 도시한 단면도.
도 14는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 15a 및 도 15b는 도 14에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV'선을 따라 절단하여 도시한 단면도.
도 16은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 17a 및 도 17b는 도 12에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV', V-V' 선을 따라 절단하여 도시한 단면도.
〈 도면의 주요 부분에 대한 부호의 설명 〉
2 : 상부 유리 기판 4 : 블랙 매트릭스
6 : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
108 : 게이트 전극 110 : 소스 전극
112 : 드레인 전극 116 : 활성층
130, 138, 180, 238, 330, 338, 380, 480 : 컨택홀
120, 320 : 스토리지 캐패시터 126, 326 : 게이트 패드
128, 328 : 게이트 패드 하부 전극 132, 332 : 게이트 패드 상부 전극
134, 234, 334, 434 : 데이터 패드
136, 236, 336, 436 : 데이터 패드 하부 전극
140, 240, 340, 440 : 데이터 패드 상부 전극
142 : 기판
144 : 게이트 절연막 146 : 오믹 접촉층
150 : 보호막 105 : 소스/드레인 금속층
115 : 비정질 실리콘층 145 : 불순물 도핑된 비정질 실리콘층
148 : 반도체 패턴 170 : 화소홀
184, 484 : 데이터 링크 182, 482 : 컨택 전극
210 : 회절 노광 마스크 214, 234 : 차단층
216 : 슬릿 236 : 부분 투과층
212, 232 : 석영 기판 219, 239 : 포토레지스트
220, 240 : 포토레지스트 패턴 230 : 하프 톤 마스크
117 : 투명 도전층 322 : 스토리지 라인
114 : 드레인 컨택홀
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기 판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공 정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이에 따라, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 박막 트랜지스터의 채널을 형성하고 상기 데이터 라인을 따라 중첩된 반도체 패턴과; 상기 데이터 라인 및 박막 트랜지스터를 덮는 식각율이 서로 다른 적어도 이중 구조의 복층 보호막과; 상기 화소 영역에서 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀 내에 형성되고, 드레인 컨택홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 구비하고, 상기 화소 전극은 상기 화소홀을 감싸는 상기 상부 보호막과 경계를 이루며 형성된 것을 특징으로 한다.
그리고, 본 발명의 한 특징에 따른 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극을 형성하는 제1 마스크 공정과; 상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 바주하는 드레인 전극을 형성하는 제2 마스크 공정과; 상기 데이터 라인과 소스 전극 및 드레인 전극을 덮는 복층 보호막을 형성하고, 상기 화소 영역에서 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀과, 상기 드레인 전극을 노출시키는 드레인 컨택홀과, 그 화소홀 내에 위치하여 노출된 드레인 전극과 접속된 화소 전극을 형성하는 제3 마스크 공정을 포함하며, 상기 화소 전극은 상기 화소홀을 감싸는 상기 상부 보호막의 측면과 경계를 이루며 형성된 것을 특징으로 한다.
그리고, 본 발명에 다른 특징에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 그 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와; 상기 기판 상에 식각율이 서로 다른 적어도 이중 구조의 복층 보호막을 형성하는 단계와; 상기 복층 보호막 위에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 한 습식 식각으로 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀과, 상기 복층 보호막을 관통하는 컨택홀을 형성하는 단계와; 상기 포토레지스트 패턴 위에 투명 도전막과, 상기 투명 도전막과 분리 되고 상기 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극을 상기 상부 보호막과 경계를 이루도록 상기 화소홀 내에 형성하는 단계와; 상기 투명 도전막이 형성된 포토레지스트 패턴의 리프트-오프시키는 단계를 포함한다.
또한, 본 발명에 다른 특징에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 제1 도전층을 형성하는 단계와; 상기 제1 도전층을 덮는 하부 절연막을 형성하는 단계와; 상기 하부 절연막 보다 식각율이 큰 상부 절연막을 형성하는 단계와; 상기 상부 절연막 위에 포토레지스트 패턴을 형성하는 단계와; 상기 상하부 절연막을 관통하는 제1 홀을 형성하는 단계와; 상기 상부 절연막을 습식 식각하여 상기 하부 절연막을 노출시키는 제2 홀을 형성하고, 상기 상부 절연막의 측면이 상기 포토레지스트 패턴 보다 과식각되게 하는 단계와; 상기 포토레지스트 패턴을 덮는 제2 도전층과, 상기 제2 도전층과 분리되고 상기 제1 홀을 통해 상기 제1 도전층과 접속된 제2 도전 패턴을 상기 제2 홀내에 상기 상부 절연막과 경계를 이루도록 형성하는 단계와; 상기 제2 도전층이 형성된 포토레지스트 패턴을 리프트-오프시키는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 15b를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 3a 및 도 3b는 도 2에 도시된 박막 트랜지스터 기판을 II-II', III- III', IV-IV'선을 따라 절단하여 도시한 단면도이다.
도 2 내지 도 3b에 도시된 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부와 인접한 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(118)과 게이트 라인(102)의 중첩으로 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)가 접속된 게이트 패드(126)와, 데이터 라인(104)과 접속된 데이터 패드(134)를 더 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 전극(108)가 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(116), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(116) 위에 형성된 오믹 접촉층(146)을 구비한다.
그리고, 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)은 공정상 데이터 라인(104)과 중첩되게 형성된다.
이러한 박막 트랜지스터(106)과 데이터 라인(104)을 덮는 보호막은 이중 구조이상의 복층 구조로 형성되지만, 이하에서는 제1 및 제2 보호막(150, 152)이 적 층된 이중 구조만을 예를 들어 설명하기로 한다.
게이트 라인(102)와 데이터 라인(104)의 교차로 정의된 화소 영역에는 제2 보호막(152)을 관통하는 화소홀(170)이 형성된다. 또한, 화소 영역, 즉 화소홀(170) 내에는 도 3a와 같이 드레인 전극(112) 아래의 오믹 접촉층(146)까지, 또는 드레인 전극(112)까지 관통하여 드레인 전극(112)의 측면을 노출시키는 드레인 컨택홀(114)이 형성된다. 이와 달리, 드레인 컨택홀(114)은 도 3b와 같이 제1 보호막(150)까지 관통하여 드레인 전극(112)의 표면이 노출되도록 형성되기도 한다. 이에 따라, 화소 전극(118)은 화소홀(170) 내에서 제1 보호막(150) 위에 형성되며 드레인 컨택홀(114)을 통해 노출된 드레인 전극(112)의 측면 또는 표면과 접속된다. 이러한 화소 전극(118)은 박막 트랜지스터(106)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 화소 전극(118)이 게이트 절연막(144) 및 제1 보호막(150)을 사이에 두고 게이트 라인(102)과 중첩되어 스토리지 온 게이트(Storge On Gate) 구조로 형성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소 신호가 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드(126)를 통해 게이트 드라이버(도시하지 않 음)와 접속된다. 게이트 패드(126)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)과, 제1 및 제2 보호막(150, 152) 및 게이트 절연막(144)을 관통하는 제1 컨택홀(130) 내에 형성되어 게이트 패드 하부 전극(128)과 접속된 게이트 패드 상부 전극(132)으로 구성된다.
데이터 라인(104)은 데이터 패드(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(134)는 데이터 라인(104)으로부터 그 아래의 반도체 패턴(148)과 함께 연장된 데이터 패드 하부 전극(136)과, 데이터 패드 하부 전극(136)을 노출시키는 제2 컨택홀(138) 내에 형성되어 데이터 패드 하부 전극(136)과 접속된 데이터 패드 상부 전극(140)으로 구성된다. 여기서, 제2 컨택홀(138)은 도 3a와 같이 제2 보호막(152)로부터 오믹 접촉층(146)까지, 또는 데이터 패드 하부전극(136)까지 관통하여 데이터 패드 하부 전극(136)의 측면이 노출되도록 형성된다. 또는, 도 3b와 같이 제1 및 제2 보호막(150, 152)을 관통하여 데이터 패드 하부 전극(136)의 표면이 노출되도록 형성되기도 한다.
이러한 박막 트랜지스터 기판에서 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140)을 포함하는 투명 도전 패턴은 해당 홀내에서 제2 보호막(152)의 측면과 경계를 이루며 형성된다. 이때, 제2 보호막(152)은 제1 보호막(150) 보다 식각율(Ething Rate)이 큰 절연 물질을 이용하여 해당 홀을 감싸는 제2 보호막(152)의 측면은 제1 보호막(150)의 측면 보다 완만한 경사각, 즉 45도 이하(바람직하게는 15도∼45도 범위)의 경사각을 갖게 한다.
예를 들면, SiNx를 이용하는 경우 제1 및 제2 보호막(150, 152)이 "N" 함량 에 차이를 갖게 한다. 구체적으로, 제1 보호막(150)으로는 "Si" 함유량이 많은 Si-rich SiNx를, 제2 보호막(152)은 "N" 함유량이 많은 N-rich SiNx를 이용한다. 이에 따라, 제1 보호막(150) 보다 제2 보호막(152)의 식각율이 큼으로써 제2 보호막(152)의 측면은 제1 보호막(150)의 측면 보다 완만한 경사각을 가질 수 있게 된다.
이와 다르게, 제1 보호막(150)으로는 SiNx를, 제2 보호막(152)으로는 SiOx를 이용함으로써 제2 보호막(152)의 식각율을 제1 보호막(150) 보다 크게 할 수 있다.
이 결과, 완만한 경사각을 갖는 제2 보호막(152)의 측면까지 투명 도전 패턴이 적층되어 남아있게 되므로, 투명 도전 패턴 아래의 금속층이 노출되는 문제를 방지할 수 있게 된다. 또한, 화소 전극(118)이 제1 보호막(150) 위에 형성되어 단차가 감소되므로 화소 전극(118)의 단차로 인한 러빙 불량을 방지할 수 있게 된다.
그리고, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 3마스크 공정으로 형성된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(108) 및 게이트 패드 하부 전극(128)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합 금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128)을 포함하는 게이트 금속 패턴이 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 6a 내지 도 6e는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
게이트 금속 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(136)을 포함하는 소스/드레인 금속 패턴과, 소스/드레인 금속 패턴을 따라 그 아래에 중첩된 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)이 형성된다. 이러한 반도체 패턴(148)과 소스/드레인 패턴은 회절 노광 마스크 또는 하프 톤(Half Tone)를 이용한 하나의 마스크 공정으로 형성된다. 이하, 회절 노광 마스크를 이용한 경우만을 예로 들어 설명하기로 한다.
도 6a를 참조하면, 게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 비정질 실리콘층(115), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(145), 소스/드레인 금속층(105)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(144), 비정질 실리콘층(115), 불순물 도핑된 비정질 실리콘층(145)은 PECVD 방법으로, 소스/드레인 금속층(105)은 스퍼터링 방법으로 형성된다. 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층(105)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 그리고, 소스/드레인 금속층(105) 위에 포토레지스트(219)가 도포된 다음, 회절 노광 마스크(210)을 이용한 포토리소그래피 공정으로 포토레지스트(219)가 노광 및 현상됨으로써 도 6b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(220)이 형성된다.
구체적으로, 회절 노광 마스크(210)는 도 6a와 같이 투명한 석영 기판(212)과, 그 위에 Cr, CrOx 등과 같은 금속층으로 형성된 차단층(214) 및 회절 노광용 슬릿(216)을 구비한다. 차단층(214)은 반도체 패턴 및 소스/드레인 패턴이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 6b와 같이 제1 포토레지스트 패턴(220A)이 남게 한다. 회절 노광용 슬릿(216)은 박막 트랜지스터의 채널이 형성될 영역에 위치하여 자외선을 회절시킴으로써 현상 후 도 6b와 같이 제1 포토레지스트 패턴(220A) 보다 얇은 제2 포토레지스트 패턴(220B)이 남게 한다. 그리 고, 석영 기판(212)만 존재하는 화질 노광 마스크(210)의 투과부는 자외선을 모두 투과시킴으로써 현상 후 도 6b와 같이 포토레지스트가 제거되게 한다.
도 6c를 참조하면, 단차를 갖는 포토레지스트 패턴(220)을 이용한 식각 공정으로 소스/드레인 금속층(105)이 패터닝됨으로써 소스/드레인 금속 패턴과, 그 아래의 반도체 패턴(148)이 형성된다. 이 경우, 소스/드레인 금속 패턴 중 소스 전극(110)과 드레인 전극(112)은 일체화된 구조를 갖는다.
도 6d를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트패턴(220)을 애싱하여 제1 포토레지스트 패턴(220A)은 얇아지게 하고, 제2 포토레지스트 패턴(220B)은 제거되게 한다. 이어서, 애싱된 제1 포토레지스트 패턴(220A)을 이용한 식각 공정으로 제2 포토레지스트 패턴(220B)의 제거로 노출된 소스/드레인 금속 패턴과, 그 아래의 오믹 접촉층(146)이 제거됨으로써 소스 전극(110)과 드레인 전극(112)은 분리되고 활성층(116)이 노출된다. 이때, 애싱된 제1 포토레지스트 패턴(220A)을 따라 소스/드레인 금속 패턴의 양측부가 한번 더 식각됨으로써 소스/드레인 금속 패턴과 반도체 패턴(148)은 계단 형태로 일정한 단차를 갖게 된다.
그리고, 스트립 공정으로 소스/드레인 금속 패턴 위에 잔존하던 제1 포토레지스트 패턴(220A)이 도 6e와 같이 제거된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 8a 내지 도 8f는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제3 마스크 공정으로 화소홀(170)과 다수의 컨택홀(114, 130, 138)을 포함하는 제1 및 제2 보호막(150, 152)이 형성되고, 화소 전극(118) 및 게이트 패드 상부전극(132)과 데이터 패드 상부 전극(140)을 포함하는 투명 도전 패턴이 형성된다. 여기서, 화소홀(170)은 제2 보호막(152)만을 관통하여 형성되고, 제1 컨택홀(130)은 게이트 절연막(144)까지 관통하여 형성되며, 드레인 컨택홀(114) 및 제2 컨택홀(138)은 오믹 접촉층(146)까지 또는 제1 및 제2 보호막(150, 152)을 관통하여 형성된다. 이렇게, 깊이가 다른 화소홀(170)과, 드레인 컨택홀(114)과 제1 및 제2 컨택홀(130, 138)은 회절 노광 마스크 또는 하프 톤 마스크를 이용하여 형성되지만, 이하에서는 하프 톤 마스크를 이용한 경우를 예로 들어 설명하기로 한다.
도 8a를 참조하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(144) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 제1 및 제2 보호막(150, 152)이 형성된다. 제1 및 제2 보호막(150, 152)으로는 게이트 절연막(144)과 같은 무기 절연 물질이 이용된다. 이와 달리, 제1 및 제2 보호막(150, 152)으로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용되기도 한다. 특히, 상부층인 제2 보호막(152)으로는 하부층인 제1 보호막(150) 보다 식각률이 큰 절연 물질이 이용된다.
예를 들어, 제1 및 제2 보호막(150, 152)으로 SiNx를 이용하는 경우 "N" 함량에 차이를 갖게 한다. 다시 말하여, 제1 보호막(150)으로는 "Si" 함유량이 많은 Si-rich SiNx를, 제2 보호막(152)은 "N" 함유량이 많은 N-rich SiNx를 이용한다. 이와 달리, 제1 보호막(150)으로 SiOx를, 제2 보호막(152)으로 SiNx를 이용하기도 한다.
이어서, 제2 보호막(152) 위에 포토레지스트(239)가 도포된 다음, 하프 톤 마스크(230)을 이용한 포토리소그래피 공정으로 노광 및 현상됨으로써 도 8b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(240)이 형성된다.
구체적으로, 하프 톤 마스크(230)는 투명한 석영 기판(232)과, 그 위에 형성된 부분 투과층(236) 및 차단층(234)을 구비한다. 차단층(234)은 Cr, CrOx 등과 같은 금속으로, 부분 투과층(236)은 MoSix 등으로 형성된다. 여기서, 부분 투과층(236)과 중첩된 차단층(234)은 제1 및 제2 보호막(150, 152)이 존재해야 하는 영역에 위치하여 자외선(UV)을 차단함으로써 현상 후 도 8b와 같이 제1 포토레지스트패턴(240A)이 남게 한다. 부분 투과층(236)은 제2 보호막(152)을 관통하는 화소홀이 형성되어질 영역에 위치하여 자외선(UV)을 부분적으로 투과시킴으로써 현상 후 도 8b와 같이 제1 포토레지스트 패턴(240A) 보다 얇은 제2 포토레지스트 패턴(240B)이 남게 한다. 그리고, 제2 보호막(152)으로부터 오믹 접촉층(146)까지 관통하는 드레인 컨택홀 및 제2 컨택홀과, 게이트 절연막(144)의 일부분까지 관통하는 제1 컨택홀이 형성되어질 영역에는 석영 기판(232)만이 위치하여 자외선(UV)을 모두 투과시킴으로써 도 8b와 같이 포토레지스트(239)가 제거되게 한다.
도 8c를 참조하면, 단차를 갖는 포토레지스트 패턴(240)을 마스크로 이용한 식각 공정, 예를 들면 건식 식각 공정으로 제1 및 제2 보호막(150, 152)과 게이트 절연막(144)이 식각되어 드레인 컨택홀(114)과 제1 및 제2 컨택홀(130, 138)이 형 성된다. 드레인 컨택홀(114)은 제2 보호막(152)으로부터 드레인 전극(112) 또는 오믹 접촉층(146)까지 관통하여 드레인 전극(112)의 측면을 노출시키거나, 제1 컨택홀(130)은 제2 보호막(152)으로부터 게이트 절연막(144)의 일부까지 식각되도록, 즉 게이트 절연막(144)의 일부가 잔존하도록 형성된다. 제2 컨택홀(138)은 제2 보호막(152)으로부터 데이터 패드 하부 전극(136) 또는 오믹 접촉층(146)까지 관통하여 데이터 패드 하부 전극(136)의 측면을 노출시키거나, 이 경우, 드레인 컨택홀(114) 및 제2 컨택홀(138)을 통해 노출된 활성층(116)은 에치 스타퍼 역할을 한다. 이와 달리, 드레인 컨택홀(114) 및 제2 컨택홀(138)은 제1 및 제2 보호막(150, 152)만을 관통하여 형성되기도 한다.
도 8d를 참조하면, 에싱 공정으로 제1 포토레지스트 패턴(240A)은 두께가 얇아지게 되고, 제2 포토레지스트 패턴(240B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(240A)을 마스크로 이용한 건식 식각 공정으로 제2 보호막(152)이 식각됨으로써 화소 영역에 화소홀(170)이 형성된다. 화소홀(170)은 화소 영역에 형성되어 드레인 전극(112)과 제1 보호막(150)을 노출시킨다.
구체적으로, 제2 보호막(152)은 HF계 및/또는 NH4F계 에천트, 예를 들면 버퍼드 옥사이드 에천트(Buffered Oxide Ethant; 이하, BOE)를 이용한 습식 식각 공정으로 식각된다. 제2 보호막(152)은 습식 식각에 의해 등방성 식각되므로 제1 포토레지스트 패턴(240A) 보다 과식각된다. 이때, 드레인 컨택홀(114)과 제1 및 제2 컨택홀(130, 138)을 통해 노출된 제1 보호막(150)도 식각되나, 제2 보호막(152)의 식각률이 제1 보호막(150) 보다 크므로 제2 보호막(152)의 측면은 제1 보호막(150)의 측면 보다 완만한 경사각을 갖게 된다. 특히, 제2 보호막(152)은 제1 포토레지스트 패턴(240A)과 제2 보호막(152)의 계면 사이로 침투하는 에천트에 의해 제2 보호막(152)의 상부쪽이 하부쪽보다 수평 방향으로 빠르게 과식각된다. 이에 따라, 패터닝된 제2 보호막(152)의 측면은 제1 포토레지스트 패턴(240A)의 에지부 보다 수평 방향으로 ΔP 만큼 안쪽으로 깊이 들어가게 됨과 아울러, 제2 보호막(152)의 측면이 완만한 경사각, 예를 들면 15도∼45도 범위의 경사각(θ)을 갖게 된다. 이 결과, 제2 보호막(152)을 건식 식각하는 경우 보다 ΔP가 더 커지게 됨으로써 제1 포토레지스트 패턴(240A)을 제거하는 리프트-오프 효율을 향상시킬 수 있게 된다.
도 8e를 참조하면, 제1 포토레지스트 패턴(240A)을 덮도록 투명 도전막(117)이 스퍼터링 등과 같은 증착 방법으로 전면 형성된다. 투명 도전막(117)으로는 ITO, TO, IZO, IT2O 등이 이용된다. 이어서, 투명 도전막(117)이 도포된 제1 포토레지스트 패턴(240A)이 스트립 공정으로 도 8f와 같이 제거된다. 이에 따라, 화소홀(170)과 제1 및 제2 컨택홀(130, 138) 내에는 투명 도전 패턴, 즉 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140)이 각각 형성된다. 화소홀(170) 내에 형성된 화소 전극(118)은 드레인 컨택홀(114)을 통해 드레인 전극(112)과, 제2 컨택홀(138) 내에 형성된 데이터 패드 상부 전극(140)은 데이터 패드 하부 전극(136)과 접속된다.
이러한 투명 도전 패턴은 제2 보호막(152)의 측면 위에도 증착됨으로써 투명 도전 패턴 아래의 금속층이 노출되는 것을 방지할 수 있게 된다. 여기서, 투명 도 전 패턴은 제1 및 제2 보호막(150,152)의 측면을 따라 위로 갈수록 그의 두께가 점진적으로 감소하는 구조를 갖는다. 또한, 투명 도전 패턴은 제2 보호막(152)의 측면과 제1 포토레지스트 패턴(240A)의 에지부와의 이격 거리(ΔP)에 의해 도 8e와 같이 제1 포토레지스트 패턴(240A) 위에 증착된 투명 도전막(117)과 오픈된 구조를 갖는다. 이에 따라, 투명 도전막(117)이 도포된 제1 포토레지스트 패턴(240A)을 제거하는 스트립 공정에서 제1 포토레지스트 패턴(240A)과 제2 보호막(152) 사이로 스트립퍼 침투가 용이해지게 됨으로써 리프트-오프 효율이 항상된다. 또한, 화소 전극(118)이 제1 보호막(150) 위에 형성됨으로써 단차로 인한 러빙 불량을 방지할 수 있고, 게이트 라인(102)과의 중첩으로 스토리지 캐패시터(120) 형성 및 개구율 향상이 가능하게 된다.
도 9a 내지 도 9c는 도 2에 도시된 박막 트랜지스터 기판에서 드레인 컨택홀(114)의 위치를 다양하게 도시한 것이다.
드레인 컨택홀(114)은 도 9a와 같이 드레인 전극(112)의 우측 상단부를 관통하거나, 도 9b와 같이 드레인 전극(112)의 우측부를 관통하거나, 도 9c와 같이 드레인 전극(112)의 좌측 상단부를 관통하도록 형성된다.
도 10은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 11a 및 도 11b는 도 10에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV'선을 따라 절단하여 도시한 단면도이다.
도 10 내지 도 11b에 도시된 박막 트랜지스터 기판은 도 2 내지 도 3b에 도시된 박막 트랜지스터 기판과 대비하여 스토리지 캐패시터(320)가 스토리지 온 커 몬(Storage On Common) 구조로 형성된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 10 내지 도 11b에 도시된 박막 트랜지스터 기판은 기판(142) 위에 게이트 라인(102)과 나란하게, 즉 화소 영역을 가로지르도록 형성된 스토리지 라인(322)을 추가로 구비한다. 스토리지 라인(322)은 전술한 제1 마스크 공정에서 게이트 라인(102)과 함께 형성된다. 이에 따라, 화소 전극(118)이 게이트 절연막(144) 및 제1 보호막(150)을 사이에 두고 스토리지 라인(322)과 중첩되어 스토리지 온 커몬 구조로 스토리지 캐패시터(320)를 형성할 수 있게 된다. 이러한 스토리지 캐패시터(320)는 전술한 바와 같이 제3 마스크 공정에서 화소홀(170) 형성시 제1 보호막(150) 및 게이트 절연막(144)을 남김으로써 형성 가능하게 된다. 이때, 화소 전극(118)은 게이트 라인(102)과 비중첩되거나, 일부 중첩되게 형성된다. 드레인 컨택홀(114) 및 제2 컨택홀(138)은 도 11a와 같이 오믹 접촉층(146)까지 관통하여 드레인 전극(112) 및 데이터 패드 하부 전극(136)의 측면을 노출시키거나, 도 11b와 같이 제1 보호막(150)까지 관통하여 드레인 전극(112) 및 데이터 패드 하부 전극(136)의 표면을 노출시키게 된다.
도 12는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 13a 및 도 13b는 도 12에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV', V-V' 선을 따라 절단하여 도시한 단면도이다.
도 12 내지 도 13b에 도시된 박막 트랜지스터 기판은 도 2 내지 도 3b에 도시된 박막 트랜지스터 기판과 대비하여 데이터 패드(234)가 게이트 패드(126)와 동 일한 구조로 형성되어 컨택 전극(182)을 통해 데이터 라인(104)과 접속된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 12 내지 도 13b에 도시된 데이터 패드(234)는 게이트 패드(126)와(126)와 구조로 형성된다. 다시 말하여, 데이터 패드(234)는 기판(142) 위에 형성된 데이터 패드 하부 전극(236)과, 제2 보호막(152)으로부터 게이트 절연막(144)까지 관통하는 제2 컨택홀(238) 내에 형성되어 데이터 패드 하부 전극(236)과 접속된 데이터 패드 상부 전극(240)을 구비한다. 여기서, 데이터 패드 상부 .전극(240)은 제2 보호막(152)의 완만한 측면을 따라 두께가 감소하는 형태로 형성되어 제2 보호막(152)과 경계를 이루게 된다.
그리고, 데이터 라인(104)은 컨택 전극(182) 및 데이터 링크(184)를 경유하여 데이터 패드(234)와 접속된다. 데이터 링크(184)는 데이터 패드 하부 전극(236)으로부터 데이터 라인(104)과 일부 중첩되거나, 인접하도록 신장된다. 제3 컨택홀(180)은 인접한 데이터 라인(104) 및 데이터 링크(184)를 노출시킨다. 이때, 제3 컨택홀(180)은 도 13a와 같이 오믹 접촉층(146)까지 관통하여 데이터 라인(104)의 측면을 노출시키거나, 도 13b와 같이 제1 보호막(150)까지 관통하여 데이터 라인(104)의 표면을 노출시키게 된다. 이러한 제3 컨택홀(180)은 다른 컨택홀들(114, 130, 238)과 같이 제3 마스크 공정에서 풀 노광 영역에 형성된다. 컨택 전극(182)은 제3 컨택홀(180) 내에 형성되어 데이터 라인(104) 및 데이터 링크(184)를 접속시킨다. 여기서, 제3 컨택홀(180)은 제2 컨택홀(238)과 일체화된 구조로 형성되어 컨택 전극(182)이 데이터 패드 상부 전극(240)과 일체화될 수 있다.
도 14는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 15a 및 도 15b는 도 14에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV' 선을 따라 절단하여 도시한 단면도이다.
도 14 내지 도 15b에 도시된 박막 트랜지스터 기판은 도 2 내지 도 3b에 도시된 박막 트랜지스터 기판과 대비하여 제1 및 제2 컨택홀(330, 338)이 깊이가 다른 이중 구조로 형성된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 14 내지 도 15b에 도시된 제1 컨택홀(330)은 길이가 다른 제1A 및 제1B 컨택홀(330A, 330B)로 구성된다. 다시 말하여, 제1 컨택홀(330)은 제2 보호막(152)으로부터 게이트 절연막(144)을 관통하여 게이트 패드 하부 전극(128)을 노출시키는 제1A 컨택홀(330A)과, 제2 보호막(152)만을 관통하여 제1 보호막(150)을 노출시키는 제1B 컨택홀(330B)로 구성된다. 여기서, 제1B 컨택홀(330B)은 제1A 컨택홀(330A)을 감싸는 형태로 위치하게 된다. 이에 따라, 제1 컨택홀(330) 내에 형성된 게이트 패드 상부 전극(332)은 제1A 컨택홀(330A)을 통해 게이트 패드 하부 전극(128)과 접속되고, 제1B 컨택홀(330B)을 통해 제1 보호막(150) 위에 안착되고 제2 보호막(152)의 측면과 경계를 이루게 된다. 이에 따라, 제1 컨택홀(330) 내에 형성된 게이트 패드 상부 전극(332)은 게이트 패드 하부 전극(128) 보다 넓은 면적을 갖도록 형성되어 게이트 드라이버와의 컨택 면적이 증가된다.
제2 컨택홀(338)은 깊이가 다른 제2A 및 제2B 컨택홀(338A, 338B)이 중첩된 이중 구조로 형성된다. 다시 말하여, 제2 컨택홀(338)은 제2 보호막(152)으로부터 오믹 접촉층(146) 또는 제1 보호막(150)까지 관통하여 데이터 패드 하부 전극(136)을 노출시키는 제2A 컨택홀(338A)과, 제2 보호막(152)만을 관통하여 제1 보호막(150)을 노출시키는 제2B 컨택홀(338B)로 구성된다. 제2A 컨택홀(338A)은 도 15a와 같이 오믹 접촉층(146)까지 관통하여 데이터 패드 하부 전극(136)의 측면을 노출시키거나, 도 15b와 같이 제1 보호막(150)까지 관통하여 데이터 패드 하부 전극(136)의 표면을 노출시키게 된다. 제2B 컨택홀(338B)은 제2A 컨택홀(338A)을 감싸는 형태로 위치하게 된다. 이에 따라, 제2 컨택홀(338) 내에 형성된 데이터 패드 상부 전극(340)은 제2A 컨택홀(338A)을 통해 데이터 패드 하부 전극(136)과 접속되고, 제2B 컨택홀(338B)을 통해 제1 보호막(150) 위에 안착되고 제2 보호막(152)의 측면과 경계를 이루게 된다.
이에 따라, 제2 컨택홀(338) 내에 형성된 데이터 패드 상부 전극(340)은 데이터 패드 하부 전극(136) 보다 넓은 면적을 갖도록 형성되어 데이터 드라이버와의 컨택 면적이 증가된다.
이러한 제1 및 제2 컨택홀(330, 338)에서 제1A 및 제2A 컨택홀(330A, 338A)은 드레인 컨택홀(114)과 같이 제3 마스크 공정에서 풀 노광 영역에 형성된다. 제1B 및 제2B 컨택홀(330B, 338B)은 화소홀(170)과 같이 하프 톤 노광 영역에 형성된다.
도 16은 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 17a 및 도 17b는 도 16에 도시된 박막 트랜지스터 기판을 II-II', III-III', IV-IV', V-V' 선을 따라 절단하여 도시한 단면도이다.
도 16 내지 도 17b에 도시된 박막 트랜지스터 기판은 도 14 내지 도 15b에 도시된 박막 트랜지스터 기판과 대비하여 데이터 패드(434)가 게이트 패드(326)와 동일한 구조로 형성되어 컨택 전극(482)을 통해 데이터 라인(104)과 접속된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 16 내지 도 17b에 도시된 데이터 패드(434)는 게이트 패드(326)와(326)와 구조로 형성된다. 다시 말하여, 데이터 패드(434)는 기판(142) 위에 형성된 데이터 패드 하부 전극(436)과, 데이터 패드 하부 전극(436)을 노출시키는 제2 컨택홀(438) 내에 형성되어 데이터 패드 하부 전극(436)과 접속된 데이터 패드 상부 전극(440)을 구비한다. 여기서, 제2 컨택홀(438)은 제2 보호막(152)으로부터 게이트 절연막(144)까지 관통하는 제2A 컨택홀(438A)과, 제2 보호막(152)을 관통하여 제1 보호막(150)을 노출시키는 제2B 컨택홀(438B)로 구성된다. 이에 따라, 제2 컨택홀(438) 내에 형성된 데이터 패드 상부 전극(440)은 제2A 컨택홀(438A)을 통해 데이터 패드 하부 전극(436)과 접속되고, 제2B 컨택홀(438B)을 통해 제1 보호막(150) 위에 안착되고 제2 보호막(152)의 측면과 경계를 이루게 된다. 이에 따라, 제2 컨택홀(438) 내에 형성된 데이터 패드 상부 전극(440)은 데이터 패드 하부 전극(436) 보다 넓은 면적을 갖도록 형성되어 데이터 드라이버와의 컨택 면적이 증가된다.
그리고, 데이터 라인(104)은 컨택 전극(482) 및 데이터 링크(484)를 경유하이 데이터 패드(434)와 접속된다. 데이터 링크(484)는 데이터 패드 하부 전극(436)으로부터 데이터 라인(104)과 일부 중첩되거나, 인접하도록 신장된다. 제3 컨택홀(480)은 인접한 데이터 라인(104) 및 데이터 링크(484)를 노출시킨다. 제3 컨택홀(480)은 데이터 링크(484) 및 데이터 라인(104)을 노출시키는 제3A 컨택홀(480A)과, 제1 보호막(150)을 노출시키는 제3B 컨택홀(480B)로 구성된다. 이때, 제3A 컨택홀(480A)은 도 17a와 같이 오믹 접촉층(146)까지 관통하여 데이터 라인(104)의 측면을 노출시키거나, 도 17b와 같이 제1 보호막(150)까지 관통하여 데이터 라인(104)의 표면을 노출시키게 된다. 제3B 컨택홀(480B)은 제3A 컨택홀(480A)을 감싸는 형태로 위치하게 된다. 이에 따라, 제3 컨택홀(480) 내에 형성된 컨택전극(482)은 제3A 컨택홀(480A)을 통해 데이터 링크(484) 및 데이터 라인(104)을 접속시키고, 제3B 컨택홀(480B)을 통해 제1 보호막(150) 위에 안착되며 제2 보호막(152)의 측면과 경계를 이루게 된다. 이에 따라, 제3 컨택홀(480) 내에 형성된 데이터 링크(484) 및 데이터 라인(104) 보다 넓은 선폭을 갖도록 형성된다.
이러한 제3 컨택홀(480)에서 제3A 컨택홀(480A)은 드레인 컨택홀(114)과 같이 제3 마스크 공정에서 풀 노광 영역에 형성되고, 제3B 컨택홀(480B)은 화소홀(170)과 같이 하프 톤 노광 영역에 형성된다.
그리고, 제3 컨택홀(480)은 제2 컨택홀(438)과 일체화된 구조로 형성되어 컨택 전극(482)이 데이터 패드 상부 전극(440)과 일체화될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 하프 톤(또는 회절 노광) 마스크를 이용하여 깊이가 서로 다른 화소홀과 컨택홀들을 하나의 마스크 공정으로 형성할 수 있게 된다. 그리고, 보호막 패터닝시 이용된 포토레지스트 패턴의 리프트-오프로 투명 도전막을 패터닝하여 투명 도전 패턴을 형성하게 된다. 이에 따라, 본 발명의 박막 트랜지스터 기판의 제조 방법은 3 마스크 공정으로 공정을 단순화할 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 화소 전극 아래에 제1 보호막 및 게이트 절연막이 존재하게 한다. 이에 따라, 화소 전극의 단차로 인한 배향 불량을 방지할 수 있다. 또한, 화소 전극 및 게이트 라인의 중첩으로 스토리지 온 게이트 구조의 스토리지 캐패시터를, 또는 화소 전극 및 스토리지 라인의 중첩으로 스토리지 온 커몬 구조의 스토리지 캐패시터를 형성할 수 있게 된다. 더불어, 화소 전극이 게이트 라인과 중첩될 수 있으므로 화소 전극의 개구율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 포토레지스트 패턴을 제2 보호막을 습식 식각하여 제2 보호막의 과식각 깊이(ΔP)를 증가시킴으로써 투명 도전막이 증착된 포토레지스트 패턴의 리프트-효율을 향상시킬 수 있게 된다. 또한, 제1 보호막 보다 식각율이 큰 제2 보호막의 측면이 완만한 경사면을 갖게 되어 그 경사면을 투명 도전 패턴이 충분히 덮을 수 있게 됨으로써 금속 층의 노출로 인한 전식 문제를 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (65)

  1. 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 박막 트랜지스터의 채널을 형성하고 상기 데이터 라인을 따라 중첩된 반도체 패턴과;
    상기 데이터 라인 및 박막 트랜지스터를 덮는 식각율이 서로 다른 보호막이 적층된 복층 보호막과;
    상기 화소 영역에서 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀 내에 형성되고, 드레인 컨택홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 구비하고,
    상기 화소 전극은 상기 화소홀을 감싸는 상기 상부 보호막과 경계를 이루며 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 화소 전극이 상기 복층 보호막 중 하부 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 화소 영역을 가로질러 상기 데이터 라인과 교차하는 스토리지 라인과;
    상기 스토리지 라인이 상기 복층 보호막 중 하부 보호막과 게이트 절연막을 사이에 두고 상기 화소 전극과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 화소 전극은 상기 게이트 라인의 일부와 중첩되게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 드레인 콘택홀은 상기 복층 보호막을 관통하거나, 상기 드레인 전극 또는 상기 드레인 전극 아래의 반도체 패턴을 일부까지 관통하여 상기 드레인 전극을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 접속된 패드를 추가로 구비하고;
    상기 패드는,
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 접속된 패드 하부 전극과;
    상기 패드 하부 전극을 노출시키는 컨택홀과;
    상기 컨택홀을 통해 상기 패드 하부 전극과 접속된 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 패드 상부 전극은 상기 컨택홀 내에 형성되며, 상기 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 컨택홀과 일체화되어 상기 복층 보호막 중 하부 보호막을 노출시키는 제2 컨택홀을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 8 항에 있어서,
    상기 제2 컨택홀은 상기 컨택홀을 감싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 8 항에 있어서,
    상기 패드 상부 전극은 상기 제2 컨택홀을 통해 연장되어 상기 하부 보호막 위에 안착된 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 패드 상부 전극은 상기 제2 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제 10 항에 있어서,
    상기 패드 상부 전극은 상기 패드 하부 전극 보다 넓은 면적으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제 6 항에 있어서,
    상기 패드 하부 전극은 상기 기판 상에 형성되고, 상기 컨택홀은 상기 복층 보호막 및 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제 13 항에 있어서,
    상기 데이터 라인과 접속되어질 패드 하부 전극으로부터 상기 데이터 라인과 인접하도록 신장된 데이터 링크와;
    상기 데이터 라인 및 데이터 링크를 노출시키는 제2 컨택홀과;
    상기 제2 컨택홀을 통해 상기 데이터 라인 및 데이터 링크를 접속시키는 컨택 전극은 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제 14 항에 있어서,
    상기 컨택 전극은 상기 제2 컨택홀 내에 형성되며, 상기 제2 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루는 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제 14 항에 있어서,
    상기 제2 컨택홀과 일체화되어 상기 복층 보호막 중 하부 보호막을 노출시키는 제3 컨택홀을 추가의 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 제 16 항에 있어서,
    상기 제3 컨택홀은 상기 제2 컨택홀을 감싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  18. 제 17 항에 있어서,
    상기 컨택 전극은 상기 제3 컨택홀을 통해 연장되어 상기 하부 보호막 위에 안착된 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  19. 제 17 항에 있어서,
    상기 컨택 전극은 상기 제3 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호 막의 측면과 경계를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제 14 항에 있어서,
    상기 제2 컨택홀은 상기 데이터 라인까지 관통하거나, 상기 반도체 패턴까지 관통하도록 상기 데이터 라인의 측면을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  21. 제 6 항에 있어서,
    상기 데이터 라인과 접속된 패드 하부 전극은 상기 반도체 패턴과 적층된 구조로 상기 게이트 절연막 위에 형성되고,
    상기 컨택홀은 상기 복층 보호막을 관통하여 상기 패드 하부 전극을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  22. 제 21 항에 있어서,
    상기 컨택홀은 상기 데이터 패드 하부 전극까지 관통하거나 또는 상기 반도체 패턴의 일부분까지 관통하여 상기 데이터 패드 하부 전극의 측면을 노출시키는 것을 특징으로 하는 박막 트랜지터 기판.
  23. 제 6, 8, 14, 16, 21 항 중 어느 한 항에 있어서,
    상기 컨택홀을 감싸는 복층 보호막 중 상기 상부 보호막 측면의 경사각이 하부 보호막의 경사각 보다 작은 것을 특징으로 하는 박막 트랜지스터 기판.
  24. 제 23 항에 있어서,
    상기 상부 보호막의 측면은 15도∼45도 범위의 경사각을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  25. 제 23 항에 있어서,
    상기 화소 전극, 패드 상부 전극, 컨택 전극 중 어느 하나는 상기 상부 보호 막의 측면 상에서 위로 갈수록 두께가 감소하는 것을 특징으로 하는 박막 트랜지스터 기판.
  26. 제 1 항에 있어서,
    상기 복층 보호막 중 하부 보호막은 SiOx로, 상부 보호막은 SiNx로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  27. 제 1 항에 있어서,
    상기 복층 보호막으로 중 상부 보호막은 하부 보호막 보다 "N" 함유량이 큰 SiNx로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  28. 제 1 항에 있어서,
    상기 복층 보호막으로 중 하부 보호막은 상부 보호막 보다 "Si" 함유량이 큰 SiNx로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  29. 기판 위에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극을 형성하는 제1 마스크 공정과;
    상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 형성하는 제2 마스크 공정과;
    상기 데이터 라인과 소스 전극 및 드레인 전극을 덮는 복층 보호막을 형성하고, 상기 화소 영역에서 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀과, 상기 드레인 전극을 노출시키는 드레인 컨택홀과, 그 화소홀 내에 위치하여 노출된 드레인 전극과 접속된 화소 전극을 형성하는 제3 마스크 공정을 포함하며,
    상기 화소 전극은 상기 화소홀을 감싸는 상기 상부 보호막의 측면과 경계를 이루며 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  30. 제 29 항에 있어서,
    상기 제3 마스크 공정은
    상기 화소 전극이 상기 복층 보호막 중 하부 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로하는 박막 트랜지스터 기판의 제조 방법.
  31. 제 29 항에 있어서,
    상기 제1 마스크 공정은 상기 기판 상에 상기 게이트 라인과 나란한 스토리지 라인을 형성하는 단계를;
    상기 제3 마스크 공정은 상기 화소 전극이 상기 복층 보호막 중 하부 보호막과 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  32. 제 29 항에 있어서,
    상기 제1 마스크 공정은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 접속되어질 패드 하부 전극을 상기 기판 상에 형성하는 단계를;
    상기 제3 마스크 공정은 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계와; 상기 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  33. 제 29 항에 있어서,
    상기 제2 마스크 공정은 상기 데이터 라인으로부터 상기 반도체 패턴과 함께 연장된 패드 하부 전극을 형성하는 단계를;
    상기 제3 마스크 공정은 상기 복층 보호막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계와; 상기 컨택홀 내에 형성되어 상기 패드 하부 전극과 접속된 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  34. 제 32 항 및 제 33 항 중 어느 한 항에 있어서,
    상기 패드 상부 전극은 상기 컨택홀 내에 형성되며, 상기 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  35. 제 32 항에 있어서,
    상기 컨택홀은 상기 복층 보호막 및 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  36. 제 33 항에 있어서,
    상기 컨택홀은 상기 패드 하부 전극까지 관통하거나 또는 상기 반도체 패턴 의 일부분까지 관통하여 상기 패드 하부 전극의 측면을 노출시키도록 형성된 것을 특징으로 하는 박막 트랜지터 기판의 제조 방법.
  37. 제 32 항 및 제 33 항 중 어느 한 항에 있어서,
    상기 제3 마스크 공정은
    상기 복층 보호막 위에 회절 노광 마스크 또는 하프 톤 마스크를 이용한 포토리소그래피 공정으로 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 두께가 다른 포토레지스트 패턴을 마스크로 이용한 식각 공정으로 상기 드레인 컨택홀, 화소홀, 컨택홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 덮는 투명 도전막과, 상기 화소홀 및 컨택홀 각각에 상기 투명 도전막과 분리된 상기 화소 전극 및 패드 상부 전극을 형성하는 단계와;
    상기 투명 도전막이 도포된 포토레지스트 패턴을 리프트-오프시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  38. 제 37 항에 있어서,
    상기 화소홀과 상기 컨택홀이 형성된 상기 복층 보호막 중 상부 보호막은 상기 포토레지스트 패턴 보다 과식각된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  39. 제 37 항에 있어서,
    상기 화소홀과 상기 컨택홀이 형성된 상기 복층 보호막 중 상부 보호막의 측면이 상기 포토레지스트 패턴의 에지부보다 수평 방향으로 깊게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  40. 제 37 항에 있어서,
    상기 드레인 컨택홀, 화소홀, 컨택홀을 형성하는 단계는
    상기 포토레지스트 패턴을 마스크로 한 1차 식각 공정으로 상기 드레인 컨택홀 및 컨택홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용한 2차 식각 공정으로 상기 화소홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  41. 제 40 항에 있어서,
    상기 1차 식각에서 상기 컨택홀은 상기 패드 하부 전극 위에 상기 게이트 절연막이 잔존하도록 형성되고, 2차 식각에서 상기 게이트 패드 하부 전극이 노출되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  42. 제 40 항에 있어서,
    상기 1차 식각 공정은 건식 식각을, 상기 2차 식각 공정은 습식 식각을 이용한 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  43. 제 37 항 중 어느 한 항에 있어서,
    상기 제3 마스크 공정은 상기 컨택홀과 일체화되어 상기 복층 보호막 중 하부 보호막을 노출시키는 제2 컨택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  44. 제 43 항에 있어서,
    상기 제2 컨택홀은 상기 컨택홀을 감싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  45. 제 43 항에 있어서,
    상기 패드 상부 전극은 상기 제2 컨택홀을 통해 연장되어 상기 하부 보호막 위에 안착된 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  46. 제 43 항에 있어서,
    상기 패드 상부 전극은 상기 제2 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  47. 제 45 항에 있어서,
    상기 패드 상부 전극은 상기 패드 하부 전극 보다 넓은 면적으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  48. 제 37 항에 있어서,
    상기 제2 마스크 공정은 상기 데이터 라인과 접속되어질 패드 하부 전극으로 부터 상기 데이터 라인과 인접하도록 신장된 데이터 링크를 형성하는 단계를;
    상기 제3 마스크 공정은 상기 데이터 라인 및 데이터 링크를 노출시키는 제2 컨택홀을 형성하는 단계와; 상기 제2 컨택홀을 통해 상기 데이터 라인 및 데이터 링크를 접속시키는 컨택 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  49. 제 48 항에 있어서,
    상기 컨택 전극은 상기 제2 컨택홀 내에 형성되며, 상기 제2 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  50. 제 48 항에 있어서,
    상기 제3 마스크 공정은 제2 컨택홀과 일체화되어 상기 복층 보호막 중 하부 보호막을 노출시키는 제3 컨택홀을 형성하는 단계를 추가로 포함하는 것을 특징으 로 하는 박막 트랜지스터 기판의 제조 방법.
  51. 제 50 항에 있어서,
    상기 제3 컨택홀은 상기 제2 컨택홀을 감싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  52. 제 50 항에 있어서,
    상기 컨택 전극은 상기 제3 컨택홀을 통해 연장되어 상기 하부 보호막 위에 안착된 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  53. 제 50 항에 있어서,
    상기 컨택 전극은 상기 제3 컨택홀을 감싸는 상기 복층 보호막 중 상부 보호막의 측면과 경계를 이루도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  54. 제 47 항에 있어서,
    상기 제2 컨택홀은 상기 데이터 라인까지 관통하거나, 상기 반도체 패턴까지 관통하여 상기 데이터 라인의 측면을 노출시키도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  55. 제 48 항에 있어서,
    상기 컨택홀들을 감싸는 복층 보호막 중 상기 상부 보호막 측면의 경사각이 하부 보호막의 경사각 보다 작은 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  56. 제 55 항에 있어서,
    상기 상부 보호막의 측면은 15도∼45도 범위의 경사각을 갖도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  57. 제 55 항에 있어서,
    상기 화소 전극, 패드 상부 전극, 컨택 전극 중 어느 하나는 상기 상부 보호 막의 측면 상에서 위로 갈수록 두께가 감소하도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  58. 제 29 항에 있어서,
    상기 복층 보호막은 식각율이 서로 다른 적어도 이중 보호막이 적층되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  59. 제 29 항에 있어서,
    상기 복층 보호막은 하부 보호막과, 그 하부 보호막 보다 식각율 큰 상부 보 호막이 적층되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  60. 제 59 항에 있어서,
    상기 하부 보호막은 SiOx로, 상부 보호막은 SiNx로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  61. 제 59 항에 있어서,
    상기 상부 보호막은 상기 하부 보호막 보다 "N" 함유량이 큰 SiNx로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  62. 제 59 항에 있어서,
    상기 하부 보호막은 상기 상부 보호막 보다 "Si" 함유량 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  63. 기판 상에 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 그 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와;
    상기 기판 상에 식각율이 서로 다른 적어도 이중 구조의 복층 보호막을 형성하는 단계와;
    상기 복층 보호막 위에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 한 습식 식각으로 상기 복층 보호막 중 상부 보호막을 관통하는 화소홀과, 상기 복층 보호막을 관통하는 컨택홀을 형성하는 단계와;
    상기 포토레지스트 패턴 위에 투명 도전막과, 상기 투명 도전막과 분리되고 상기 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극을 상기 상부 보호막과 경계를 이루도록 상기 화소홀 내에 형성하는 단계와;
    상기 투명 도전막이 형성된 포토레지스트 패턴의 리프트-오프시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  64. 제 63 항에 있어서,
    상기 복층 보호막은 하부 보호막과, 그 하부 보호막 보다 식각률이 큰 상부 보호막이 적층되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  65. 기판 상에 제1 도전층을 형성하는 단계와;
    상기 제1 도전층을 덮는 하부 절연막을 형성하는 단계와;
    상기 하부 절연막 보다 식각률이 큰 상부 보호막을 형성하는 단계와;
    상기 상부 절연막 위에 포토레지스트 패턴을 형성하는 단계와;
    상기 상하부 절연막을 관통하는 제1 홀을 형성하는 단계와;
    상기 상부 절연막을 습식 식각하여 상기 하부 절연막을 노출시키는 제2 홀을 형성하고, 상기 상부 절연막의 측면이 상기 포토레지스트 패턴 보다 과식각되게 하 는 단계와;
    상기 포토레지스트 패턴을 덮는 제2 도전층과, 상기 제2 도전층과 분리되고 상기 제1 홀을 통해 상기 제1 도전층과 접속된 제2 도전 패턴을 상기 제2 홀내에 상기 상부 보호막과 경계를 이루도록 형성하는 단계와;
    상기 제2 도전층이 형성된 포토레지스트 패턴을 리프트-오프시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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