KR101272433B1 - 박막 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
소스/드레인 전극 중 적어도 어느 한 영역에 다수개의 슬릿을 구비한 전극 패턴을 가지는 박막 트랜지스터 및 이의 제조방법이 개시된다. 본 발명에 의한 박막 트랜지스터는 일정한 패턴을 가지는 소스/드레인 전극을 구비함으로써 다양한 방향으로 프린지 필드를 발생시켜 전자 주입 효율이 증가되고, 이로 인해 소자의 특성이 향상된다. 또한, 본 발명에 의한 박막 트랜지스터의 제조방법은 일정한 패턴을 가지는 마스크를 사용하여 소스/드레인 전극 중 적어도 어느 한 영역에 패턴 전극을 형성함으로써 간단하고 용이하게 전기적 특성이 향상된 박막 트랜지스터를 제조할 수 있다.
Description
본 발명은 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 일정 패턴이 형성된 마스크로 소스/드레인 전극 중 적어도 어느 하나를 패터닝하여 형성함으로써 전자 주입 효율을 증가시켜 전자 이동도 특성이 향상된 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로, 박막 트랜지스터 액정표시장치(TFT-LCD)의 어레이 기판은 다수개의 게이트 버스 라인과 데이터 버스 라인이 수직으로 교차 배열되어 매트릭스 형태의 단위 화소 영역들을 한정하고, 상기 단위 화소 영역 상에는 스위칭 역할을 하는 박막 트랜지스터가 각각 형성되어 있다.
한편, 최근 액정표시장치의 박막트랜지스터 중 액티브층에 유기 반도체를 활용한 기술의 연구가 활발히 진행되고 있다. 유기물을 액티브층으로 사용하는 유기 박막트랜지스터(organic thin film transistor : OTFT)는 Si-TFT와 구조적으로 거의 유사한 형태로서, 반도체 영역에 Si 대신 유기물을 사용한다는 차이점이 있다.
도 1은 일반적인 따른 박막 트랜지스터를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 일반적인 박막 트랜지스터는 게이트 전극(1)과 채널 영역(3) 및 소스/드레인 전극(5, 7)으로 정의되어 있으며, 상기 소스/드레인 전극(5, 7)은 직사각 형태의 구조로 형성된다.
또한, 액정표시장치(LCD)는 대형 사이즈, 고휘도, 높은 콘트라스트, 넓은 시야각 및 높은 채도를 달성하는 것에 목적을 두고 있다. 상기 액정표시장치를 구성하는 패널의 크기가 커질수록 모든 박막 트랜지스터에서 출력되는 전류 ION(즉, 박막 트랜지스터의 스위치를 on한 상태의 전류) 또한 함께 증가하여야 한다. 따라서, 상기 패널의 요구조건에 부합하기 위하여 박막 트랜지스터의 전류 ION를 증진시키는 직접적인 방법은 채널폭(W) 대 채널길이(L)의 비율(W/L)을 증가시키는 것이다.
도 2a는 일반적인 박막 트랜지스터 구조에서의 소스/드레인 전극의 배치형태를 나타내는 도면이다.
도 2b는 핑거(finger) 구조를 채용하는 인터디지털(interdigital) 방식 박막 트랜지스터의 소스/드레인 전극의 배치형태를 나타내는 도면이다.
도 2a 및 2b를 참조하면, 종래 소스/드레인 전극의 두께를 의미하는 채널폭(W) 및 소스/드레인 사이의 거리를 의미하는 채널 길이(L)의 비(W/L)를 크게 하기 위하여 핑거 구조를 채용함으로써 채널폭(W)을 늘리는 이점이 있는 인터디지털 방식의 박막 트랜지스터가 활용되었다. 그러나, 반도체 소자가 점점 고집적화 되어감에 따라 상기와 같이 채널폭(W)만을 늘리는 시도는 한계가 있었다.
박막 트랜지스터는 액정표시장치의 각 화소(pixel) 형성에 사용되는 바, 전류가 유입되는 소스(source) 및 전류가 방출되는 드레인(drain)과 전류 흐름의 차폐를 담당하는 게이트(gate)로 구성된다. 상기 게이트 전극에 전압이 인가되면 반도체인 활성층에서 전류가 흐를 수 있도록 채널이 형성되고, 데이터(data)가 그 채널을 통과하여 드레인 전극 및 캐패시터(capacitor)에 전달된다. 드레인 단에 전달된 전압은 액정을 구동하여 빛의 투과를 온-오프(on-off)시킴으로써 화상을 구현하게 된다.
이 때, 액정표시장치의 빠른 응답속도와 높은 해상도를 위하여서는 박막 트랜지스터의 전자 이동도(mobility) 특성이 우수하여야 한다. 종래 전자 이동도를 증가시키기 위한 방법으로, 주로 소스/드레인 영역을 형성하기 위한 알갱이 크기(grain size)를 조절함으로써 전자의 주입을 원활하게 하는 방식이 사용되었으며, 이는 대한민국 등록특허 제10-0112595호에 개시되어 있다.
상기의 기술은 박막 트랜지스터의 소스/드레인 전극을 제작하기 위한 바디 폴리실리콘막 형성시 상기 바디 폴리실리콘막을 충분히 두껍게 증착시켜 알갱이 크기가 큰 바디 폴리실리콘막을 형성한 후, 화학 건식 식각 방법을 이용하여 상기 막을 고집적화에 적합하도록 식각함으로써 알갱이 크기는 크고, 두께가 얇은 바디 폴리실리콘막을 형성하여 상기 막 내부의 전자 이동도를 증가시키는 방식이다.
그러나, 상기의 기술은 전자 이동도를 증가시키기 위하여 알갱이의 크기를 조절하는 것에 한계가 있었다.
이에 본 발명의 제1 목적은 일정한 패턴을 가지는 소스/드레인 전극을 구비함으로써 프린지 필드를 발생시켜 소자의 전기적 특성이 향상된 박막 트랜지스터를 제공하는 데 있다.
또한 본 발명의 제2 목적은 다양한 패턴 형성 마스크를 통하여 소스/드레인 전극 중 적어도 어느 하나에 일정한 패턴을 형성함으로써 전자 주입 효율을 극대하하여 전자 이동도가 향상된 박막 트랜지스터의 제조방법을 제공하는 데 있다.
상기의 제1 목적을 달성하기 위한 본 발명은 절연성 투명 기판, 상기 절연성 투명 기판 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되고, 채널 영역을 구비한 반도체층, 상기 반도체층 상에 형성된 소스/드레인 전극을 포함하며, 상기 소스/드레인 전극 중 적어도 어느 하나는 다수개의 슬릿을 구비하는 패턴으로 형성되어 일정 방향의 프린지 필드를 발생시키는 전극인 것을 특징으로 한다.
또한, 상기의 제2 목적을 달성하기 위한 본 발명은 절연성 투명 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 다수 개의 슬릿을 구비하는 패턴이 형성된 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의한 박막 트랜지스터는 일정한 패턴을 가지는 소스/드레인 전극을 구비함으로써 박막 트랜지스터의 성능이 개선되어 빠른 응답속도 및 높은 해상도가 요구되는 액정 표시 장치 이외에도 태양 전지, 센서 또는 메모리 소자 등 박막 트랜지스터가 응용되는 다수의 기기에 사용가능한 효과가 있다.
또한, 본 발명에 의한 박막 트랜지스터의 제조방법은 소스/드레인 전극 형성시 일정한 패턴을 가지는 마스크를 사용하여 다양한 종류의 박막 트랜지스터에 용이하게 적용할 수 있는 효과가 있다.
도 1은 일반적인 박막 트랜지스터를 개략적으로 도시한 평면도이다.
도 2a는 일반적인 박막 트랜지스터 구조에서의 소스/드레인 전극의 배치형태를 나타내는 도면이다.
도 2b는 핑거(finger) 구조를 채용하는 인터디지털(interdigital) 방식 박막 트랜지스터의 소스/드레인 전극의 배치형태를 나타내는 도면이다.
도 3a 내지 도 3d는 본 발명에 따른 박막 트랜지스터의 제조방법을 나타내는 공정도들이다.
도 4a 내지 도 4e는 다양한 유형의 소스/드레인 전극 패턴들을 나타내는 도면들이다.
도 5는 본 발명에 의한 박막 트랜지스터에 형성되는 프린지 필드(fringe field)를 나타내는 도면이다.
도 2a는 일반적인 박막 트랜지스터 구조에서의 소스/드레인 전극의 배치형태를 나타내는 도면이다.
도 2b는 핑거(finger) 구조를 채용하는 인터디지털(interdigital) 방식 박막 트랜지스터의 소스/드레인 전극의 배치형태를 나타내는 도면이다.
도 3a 내지 도 3d는 본 발명에 따른 박막 트랜지스터의 제조방법을 나타내는 공정도들이다.
도 4a 내지 도 4e는 다양한 유형의 소스/드레인 전극 패턴들을 나타내는 도면들이다.
도 5는 본 발명에 의한 박막 트랜지스터에 형성되는 프린지 필드(fringe field)를 나타내는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 따른 박막 트랜지스터의 제조방법을 나타내는 공정도들이다.
도 3a를 참조하면, 절연성 투명 기판(10) 상에 게이트 전극(20)을 형성한다.
상기 절연성 투명 기판(10)은 유리 또는 플라스틱이 사용될 수 있으며, 상기 플라스틱으로는 폴리에틸렌 테리프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylenenaphtahlate; PEN), 폴리에테르 술폰(polyether sulfone;PES), 폴리에테르 이미드 (polyether imide), 폴리페닐렌 설파이드(polyphenylene sulfide; PPS), 폴리아릴레이트(polyallyate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate; PC), 폴리아크릴레이트(polyacrylate; PAR), 셀룰로오스 트리아세테이트(cellulose triacetate), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate; CAP) 중에서 선택되는 어느 하나가 사용될 수 있다.
상기 게이트 전극(20)은 예컨대, Mo, Al, Ta 또는 Cr과 같은 단일 금속 또는 이들의 합금일 수 있다. 상기 게이트 전극(20)은 진공열 증착(vacuum thermal deposition) 또는 스퍼터링(sputtering)을 통하여 상기 단일 금속층 또는 합금층을 증착한 후, 포토리소그래피 공정을 통하여 소정 패턴으로 패터닝하여 형성할 수 있다.
도 3b를 참조하면, 상기 게이트 전극(20) 상에 게이트 절연막(30)과 반도체층(40)을 순차적으로 형성한다. 상기 게이트 절연막(30)은 게이트 전극(20)과 소스/드레인 전극(50, 60)간의 절연을 위해 형성된다. 상기 게이트 절연막(30)은 무기 절연막 또는 유기 절연막의 단일막 또는 다층막을 포함할 수 있다. 예컨대, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT로부터 선택되는 적어도 어느 하나의 무기절연막일 수 있다. 또한, PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 적어도 어느 하나일 수 있다.
상기 게이트 절연막(30)은 APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 스핀 코팅(spin coating)을 이용하여 형성할 수 있다.
상기 반도체층(40)은 예컨대, 비정질 실리콘막 및 도핑된 비정질 실리콘막 중에서 선택되는 무기 반도체층일 수 있다. 또한, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 적어도 어느 하나의 유기 반도체층일 수 있다.
상기 순차적으로 적층된 게이트 절연막(30)과 반도체층(40)상에 포토리소그래피 공정을 이용하여 소정 패턴을 갖는 패턴 마스크로 패터닝함으로써 채널 영역을 정의한다.
도 3c를 참조하면, 상기 반도체층(40) 상에 소스 전극(50) 및 드레인 전극(60)을 형성한다.
상기 소스/드레인 전극(50. 60)은 스퍼터링법을 통하여 소스/드레인용 금속층을 증착한 후, 포토 리소그래피(photolithography) 공정 또는 섀도우 마스크(shadow mask)를 이용한 증착 공정을 통하여 소정 패턴을 가지는 패턴 마스크(100c)로 패터닝하여 형성할 수 있다. 이 때, 소스/드레인 전극(50, 60)은 예컨대, Mo, Cr, Au, Al 또는 Ni 일 수 있으며, 상기 금속들 중 적어도 어느 하나로 형성된 소스/드레인용 금속층 상에 슬릿 구조의 패턴 마스크를 부착하고, 이를 식각하여 다수 개의 슬릿이 형성된 소스/드레인 패턴 전극을 형성한다.
따라서, 본 발명에 의한 박막 트랜지스터는 절연성 투명 기판(10), 상기 절연성 투명 기판 상에 형성된 게이트 전극(20), 상기 게이트 전극 상에 형성된 게이트 절연막(30), 상기 게이트 절연막(30) 상에 형성되고, 채널 영역을 구비한 반도체층(40), 상기 반도체층(40) 상에 형성된 소스/드레인 전극(50, 60)을 포함하며, 상기 소스/드레인 전극 중 적어도 어느 하나는 다수개의 슬릿을 구비하는 전극 패턴(500)으로 형성된다. 상기의 구조에 패시베이션막(미도시) 및 투명 전극층(미도시)를 더 형성하여 박막 트랜지스터 액정표시장치(TFT-LCD)를 위한 박막 트랜지스터를 완성할 수 있다.
도 4a 내지 도 4e는 다양한 유형의 소스/드레인 전극 패턴들을 나타내는 도면들이다.
도 4a를 참조하면, 소스단에만 제1 소스 전극 패턴(510)이 형성된 경우 또는 소스/드레인단에 제1 소스 전극 패턴(510) 및 제1 드레인 전극 패턴(515)이 형성된 경우이다. 상기 전극 패턴들(510, 515)은 다수 개의 슬릿을 구비하고 있으며, 이는 소스/드레인 전극간의 거리가 결정하는 채널 길이 방향(L)을 기준으로 수직하게 배열된다.
도 4b를 참조하면, 소스단에만 제2 소스 전극 패턴(520)이 형성된 경우 또는 소스/드레인단에 제2 소스 전극 패턴(520) 및 제2 드레인 전극 패턴(525)이 형성된 경우이다. 상기 전극 패턴들(520, 525)은 다수 개의 슬릿을 구비하고 있으며, 이는 소스/드레인 전극간의 거리가 결정하는 채널 길이 방향(L)을 기준으로 비스듬하게 배열된다. 상기 슬릿들 간의 각도는 예컨대, 45°일 수 있다.
도 4c를 참조하면, 소스단에만 제3 소스 전극 패턴(530)이 형성된 경우 또는 소스/드레인단에 제3 소스 전극 패턴(530) 및 제3 드레인 전극 패턴(535)이 형성된 경우이다. 상기 전극 패턴들(530, 535)은 다수 개의 슬릿을 구비하고 있으며, 이는 소스/드레인 전극간의 거리가 결정하는 채널 길이 방향(L)을 기준으로 수직하게 배열된다.
도 4d를 참조하면, 소스단에만 제4 소스 전극 패턴(540)이 형성된 경우 또는 소스/드레인단에 제4 소스 전극 패턴(540) 및 제4 드레인 전극 패턴(545)이 형성된 경우이다. 상기 전극 패턴들(540, 545)은 다수 개의 슬릿을 구비하고 있으며, 이는 소스/드레인 전극간의 거리가 결정하는 채널 길이 방향(L)을 기준으로 평행하게 배열된다.
도 4e를 참조하면, 소스단에만 제5 소스 전극 패턴(550)이 형성된 경우 또는 소스/드레인단에 제5 소스 전극 패턴(550) 및 제5 드레인 전극 패턴(555)이 형성된 경우이다. 상기 전극 패턴들(550, 555)은 다수 개의 슬릿을 구비하고 있으며, 이는 소스/드레인 전극간의 거리가 결정하는 채널 길이 방향(L)을 기준으로 평행하게 배열된다.
상술한 바와 같이, 전극 패턴들은 다수개의 슬릿을 구비하도록 형성될 수 있으며, 채널 길이(L) 방향을 기준으로, 수직, 평행 또는 일정한 각도를 가지고 비스듬히 형성될 수 있다. 상기와 같은 다양한 유형의 전극 패턴은 전자 주입 방향을 기준으로 일정 방향의 프린지 필드가 형성되게 하는 역할을 수행한다.
도 5는 본 발명에 의한 박막 트랜지스터에 형성되는 프린지 필드(fringe field)를 나타내는 도면이다.
도 5를 참조하면, 본 발명에 의한 박막 트랜지스터는 절연성 투명 기판(10), 게이트 전극(20), 게이트 절연막(30), 반도체층(40), 소스/드레인 전극(50, 60)을 포함한다. 이 때, 상기 소스/드레인 전극(50, 60) 중 적어도 어느 하나는 다수개의 슬릿을 구비하는 전극 패턴(500)으로 형성될 수 있다.
게이트 전극(20)에 전압을 인가하면, 상기 게이트 전극(20)과 소스/드레인 전극(50, 60)과의 사이에 전계(electric field)가 형성된다. 패턴이 형성되지 않은 드레인 전극(60)의 경우, 수직 방향의 직선 전계(conventional field)가 형성되나, 슬릿 구조의 패턴(500)이 형성된 소스 전극(50)의 경우, 패턴된 부분과 패턴되지 않은 부분의 반복으로 인하여 필드의 왜곡이 발생하고, 상기의 왜곡으로 프린지 필드(fringe field)가 형성된다. 상기의 프린지 필드는 전자 주입에 영향을 주어 전자 이동도를 향상시키는 역할을 수행한다.
또한, 상기의 프린지 필드는 소스로부터의 전자 주입 방향에 대하여 수평, 수직 또는 비스듬한 방향으로 형성되며, 이는 다수개의 슬릿이 배열된 전극의 패턴 방향에 기인한다.
구체적으로, 다수 개의 슬릿이 채널 길이 방향에 평면상 교차하도록 수직하게 배열되는 경우, 소스로부터의 전자 주입 방향에 수평한 프린지 필드가 형성되며, 상기 다수 개의 슬릿이 채널 길이 방향에 평면상 평행하게 배열되는 경우, 소스로부터의 전자 주입 방향에 수직한 프린지 필드가 형성된다. 또한, 상기 다수 개의 슬릿이 채널 길이 방향에 45의 각도로 배열되는 경우, 소스로부터의 전자 주입 방향에 비스듬한 방향으로 프린지 필드가 형성된다. 상기 프린지 필드의 방향은 평면도로 내려다보았을 때의 방향이다.
이와 같이, 소스로부터의 전자 주입 방향에 따라서, 다양한 유형의 전극 패턴들은 전자 주입 방향에 대하여 일정한 방향을 가지는 프린지 필드를 형성시킬 수 있으며, 전자 주입 효율의 최적화를 위하여 소스/드레인 전극 중 적어도 어느 한 영역을 선택하여 상기 전극 패턴 을 형성할 수 있으며, 슬릿 구조의 패턴 방향을 조절할 수도 있다.
이 때, 보다 강한 프린지 필드를 형성시키기 위하여 다수개의 슬릿 간의 이격 거리는 미세 사이즈를 가지는 것이 바람직하다. 현재 액정표시장치에 사용되는 박막 트랜지스터가 약 W/L=50μm/2μm의 스케일을 가지므로, 다수개의 슬릿 간의 이격 거리는 2μm 내지 25μm인 것이 바람직하다.
실험예
샘플 1, 2 및 3을 제작하기 위하여 유리 기판에 Al을 70nm 두께로 증착하여 게이트 전극을 형성한 후, 스핀코팅법으로 PVP(cross-linked PVP)를 320nm 두께로 증착하여 게이트 절연막을 유기 절연막으로 형성하였다. 또한, 상기 게이트 절연막 상에 펜타센(pentacene)을 60nm 두께로 증착하여 유기 반도체층을 형성하였으며, 이후 소스/드레인 전극 형성을 위해 Au를 50nm 두께로 증착하였다. 소스/드레인 전극 패턴 형성을 위한 슬릿 구조의 패턴 마스크는 상기 게이트 전극, 유기 반도체층 및 소스/드레인 전극 형성 공정은 진공열 증착법을 이용하였다.
이 때, 샘플 1은 상기 소스/드레인 전극에 패턴 형성 공정을 거치지 않았으며, 샘플 2는 소스 전극에 다수개의 슬릿을 구비하는 구조의 패턴을 형성하였다. 또한, 샘플 3은 소스 및 드레인 전극에 상기 구조의 패턴을 형성하였다. 상기 샘플 2 및 3의 다수개의 슬릿 구조는 도 4a의 전극 패턴과 같이 채널 길이 방향에 수직하게 배열하였으며, 슬릿 간의 이격 거리는 30μm로 하여 패턴을 형성하였다. 상기 샘플들의 전자 이동도, 문턱전압 및 온/오프 전류비를 측정하였다.
| 종류 | 전자 이동도[cm2/Vs] | 문턱전압 (threshold voltage)[V] |
온/오프 전류비 (Ion / off ratio) |
| 샘플 1 | 0.173 | -13.5 | 6.81×105 |
| 샘플 2 | 0.457 | -19.8 | 1.72×106 |
| 샘플 3 | 0.447 | -19.6 | 1.31×106 |
표 1을 참조하면, 전극 패턴이 형성된 샘플 2 및 3의 경우 샘플 1의 경우에 비해 높은 전자 이동도, 낮은 문턱전압 및 높은 온/오프 전류비를 나타낸다. 이는 상술한 바와 같이, 본 발명의 소자 구조에서는 기존 수직 방향의 필드와 달리 전극의 패턴을 따라 일정 방향으로 왜곡된 프린징 필드가 발생하기 때문인 것으로 풀이된다. 따라서, 이를 통하여 소스/드레인 전극에 슬릿 구조의 패턴을 형성하는 경우, 보다 우수한 소자 특성을 나타냄을 확인할 수 있다.
10: 절연성 투명 기판 20: 게이트 전극
30: 게이트 절연막 40: 반도체층
50, 60: 소스/드레인 전극 500: 전극 패턴
30: 게이트 절연막 40: 반도체층
50, 60: 소스/드레인 전극 500: 전극 패턴
Claims (12)
- 절연성 투명 기판;
상기 절연성 투명 기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되고, 채널 영역을 구비한 반도체층;
상기 반도체층 상에 형성된 소스/드레인 전극을 포함하며, 상기 소스/드레인 전극 중 적어도 어느 하나는 다수개의 슬릿을 구비하는 패턴으로 형성되어 프린지 필드를 발생시키는 전극인 박막 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은 무기 절연막 또는 유기 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 반도체층은 무기 반도체층 또는 유기 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 다수 개의 슬릿은 채널 길이 방향에 평면상으로 교차되도록 수직하게 배열되는 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 다수 개의 슬릿은 채널 길이 방향에 평면상으로 평행하게 배열되는 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 다수 개의 슬릿은 채널 길이 방향에 평면상 45°의 각도로 배열되는 것을 특징으로 하는 박막 트랜지스터. - 절연성 투명 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층을 형성하는 단계; 및
상기 반도체층 상에 소스 및 드레인 전극을 형성하는 단계를 포함하되,
상기 소스 및 드레인 전극 중 적어도 어느 하나는 다수 개의 슬릿을 구비하는 패턴이 형성된 박막 트랜지스터의 제조방법. - 제7항에 있어서,
상기 반도체층 상에 소스 및 드레인 전극을 형성하는 단계는,
상기 반도체층 상에 소스 및 드레인 금속층을 형성한 후, 포토 리소그래피 공정 또는 섀도우 마스크를 이용한 증착 공정을 통하여 상기 소스 및 드레인 금속층 중 적어도 어느 하나에 다수 개의 슬릿을 구비하는 패턴을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 삭제
- 제7항에 있어서,
상기 다수 개의 슬릿을 구비하는 패턴은 채널의 길이 방향과 평면상 수직, 수평 또는 45°로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 제7항에 있어서,
상기 게이트 절연막은 무기 절연막 또는 유기 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 제7항에 있어서,
상기 반도체층은 무기 반도체층 또는 유기 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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