KR20200009106A - 산화물 반도체 박막 트랜지스터 및 그 제조방법 - Google Patents

산화물 반도체 박막 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 산화물 박막 트랜지스터 및 그 제조방법을 개시한다. 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터는 기판; 상기 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상에 형성된 게이트 절연층; 상기 제1 게이트 전극과 대응되도록 상기 게이트 절연층 상에 형성된 산화물 반도체층; 상기 산화물 반도체층 상에 소스 전극 및 드레인 전극이 서로 이격되어 형성되고, 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극; 상기 소스/드레인 전극 상에 형성된 패시베이션층을 포함하고, 상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고, 상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 가지는 것을 특징으로 한다.

Description

산화물 반도체 박막 트랜지스터 및 그 제조방법{OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 장치의 수명 및 신뢰성을 향상시킨 플렉서블 디스플레이 장치용 산화물 반도체 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 산화물 반도체(Oxide semiconductor)인 a-IGZO(Indium Gallium Zinc Oxide)를 이용한 박막 트랜지스터(Thin Film transistor; TFT)로 구동되는 디스플레이 장치의 개발이 빠르게 진행되고 있다. 이와 더불어, 디스플레이 장치의 구동에 기본적으로 필요한 인버터뿐만 아니라 이를 이용한 링 오실레이터 및 구동회로에 대해서도 상당 부분 연구가 진행되고 있다.
디스플레이 장치에 사용되는 산화물 반도체를 이용한 박막 트랜지스터(Thin Film transistor; TFT)는 게이트 전극과 소스 전극 또는 드레인 전극 사이에는 기생캐패시턴스가 발생하게 되는데, 이는 고성능의 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터의 특성이 열화되는 단점이 있었다.
또한, 플렉서블(Flexible) 디스플레이에 사용되는 구동 소자에 대해서도 상당 부분 연구가 진행되고 있다.
일반적으로 플렉서블 디스플레이 장치는 가요성 기판에 디스플레이부를 형성하여 유연성을 부가한 장치로서, 필요시 그 형태를 휘거나 구부려 사용할 수 있는 매우 유용한 장점을 가지고 있다. 이러한 플렉서블 디스플레이 이동통신기기, 웨어러블(Wearable) 스마트 기기, 폴더블(Foldable) 기기, 자동차용 디스플레이, 디지털 사이니지(Digital Signage), 전자신문, 전자책, 전자칠판, 게시판, 광고 등 각종 다양한 응용으로 차세대 디스플레이 발전을 이룰 것으로 예상된다.
한편, 플렉서블 디스플레이 장치는 휨(Bending) 발생시에도 표시 성능을 그대로 유지해야 함에도 불구하고, 휨의 정도에 따라 표시 성능의 불량이 발생하는 문제점을 발생시킨다.
특히, 플랙서블 디스플레이 장치는 플랙서블 기판 상에 박막 트랜지스터가 형성되는데, 플렉서블 디스플레이 장치의 휨이 크게 발생할 경우, 휨에 의한 스트레스(stress)가 박막 트랜지스터에 전달되어 크랙(crack)이 발생함으로써 박막 트랜지스터의 특성을 저하시킨다.
이는 플렉서블 디스플레이 장치를 반복적으로 휘거나 구부릴 경우, 또는 플렉서블 디스플레이 장치가 대면적화될 경우 심화될 수 있으며, 결과적으로 플렉서블 디스플레이 장치의 수명 및 신뢰성을 떨어뜨린다.
대한민국등록특허공보 제10-1272433호(2013.05.31, 박막 트랜지스터 및 이의 제조방법) 대한민국등록특허공보 제10-0876081호(2008.12.19, 다채널 박막 트랜지스터 구조물) 대한민국공개특허공보 제10-2014-0059576호(2014.05.16, 박막 트랜지스터 및 이를 포함하는 유기 발광 디스플레이 장치)
본 발명의 실시예들은 장치의 수명 및 신뢰성을 향상시킨 산화물 반도체 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예들은 소스/드레인 전극의 면적을 줄임으로써, 게이트 전극(제1 또는 제2)과 소스 전극 또는 드레인 전극 사이에 발생하는 기생캐패시턴스를 감소시켜 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 기판; 상기 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상에 형성된 게이트 절연층; 상기 제1 게이트 전극과 대응되도록 상기 게이트 절연층 상에 형성된 산화물 반도체층; 상기 산화물 반도체층 상에 소스 전극 및 드레인 전극이 서로 이격되어 형성되고, 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극;
상기 소스/드레인 전극 상에 형성된 패시베이션층을 포함하고, 상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고, 상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 가진다.
상기 복수 개의 아일랜드 패턴은 복수 개의 라인 패턴이 반복되어 형성된 복수 개의 라인 형상일 수 있다.
상기 복수 개의 라인 패턴의 각각의 폭은 1 ㎛ 내지 10 ㎛일 수 있다.
상기 복수 개의 라인 패턴의 각각이 이격되는 간격은 1 ㎛ 내지 16 ㎛일 수 있다.
상기 복수 개의 아일랜드 패턴은 복수 개의 라인 패턴이 수직으로 교차하는 격자 형상일 수 있다.
상기 제1 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스/드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격되도록 형성될 수 있다.
상기 산화물 반도체 박막 트랜지스터는, 상기 소스/드레인 전극 상에 형성된 패시베이션층 상에 제2 게이트 전극을 더 포함할 수 있다.
상기 제2 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스/드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격되도록 형성될 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가 받을 수 있다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 기판 상에 형성된 산화물 반도체층, 상기 산화물 반도체층 상에 형성된 제1 게이트 전극 및 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극을 포함하는 코플라나(Coplanar)형 산화물 반도체 박막 트랜지스터에 있어서, 상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고, 상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 가진다.
상기 산화물 반도체층 하부에 제2 게이트 전극을 더 포함할 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는 기판; 상기 기판 상에 형성된 제1항 내지 제11항 중 어느 한 항에 따른 산화물 반도체 박막 트랜지스터; 및 상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자를 포함한다.
본 발명의 실시예에 따른 디스플레이 장치에 있어서, 상기 디스플레이 소자는 유기 발광 소자일 수 있다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은 기판 상에 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계; 상기 제1 게이트 전극과 대응되는 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층 상에 소스/드레인 전극을 서로 이격되되, 복수 개의 아일랜드 패턴으로 패턴화하여 형성하는 단계; 상기 소스/드레인 전극 상에 패시베이션층을 형성하는 단계를 포함한다.
상기 페시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 게이트 전극 또는 상기 제2 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스/드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격되도록 형성될 수 있다.
본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터는 소스/드레인 전극을 제1 영역이 분리된 복수 개의 아일랜드 패턴으로 형성하여 소스 전극 및 드레인 전극 사이의 확산 전류를 생성하여 기생 캐패시턴스(parasitic capacitance)를 감소시킬 수 있다.
본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터는 소스/드레인 전극을 복수 개의 아일랜드 패턴으로 형성하여 단면적을 줄임으로써 휨 또는 구부림 등의 외부 스트레스에 의한 손상, 특히 크랙(Crack) 발생을 방지하여 소자의 전기적 특성, 장치의 수명 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 고성능 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법의 전체적인 흐름을 도시한 산화물 반도체 박막 트랜지스터의 단면도를 도시한 것이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 다양한 형상으로 형성된 복수 개의 아일랜드 패턴의 평면도를 도시한 것이다.
도 3a는 종래의 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이고, 도 3b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이다.
도 4a 내지 도 4f는 복수 개의 라인 패턴의 폭에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 5a는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격이 1.5㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-게이트 전압 특성을 도시한 그래프이고, 도 5b는 복수 개의 라인 패턴 사이의 간격이 1.5㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-드레인 전압 특성을 도시한 그래프이다.
도 5c는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격이 3㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-게이트 전압 특성을 도시한 그래프이고, 도 5d는 복수 개의 라인 패턴 사이의 간격이 3㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-드레인 전압 특성을 도시한 그래프이다.
도 5e는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격이 1.5㎛ 또는 3㎛일 때, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류 특성을 도시한 그래프이다.
도 6a 내지 도 6f는 복수 개의 라인 패턴 사이의 간격에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 7a는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴의 폭이 5㎛일 경우, 복수 개의 라인 패턴 사이의 간격의 변화에 따른 드레인 전류-게이트 전압 특성을 도시한 그래프이고, 도 7b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴의 폭이 5㎛일 경우, 복수 개의 라인 패턴 사이의 간격의 변화에 따른 드레인 전류-드레인 전압 특성을 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격의 변화에 따른 캐패시턴스-게이트 전압 특성을 도시한 그래프이다.
도 9a는 복수 개의 라인 패턴 사이의 간격의 변화에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 인버터 특성을 도시한 그래프이고, 도 9b는 복수 개의 라인 패턴 사이의 간격의 변화에 따른 주파수를 도시한 그래프이며, 도 9c는 복수 개의 라인 패턴 사이의 간격의 변화에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 드레인 전류 및 캐패시턴스를 도시한 것이고, 도 9d 및 도 9e는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 확산 전류를 도시한 개략도이다.
도 10a는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터의 PBTS(positive bias temperature stress)를 도시한 그래프이고, 도 10b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 PBTS(positive bias temperature stress)를 도시한 그래프이다.
도 10c는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터의 HCTS(high current temperature stress)를 도시한 그래프이고, 도 10d는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 HCTS(high current temperature stress)를 도시한 그래프이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터가 적용된 플렉서블 디스플레이 장치의 벤딩 테스트(Bending Test) 장비 및 신뢰성 테스트 장비를 도시한 것이다.
도 11d는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터를 구비한 플렉서블 디스플레이 장치를 벤딩 테스트한 후에 측정한 드레인 전류-게이트 전압 특성을 나타낸 그래프이고, 도 11e는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터를 구비한 플렉서블 디스플레이 장치를 벤딩 테스트한 후에 측정한 드레인 전류-게이트 전압 특성을 나타낸 그래프이다.
도 11f는 벤딩 테스트가 진행된 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터를 도시한 광학현미경 이미지이고, 도 11g는 벤딩 테스트가 진행된 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터를 도시한 광학현미경 이미지이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 소스/드레인 전극 및 산화물 반도체층의 광학현미경 이미지(Optical Microscope)이다.
도 13a 내지 도 13h는 채널 길이에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전송(transfer) 및 출력(output) 특성을 도시한 그래프이다.
도 14a는 링 오실레이터(ring oscillator)에 사용되는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터를 도시한 광학 현미경 이미지이고, 도 14b는 링 오실레이터(ring oscillator)에 사용되는 본 발명의 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터를 도시한 광학 현미경 이미지이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 MOA(metal-over-active)의 열분석을 도시한 광학 현미경 이미지이고, 도 15c 및 도 15d는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 AOM(active-over-metal)의 열분석을 도시한 광학 현미경 이미지이다.
도 16a 내지 도 16f는 복수 개의 아일랜드 패턴 사이의 간격에 따른 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터를 포함하는 링 오실레이터의 전압-시간 특성을 도시한 것이다.
도 17a 내지 도 17h는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(듀얼 게이트(Dual Gate) 구조)의 제조방법의 전체적인 흐름을 도시한 산화물 반도체 박막 트랜지스터의 단면도를 도시한 것이다.
도 18a는 종래의 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이고, 도 18b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이다.
도 19a 내지 도 19c는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(듀얼 게이트 구조)에서의 서로 다른 게이트 구동(gate driving)을 도시한 단면도이다.
도 20a 내지 도 20f는 복수 개의 라인 패턴의 폭에 따른 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 21a 내지 도 21f는 복수 개의 라인 패턴 사이의 간격에 따른 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 22a 내지 도 22c는 제1 게이트 전극과 제2 게이트 전극이 동일한 사이즈를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 전송 특성을 도시한 그래프이다.
도 22d 내지 도 22f는 제1 게이트 전극과 제2 게이트 전극이 동일한 사이즈를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 출력 특성을 도시한 그래프이다.
도 22g는 도 22i의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이고, 도 22h는 도 22e의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이며, 도 22i는 도 22f의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이다.
도 23a 내지 도 23c는 소스/드레인 전극과 제2 게이트 사이의 이격 거리가 -1㎛인 오프셋 구조를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 전송 특성을 도시한 그래프이다.
도 23d 내지 도 23f는 소스/드레인 전극과 제2 게이트 사이의 이격 거리가 -1㎛인 오프셋 구조를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 출력 특성을 도시한 그래프이다.
도 23g는 도 23d의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이고, 도 23h는 도 23e의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이며, 도 23i는 도 23f의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이다.
도 24a 및 도 24b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕 시 드레인 전류(drain current) 값을 하부 스윕 시의 드레인 전류 값으로 나누었을 때의 값을 비교한 그래프이다.
도 25a은 제1 게이트 전극과 제2 게이트 전극이 같은 크기를 갖는 구조에서의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터가 듀얼 스윕 시 복수 개의 아일랜드 패턴의 간격의 변화에 따른 캐패시턴스-게이트 전압 특성을 도시한 그래프이고, 도 25b는 소스/드레인 전극과 제2 게이트 전극 사이의 이격 거리가 -1㎛인 오프셋 구조의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터가 듀얼 스윕 시 복수 개의 아일랜드 패턴의 간격의 변화에 따른 캐패시턴스-게이트 접압 특성을 도시한 그래프이다.
도 26a는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터를 1개 포함하는 화소 소자를 구비하는 디스플레이 장치의 회로도를 도시한 것이고, 도 26b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터를 2개 포함하는 화소 소자를 구비하는 디스플레이 장치의 회로도를 도시한 것이다.
도 27a 내지 도 27g는 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 제조방법의 전체적인 흐름을 도시한 산화물 반도체 박막 트랜지스터의 단면도를 도시한 것이다.
도 28은 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 듀얼 게이트 구조의 단면도를 도시한 것이다.
도 29a 및 도 29b는 본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터의 오버랩 및 오프셋을 도시한 단면도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 도 1a 내지 도 1h를 참조하여 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 대해 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 기판(103), 제1 게이트 전극(105), 게이트 절연층(106), 산화물 반도체층(107), 소스/드레인 전극(108, 109) 및 패시베이션층(110)을 포함한다. 실시예에 따라, 산화물 반도체 박막 트랜지스터(100)는 지지층(102), 버퍼층(104) 및 화소 전극(111)을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 소스/드레인 전극(108, 109)은 기판(103)의 수평면을 기준으로 제1 게이트 전극(105) 방향에 형성된 제1 영역(P1) 및 제1 영역(P1)과 반대 방향에 형성된 제2 영역(P2)을 포함하고, 복수 개의 아일랜드 패턴은 제1 영역(P1)이 서로 분리되어 외부 스트레스에 대한 내성을 가진다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 소스/드레인 전극(108, 109)의 면적을 감소시킴으로써, 제1 게이트 전극(105)과 소스/드레인 전극(108, 109) 사이에서 발생하는 기생 캐패시턴스(parasitic capacitance)이 발생을 줄일 수 있다.
이하, 도 1a 내지 도 1h를 참조하여 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 각 구성 요소에 대해 보다 상세하게 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 산화물 반도체 박막 트랜지스터의 단면도를 도시한 것이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조방법은, 캐리어 기판(101) 상에 지지층(102)은 및 기판(103)을 형성한다.
도 1a에 도시된 바와 같이, 지지층(102)은 캐리어 기판(101) 상에 형성된다. 다만, 지지층(102)은 반드시 필요한 구성은 아니다.
일 실시예에 따라, 지지층(102)은 탄소나노튜브-그래핀 산화물(Carbon Nano Tube-Graphene Oxide, CNT-GO)을 이용하여 투명성을 갖도록 형성될 수 있다. 탄소나노튜브-그래핀 산화물 지지층(102)은 휘어지는 성질이 있어 플렉서블 디스플레이 장치에 적용하기에 적합하다.
기판(103)은 지지층(102) 상에 형성된다. 기판(103)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 플렉서블 기판일 수 있다.
플렉서블 기판은 특정 방향으로 벤딩(bending) 또는 폴딩(folding)될 수 있다. 예를 들어, 플렉서블 기판은 가로 방향, 세로 방향 또는 사선 방향으로 폴딩될 수 있다.
플렉서블 기판은 지지층(102)이 형성된 캐리어 기판(101) 상에 예를 들어 폴리이미드계 용액을 코팅함으로써 형성될 수 있고, 필름 형태일 수 있다.
기판(103)은 유리, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 또는 이들의 공중합체로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.
기판(103)으로 플렉서블 기판이 사용되는 경우, 예를 들어, 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET)으로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.
일 실시예에 따라, 산화물 반도체 박막 트랜지스터(100)가 구비되는 디스플레이 장치가 투명 플렉서블 디스플레이 장치로 구현되는 경우, 기판(103)은 투명한 플렉서블의 물질로 이루어질 수 있다.
기판(103)은 적어도 하나 이상의 박막 트랜지스터 영역을 포함할 수 있다. 박막 트랜지스터(TFT)는 박막 트랜지스터 영역에 배치될 수 있고, 박막 트랜지스터 영역은 기판(103)에서 매트릭스 형태로 배치될 수 있다.
기판(103)은 두께가 1 ㎛ 내지 30 ㎛ 범위 내에서 정해질 수 있으며, 바람직하게는 1 ㎛ 내지 10 ㎛ 범위 내에서 정해질 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조방법은, 기판(103) 상에 버퍼층(buffer layer)(104)을 형성한다.
도 1b에 도시된 바와 같이, 버퍼층(104)은 기판(103) 상에 형성될 수 있다.
버퍼층(104)은 기판(103)을 통한 수분 또는 산소와 같은 외부 불순물의 침투를 방지하며, 기판(103)의 표면을 평탄화할 수 있다. 다만, 버퍼층(104)은 반드시 필요한 구성은 아니며, 기판(103)의 종류에 따라 채택되거나 생략될 수 있다.
또한, 도 1b에 도시된 바와 같이, 버퍼층(104)이 사용되는 경우, 버퍼층(104)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 알루미늄옥사이드(AlOx) 등의 무기물 또는 아크릴 또는 폴리이미드 등의 유기물로 이루어질 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조방법은, 버퍼층(104)이 형성된 기판(103) 상에 제1 게이트 전극(105)을 형성한다.
도 1c에 도시된 바와 같이, 제1 게이트 전극(105)은 버퍼층(104) 상에 형성될 수 있고, 제1 게이트 전극(105)은 하부 게이트 전극(Bottom Gate)일 수 있다.
제1 게이트 전극(105)은 버퍼층(104) 상에 게이트 도전막(미도시)을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
일 실시예에 따라, 제1 게이트 전극(105)은 산화물 반도체층(107) 상에 형성된 소스/드레인 전극(108, 109)으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격(오프셋 및 오버랩)되도록 형성될 수 있다.
제1 게이트 전극(105)이 산화물 반도체층(107) 상에 형성된 소스/드레인 전극(108, 109)으로부터 이격되는 기술에 대해서는 도 29a 및 도 29b를 참고하여 설명하기로 한다.
도 29a 및 도 29b는 도 29a 및 도 29b는 본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터의 오버랩 및 오프셋을 도시한 단면도이다.
오프셋(Offset) 및 오버랩(Overlap)은 제1 게이트 전극(105)의 일단과 소스 전극(108) 사이의 폭 및 제1 게이트 전극(105)의 타단과 드레인 전극(109) 사이의 폭 중 적어도 하나를 의미한다.
예를 들면, 오버랩(Overlap)은 기판에서 수직한 방향으로 제1 게이트 전극(105) 및 소스 전극(108)을 바라보았을 때, 제1 게이트 전극(105)과 소스 전극(108)이 겹쳐지는 부분을 의미한다. 따라서, 오버랩은 0 ㎛ 내지 3 ㎛까지의 너비를 의미한다.
오프셋(Offset)은 기판에서 수직한 방향으로 제1 게이트 전극(105) 및 소스 전극(108)을 바라보았을 때, 제1 게이트 전극(105)과 소스 전극(108)이 수평방향으로 이격된 거리를 의미한다. 따라서, 오프셋은 -1 ㎛ 내지 0 ㎛까지의 너비를 의미한다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 제1 게이트 전극(105)의 오프셋은 산화물 반도체층(107)의 하단 계면(interface)에 형성되어 있는 결함(defect) 영역을 감소시켜, PBS(Positive Bias Stress)에서의 문턱전압 변화를 감소시켜 산화물 반도체 트랜지스터의 전기적 특성을 향상시킬 수 있다.
다시, 도 1c를 참조하면, 제1 게이트 전극(105)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 또한, 제1 게이트 전극(105)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
제1 게이트 전극(105)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조방법은, 제1 게이트 전극(105) 상에 게이트 절연층(106) 및 산화물 반도체막(107a)을 형성한다.
도 1d에 도시된 바와 같이, 게이트 절연층(Gate Insulator)(106)은 제1 게이트 전극(105) 상에 형성된다.
구체적으로, 게이트 절연층(106)은 제1 게이트 전극(105)이 형성된 버퍼층(104) 상에 형성되어 제1 게이트 전극(105)과 산화물 반도체층(107)(도 1e 참조)을 절연시킨다. 즉, 제1 게이트 전극(105)과 산화물 반도체층(107)은 게이트 절연층(106)에 의하여 절연된다.
게이트 절연층(106)은 도 1d에 도시된 바와 같이, 제1 게이트 전극(105)을 포함하는 버퍼층(104)의 전면을 덮도록 형성될 수 있다.
게이트 절연층(106)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
바람직하게 게이트 절연층(106)은 게이트 절연층을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 스핀 코팅은 기판(103) 상에 게이트 절연층(106)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판(103)을 고속으로 회전시켜서 게이트 절연층(106)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
게이트 절연층(106)은 예를 들어, 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 티타늄옥사이드(TiOx), 하프늄옥사이드(HfOx) 등의 무기물 또는 폴리비닐알코올(PVA), 폴리비닐피롤리돈(PVP), 폴리메틸메타크릴레이트(PMMA) 등의 유기물일 수 있다. 또한, 게이트 절연층(106)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
산화물 반도체막(107a)은 게이트 절연층(106) 상에 형성된다.
구체적으로, 산화물 반도체막(107a)은 산화물 반도체층(107)의 형성을 위한 막으로서, 게이트 절연층(106) 상에서 게이트 절연층(106)의 전면을 덮도록 형성된다. 이후, 산화물 반도체막(107a) 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막(107a)을 박막 트랜지스터 영역에서 제1 게이트 전극(105)과 대응되도록 패터닝함으로써 산화물 반도체층(107)(도 1e 참조)이 형성될 수 있다.
도 1e를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조방법은, 제1 게이트 전극(105) 상에 산화물 반도체층(107) 및 소스/드레인 전극(108, 109)을 형성한다.
도 1e에 도시된 바와 같이, 산화물 반도체층(107)은 게이트 절연층(106) 상에 제1 게이트 전극(105)과 대응되도록 형성된다.
산화물 반도체층(107)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 통하여 형성될 수 있으며, 다양한 산화물 반도체 물질로 형성될 수 있다.
산화물 반도체층(107)은 예를 들어, 인듐갈륨징크옥사이드(IGZO), 징크옥사이드(ZnO), 인듐징크옥사이드(IZO), 인듐틴옥사이드(ITO), 징크틴옥사이드(ZTO), 갈륨징크옥사이드(GZO), 하프늄인듐징크옥사이드(HIZO), 징크인듐틴옥사이드(ZITO) 및 알루미늄징크옥사이드(AZTO)로 이루어진 그룹으로부터 선택되는 어느 하나를 포함하여 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
산화물 반도체층(107)은 상술한 물질을 포함하는 비정질 또는 다결정질로 형성될 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 산화물 반도체층(107) 상에 에치스토퍼층(Etch Stopper Layer)(미도시)층을 더 포함할 수 있다.
상기 에치스토퍼층은 산화물 반도체층(107)의 안정성을 확보하기 위하여 산화물 반도체층(107)의 상부 표면에서 식각액으로부터의 보호를 위해 구비될 수 있다. 즉, 상기 에치스토퍼층은 소스/드레인 전극(108, 109)의 식각 공정에서 유입되는 식각액으로부터 산화물 반도체층(107)을 보호할 수 있다. 상기 에치스토퍼층은 예를 들어, 실리콘옥사이드(SiOx)로 이루어질 수 있다.
산화물 반도체층(107)은 채널이 형성되는 채널 영역 및 소스/드레인 전극(108, 109)과 각각 연결되는 소스/드레인 영역을 포함할 수 있다.
소스/드레인 전극(108, 109)은 산화물 반도체층(107) 상에 서로 이격되어 형성된다.
구체적으로, 소스/드레인 전극(108, 109)은 소스 전극(108) 및 드레인 전극(109)을 의미하고, 소스 전극(108) 및 드레인 전극(109)은 산화물 반도체층(107)이 형성된 게이트 절연층(106) 상에서 서로 이격되되, 각각 산화물 반도체층(107)과 전기적으로 연결되도록 형성된다.
소스/드레인 전극(108, 109)은 산화물 반도체층(107)을 포함하는 게이트 절연층(106) 상에 소스/드레인 도전막(미도시)을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 패터닝함으로써 형성될 수 있는데, 이때 포토레지스트 패턴을 다양한 형상으로 구현함으로써 다양한 형상을 가진 복수 개의 아일랜드 패턴으로 소스/드레인 전극(108, 109)을 형성할 수 있다.
보다 구체적으로, 소스/드레인 전극(108, 109)은 스퍼터링법을 통하여 소스/드레인 도전막을 증착한 후, 포토리소그래피(Photolithography) 공정을 통하여 소정의 아일랜드 패턴을 가지는 포토레지스트 패턴 마스크로 패터닝하여 형성할 수 있다.
*본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스/드레인 전극(108, 109)은 복수개의 아일랜드 패턴을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스/드레인 전극(108, 109)은 기판(103)의 수평면을 기준으로 제1 게이트 전극(105) 방향에 형성된 제1 영역(P1) 및 제1 영역(P1)과 반대 방향에 형성된 제2 영역(P2)을 포함하고, 복수 개의 아일랜드 패턴은 제1 영역(P1)이 서로 분리되도록 형성하여, 소스/드레인 전극(108, 109)의 단면적을 감소시킴으로써, 제1 게이트 전극(105)과 소스/드레인 전극(108, 109) 사이에서 발생하는 기생 캐패시턴스가 발생을 줄일 수 있고, 휨 또는 구부림 등의 외부 스트레스에 대한 내성을 향상시켜 외부 스트레스에 의한 손상을 방지할 수 있다.
보다 구체적으로, 제 1영역(P1)이 분리되지 않은 소스/드레인 전극(108, 109)을 포함(예; ▤, ▦, ▧ 또는 ▨)하는 종래의 산화물 반도체 박막 트랜지스터의 경우, 기생 캐패시턴가 발생하는 동시에 일정하지 않은 전류 값에 의해 디스플레이 장치에 사용하기에 적합하지 않고, 플렉서블 디자인에 적용 시, 넓은 면적의 소스/드레인 전극(108, 109)의 에 의해 쉽게 크랙 이 발생하는 문제점을 가지고 있다.
그러나, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)에 포함되는 제 1영역(P1)이 분리(예; ≡ 또는 ＃)된 소스/드레인 전극(108, 109)은 제 1영역(P1)이 분리되도록 형성됨으로써, 기생 캐패시턴스를 감소시키고, 일정한 전류 값에 의한 소자 안정화 및 플렉서블 디자인에서 크랙 발생을 방지할 수 있다.
특히, 기생 캐패시턴스는 제1 게이트 전극(105)과 소스/드레인 전극(108, 109)이 오버랩되는 부분에서 발생되나, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 제1 게이트 전극(105)과 소스/드레인 전극(108, 109)이 오버랩되는 부분인 제1 영역(P1)이 분리된 소스/드레인 전극(108, 109)을 사용함으로써, 기생 캐패시턴스를 감소시킬뿐만 아니라, 소스/드레인 전극(108, 109)의 면적을 줄여 크랙 발생을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 산화물 반도체 박막 트랜지스터는 제1 영역(P1)이 분리된 복수 개의 아일랜드 패턴의 소스/드레인 전극(108, 109)을 포함함으로써, 소스 전극(108) 및 드레인 전극(109) 사이에 확산 전류(spreading currents)를 발생시킬 수 있다.
보다 구체적으로, 제1 게이트 전극(105)은 산화물 반도체층(107)의 전면에 분포하여 전체 산화물 반도체층(107)의 채널 영역이 제1 게이트 전극(105)의 필드(field)에 의해 전자가 축적되고, 이때, 소스/드레인 전극(108, 109) 사이의 필드에 의해 전류(current)가 흐르게 된다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 소스/드레인 전극(108, 109)이 제1 영역(P1)이 분리되고, 복수 개의 아일랜드 패턴으로 나누어져 있어, 확산되는 필드에 의해 확산 전류가 발생될 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터와 같이, 소스/드레인 전극(108, 109)이 제1 영역(P1)이 분리되고, 복수 개의 아일랜드 패턴으로 형성되는 경우, 확산되는 필드에 의해 확산 전류가 더욱 발생될 수 있다.
또한, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 산화물 반도체층(107)을 형성한 다음, 산화물 반도체층(107)의 상단 계면(interface)에서 진행되는 추가 공정이 많기 때문에, 산화물 반도체층(107)의 상단 계면(interface)이 하단 계면(interface)보다 상대적으로 많은 결함(defect)을 포함하고 있다.
그러나, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 복수 개의 아일랜드 패턴의 제1 영역(P1)이 서로 분리되도록 형성함으로써, 산화물 반도체층(107)의 상단 계면(interface)에 형성되어 있는 결함(defect) 영역을 감소시켜, PBTS(positive bias temperature stress) 또는 HCTS(high current temperature stress)에서의 문턱전압 변화를 감소시켜 산화물 반도체 트랜지스터의 전기적 특성을 향상시킬 수 있다.
보다 구체적으로, PBTS(positive bias temperature stress)는 제1 게이트 전극(105)에 바이어스(bias)를 가하는 스트레스로, 소스/드레인 전극(108, 109)을 제1 영역(P1)이 서로 분리된 복수 개의 아일랜드 패턴으로 형성함으로써, 발생된는 열을 감소시킬 뿐만 아니라 열이 쉽게 분산되어 스트레스를 감소시켜 안정화 특성을 나타낼 수 있다.
HCTS(high current temperature stress)은 제1 게이트 전극(105)과 드레인 전극(109) 사이의 바이어스(bias)를 주는 채널 영역에 가해지는 전류 스트레스로, 소스/드레인 전극(108, 109)을 제1 영역(P1)이 서로 분리된 복수 개의 아일랜드 패턴으로 형성함으로써, 발생하는 열을 감소시킬 뿐만 아니라 열이 쉽게 분산되어 스트레스를 감소시켜 소자를 안정화시킬 수 있다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 소스 전극(108) 및 드레인 전극(109)를 통과하는 통과하는 전류의 양을 증가시킬 수 있게 될 뿐 만 아니라 양의 전압, 음의 전압 및 온도에 대한 신뢰성 테스트에서 안정화 특성을 나타낼 수 있다.
소스/드레인 전극(108, 109)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 또한, 소스/드레인 전극(108, 109)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
소스/드레인 전극(108, 109)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
도 1f를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조방법은, 소스/드레인 전극(108, 109) 상에 패시베이션층(Passivation Layer)(110)을 형성한다.
도 1f에 도시된 바와 같이, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 패시베이션층(Passivation Layer)(110)을 포함할 수 있다.
패시베이션층(110)은 소스/드레인 전극(108, 109) 상에 형성된다. 구체적으로, 패시베이션층(110)은 게이트 절연층(106), 산화물 반도체층(107) 및 소스/드레인 전극(108, 109)을 모두 덮도록(커버하도록) 형성된다.
패시베이션층(110)은 보호층으로서, 게이트 절연층(106)과 동일한 물질로 형성될 수 있다. 패시베이션층(110)은 예를 들어, 실리콘옥사이드, 실리콘나이트라이드 등의 물질 중 어느 하나로 구성된 단일층 또는 이들의 복층 구조로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
패시베이션층(110)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 화소 전극을 더 포함할 수 있다.
화소 전극은 패시베이션층(110) 상에 형성된다. 화소 전극은 소스/드레인 전극(108, 109)과 각각 전기적으로 연결되며, 소스/드레인 전극(108, 109)을 산화물 반도체 박막 트랜지스터(100) 외부의 다른 구성 요소와 전기적으로 연결시키는 역할을 수행한다. 화소 전극(118) 또한 금속 재질, 일례로 몰리브덴(Mo)으로 형성될 수 있다.
도 1g를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 캐리어 기판(101)을 제거한다.
도 1g에 도시된 바와 같이, 캐리어 기판(101)은 지지층(102)으로부터 제거될 수 있다.
구체적으로, 산화물 반도체 박막 트랜지스터(100)의 제조가 완료되거나 산화물 반도체 박막 트랜지스터(100) 상에 예를 들어, OLED와 같은 소자가 형성된 후, 별도의 장치를 통하여 지지층(102)으로부터 캐리어 기판(101)을 물리적으로 제거할 수 있다.
도 1h를 참조하면, 따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법을 통해 제조된 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터를 도시하였다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 기판(103), 제1 게이트 전극(105), 게이트 절연층(106), 산화물 반도체층(107), 소스/드레인 전극(108, 109) 및 패시베이션층(110)을 포함한다. 실시예에 따라, 산화물 반도체 박막 트랜지스터(100)는 지지층(102), 버퍼층(104) 및 화소 전극(111)을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 소스/드레인 전극(108, 109)은 기판(103)의 수평면을 기준으로 제1 게이트 전극(105) 방향에 형성된 제1 영역(P1) 및 제1 영역(P1)과 반대 방향에 형성된 제2 영역(P2)을 포함하고, 복수 개의 아일랜드 패턴은 제1 영역(P1)이 서로 분리되어 외부 스트레스에 대한 내성을 가진다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 소스/드레인 전극(108, 109)의 면적을 감소시킴으로써, 제1 게이트 전극(105)과 소스/드레인 전극(108, 109) 사이에서 발생하는 기생 캐패시턴스의 발생을 감소시킬 수 있다.
본 발명의 일 실시예에 따른 고성능 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다. 보다 구체적으로, 상술한 방법을 이용하여 산화물 반도체 박막 트랜지스터를 제조한 후, 소스/드레인 전극(108, 109) 중 어느 하나에 전기적으로 연결되는 화소 전극(111)을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
예를 들어, 도 1a 내지 도 1h에 도시된 바와 같이, 소스/드레인 전극(108, 109) 덮는 패시베이션층(110)을 형성하고, 덮는 패시베이션층(110)의 관통홀을 통해 드레인 전극(109)에 컨택하는 화소 전극(111)을 형성하며, 화소 전극(111) 상에 발광층(미도시)을 포함하는 중간층(미도시)을 형성하고, 그 위에 대향전극(미도시)을 형성함으로써, 유기 발광 디스플레이 장치를 제조할 수 있다.
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 아일랜드 패턴에 대해 보다 상세하게 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 다양한 형상으로 형성된 복수 개의 아일랜드 패턴의 평면도를 도시한 것이다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 소스/드레인 전극(108, 109)이 복수 개의 아일랜드 패턴으로 형성될 수 있다.
복수 개의 아일랜드 패턴은 라인 형상, 지그재그 라인 형상 또는 격자 형상 등의 다양한 형상으로 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 복수 개의 아일랜드 패턴은 도 2a에 도시된 바와 같이, 복수 개의 라인 패턴이 반복되어 형성된 복수 개의 라인 형상으로 형성될 수 있고, 도 2b에 도시된 바와 같이, 복수 개의 라인 패턴이 지그재그 방향으로 연장된 복수 개의 지그재그 라인 형상으로 형성될 수도 있으며, 도 2c에 도시된 바와 같이, 복수 개의 라인 패턴이 수직으로 교차하는 격자 형상으로 형성될 수도 있다.
복수 개의 아일랜드 패턴을 구성하는 복수 개의 라인 패턴의 폭(Lw)은 각각 1 ㎛ 내지 10 ㎛일 수 있고, 바람직하게는 1 ㎛ 내지 5 ㎛일 수 있으며, 더욱 바람직하게는 4 ㎛ 내지 5 ㎛일 수 있다.
복수 개의 라인 패턴의 폭(Lw) 이 4 ㎛ 미만이면 전류 값이 줄어드는 문제가 있고, 5 ㎛를 초과하면 폭이 너무 넓어 기생 캐패시턴스를 효과적으로 감소시키지 못하는 문제가 있다.
또한, 복수 개의 라인 패턴 사이의 간격(Lg), 즉 하나의 라인 패턴과 인접한 라인 패턴 사이의 간격(Lg)은 1 ㎛ 내지 16 ㎛일 수 있고, 바람직하게는 1 ㎛ 내지 5 ㎛일 수 있다. 이때, 복수 개의 라인 패턴 사이의 간격(Lg)은 모두 동일하거나, 서로 상이할 수 있다.
복수 개의 라인 패턴 사이의 간격(Lg)이 1 ㎛ 미만이면 간격이 너무 좁아져 기생 캐패시턴스를 효과적으로 감소시키지 못하는 문제가 있고, 5 ㎛를 초과하면 전류 값이 줄어드는 문제가 있다.
도 3a는 종래의 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이고, 도 3b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이다.
도 3a를 참조하면, 종래의 산화물 반도체 박막 트랜지스터는 게이트 전극(50) 및 산화물 반도체층(70) 상에 서로 이격되는 소스/드레인 전극(80, 90)이 형성되어 있다. 그러나, 종래의 산화물 반도체 박막 트랜지스터는 소스/드레인 전극(80, 90)이 복수 개의 아일랜드 패턴으로 형성되지 않는다.
그러나, 도 3b를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 제1 게이트 전극(105) 및 산화물 반도체층(107) 상에 서로 이격되는 소스/드레인 전극(108, 109) 및 제2 게이트 전극(112)이 형성되어 있고, 소스/드레인 전극(108, 109)이 복수 개의 아일랜드 패턴으로 형성되어 있다. 더욱이, 소스/드레인 전극(108, 109)의 복수 개의 아일랜드 패턴은 제1 영역(P1)이 서로 분리되어 있는 복수 개의 아일랜드 패턴으로 형성되어 있다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 종래의 산화물 반도체 박막 트랜지스터 대비 소스/드레인 전극(108, 109)의 면적을 감소시킴으로써, 제1 게이트 전극(105)과 소스/드레인 전극(108, 109) 사이에서 발생하는 기생 캐패시턴스를 감소시킬 수 있고, 외부 스트레스에 대한 내성을 향상시킬 수 있다.
이하, 도 4a 내지 도 16f를 참조하여 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 및 광학적 특성에 대해 설명하기로 한다.
도 4a 내지 도 4f는 복수 개의 라인 패턴의 폭에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 패턴의 폭이 상이한 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 소스/드레인 전극의 광학현미경 이미지(Optical Microscope)를 도시한 것이다.
도 4a는 소스 전극(S) 및 드레인 전극(D)의 제1 영역이 분리되지 않은 구조를 가지는 일반적인 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 4a를 참조하면, 일반적인 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)은 제1 영역이 분리되지 않은 구조 모습을 나타내는 것을 확인할 수 있다.
도 4b 내지 4f는 소스 전극(S) 및 드레인 전극(D)이 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 4b 내지 4f를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)이 제1 영역이 분리된 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성된 모습을 확인할 수 있다.
또한, 도 4b 내지 4f를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)의 격자 형상의 복수 개의 라인 패턴의 폭이 다양한 폭으로 잘 형성되는 것을 확인할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격이 1.5㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-게이트 전압 특성을 도시한 그래프이고, 도 5b는 복수 개의 라인 패턴 사이의 간격이 1.5㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-드레인 전압 특성을 도시한 그래프이다.
도 5c는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격이 3㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-게이트 전압 특성을 도시한 그래프이고, 도 5d는 복수 개의 라인 패턴 사이의 간격이 3㎛일 경우, 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류-드레인 전압 특성을 도시한 그래프이다.
도 5e는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격이 1.5㎛ 또는 3㎛일 때, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴의 폭의 변화에 따른 드레인 전류 특성을 도시한 그래프이다.
도 5a 내지 도 5e를 참조하면, 복수 개의 라인 패턴 사이의 간격이 1.5㎛ 또는 3㎛일 때 모두, 복수 개의 라인 패턴의 폭이 증가함에 따라 드레인 전류가 증가하는 것을 알 수 있다. 따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 확산 전류(spreading currents)가 존재하는 것을 알 수 있고, 복수 개의 라인 패턴의 폭이 5㎛인 경우, 기준 산화물 반도체 박막 트랜지스터(STD)와 유사한 것을 알 수 있다.
도 6a 내지 도 6f는 복수 개의 라인 패턴 사이의 간격에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 복수 개의 라인 패턴의 사이의 간격이 상이한 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 소스/드레인 전극의 광학현미경 이미지를 도시한 것이다.
도 6a는 소스 전극(S) 및 드레인 전극(D)의 제1 영역이 분지되지 않은 구조를 가지는 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 6a를 참조하면, 일반적인 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)은 제1 영역이 분지되지 않은 모습을 나타내는 것을 확인할 수 있다.
도 6b 내지 6f는 드레인 전극(D)이 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 6b 내지 6f를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)이 제1 영역이 분리된 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성된 모습을 확인할 수 있다.
또한, 도 6b 내지 6f를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)의 격자 형상은 복수 개의 라인 패턴이 다양한 간격으로 잘 형성되는 것을 확인할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴의 폭이 5㎛일 경우, 복수 개의 라인 패턴 사이의 간격의 변화에 따른 드레인 전류-게이트 전압 특성을 도시한 그래프이고, 도 7b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴의 폭이 5㎛일 경우, 복수 개의 라인 패턴 사이의 간격의 변화에 따른 드레인 전류-드레인 전압 특성을 도시한 그래프이다.
[표 1]은 도 7a 및 도 7b의 특성을 도시한 표이다.
*[표 1]
Figure pat00001
도 7a, 도 7b 및 표 1을 참조하면, 소스 전극 및 드레인 전극 사이에 확산 전류가 존재하고, 복수 개의 라인 패턴 사이의 간격이 10㎛ 이하일 때 기준 산화물 반도체 박막 트랜지스터(STD)와 유사한 특성을 나타내고, 복수 개의 라인 패턴 사이의 간격이 12㎛일 때 드레인 전류 특성이 기준 산화물 반도체 박막 트랜지스터보다 비교적 감소하는 것을 알 수 있다.
도 8은 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 복수 개의 라인 패턴 사이의 간격의 변화에 따른 캐패시턴스-게이트 전압 특성을 도시한 그래프이다.
도 8을 참조하면, 음의 게이트 전압(VGS)에서 측정된 캐패시턴스(capacitance)는 게이트 전극과 소스/드레인 전극 사이의 공핍 및 오버랩 캐새시턴스의 합이고, 복수 개의 라인 패턴 사이의 간격이 증가할수록 기생 캐패시턴스를 감소시키기 때문에 캐패시턴스는 감소되는 것을 알 수 있다.
이러한 특성은, 양의 게이트 전압(VGS)에서도 유사하게 나타났다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 제1 영역이 분리된 복수개의 아일랜드 패턴을 포함함으로써 기생 캐패시턴스를 월등히 감소시킬 수 있다.
도 9a는 복수 개의 라인 패턴 사이의 간격의 변화에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 인버터 특성을 도시한 그래프이고, 도 9b는 복수 개의 라인 패턴 사이의 간격의 변화에 따른 주파수를 도시한 그래프이며, 도 9c는 복수 개의 라인 패턴 사이의 간격의 변화에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 드레인 전류 및 캐패시턴스를 도시한 것이고, 도 9d 및 도 9e는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 확산 전류를 도시한 개략도이다.
도 9d 및 도 9e에서 복수 개의 라인 패턴 사이의 간격은 5㎛이고, 복수 개의 라인 패턴의 폭은 5㎛이다.
도 9a는 인버터(inverter) 구동 특성을 도시한 것으로, 복수개의 라인 패턴 사이의 폭이 0㎛ 내지 10㎛까지 모두 안정적인 구동 특성을 나타내는 것으로 보아 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 회로에 적용하기에 적합한 것을 알 수 있다.
도 9b는 인버터(inverter)를 여러 개로 역은 링오실레이터(회로)의 특성을 도시한 것으로, 링오실레이터의 경우 기생 캐패시턴스의 영향에 의해 프리컨시(frequency) 영향을 많이 받는 특성을 확인 할 수 있고, 복수개의 라인 패턴이 0㎛ 내지 10㎛ 모두 동일한 전류 값을 가지고, 기생 캐패시턴스가 감소되어 높은 프리컨시 값을 가지는 것을 알 수 있다.
도 9a 내지 도 9c 및 표 1을 참조하면, 복수 개의 라인 패턴 사이의 간격이 10㎛ 까지는 산화물 박막 트랜지스터의 드레인 전류 특성이 기준 산화물 반도체 박막 트랜지스터(STD)와 유사하나, 복수 개의 라인 패턴 사이의 간격이 12㎛일 때 드레인 전류 특성이 기준 산화물 반도체 박막 트랜지스터보다 비교적 감소하는 것을 알 수 있다.
또한, 복수 개의 라인 패턴 사이의 간격이 10㎛일 때의 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 캐패시턴스는 0.18pF이고, 기준 산화물 반도체 박막 트랜지스터(STD)는 0.45pF로, 기준 산화물 반도체 박막 트랜지스터(STD)보다 60% 정도 감소되는 것을 알 수 있다.
도 9d 및 도 9e를 참조하면, 실제 전류의 흐름을 화살표로 나타내었고, 실제 전류의 흐름(current Flow)이 복수 개의 라인 패턴의 폭이 훨씬 넓은 것을 알 수 있다.
따라서, 도 9a 내지 도 9d를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 기준 산화물 반도체 박막 트랜지스터(STD) 소스/드레인 전극의 패턴의 폭이 3배 이상 차이가 남에도 불구하고, 기준 산화물 반도체 박막 트랜지스터(STD)와 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터가 거의 유사한 드레인 전류 특성(드레인 전류가 감소되지 않음)을 나타내고, 기준 산화물 반도체 박막 트랜지스터(STD) 보다 기생 캐패시턴스를 감소시키는 것을 알 수 있다.
도 10a는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터의 PBTS(positive bias temperature stress)를 도시한 그래프이고, 도 10b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 PBTS(positive bias temperature stress)를 도시한 그래프이다.
도 10c는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터의 HCTS(high current temperature stress)를 도시한 그래프이고, 도 10d는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 HCTS(high current temperature stress)를 도시한 그래프이다.
도 10b 및 도 10d는 복수 개의 라인 패턴 사이의 간격이 10㎛이고, 복수 개의 라인 패턴의 폭이 5㎛일 때의 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터이다.
도 10a 내지 도 10d를 참조하면, 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터 및 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 모두 PBTS 스트레스 시간이 증가할 때마다 문턱 전압이 증가하고, PBTS는 산화물 반도체층/게이트 절연막의 계면에서 전자 트랩핑(trapping)에 기인된다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터보다 소스/드레인 전극의 면적이 훨씬 작기 때문에 전이 곡선(transfer curve)의 변화가 없고, 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터보다 더 많은 열이 남아 있는 것을 알 수 있다.
따라서, 소스/드레인 전극의 면적을 줄임으로써, 열 방출 성능이 뛰어난 것을 알 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터가 적용된 플렉서블 디스플레이 장치의 벤딩 테스트(Bending Test) 장비 및 신뢰성 테스트 장비를 도시한 것이다.
구체적으로, 도 11a는 벤딩 테스트 장비(신뢰성 테스트 장비)의 단면도를 도시한 것이고, 11b는 벤딩 테스트 장비의 실제 모습을 나타낸 것이며, 도 11c는 벤딩 테스트 장비(신뢰성 테스트 장비)의 평면도를 나타낸 것이다.
본 발명의 일 실시예에 따라 사용된 벤딩 테스트 장비는 벤딩 각도(θ)를 0° 내지 ±90°로 변화를 줄 수 있으며, 두 개의 클램프(clamps) 사이에 산화물 반도체 박막 트랜지스터 구비한 플렉서블 디스플레이 장치를 위치시켜 벤딩 스트레스에 대한 신뢰성 테스트를 진행할 수 있다.
도 11d는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터를 구비한 플렉서블 디스플레이 장치를 벤딩 테스트한 후에 측정한 드레인 전류-게이트 전압 특성을 나타낸 그래프이고, 도 11e는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터를 구비한 플렉서블 디스플레이 장치를 벤딩 테스트한 후에 측정한 드레인 전류-게이트 전압 특성을 나타낸 그래프이다.
여기서, 벤딩 테스트시, 벤딩 시간(Bending Time)(s)(벤딩 횟수)은 0번, 100번, 500번, 1,000번, 2000번, 3000번 및 5,000번으로 조건을 달리하였고, 벤딩 반경(Bending radius)은 벤딩 각도가 90°가 되도록 0.32 ㎜로 고정하였다.
도 11d를 참조하면, 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터의 경우, 90°의 벤딩 각도에 대해 밴딩 횟수(벤딩 시간)에 따라 전류-전압의 특성이 변화하는 것을 확인할 수 있었고, 메탈 전극의 크랙 발생으로 인해 컨택 저항이 커져 산화물 반도체 박막 트랜지스터의 특성이 저하되는 것을 확인할 수 있었다.
도 11e를 참조하면, 소스/드레인 전극이 복수 개의 아일랜드 패턴을 가짐으로써 강한 응력(strain)에 따른 스트레스(stress)에도 크랙 발생이 최소화되어, 우수한 전류-전압 특성을 나타내는 것을 확인할 수 있었다.
도 11f는 벤딩 테스트가 진행된 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터를 도시한 광학현미경 이미지이고, 도 11g는 벤딩 테스트가 진행된 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터를 도시한 광학현미경 이미지이다.
도 11f 및 도 11g를 참조하면, 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터은 벤딩 테스트를 진행한 후, 소스/드레인 전극에 크랙이 발생하였으나, 제1 영역이 분리된 복수 개의 아일랜드 패턴을 포함하는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 제1 영역이 분리된 복수 개의 아일랜드 패턴으로 형성된 소소/드레인 전극에 의해 벤딩 테스트가 진행된 후에도 소소/드레인 전극에서 크랙이 방생하지 않는 것을 알 수 있다.
*도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 소스/드레인 전극 및 산화물 반도체층의 광학현미경 이미지(Optical Microscope) 이다.
도 12a 내지 도 12d를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)이 제1 영역이 분리된 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성된 모습을 확인할 수 있다.
또한, 도 12a 내지 도 12d를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 다양한 폭을 갖는(채널 길이를 갖는) 산화물 반도체층이 잘 형성되는 것을 확인할 수 있다.
도 13a 내지 도 13h는 채널 길이에 따른 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전송(transfer) 및 출력(output) 특성을 도시한 그래프이다.
도 13a 및 도 13b는 채널 길이가 10㎛인 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전송(transfer) 및 출력(output) 특성을 도시한 그래프이고, 도 13c 및 도 13d는 채널 길이가 20㎛인 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전송(transfer) 및 출력(output) 특성을 도시한 그래프이다.
도 13e 및 도 13f는 채널 길이가 30㎛인 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전송(transfer) 및 출력(output) 특성을 도시한 그래프이고, 도 13g 및 도 13h는 채널 길이가 50㎛인 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 전송(transfer) 및 출력(output) 특성을 도시한 그래프이다.
도 13a 내지 도 13h는 복수 개의 라인 패턴의 폭은 5㎛이고, 복수 개의 라인 패턴 사이의 간격이 10㎛이다.
도 13a 내지 도 13h는 채널 길이(channel length)에 따른 특성을 도시한 것으로, 최대 채널 길이 50㎛까지 안정적인 산화물 반도체 박막 트랜지스터 특성을 나타내는 것을 알 수 있다.
따라서, 도 13a 내지 도 13h를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 드레인 전류는 감소시키지 않고, 기생 캐패시턴스는 감소시키는 것을 알 수 있다.
도 14a는 링 오실레이터(ring oscillator)에 사용되는 복수 개의 아일랜드 패턴이 아닌 일반적인 구조의 산화물 반도체 박막 트랜지스터를 도시한 광학 현미경 이미지이고, 도 14b는 링 오실레이터(ring oscillator)에 사용되는 본 발명의 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터를 도시한 광학 현미경 이미지이다.
도 14b를 참조하면, 본 발명의 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터는 소스/드레인 전극이 복수 개의 아일랜드 패턴으로 형성되고, 복수 개의 아일랜드 패턴의 제1 영역이 분리되어 있는 것을 알 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 MOA(metal-over-active)의 열분석을 도시한 광학 현미경 이미지이고, 도 15c 및 도 15d는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 AOM(active-over-metal)의 열분석을 도시한 광학 현미경 이미지이다.
도 15a는 소스/드레인 전극이 산화물 반도체층보다 면적이 큰 구조에서의 광학 이미지이고, 도 15b는 VGS=10V 및 VDS=20V을 가했을 때의 열화상 이미지이며, 도 15c는 소스/드레인 전극이 산화물 반도체층보다 면적이 작은 구조에서의 광학 이미지이고, 도 15b는 VGS=10V 및 VDS=20V을 가했을 때의 열화상 이미지이다.
도 15a 내지 도 15d는 5㎛의 채널길이와 20㎛의 산화물 반도체층의 총 너비를 갖는다.
도 15a 내지 도 15d를 참조하면, 산화물 반도체 트랜지스터가 켜지는 경우, 소스 전극 및 드레인 전극 사이의 산화물 반도체층의 채널 너비 방향으로 열이 분산되어 전류가 확산되는 것을 알 수 있다.
도 16a 내지 도 16f는 복수 개의 아일랜드 패턴 사이의 간격에 따른 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터를 포함하는 링 오실레이터의 전압-시간 특성을 도시한 것이다.
도 16a는 복수 개의 아일랜드 패턴 사이의 간격이 0㎛이고, 도 16b는 6㎛이며, 도 16c는 8㎛이고, 도 16d는 10㎛이고, 도 22e는 12㎛이며, 도 16f는 14㎛이다.
도 16a 내지 도 16f의 총 산화물 반도체층 폭은 240㎛이고, 전원 전압 VDD는 15V이다.
도 16a 내지 도 16f를 참조하면, 복수 개의 아일랜드 패턴의 폭이 커질수록 기생캐패시턴스가 감소하여 프리컨시(frequency)가 증가되는 것을 알 수 있습니다.
도 17a 내지 도 17h는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(듀얼 게이트(Dual Gate) 구조)의 제조방법의 전체적인 흐름을 도시한 산화물 반도체 박막 트랜지스터의 단면도를 도시한 것이다.
본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 도 17h에 도시된 바와 같이, 기판(103), 제1 게이트 전극(105), 게이트 절연층(106), 산화물 반도체층(107), 소스/드레인 전극(108, 109), 패시베이션층(110) 및 제2 게이트 전극(112)을 포함하고, 지지층(102), 버퍼층(104) 및 연결전극(미도시)을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 구성요소는 전술한 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터와 동일한 기술적 구성요소를 포함할 수 있고, 중복되는 구성요소에 대해서는 중복 기재를 생략하기로 한다.
도 17a를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 캐리어 기판(101) 상에 지지층(102)은 및 기판(103)을 형성한다.
도 17a에 도시된 바와 같이, 지지층(102)은 캐리어 기판(101) 상에 형성된다. 다만, 지지층(102)은 반드시 필요한 구성은 아니다.
또한, 기판(103)은 지지층(102) 상에 형성된다. 기판(103)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 기판일 수 있다.
도 17b를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 기판(103) 상에 버퍼층(buffer layer)(104)을 형성한다.
도 17b에 도시된 바와 같이, 버퍼층(104)은 기판(103) 상에 형성될 수 있다.
버퍼층(104)은 기판(103)을 통한 수분 또는 산소와 같은 외부 불순물의 침투를 방지하며, 기판(103)의 표면을 평탄화할 수 있다. 다만, 버퍼층(104)은 반드시 필요한 구성은 아니며, 기판(103)의 종류에 따라 채택되거나 생략될 수 있다.
도 17c를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 버퍼층(104)이 형성된 기판(103) 상에 제1 게이트 전극(105)을 형성한다.
도 17c에 도시된 바와 같이, 제1 게이트 전극(105)은 버퍼층(104) 상에 형성된다. 제1 게이트 전극(105)은 하부 게이트 전극(Bottom Gate)일 수 있다.
도 17d를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 제1 게이트 전극(105) 상에 게이트 절연층(106) 및 산화물 반도체막(107a)을 형성한다.
도 17d에 도시된 바와 같이, 게이트 절연층(Gate Insulator)(106)은 제1 게이트 전극(105) 상에 형성된다.
또한, 산화물 반도체막(107a)은 게이트 절연층(106) 상에 형성된다.
구체적으로, 산화물 반도체막(107a)은 산화물 반도체층(107)의 형성을 위한 막으로서, 게이트 절연층(106) 상에서 게이트 절연층(106)의 전면을 덮도록 형성된다. 이후, 산화물 반도체막(107a) 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막(107a)을 박막 트랜지스터 영역에서 제1 게이트 전극(105)과 대응되도록 패터닝함으로써 산화물 반도체층(107)(도 14e 참조)이 형성될 수 있다.
도 17e를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 제1 게이트 전극(105) 상에 산화물 반도체층(107) 및 소스/드레인 전극(108, 109)을 형성한다.
도 17e에 도시된 바와 같이, 산화물 반도체층(107)은 게이트 절연층(106) 상에 제1 게이트 전극(105)과 대응되도록 형성된다.
또한, 소스/드레인 전극(108, 109)은 산화물 반도체층(107) 상에 서로 이격되어 형성된다.
소스/드레인 전극(108, 109)은 제1 영역(P1)이 분리된 복수 개의 아일랜드 패턴으로 형성될 수 있다. 소스/드레인 전극(108, 109)은 제1 영역(P1)이 분리된 복수 개의 아일랜드 패턴으로 형성함으로써, 휨 또는 구부림 등의 외부 스트레스에 대한 내성을 가지게 되어 크랙(Crack)과 같은 외부 스트레스에 의한 손상을 방지할 수 있다.
도 17f를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 소스/드레인 전극(108, 109) 상에 패시베이션층(Passivation Layer)(110)을 형성한다.
도 17f에 도시된 바와 같이, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 패시베이션층(Passivation Layer)(110)을 더 포함할 수 있다.
도 17g를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 패시베이션층(110) 상에 제2 게이트 전극(112)을 형성한다.
본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 도 17g에 도시된 바와 같이, 제2 게이트 전극(112)을 더 포함하는 것을 특징으로 한다.
도 17g에 도시된 바와 같이, 제2 게이트 전극(112)은 패시베이션층(110) 상에 형성된다.
제2 게이트 전극(112)은 상부 게이트 전극(Top Gate)일 수 있고, 제1 게이트 전극(105)과 더불어 듀얼 게이트(Dual Gate) 구조를 이룰 수 있다.
제2 게이트 전극(112)은 패시베이션층(110) 상에 게이트 도전막(미도시)을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
제2 게이트 전극(112)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 또한, 제2 게이트 전극(112)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
일 실시예에 따라, 제2 게이트 전극(112)은 산화물 반도체층(107) 상에 형성된 소스/드레인 전극(108, 109)으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격(오프셋 및 오버랩)되도록 형성될 수 있다.
오프셋 및 오버랩은 제2 게이트 전극(112)의 일단과 소스 전극(108) 사이의 폭 및 제2 게이트 전극(112)의 타단과 드레인 전극(109) 사이의 폭 중 적어도 하나를 의미한다.
예를 들면, 오버랩(overlap)은 기판에서 수직한 방향으로 제2 게이트 전극(112) 및 소스 전극(108)을 바라보았을 때, 제2 게이트 전극(112)과 소스 전극(108)이 겹쳐지는 부분을 의미한다. 따라서, 오버랩은 0 ㎛ 내지 3 ㎛까지의 너비를 의미한다.
오프셋(offset)은 기판에서 수직한 방향으로 제2 게이트 전극(112) 및 소스 전극(108)을 바라보았을 때, 제2 게이트 전극(112)과 소스 전극(108)이 수평방향으로 이격된 거리를 의미한다. 따라서, 오프셋은 -1 ㎛ 내지 0 ㎛까지의 너비를 의미한다.
본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 산화물 반도체층(107)을 형성한 다음, 산화물 반도체층(107)의 상단 계면(interface)에서 진행되는 추가 공정이 많기 때문에, 산화물 반도체층(107)의 상단 계면(interface)이 하단 계면(interface)보다 상대적으로 많은 결함(defect)을 포함하고 있다.
그러나, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제2 게이트 전극(112)의 오프셋은 산화물 반도체층(107)의 상단 계면(interface)에 형성되어 있는 결함(defect) 영역을 감소시켜, PBS(Positive Bias Stress)에서의 문턱전압 변화를 감소시켜 산화물 반도체 트랜지스터의 전기적 특성을 향상시킬 수 있다.
일 실시예에 따라, 산화물 반도체 박막 트랜지스터(100)는 제1 게이트 전극(105)과 제2 게이트 전극(112)을 전기적으로 연결하는 연결 전극(미도시)를 더 포함할 수 있다.
구체적으로, 상기 연결 전극은 제1 게이트 전극(105) 및 제2 게이트 전극(112)을 전기적으로 연결하기 위한 전극이고, 제1 게이트 전극(105) 및 제2 게이트 전극(112)은 상기 연결 전극을 통하여 동일한 전압을 인가받을 수 있다.
따라서, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 제1 게이트 전극(105) 및 제2 게이트 전극(112)에 동일한 전압을 인가하는 경우, 산화물 반도체층(107)에 형성되는 채널의 넓이를 증가시킬 수 있어, 소스 전극(108) 및 드레인 전극(109)을 통과하는 전류의 양을 증가시킬 수 있게 될 뿐 만 아니라 양의 전압, 음의 전압 및 온도에 대한 신뢰성 테스트에서 안정화 특성을 나타낼 수 있다.
일 실시예에 따라, 산화물 반도체 박막 트랜지스터(100)는 제2 게이트 전극(112) 상에 보호막(passivation layer)을 추가로 형성할 수 있다.
보호막(passivation layer)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물, 유기 절연물 및 저유전율 절연물 중 선택되는 적어도 하나 이상의 물질을 포함할 수 있다.
보호막(passivation layer)은 본 발명의 다른 실시예에 따른 산화물 반도체 트랜지스터를 외부로부터 보호할 수 있다.
도 17h를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 캐리어 기판(101)을 제거한다.
도 17h에 도시된 바와 같이, 캐리어 기판(101)은 지지층(102)으로부터 제거될 수 있다.
본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 소스/드레인 전극(108, 109)을 제1 영역이 분리된 복수 개의 아일랜드 패턴으로 형성되어 외부 스트레스에 대한 내성을 가질 수 있다.
본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 디스플레이 장치, 특히 플렉서블 디스플레이 장치의 화소 소자, 예를 들어 유기 발광 소자를 구동시키기 위해 사용될 수 있다.
도 18a는 종래의 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이고, 도 18b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 평면도를 도시한 것이다.
도 18a를 참조하면, 종래의 산화물 반도체 박막 트랜지스터는 게이트 전극(50) 및 산화물 반도체층(70) 상에 서로 이격되는 소스/드레인 전극(80, 90)이 형성되어 있다. 그러나, 종래의 산화물 반도체 박막 트랜지스터는 소스/드레인 전극(80, 90)이 복수 개의 아일랜드 패턴으로 형성되지 않는다.
그러나, 도 18b를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터 제1 게이트 전극(105) 및 산화물 반도체층(107) 상에 서로 이격되는 소스/드레인 전극(108, 109) 및 제2 게이트 전극(112)이 형성되어 있고, 소스/드레인 전극(108, 109)이 복수 개의 아일랜드 패턴으로 형성되어 있다. 더욱이, 소스/드레인 전극(108, 109)의 복수 개의 아일랜드 패턴은 제1 영역(P1)이 서로 분리되어 있는 복수 개의 아일랜드 패턴으로 형성되어 있다.
따라서, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 종래의 산화물 반도체 박막 트랜지스터 대비 소스/드레인 전극(108, 109)의 면적을 감소시킴으로써, 제1 게이트 전극(105) 또는 제2 게이트 전극(112)과 소스/드레인 전극(108, 109) 사이에서 발생하는 기생캐패시턴스가 발생을 줄일 수 있고, 외부 스트레스에 대한 내성을 향상시킬 수 있다.
도 19a 내지 도 19c는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(듀얼 게이트 구조)에서의 서로 다른 게이트 구동(gate driving)을 도시한 단면도이다.
도 19a는 제1 게이트 전극에 -15~15V 스윕(sweep; 하부 스윕)하고, 제2 게이트 전극이 접지(ground)될 때의 전자의 분포 및 전류 흐름을 도시한 것이고, 19b는 제2 게이트 전극에 -15~15V 스윕(sweep; 상부 스윕)하고, 제1 게이트 전극이 접지(ground)될 때의 전자의 분포 및 전류 흐름을 도시한 것이며, 도 19c는 제1 게이트 전극 및 제2 게이트 전극을 전기적 또는 물리적으로 연결하여 동시에 -15~15V 스윕(sweep; 듀얼 스윕)하는 것으로 도시한 것이다.
도 20a 내지 도 20f는 복수 개의 라인 패턴의 폭에 따른 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 20a 내지 도 20f는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 패턴의 폭이 상이한 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 소스/드레인 전극의 광학현미경 이미지(Optical Microscope)를 도시한 것이다.
도 20a는 소스 전극(S) 및 드레인 전극(D)의 제1 영역이 분리되지 않은 구조를 가지는 일반적인 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 20a를 참조하면, 일반적인 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)은 제1 영역이 분리되지 않은 구조 모습을 나타내는 것을 확인할 수 있다.
도 20b 내지 20f는 소스 전극(S) 및 드레인 전극(D)이 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 20b 내지 20f를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)이 제1 영역이 분리된 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성된 모습을 확인할 수 있다.
또한, 도 20b 내지 20f를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)의 격자 형상의 복수 개의 아일랜드 패턴의 폭이 다양한 폭으로 잘 형성되는 것을 확인할 수 있다.
도 21a 내지 도 21f는 복수 개의 라인 패턴 사이의 간격에 따른 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 도시한 것이다.
도 21a 내지 도 21f는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에 있어서, 복수 개의 라인 패턴의 사이의 간격이 상이한 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 소스/드레인 전극의 광학현미경 이미지를 도시한 것이다.
도 21a는 소스 전극(S) 및 드레인 전극(D)의 제1 영역이 분지되지 않은 구조를 가지는 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 21a를 참조하면, 일반적인 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)은 제1 영역이 분지되지 않은 모습을 나타내는 것을 확인할 수 있다.
도 21b 내지 21f는 드레인 전극(D)이 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성되고, 제1 영역이 분리된 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 광학현미경 이미지이다.
도 21b 내지 21f를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)이 제1 영역이 분리된 격자 형상을 갖는 복수 개의 아일랜드 패턴으로 형성된 모습을 확인할 수 있다.
또한, 도 21b 내지 21f를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 소스 전극(S) 및 드레인 전극(D)의 격자 형상은 복수 개의 라인 패턴이 다양한 간격으로 잘 형성되는 것을 확인할 수 있다.
도 22a 내지 도 22c는 제1 게이트 전극과 제2 게이트 전극이 동일한 사이즈를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 전송 특성을 도시한 그래프이다.
도 22a는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕(Bottom sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 전송 특성을 도시한 것이며, 도 22b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕(top sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 전송 특성을 도시한 것이고, 도 22c는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕(Dual sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 전송 특성을 도시한 것이다.
도 22a 내지 도 22c를 참조하면, 분리된 제1 영역을 포함하는 복수 개의 아일랜드 패턴의 소스 전극 및 드레인 전극을 포함하는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 기준 산화물 반도체 박막 트랜지스터(0㎛)와 유사한 드레인 특성을 나타내는 것을 알 수 있다.
도 22d 내지 도 22f는 제1 게이트 전극과 제2 게이트 전극이 동일한 사이즈를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 출력 특성을 도시한 그래프이다.
도 22d는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕(Bottom sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 출력 특성을 도시한 것이고, 도 22e는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕(top sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 출력 특성을 도시한 것이며, 도 22f는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕(Dual sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 출력 특성을 도시한 것이다.
도 22d 내지 도 22f를 참조하면, 분리된 제1 영역을 포함하는 복수 개의 아일랜드 패턴의 소스 전극 및 드레인 전극을 포함하는 듀얼 게이트 구조의 산화물 반도체 박막 트랜지스터는 출력 특성이 개선되는 것을 알 수 있다.
도 22g는 도 22i의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이고, 도 22h는 도 22e의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이며, 도 22i는 도 22f의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이다.
도 22g 내지 도 22i는 VGS=5V이고, VDS=20V 일 때의 전류 값을 그래프로 나타내었고, 복수 개의 아일랜드 패턴의 폭은 10㎛이다.
도 22g 내지 도 22i를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 기준 산화물 반도체 박막 트랜지스터(0㎛)와 유사한 드레인 특성을 나타내는 것을 알 수 있다.
도 22a 내지 도 22c는 제1 게이트 전극과 제2 게이트 전극이 동일한 사이즈를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 전송 특성을 도시한 그래프이다.
도 23a 내지 도 23c는 소스/드레인 전극과 제2 게이트 사이의 이격 거리가 -1㎛인 오프셋 구조(제2 게이트 전극)를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 전송 특성을 도시한 그래프이다.
도 23a는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕(Bottom sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 전송 특성을 도시한 것이고, 도 23b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕(top sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 전송 특성을 도시한 것이며, 도 23c는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕(Dual sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 전송 특성을 도시한 것이다.
도 23a 내지 도 23c본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 기준 산화물 반도체 박막 트랜지스터(0㎛)와 유사한 드레인 특성을 나타내는 것을 알 수 있다.
도 23d 내지 도 23f는 소스/드레인 전극과 제2 게이트 사이의 이격 거리가 -1㎛인 오프셋 구조(제2 게이트 전극)를 갖는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 서로 다른 게이트 구동(gate driving)에 따른 출력 특성을 도시한 그래프이다.
도 23d는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕(Bottom sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 출력 특성을 도시한 것이고, 도 23e는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕(top sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 출력 특성을 나타낸 것이며, 도 23f는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕(Dual sweep) 시 복수 개의 아일랜드 패턴 사이의 간격에 따른 출력 특성을 도시한 것이다.
도 23d 내지 도 23f를 참조하면, 분리된 제1 영역을 포함하는 복수 개의 아일랜드 패턴의 소스 전극 및 드레인 전극을 포함하는 듀얼 게이트 구조의 산화물 반도체 박막 트랜지스터는 출력 특성이 개선되는 것을 알 수 있다.
도 23g는 도 23d의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 하부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이고, 도 23h는 도 23e의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 상부 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이며, 도 23i는 도 23f의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕 시, 복수 개의 아일랜드 패턴 사이의 간격 변화에 따른 출력 특성을 도시한 그래프이다.
도 23g 내지 도 23i는 VGS=5V이고, VDS=20V 일 때의 전류 값을 그래프로 나타내었고, 복수 개의 아일랜드 패턴의 폭은 10㎛이다.
도 23g 내지 도 23i를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 기준 산화물 반도체 박막 트랜지스터(0㎛)와 유사한 드레인 특성을 나타내는 것을 알 수 있다.
도 24a 및 도 24b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터에서 듀얼 스윕 시 드레인 전류(drain current) 값을 하부 스윕 시의 드레인 전류 값으로 나누었을 때의 값을 비교한 그래프이다.
도 24a 및 도 24b는 VDS=20V이고, VGS=7.5, 10V이다.
도 24a는 제1 게이트 전극과 제2 게이트 전극이 같은 크기의 구조에서의 값을 도시한 것이고, 도 24b는 오프셋 구조(제2 게이트 전극)로 소스/드레인 전극과 제2 게이트 전극 사이의 이격 거리가 1㎛일 때의 값을 도시한 것이다.
도 24a 및 도 24b를 참조하면, 복수 개의 아일랜드 패턴 사이의 간격에 상관없이 전체적으로 같은 비율을 나타내고 있는 것으로 보아, 듀얼 게이트 구동 시, 벌크 축적(bulk accumulation)이 잘 일어나고 있는 것을 알 수 있다.
도 25a은 제1 게이트 전극과 제2 게이트 전극이 같은 크기를 갖는 구조에서의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터가 듀얼 스윕 시 복수 개의 아일랜드 패턴의 간격의 변화에 따른 캐패시턴스-게이트 전압 특성을 도시한 그래프이고, 도 25b는 소스/드레인 전극과 제2 게이트 전극 사이의 이격 거리가 -1㎛인 오프셋 구조(제2 게이트 전극)의 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터가 듀얼 스윕 시 복수 개의 아일랜드 패턴의 간격의 변화에 따른 캐패시턴스-게이트 접압 특성을 도시한 그래프이다.
도 25a 및 도 25b를 참조하면, 분리된 제1 영역을 포함하는 복수 개의 아일랜드 패턴을 갖는 소스/드레인 전극을 포함함으로써, 기생 캐패시턴스가 감소되는 것을 알 수 있다.
도 26a는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터를 1개 포함하는 화소 소자를 구비하는 디스플레이 장치의 회로도를 도시한 것이고, 도 26b는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터를 2개 포함하는 화소 소자를 구비하는 디스플레이 장치의 회로도를 도시한 것이다.
도 26a 및 도 26b를 참조하면, 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터를 디스플레이 장치의 화소 소자로 사용할 수 있는 것을 알 수 있다.
이하, 도 27a 내지 도 27g를 참조하여 본 발명의 또 따른 실시예에 따른 산화물 반도체 박막 트랜지스터에 대해 설명하기로 한다.
도 27a 내지 도 27g는 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 제조방법의 전체적인 흐름을 도시한 산화물 반도체 박막 트랜지스터의 단면도를 도시한 것이다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 도 27g에 도시된 바와 같이, 기판(203), 산화물 반도체층(205), 소스/드레인 전극(206, 207), 게이트 절연층(208) 및 제1 게이트 전극(209)을 포함하고, 지지층(202) 및 버퍼층(204)을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 구성요소는 전술한 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터와 동일한 기술적 구성요소를 포함할 수 있고, 중복되는 구성요소에 대해서는 중복 기재를 생략하기로 한다.
도 27a를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 캐리어 기판(201) 상에 지지층(202)은 및 기판(203)을 형성한다.
도 27a에 도시된 바와 같이, 지지층(202)은 캐리어 기판(201) 상에 형성된다. 다만, 지지층(202)은 반드시 필요한 구성은 아니다.
또한, 기판(203)은 지지층(202) 상에 형성된다. 기판(203)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 기판일 수 있다.
도 27b를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 기판(203) 상에 버퍼층(buffer layer)(204)을 형성한다.
도 27b에 도시된 바와 같이, 버퍼층(204)은 기판(203) 상에 형성될 수 있다.
버퍼층(204)은 기판(203)을 통한 수분 또는 산소와 같은 외부 불순물의 침투를 방지하며, 기판(203)의 표면을 평탄화할 수 있다. 다만, 버퍼층(204)은 반드시 필요한 구성은 아니며, 기판(203)의 종류에 따라 채택되거나 생략될 수 있다.
도 27c를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 버퍼층(204)이 형성된 기판(203) 상에 산화물 반도체층(205)을 형성한다.
도 27c에 도시된 바와 같이, 산화물 반도체층(205)은 버퍼층(204) 형성된다.
도 27d를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 버퍼층(204) 및 산화물 반도체층(205) 상에 소스/드레인 전극(206, 207)을 형성한다.
도 27d에 도시된 바와 같이, 소스/드레인 전극(206, 207)은 버퍼층(204) 및 산화물 반도체층(205) 상에 산화물 반도체층(205)과 각각 전기적으로 연결되도록 서로 이격되어 형성된다.
도 27e를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 소스/드레인 전극(206, 207) 상에 게이트 절연층(208)을 형성한다.
도 27e에 도시된 바와 같이, 게이트 절연층(208)은 소스/드레인 전극(206, 207) 상에 형성된다.
도 27f를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 게이트 절연층(208) 상에 제1 게이트 전극(209)을 형성한다.
도 27f에 도시된 바와 같이, 제1 게이트 전극(209)은 게이트 절연층(208) 상에 산화물 반도체층(205)과 대응되도록 형성된다. 제1 게이트 전극(209)은 상부 게이트 전극(Top Gate)일 수 있다.
도 27g를 참조하면, 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은, 캐리어 기판(201)을 제거한다.
도 27g에 도시된 바와 같이, 캐리어 기판(201)은 지지층(102)으로부터 제거될 수 있다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 소스/드레인 전극(206, 207)을 제1 영역이 분리된 복수 개의 아일랜드 패턴으로 형성되어 외부 스트레스에 대한 내성을 가질 수 있다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터는 디스플레이 장치, 특히 플렉서블 디스플레이 장치의 화소 소자, 예를 들어 유기 발광 소자를 구동시키기 위해 사용될 수 있다.
지금까지 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 대해 설명하였으나, 이를 이용한 디스플레이 장치 및 이의 제조방법 역시 본 발명의 범위에 속한다.
구체적으로, 본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다. 보다 구체적으로, 상술한 방법을 이용하여 산화물 반도체 박막 트랜지스터를 제조한 후, 소스/드레인 전극 중 어느 하나에 전기적으로 연결되는 화소 전극을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
예를 들어, 도 1a 내지 도 1h에 도시된 바와 같이, 소스/드레인 전극(206, 207) 덮는 패시베이션층을 형성하고, 덮는 패시베이션층의 관통홀을 통해 드레인 전극(207)에 컨택하는 화소 전극을 형성하며, 화소 전극 상에 발광층(미도시)을 포함하는 중간층(미도시)을 형성하고, 그 위에 대향전극(미도시)을 형성함으로써, 유기 발광 디스플레이 장치를 제조할 수 있다.
도 28은 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 듀얼 게이트 구조의 단면도를 도시한 것이다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 듀얼 게이트 구조는 기판(203), 기판 상에 형성되는 제2 게이트 전극(210), 제2 게이트 전극(210) 상에 형성되는 버퍼층(204), 버퍼층 상에 형성되는 산화물 반도체층(205), 소스/드레인 전극(206, 207), 게이트 절연층(208) 및 제1 게이트 전극(209)을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 듀얼 게이트 구조의 구성요소는 전술한 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 및 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터와 동일한 기술적 구성요소를 포함할 수 있고, 중복되는 구성요소에 대해서는 중복 기재를 생략하기로 한다.
기판(203)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 기판일 수 있다.
기판(203) 상에 제2 게이트 전극(210)이 형성되고, 제2 게이트 전극(210)은 하부 게이트 전극(Bottom Gate)일 수 있다.
제2 게이트 전극(210) 상에는 버퍼층(buffer layer)(204)이 형성되고, 버퍼층은 게이트 절연막의 역할을 할 수 있고, 실시예에 따라, 제2 게이트 전극(210) 하부에 버퍼층이 형성되고, 제2 게이트 전극(210)의 상부에 게이트 절연막이 형성될 수 있다.
버퍼층(204)은 기판(203)을 통한 수분 또는 산소와 같은 외부 불순물의 침투를 방지하며, 기판(203)의 표면을 평탄화할 수 있다. 다만, 버퍼층(204)은 반드시 필요한 구성은 아니며, 기판(203)의 종류에 따라 채택되거나 생략될 수 있다.
버퍼층(204)이 형성된 기판(203) 상에 산화물 반도체층(205)이 형성된다.
또한, 버퍼층(204) 및 산화물 반도체층(205) 상에 소스/드레인 전극(206, 207)이 형성된다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 듀얼 게이트 구조는 소스/드레인 전극(206, 207)을 제1 영역이 분리된 복수 개의 아일랜드 패턴으로 형성되어 외부 스트레스에 대한 내성을 가질 수 있다.
소스/드레인 전극(206, 207)은 버퍼층(204) 및 산화물 반도체층(205) 상에 산화물 반도체층(205)과 각각 전기적으로 연결되도록 서로 이격되어 형성된다.
소스/드레인 전극(206, 207) 상에 게이트 절연층(208)이 형성되고, 게이트 절연층(208) 상에 제1 게이트 전극(209)이 형성된다.
제1 게이트 전극(209)은 게이트 절연층(208) 상에 산화물 반도체층(205)과 대응되도록 형성된다. 제1 게이트 전극(209)은 상부 게이트 전극(Top Gate)일 수 있다.
본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터(코플라나(Coplanar) 구조)의 듀얼 게이트 구조는 디스플레이 장치, 특히 플렉서블 디스플레이 장치의 화소 소자, 예를 들어 유기 발광 소자를 구동시키기 위해 사용될 수 있다.
지금까지 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 대해 설명하였으나, 이를 이용한 디스플레이 장치 및 이의 제조방법 역시 본 발명의 범위에 속한다.
구체적으로, 본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다. 보다 구체적으로, 상술한 방법을 이용하여 산화물 반도체 박막 트랜지스터를 제조한 후, 소스/드레인 전극 중 어느 하나에 전기적으로 연결되는 화소 전극을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
예를 들어, 도 1a 내지 도 1h에 도시된 바와 같이, 소스/드레인 전극 덮는 패시베이션층을 형성하고, 덮는 패시베이션층의 관통홀을 통해 드레인 전극에 컨택하는 화소 전극을 형성하며, 화소 전극 상에 발광층을 포함하는 중간층(미도시)을 형성하고, 그 위에 대향전극을 형성함으로써, 유기 발광 디스플레이 장치를 제조할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 산화물 반도체 박막 트랜지스터 101: 캐리어 기판
102: 지지층 103: 기판
104: 버퍼층 105: 제1 게이트 전극
106: 게이트 절연층 107: 산화물 반도체층
108: 소스 전극 109: 드레인 전극
110: 패시베이션층 111: 화소 전극
112: 제2 게이트 전극 P1: 제1 영역
P2: 제2 영역 201: 캐리어 기판
202: 지지층 203: 기판
204: 버퍼층 205: 산화물 반도체층
206: 소스 전극 207: 드레인 전극
208: 게이트 절연층 209: 제1 게이트 전극

Claims (16)

  1. 기판;
    상기 기판 상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성된 게이트 절연층;
    상기 제1 게이트 전극과 대응되도록 상기 게이트 절연층 상에 형성된 산화물 반도체층;
    상기 산화물 반도체층 상에 소스 전극 및 드레인 전극이 서로 이격되어 형성되고, 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극;
    상기 소스/드레인 전극 상에 형성된 패시베이션층
    을 포함하고,
    상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고,
    상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 가지고,
    상기 제1 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 복수 개의 아일랜드 패턴은 복수 개의 라인 패턴이 반복되어 형성된 복수 개의 라인 형상인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 복수 개의 라인 패턴의 각각의 폭은 1 ㎛ 내지 10 ㎛인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 복수 개의 라인 패턴의 각각이 이격되는 간격은 1 ㎛ 내지 16 ㎛인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 복수 개의 아일랜드 패턴은 복수 개의 라인 패턴이 수직으로 교차하는 격자 형상인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 산화물 반도체 박막 트랜지스터는,
    상기 소스/드레인 전극 상에 형성된 패시베이션층 상에 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제2 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  8. 제6항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  10. 기판 상에 형성된 산화물 반도체층, 상기 산화물 반도체층 상에 형성된 제1 게이트 전극 및 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극을 포함하는 코플라나(Coplanar)형 산화물 반도체 박막 트랜지스터에 있어서,
    상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고,
    상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 갖고,
    상기 제1 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 산화물 반도체층 하부에 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  12. 기판;
    상기 기판 상에 형성된 제1항 내지 제4항 및 제6항 내지 제12항 중 어느 한 항에 따른 산화물 반도체 박막 트랜지스터; 및
    상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자
    를 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 디스플레이 소자는 유기 발광 소자인 것을 특징으로 하는 디스플레이 장치.
  14. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 전극과 대응되는 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 소스/드레인 전극을 서로 이격되되, 복수 개의 아일랜드 패턴으로 패턴화하여 형성하는 단계;
    상기 소스/드레인 전극 상에 패시베이션층을 형성하는 단계
    를 포함하고,
    상기 제1 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되는 산화물 반도체 박막 트랜지스터의 제조방법.
  15. 제14항에 있어서,
    상기 패시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스/드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격되도록 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
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