JP2018137475A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP2018137475A
JP2018137475A JP2018080625A JP2018080625A JP2018137475A JP 2018137475 A JP2018137475 A JP 2018137475A JP 2018080625 A JP2018080625 A JP 2018080625A JP 2018080625 A JP2018080625 A JP 2018080625A JP 2018137475 A JP2018137475 A JP 2018137475A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
semiconductor film
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018080625A
Other languages
English (en)
Other versions
JP6503111B2 (ja
Inventor
慎也 笹川
Shinya Sasagawa
慎也 笹川
求 倉田
Motomu Kurata
求 倉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018137475A publication Critical patent/JP2018137475A/ja
Application granted granted Critical
Publication of JP6503111B2 publication Critical patent/JP6503111B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

【課題】高い電気特性を有する微細なトランジスタを歩留まりよく提供する。また、該ト
ランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成
する。
【解決手段】酸化物半導体膜を微細加工する際に、ハードマスクを用いることで酸化物半
導体膜の側面の凹凸を抑制することができる。具体的には、絶縁表面上の酸化物半導体膜
と、酸化物半導体膜上の第１のハードマスクおよび第２のハードマスクと、酸化物半導体
膜および第１のハードマスク上のソース電極と、酸化物半導体膜および第２のハードマス
ク上のドレイン電極と、ソース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁
膜と酸化物半導体膜と重畳するゲート電極と、を有し、第１のハードマスクおよび第２の
ハードマスクは、導電性を有する膜である。
【選択図】図１

Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いら
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリ
コン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたト
ランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を
達成するためにはトランジスタの微細化が必須である。
しかし、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される
。たとえば、チャネルとなる酸化物半導体膜を島状に微細加工する際に、酸化物半導体膜
の側面に凹凸が生じてしまうことによって酸化物半導体膜の形状のばらつきが大きくなり
、トランジスタの電気特性や信頼性にも影響を及ぼす可能性がある。
したがって、本発明の一態様は、微細な構造であっても高い電気特性を有するトランジ
スタなどを歩留まりよく提供することを目的の一とする。
または、該トランジスタを含む半導体装置などにおいても、高性能化、高信頼性化、お
よび高生産化を達成することを目的の一とする。
本発明の一態様は、酸化物半導体膜を島状に微細加工する際に、ハードマスクを用いる
ことで酸化物半導体膜の側面の凹凸を抑制することができる。言い換えると、酸化物半導
体膜のラインエッジラフネス（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ：ＬＥＲ）を低
減することができる。なお、「ラインエッジラフネス」とは、膜の側面の凸凹の程度をい
う。また、電子ビームまたは液浸露光等を用いてレジストを露光することで形成された、
線幅が小さいレジストマスクを用いることでチャネル長を短くすることができる。さらに
、ハードマスクの少なくとも一部に導電性のある材料を用い、該ハードマスクの一部をソ
ース電極およびドレイン電極の一部として機能させることができ、ソース電極およびドレ
イン電極の微細加工も該ハードマスクで行うことができる。具体的な構成および作製方法
は、以下の通りである。
本発明の一態様は、絶縁表面上の酸化物半導体膜と、酸化物半導体膜上の第１のハード
マスクおよび第２のハードマスクと、酸化物半導体膜および第１のハードマスク上のソー
ス電極と、酸化物半導体膜および第２のハードマスク上のドレイン電極と、ソース電極お
よびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜と酸化物半導体膜と重畳するゲート
電極と、を有し、第１のハードマスクおよび第２のハードマスクは、導電性を有する膜で
あることを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面上の酸化物半導体膜と、酸化物半導体膜上の第
１のハードマスクおよび第２のハードマスクと、酸化物半導体膜および第１のハードマス
ク上のソース電極と、酸化物半導体膜および第２のハードマスク上のドレイン電極と、ソ
ース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜と酸化物半導体膜と重畳
するゲート電極と、を有し、第１のハードマスクおよび第２のハードマスクは、積層膜で
あり、積層膜の酸化物半導体膜と接する膜は、導電性を有する膜であることを特徴とする
半導体装置である。
また、上記構成において、酸化物半導体膜を挟む第１の酸化物膜および第２の酸化物膜
を有し、第１の酸化物膜および第２の酸化物膜は、酸化物半導体膜よりも伝導帯下端のエ
ネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体
装置である。
また、上記構成において、酸化物半導体膜とソース電極との間、および酸化物半導体膜
と導電性を有する膜との間に設けられた第１の低抵抗領域と、酸化物半導体膜とドレイン
電極との間、および酸化物半導体膜と導電性を有する膜との間に設けられた第２の低抵抗
領域と、を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面上に第１の酸化物半導体膜を形成し、第１の酸
化物半導体膜上に第１のハードマスクを形成し、第１のハードマスク上に第１のレジスト
を形成し、露光を行い、第１のレジストマスクを形成し、第１のレジストマスクをマスク
として、第１のハードマスクをエッチングして第２のハードマスクを形成し、第１のレジ
ストマスクを除去し、第２のハードマスクをマスクとして、第１の酸化物半導体膜をエッ
チングして第２の酸化物半導体膜を形成し、絶縁表面、第２の酸化物半導体膜および第２
のハードマスク上にソース電極およびドレイン電極を形成し、第２のハードマスク、ソー
ス電極およびドレイン電極上に第２のレジストを形成し、露光を行い、第２のレジストマ
スクを形成し、第２のレジストマスクをマスクとして、第２のハードマスクをエッチング
して一対の第３のハードマスクを形成し、第２のレジストマスクを除去し、第２の酸化物
半導体膜、ソース電極、ドレイン電極および一対の第３のハードマスク上にゲート絶縁膜
を形成し、ゲート絶縁膜上に第２の酸化物半導体膜と重畳するゲート電極を形成すること
を特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に第１の酸化物半導体膜を形成し、第１の酸
化物半導体膜上に第１のハードマスクを形成し、第１のハードマスク上に第１のレジスト
を形成し、露光を行い、第１のレジストマスクを形成し、第１のレジストマスクをマスク
として、第１のハードマスクをエッチングして第２のハードマスクを形成し、第１のレジ
ストマスクを除去し、第２のハードマスクをマスクとして、第１の酸化物半導体膜をエッ
チングして第２の酸化物半導体膜を形成し、絶縁表面、第２の酸化物半導体膜および第２
のハードマスク上に第２のレジストを形成し、露光を行い、第２のレジストマスクを形成
し、第２のレジストマスクをマスクとして、第２のハードマスクをエッチングして一対の
第３のハードマスクを形成し、第２のレジストマスクを除去し、絶縁表面、第２の酸化物
半導体膜および一対の第３のハードマスク上にソース電極およびドレイン電極を形成し、
第２の酸化物半導体膜、ソース電極、ドレイン電極および一対の第３のハードマスク上に
ゲート絶縁膜を形成し、ゲート絶縁膜上に第２の酸化物半導体膜と重畳するゲート電極を
形成することを特徴とする半導体装置の作製方法である。
また、上記作製方法において、露光は、電子ビーム露光または液浸露光であることを特
徴とする半導体装置の作製方法である。
なお、本明細書等において、「ハードマスク」とは、レジスト材料以外の材料（金属材
料や絶縁材料）を用いて作製したマスクをいう。
上記構成にすることで、微細な構造であっても高い電気特性を有するトランジスタを歩
留まりよく提供することができる。
また、上記構成にすることで、該トランジスタを含む半導体装置においても、高性能化
、高信頼性化、および高生産化を達成することができる。
本発明の一態様の半導体装置を示す平面図および断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置を示す平面図および断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置の作製方法を示す断面図。 本発明の一態様の半導体装置を示す断面図。 半導体装置の断面図および回路図。 半導体装置の回路図および斜視図。 半導体装置のブロック図。 半導体装置の断面図。 半導体装置のブロック図。 半導体装置を適用することができる電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書等においては、「ソース」や「ドレイン」という用語は、入
れ替えて用いることができるものとする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタについて図面を用
いて説明する。
図１は、本発明の一態様のトランジスタ１５０の上面図および断面図である。図１（Ａ
）は、上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１（Ｂ）に相当す
る。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示してい
る。
図１に示すトランジスタ１５０は、基板１００上の下地絶縁膜１０２と、下地絶縁膜１
０２上の酸化物半導体膜１０４と、酸化物半導体膜１０４上のハードマスク１０６ａおよ
びハードマスク１０６ｂと、ハードマスク１０６ａ上のハードマスク１０８ａと、ハード
マスク１０６ｂ上のハードマスク１０８ｂと、下地絶縁膜１０２、酸化物半導体膜１０４
、ハードマスク１０６ａおよびハードマスク１０８ａ上のソース電極１１０ａと、下地絶
縁膜１０２、酸化物半導体膜１０４、ハードマスク１０６ｂおよびハードマスク１０８ｂ
上のドレイン電極１１０ｂと、酸化物半導体膜１０４、ハードマスク１０６ａ、ハードマ
スク１０６ｂ、ハードマスク１０８ａ、ハードマスク１０８ｂ、ソース電極１１０ａおよ
びドレイン電極１１０ｂ上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上のゲート電極
１１４と、を有する。なお、ハードマスク１０６ａおよびハードマスク１０６ｂは、導電
性を有する膜とする。また、酸化物半導体膜１０４の、ハードマスク１０６ａ、ハードマ
スク１０６ｂ、ソース電極１１０ａおよびドレイン電極１１０ｂと接する領域には、低抵
抗領域１２１ａおよび低抵抗領域１２１ｂが形成される。また、ゲート絶縁膜１１２およ
びゲート電極１１４上に絶縁膜１１６が設けられていてもよい。絶縁膜１１６は必要に応
じて設ければよく、さらにその上部に他の絶縁膜を設けてもよい。
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可
能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いても
よい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ
×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ
×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ
×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を
用いる場合、半導体装置の作製工程における熱処理などで生じる基板１００の縮みによっ
て、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板
１００として用いる場合、熱処理による縮みの小さいものを用いることが好ましい。例え
ば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温
度で１時間熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さら
に好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラ
ンジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラ
ンジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には
、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、基板１００からの不純物の拡散を防止する役割を有するほか、熱
処理により、酸素を放出し、酸化物半導体膜に酸素を供給する役割を担うことができるた
め、酸素を含む絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。
また、上述のように基板１００が他のデバイスが形成された基板である場合、下地絶縁膜
１０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理
を行うことが好ましい。
下地絶縁膜１０２は、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウ
ム膜、ガリウム亜鉛酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニ
ウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いること
ができる。
ここで、熱処理によって酸素を放出する膜は、膜の表面温度が１００℃以上７００℃以
下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析によって１×
１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０
２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数に換算）を放出することもある。
また、熱処理によって酸素を放出する膜は、過酸化ラジカルを含む。具体的には、過酸
化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上である。なお
、過酸化ラジカルを含む膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ
Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、過剰な酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数
の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン
原子数および酸素原子数は、ラザフォード後方散乱分光法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒ
ｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値であ
る。
酸化物半導体膜１０４は、少なくともインジウムを含む酸化物半導体膜である。例えば
、インジウムの他に亜鉛を含んでいてもよい。
以下では、酸化物半導体膜１０４のシリコン濃度について説明する。なお、トランジス
タの電気特性を安定にするためには、酸化物半導体膜１０４中の不純物濃度を低減し、酸
化物半導体膜１０４を真性または実質的に真性にすることが有効である。具体的には、酸
化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満
、または１×１０１３／ｃｍ３未満にするとよい。また、酸化物半導体膜において、主成
分以外（１原子％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、
水素、窒素、炭素、シリコン、ゲルマニウムは、酸化物半導体膜中で不純物となる。
また、酸化物半導体膜１０４中で水素および窒素は、ドナー準位を形成し、キャリア密
度を増大させてしまう。酸化物半導体膜１０４の水素濃度は二次イオン質量分析法（ＳＩ
ＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、
２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下
、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましく
は１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃ
ｍ３以下とする。
また、酸化物半導体膜１０４の水素濃度および窒素濃度を低減するために、酸化物半導
体膜１０４に近接するゲート絶縁膜１１２中の水素濃度および窒素濃度を低減すると好ま
しい。
また、酸化物半導体膜１０４は、ＳＩＭＳ分析において、アルカリ金属またはアルカリ
土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔ
ｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結
合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがあ
る。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトラン
ジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、
数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
また、酸化物半導体膜を微細加工する際は、まず、酸化物半導体膜上にハードマスク、
レジストを形成し、露光を行って、ハードマスク上にレジストマスクを形成し、ハードマ
スクをエッチングした後、レジストマスクを除去し、ハードマスクをマスクとして酸化物
半導体膜をエッチングする。このようにすることで、酸化物半導体膜のＬＥＲを低減する
ことができる。なお、露光には、電子ビーム露光、ＡｒＦエキシマレーザを光源とする液
浸露光や、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）露光を用いることができ
る。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結
晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行
う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い
、スパッタリング法によって成膜することができる。当該スパッタ用ターゲットにイオン
が衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ
面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある
。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達すること
で、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低
減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０
℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下である成膜ガスを
用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレー
ションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２
００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状
のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒
子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
スパッタ用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて
以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって
適宜変更すればよい。
また、酸化物半導体膜１０４にシリコンおよび炭素が高い濃度で含まれることにより、
酸化物半導体膜１０４の結晶性を低下させることがある。酸化物半導体膜１０４の結晶性
を低下させないためには、酸化物半導体膜１０４のシリコン濃度を１×１０１９ａｔｏｍ
ｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２
×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜１０４の結晶性
を低下させないためには、酸化物半導体膜１０４の炭素濃度を１×１０１９ａｔｏｍｓ／
ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１
０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
このように、チャネルが形成される酸化物半導体膜１０４が高い結晶性を有し、かつ不
純物や欠陥などに起因する準位密度が低い場合、酸化物半導体膜１０４を用いたトランジ
スタは安定した電気特性を有する。
ハードマスク１０６ａおよびハードマスク１０６ｂは、Ｔｉ、Ｍｏ、ＴａおよびＷを一
種以上含む、単体、窒化物または合金を、単層または積層して用いればよい。なお、ハー
ドマスク１０６ａおよびハードマスク１０６ｂは、導電性を有するため、ソース電極およ
びドレイン電極の一部として機能する。
ハードマスク１０８ａおよびハードマスク１０８ｂは、酸化シリコンなどの酸化物絶縁
膜や窒化シリコンなどの窒化物絶縁膜を単層または積層して用いればよい。または、少な
くともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−
Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
ソース電極１１０ａおよびドレイン電極１１０ｂは、酸化物半導体膜を構成する金属元
素よりも酸素と結合しやすい導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ
、Ｔａ、Ｍｏ、Ｗ、Ｔｉなどを用いることができる。後のプロセス温度が比較的高くでき
ることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合しやすい
導電材料には、酸素が拡散しやすい材料も含まれる。また、Ｗ上にＣｕなど上記材料を複
数積層してもよい。
導電性を有するハードマスク、ソース電極およびドレイン電極となる導電膜の材料が酸
化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料であるため、酸化物
半導体膜１０４中の酸素が導電材料と結合する。この結合により、酸化物半導体膜１０４
の、導電性を有するハードマスクおよび導電膜との界面近傍の領域において酸素が欠損す
る。または、酸化物半導体膜１０４上（側面）に形成される導電性を有するハードマスク
および導電膜を形成する際の酸化物半導体膜１０４上面（側面）へのダメージ（酸素欠損
）が生じる。この酸素欠損と水素により低抵抗化された領域、つまり、低抵抗領域１２１
ａおよび低抵抗領域１２１ｂが形成され、酸化物半導体膜とソース電極またはドレイン電
極との接触抵抗が低減される。また、熱処理により、導電膜の材料が酸化物半導体膜中に
拡散しやすい導電材料である場合でも低抵抗領域１２１ａおよび低抵抗領域１２１ｂが形
成される。
したがって、トランジスタ１５０のチャネル形成領域は、低抵抗領域１２１ａと低抵抗
領域１２１ｂとの間の酸化物半導体膜１０４の領域Ａ（図示せず）となる。トランジスタ
１５０のチャネル形成領域は、ハードマスク１０６ａおよびハードマスク１０６ｂを形成
する前に導電性を有するハードマスクがあったため低抵抗化（ｎ型化ともいう）されてい
る。そのため、酸化物半導体膜１０４の不純物濃度を低減し、高純度真性化する必要があ
る。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。な
お、実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７ｃｍ３未
満、好ましくは１×１０１５ｃｍ３未満、さらに好ましくは１×１０１３ｃｍ３未満であ
る。
トランジスタ１５０のチャネル形成領域を高純度真性化するためには、酸化物半導体膜
１０４の領域Ａに対して、酸素を添加すればよい。このようにすることで酸素欠損量を低
減することができ、高純度かつ真性な領域を形成することができる。よって、高純度かつ
真性な領域と低抵抗領域を形成することができる。
また、熱処理により、下地絶縁膜１０２、絶縁膜１１６から過剰な酸素を放出しやすく
して、酸化物半導体膜１０４の酸素欠損を低減することができる。よって、酸化物半導体
膜１０４中のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性化となる。
ゲート絶縁膜１１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート絶縁膜１１２は、例えば、酸化シリコン膜を用いればよい。酸化シリコン膜は、
欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．
００１の信号に由来するスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは
５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は
、過剰な酸素を含む酸化シリコン膜を用いると好ましい。
ゲート電極１１４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、
Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極１１４は、上
記材料の積層であってもよい。
絶縁膜１１６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イット
リウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タ
ンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１１６は、例えば、１層目を酸化シリコン膜とし、２層目を窒化シリコン膜とし
た積層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜としてもよい。
また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠陥密度
の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１
の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×
１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素
ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモ
ニアガスの放出量は、昇温脱離ガス（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて測定すればよい。また、窒化シリコン膜は、水素、
水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
また、絶縁膜１１６は、例えば、１層目を第１の酸化シリコン膜とし、２層目を第２の
酸化シリコン膜とし、３層目を窒化シリコン膜とした積層膜とすればよい。この場合、第
１の酸化シリコン膜および第２の酸化シリコン膜の一方または双方は酸化窒化シリコン膜
としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。第１の酸化シ
リコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲ
にてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３
以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。
第２の酸化シリコン膜は、過剰な酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は
水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、ア
ンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水
素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
ゲート絶縁膜１１２および絶縁膜１１６の少なくとも一方が過剰な酸素を含む絶縁膜を
含む場合、酸化物半導体膜１０４の酸素欠損が低減され、トランジスタに安定した電気特
性を付与することができる。
次に、トランジスタ１５０の作製方法について図２乃至図４を用いて説明する。
まずは、基板１００を準備する。
次に、下地絶縁膜１０２を形成する。その後、下地絶縁膜１０２上に酸化物半導体膜１
０３を成膜する（図２（Ａ）参照）。下地絶縁膜１０２は、基板１００側からの不純物の
侵入を抑制する機能を有する。下地絶縁膜１０２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により形成すること
ができる。
酸化物半導体膜１０３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰ
ＬＤ法を用いて成膜すればよい。
スパッタリング法で酸化物半導体膜１０３を形成する場合、プラズマを発生させるため
の電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる
。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混
合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素の
ガス比を高めることが好ましい。
また、ターゲットは、酸化物半導体膜１０３の組成、結晶性等にあわせて、材料や成膜
条件等を適宜選択すればよい。
スパッタリング法を用いる場合、少なくとも酸化物半導体膜１０３を、次のようにして
成膜することでＣＡＡＣ−ＯＳを形成することができる。具体的には、基板温度を１５０
℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃
以上３５０℃以下として、加熱しながら酸化物半導体膜１０３を形成する。
次に、第１の熱処理を行うと好ましい。第１の熱処理は、２５０℃以上６５０℃以下、
好ましくは３００℃以上５００℃以下で行えばよい。第１の熱処理の雰囲気は、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上さらに好ましくは１０％以
上含む雰囲気、または減圧状態で行う。または、第１の熱処理の雰囲気は、不活性ガス雰
囲気で熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、好まし
くは１％以上さらに好ましくは１０％以上含む雰囲気で熱処理を行ってもよい。第１の熱
処理によって、酸化物半導体膜１０３の結晶性を高め、さらに酸化物半導体膜１０３から
水、水素、窒素、および炭素などの不純物を除去することができる。
次に、酸化物半導体膜１０３上にハードマスク１０５、ハードマスク１０７を成膜し、
ハードマスク１０７上にレジストを形成し、該レジストに対して電子ビームを用いた露光
を行い、レジストマスク１２２を形成する（図２（Ｂ）参照）。なお、ハードマスク１０
５は、酸化物半導体膜を構成する金属元素よりも酸素と結合しやすく、導電性を有する膜
である。そのため、このとき、ハードマスク１０５の材料が酸素と結合しやすい導電材料
であるため、酸化物半導体膜１０３中の酸素が導電材料（ハードマスク１０５）と結合す
る。この結合により、酸化物半導体膜１０３の、ハードマスク１０５との界面近傍の領域
において酸素が欠損する。または、酸化物半導体膜１０３上に形成されるハードマスク１
０５を形成する際の酸化物半導体膜１０３上面へのダメージ（酸素欠損）が生じる。これ
らの酸素欠損により、低抵抗領域１２０が形成される。なお、本実施の形態では、低抵抗
領域１２０は、酸化物半導体膜１０３とハードマスク１０５との界面から酸化物半導体膜
１０３の深さ方向に０ｎｍより大きく１５ｎｍ以下、好ましくは１０ｎｍ未満、さらに好
ましくは３ｎｍ未満の領域にある。
低抵抗領域１２０が形成されることにより、後に形成されるソース電極またはドレイン
電極の一部として機能する導電性を有するハードマスクと、酸化物半導体膜との接触抵抗
を低減することができ、トランジスタ１５０の高速動作を実現することができる。
電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ以
上５０ｋＶ以下であることが好ましい。また、電流強度は、５×１０−１２Ａ以上１×１
０−１１Ａ以下であることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが
好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
上記条件により、例えば、レジストマスク１２２の幅を１ｎｍ以上３０ｎｍ以下、好ま
しくは２０ｎｍ以下、さらに好ましくは８ｎｍ以下にすることができる。
また、電子ビームを用いた露光では、微細な線幅のレジストマスク１２２とするために
できるだけレジストマスク１２２は薄い方が好ましい。レジストマスク１２２を薄くする
場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装
置の作製方法では、下地絶縁膜１０２等にＣＭＰ処理等の研磨処理、エッチング（ドライ
エッチング、ウェットエッチング）処理や、プラズマ処理などの平坦化処理を行うことに
より、下地絶縁膜１０２等による凹凸が低減されるため、レジストマスクを薄くすること
ができる。これにより、電子ビームを用いた露光が容易になる。
また、トランジスタ１５０のチャネル長は、トランジスタ内のどこでも均等であること
が好ましい。トランジスタのチャネル形成領域の形状に、曲線が含まれている場合、電子
ビームによる露光によって該曲線をなめらかに、また、線幅を均等に形成することが好ま
しい。なお、「チャネル長」とは、トランジスタのソース電極とドレイン電極との間の距
離をいう。
電子ビームによる露光によって、線幅が均等でなめらかな曲線を作製するには、例えば
、基板が重畳しているステージを回転させることによって曲線の露光を行う方法等がある
。また、直線状に移動するステージを用いても、電子ビームによる描画領域を分割する図
形のサイズや向きを電子ビームのパターンに合わせて最適化する方法や、パターンの露光
量が一定になるように、図形を均等な幅でずらして重ね描きする多重描画法等を適用し、
トランジスタのチャネル長が均等になるようにレジストマスクをパターニングすることが
できる。上記の方法等を用いて、レジストマスクの線幅を均一に形成し、トランジスタ１
５０のチャネル長を均等にすることが好ましい。
また、電子ビームを用いた露光にかえてＡｒＦエキシマレーザを光源とする液浸露光や
、ＥＵＶ露光を用いてもよい。
次に、レジストマスク１２２をマスクにして、ハードマスク１０５およびハードマスク
１０７を選択的にエッチングし、ハードマスク１０６およびハードマスク１０８を形成す
る（図２（Ｃ）参照）。その後、レジストマスク１２２を除去する。除去処理には、特に
限定はなく、例えば、エッチングや酸素プラズマによるアッシング等を行えばよい。
なお、ハードマスク１０５およびハードマスク１０７には、レジストマスク１２２との
エッチング選択比が高く、レジストマスク１２２が薄くてもパターン形成が容易にできる
ものを用いることが好ましい。また、ハードマスク１０６およびハードマスク１０８は、
酸化物半導体膜１０３をエッチングするときに、マスクとして用いるため、酸化物半導体
膜１０３をエッチングする条件でエッチングされにくい膜であることが好ましい。
次に、ハードマスク１０６およびハードマスク１０８をマスクにして、酸化物半導体膜
１０３を選択的にエッチングし、酸化物半導体膜１０４および低抵抗領域１２０ａを形成
する（図３（Ａ）参照）。
次に、下地絶縁膜１０２、酸化物半導体膜１０４、ハードマスク１０６およびハードマ
スク１０８上にソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜を成膜し、
導電膜の一部を加工してソース電極１１０ａおよびドレイン電極１１０ｂを形成する（図
３（Ｂ）参照）。導電膜は、先に示したソース電極１１０ａおよびドレイン電極１１０ｂ
の材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い
て成膜すればよい。
なお、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の材料は酸化物半
導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いる。このとき、導電
膜の材料が酸素と結合しやすい導電材料であるため、酸化物半導体膜１０４中の酸素が導
電材料（導電膜）と結合する。この結合により、酸化物半導体膜１０４の、導電膜との界
面近傍の領域において酸素が欠損する。または、酸化物半導体膜１０４上（側面）に形成
される導電膜を形成する際の酸化物半導体膜１０４上面（側面）へのダメージ（酸素欠損
）が生じる。これらの酸素欠損により、に低抵抗領域１２０ｂが形成される。なお、本実
施の形態では、低抵抗領域１２０ｂは、酸化物半導体膜１０４と導電膜との界面から酸化
物半導体膜１０４の深さ方向に０ｎｍより大きく１５ｎｍ以下、好ましくは１０ｎｍ未満
、さらに好ましくは３ｎｍ未満の領域にある。
低抵抗領域１２０ｂが形成されることにより、ソース電極１１０ａまたはドレイン電極
１１０ｂと、酸化物半導体膜１０４との接触抵抗を低減することができ、トランジスタ１
５０の高速動作を実現することができる。
次に、レジストマスク１２２と同様に、ハードマスク１０８、ソース電極１１０ａおよ
びドレイン電極１１０ｂ上にレジストを形成し、該レジストに対して電子ビームを用いた
露光を行い、レジストマスク１２４を形成する（図３（Ｃ）参照）。
また、電子ビームを用いた露光にかえてＡｒＦエキシマレーザを光源とする液浸露光や
、ＥＵＶ露光を用いてもよい。
次に、レジストマスク１２４をマスクにして、ハードマスク１０６およびハードマスク
１０８を選択的にエッチングし、ハードマスク１０６ａ、ハードマスク１０６ｂ、ハード
マスク１０８ａおよびハードマスク１０８ｂを形成する（図４（Ａ）参照）。その後、レ
ジストマスク１２４を除去する。除去処理には、特に限定はなく、例えば、エッチングや
酸素プラズマによるアッシング等を行えばよい。
次に、ゲート絶縁膜１１２を形成する（図４（Ｂ）参照）。ゲート絶縁膜１１２は、先
に示したゲート絶縁膜１１２の材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ａ
ＬＤ法またはＰＬＤ法を用いて形成すればよい。
次に、酸化物半導体膜１０４のチャネル形成領域となる領域Ａに対して酸素１３０を添
加し、低抵抗領域１２１ａおよび低抵抗領域１２１ｂを形成する。
酸化物半導体膜１０４の領域Ａに酸素を添加する方法として、イオンドーピング法また
はイオンインプランテーション法を用いることができる。または、酸素１３０の添加方法
として、プラズマイマージョンイオンインプランテーション法を用いてもよい。さらに、
酸素１３０の添加はイオンドーピング法またはイオンインプランテーション法などによる
注入以外の方法でも行うことができる。例えば、酸素雰囲気にてプラズマを発生させて、
領域Ａに対してプラズマ処理を行うことによって、酸素１３０を添加することができる。
上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、
高密度プラズマＣＶＤ装置などを用いることができる。
酸化物半導体膜１０４の領域Ａに添加する酸素１３０は、酸素ラジカル、酸素原子、お
よび酸素イオンの一以上である。また、酸素１３０は、領域Ａの少なくとも一部、具体的
には、領域Ａの酸化物半導体膜１０４の表面、領域Ａの酸化物半導体膜１０４中、および
領域Ａの酸化物半導体膜１０４と下地絶縁膜１０２との界面のいずれかに添加されればよ
い。
イオンドーピング法またはイオンインプランテーション法を用いて酸素１３０を酸化物
半導体膜１０４の領域Ａに添加する際の酸素添加量は、５×１０１９／ｃｍ３以上５×１
０２１／ｃｍ３以下である。この際、酸素のエネルギーが高いと、酸化物半導体膜１０４
の領域Ａにダメージが入り、物理的に欠陥が生じてしまうため、酸素のエネルギーは酸化
物半導体膜１０４にダメージを与えない程度とすることが好ましい。また、酸化物半導体
膜１０４の領域Ａは、表層から酸化物半導体膜１０４の深さ方向に対して、酸素の含有量
が徐々に多くなる領域を有する。
また、低抵抗領域１２１ａは、全領域がソース電極の一部として機能するハードマスク
１０６ａと重畳する必要はなく、低抵抗領域１２１ｂ側に延伸してハードマスク１０６ａ
と重畳しない領域があってもよい。また、低抵抗領域１２１ｂは、全領域がドレイン電極
の一部として機能するハードマスク１０６ｂと重畳する必要はなく、低抵抗領域１２１ａ
側に延伸してハードマスク１０６ｂと重畳しない領域があってもよい。また、低抵抗領域
１２１ａおよび低抵抗領域１２１ｂの膜厚は均一でなくてもよい。たとえば、ハードマス
ク１０６ａと重畳しない側の低抵抗領域１２１ａの端部は、低抵抗領域１２１ａの底面か
ら表面に向かってなだらかに広がっていてもよい。同様に、たとえば、ハードマスク１０
６ｂと重畳しない側の低抵抗領域１２１ｂの端部は、低抵抗領域１２１ｂの底面から表面
に向かってなだらかに広がっていてもよい。
次に、第２の熱処理を行うことが好ましい。第２の熱処理は、第１の熱処理と同様の条
件で行うことができる。第２の熱処理により、酸化物半導体膜１０４から、さらに水素や
水などの不純物を除去することができる。
次に、ゲート絶縁膜１１２上にゲート電極１１４となる導電膜を成膜し、導電膜の一部
を加工してゲート電極１１４を形成する（図４（Ｃ）参照）。導電膜は、先に示したゲー
ト電極１１４の材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰ
ＬＤ法を用いて成膜すればよい。
次に、ゲート絶縁膜１１２およびゲート電極１１４上に絶縁膜１１６を形成する。絶縁
膜１１６は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。
次に、第３の熱処理を行うことが好ましい。第３の熱処理は、第１の熱処理と同様の条
件で行うことができる。酸素が過剰に含まれている下地絶縁膜１０２、絶縁膜１１６の場
合、第３の熱処理により、下地絶縁膜１０２、絶縁膜１１６から過剰な酸素が放出されや
すくなり、酸化物半導体膜１０４の酸素欠損を低減することができる。よって、酸化物半
導体膜１０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性化となる。
以上により、トランジスタ１５０を作製することができる。
このような作製方法を用いることで、酸化物半導体膜を島状に微細加工する際に、酸化
物半導体膜の側面の凹凸を抑制することができる。よって、微細な構造であっても高い電
気特性を有するトランジスタを歩留まりよく提供することができる。また、該トランジス
タを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成すること
ができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタの作製方法とは異なる作製方
法について図を用いて説明する。
実施の形態１と同様に、図２乃至図３（Ａ）の工程を経て、図５（Ａ）に示すように基
板１００上に、下地絶縁膜１０２、酸化物半導体膜１０４、低抵抗領域１２０ａ、ハード
マスク１０６およびハードマスク１０８を形成する。
次に、下地絶縁膜１０２、酸化物半導体膜１０４、ハードマスク１０６およびハードマ
スク１０８上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、
レジストマスク１２４を形成する（図５（Ｂ）参照）。
また、電子ビームを用いた露光にかえてＡｒＦエキシマレーザを光源とする液浸露光や
、ＥＵＶ露光を用いてもよい。
次に、レジストマスク１２４をマスクにして、ハードマスク１０６およびハードマスク
１０８を選択的にエッチングし、ハードマスク１０６ａ、ハードマスク１０６ｂ、ハード
マスク１０８ａおよびハードマスク１０８ｂを形成する（図５（Ｃ）参照）。その後、レ
ジストマスク１２４を除去する。除去処理には、特に限定はなく、例えば、エッチングや
酸素プラズマによるアッシング等を行えばよい。
次に、下地絶縁膜１０２、酸化物半導体膜１０４、ハードマスク１０６ａ、ハードマス
ク１０６ｂ、ハードマスク１０８ａおよびハードマスク１０８ｂ上にソース電極１１０ａ
およびドレイン電極１１０ｂとなる導電膜を成膜し、導電膜の一部を加工してソース電極
１１０ａおよびドレイン電極１１０ｂを形成する（図６（Ａ）参照）。導電膜の材料およ
び形成方法は、先の実施の形態を参酌することができる。
なお、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の材料は酸化物半
導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いる。このとき、導電
膜の材料が酸素と結合しやすい導電材料であるため、酸化物半導体膜１０４中の酸素が導
電材料（導電膜）と結合する。この結合により、酸化物半導体膜１０４の、導電膜との界
面近傍の領域において酸素が欠損する。または、酸化物半導体膜１０４上（側面）に形成
される導電膜を形成する際の酸化物半導体膜１０４上面（側面）へのダメージ（酸素欠損
）が生じる。これらの酸素欠損により、低抵抗領域１２０ｂが形成される。なお、本実施
の形態では、低抵抗領域１２０ｂは、酸化物半導体膜１０４と導電膜との界面から酸化物
半導体膜１０４の深さ方向に０ｎｍより大きく１５ｎｍ以下、好ましくは１０ｎｍ未満、
さらに好ましくは３ｎｍ未満の領域にある。
低抵抗領域１２０ｂが形成されることにより、ソース電極１１０ａまたはドレイン電極
１１０ｂと、酸化物半導体膜１０４との接触抵抗を低減することができ、トランジスタ１
５０の高速動作を実現することができる。
次に、ゲート絶縁膜１１２を形成する（図６（Ｂ）参照）。ゲート絶縁膜１１２の材料
および形成方法は、先の実施の形態を参酌することができる。
次に、酸化物半導体膜１０４のチャネル形成領域となる領域Ａに対して酸素１３０を添
加し、低抵抗領域１２１ａおよび低抵抗領域１２１ｂを形成する。
酸化物半導体膜１０４の領域Ａに酸素を添加する方法や条件は、先の実施の形態を参酌
することができる。
次に、第２の熱処理を行うことが好ましい。第２の熱処理は、第１の熱処理と同様の条
件で行うことができる。第２の熱処理により、酸化物半導体膜１０４から、さらに水素や
水などの不純物を除去することができる。
次に、ゲート絶縁膜１１２上にゲート電極１１４となる導電膜を成膜し、導電膜の一部
を加工してゲート電極１１４を形成する（図６（Ｃ）参照）。導電膜の材料および形成方
法は、先の実施の形態を参酌することができる。
次に、ゲート絶縁膜１１２およびゲート電極１１４上に絶縁膜１１６を形成する。絶縁
膜１１６は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。
次に、第３の熱処理を行うことが好ましい。第３の熱処理は、第１の熱処理と同様の条
件で行うことができる。酸素が過剰に含まれている下地絶縁膜１０２、絶縁膜１１６の場
合、第３の熱処理により、下地絶縁膜１０２、絶縁膜１１６から過剰な酸素が放出されや
すくなり、酸化物半導体膜１０４の酸素欠損を低減することができる。よって、酸化物半
導体膜１０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性化となる。
以上により、トランジスタ１５０を作製することができる。
このような作製方法を用いることで、酸化物半導体膜を島状に微細加工する際に、酸化
物半導体膜の側面の凹凸を抑制することができる。よって、微細な構造であっても高い電
気特性を有するトランジスタを歩留まりよく提供することができる。また、該トランジス
タを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成すること
ができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジス
タについて説明する。
図７は、本発明の一態様のトランジスタ２５０の上面図および断面図である。図７（Ａ
）は、上面図であり、図７（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図７（Ｂ）に相当す
る。また、図７（Ｃ）は、図７（Ｂ）に示す破線丸で囲まれた領域の拡大図である。なお
、図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図７に示すトランジスタ２５０は、基板１００上の下地絶縁膜１０２と、下地絶縁膜１
０２上の酸化物膜２０４ａと、酸化物膜２０４ａ上の酸化物半導体膜２０４ｂと、酸化物
半導体膜２０４ｂ上の酸化物膜２０４ｃと、酸化物膜２０４ｃ上のハードマスク１０６ａ
およびハードマスク１０６ｂと、ハードマスク１０６ａ上のハードマスク１０８ａと、ハ
ードマスク１０６ｂ上のハードマスク１０８ｂと、下地絶縁膜１０２、酸化物膜２０４ａ
、酸化物半導体膜２０４ｂ、酸化物膜２０４ｃ、ハードマスク１０６ａおよびハードマス
ク１０８ａ上のソース電極１１０ａと、下地絶縁膜１０２、酸化物膜２０４ａ、酸化物半
導体膜２０４ｂ、酸化物膜２０４ｃ、ハードマスク１０６ｂおよびハードマスク１０８ｂ
上のドレイン電極１１０ｂと、酸化物膜２０４ａ、酸化物半導体膜２０４ｂ、酸化物膜２
０４ｃ、ハードマスク１０６ａ、ハードマスク１０６ｂ、ハードマスク１０８ａ、ハード
マスク１０８ｂ、ソース電極１１０ａおよびドレイン電極１１０ｂ上のゲート絶縁膜１１
２と、ゲート絶縁膜１１２上のゲート電極１１４と、を有する。なお、ハードマスク１０
６ａおよびハードマスク１０６ｂは、導電性を有する膜とする。また、酸化物膜２０４ａ
、酸化物半導体膜２０４ｂ、酸化物膜２０４ｃはまとめて多層膜２０４とよぶことがある
。多層膜２０４の、ハードマスク１０６ａ、ハードマスク１０６ｂ、ソース電極１１０ａ
およびドレイン電極１１０ｂと接する領域には、低抵抗領域１２１ａおよび低抵抗領域１
２１ｂが形成される。また、ゲート絶縁膜１１２およびゲート電極１１４上に絶縁膜１１
６が設けられていてもよい。絶縁膜１１６は必要に応じて設ければよく、さらにその上部
に他の絶縁膜を設けてもよい。
また、酸化物膜２０４ａ、酸化物半導体膜２０４ｂ、酸化物膜２０４ｃに用いる材料に
よっては、酸化物膜２０４ａおよび酸化物半導体膜２０４ｂの境界、酸化物半導体膜２０
４ｂおよび酸化物膜２０４ｃの境界を明確に確認できない場合がある。そこで、図におい
て、酸化物膜２０４ａ、酸化物半導体膜２０４ｂ、酸化物膜２０４ｃの境界は破線で表し
ている。
実施の形態１に示すトランジスタ１５０と図７に示すトランジスタ２５０との違いは、
酸化物半導体膜の上下に酸化物膜を有しているか否かの点である。それ以外の構成につい
ては、実施の形態１を参酌することができる。
酸化物膜２０４ａ、酸化物半導体膜２０４ｂおよび酸化物膜２０４ｃは、Ｉｎもしくは
Ｇａの一方、または両方を含む。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化
物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、
元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃ
ｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素）がある。
酸化物膜２０４ａおよび酸化物膜２０４ｃは、酸化物半導体膜２０４ｂを構成する金属
元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。こ
のような材料を用いることで、酸化物半導体膜２０４ｂと、酸化物膜２０４ａおよび酸化
物膜２０４ｃとの界面に界面準位を生じにくくすることができる。従って、界面における
キャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが
可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる
。
また、酸化物膜２０４ａおよび酸化物膜２０４ｃは、伝導帯下端のエネルギーが酸化物
半導体膜２０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのい
ずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で
真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極１１４に電界を印加すると、多層膜２０４のうち
、伝導帯下端のエネルギーが最も小さい酸化物半導体膜２０４ｂにチャネルが形成される
。すなわち、酸化物半導体膜２０４ｂとゲート絶縁膜１１２との間に酸化物膜２０４ｃが
形成されていることによって、トランジスタのチャネルをゲート絶縁膜と接しない構造と
することができる。
また、酸化物膜２０４ａ、酸化物半導体膜２０４ｂおよび酸化物膜２０４ｃに用いる材
料によっては、酸化物膜２０４ａ、酸化物半導体膜２０４ｂおよび酸化物膜２０４ｃの境
界を明確に確認できない場合がある。そこで、図面において、酸化物半導体膜２０４ｂは
、酸化物膜２０４ａおよび酸化物膜２０４ｃと異なるハッチングで表している。
酸化物膜２０４ａの厚さは、３ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ
以下とする。酸化物半導体膜２０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは
３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。酸化物膜
２０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とす
る。
また、酸化物半導体膜２０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜２０４ａもＩ
ｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜２０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１
［原子数比］、酸化物半導体膜２０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比
］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物半導体膜２０４ｂおよび酸
化物膜２０４ａを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素で
あり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙
げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半
導体膜２０４ｂおよび酸化物膜２０４ａを選択する。さらに好ましくは、ｙ１／ｘ１がｙ
２／ｘ２よりも２倍以上大きくなる酸化物半導体膜２０４ｂおよび酸化物膜２０４ａを選
択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導
体膜２０４ｂおよび酸化物膜２０４ａを選択する。このとき、酸化物半導体膜２０４ｂに
おいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ま
しい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下し
てしまうため、ｙ１はｘ１の３倍未満であると好ましい。酸化物膜２０４ａを上記構成と
することにより、酸化物膜２０４ａを酸化物半導体膜２０４ｂよりも酸素欠損が生じにく
い膜とすることができる。
また、酸化物半導体膜２０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除
いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５原子％以上、Ｍが７５原子％
未満、さらに好ましくはＩｎが３４原子％以上、Ｍが６６原子％未満とする。また、酸化
物膜２０４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭ
の原子数比率は、好ましくはＩｎが５０原子％未満、Ｍが５０原子％以上、さらに好まし
くはＩｎが２５原子％未満、Ｍが７５原子％以上とする。
例えば、酸化物半導体膜２０４ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：
２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、酸化物膜２０４ａとしてＩ
ｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：６：２、１：６：４、１：６：１０、１
：９：６、または１：９：０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる
。なお、酸化物半導体膜２０４ｂおよび酸化物膜２０４ａの原子数比はそれぞれ、誤差と
して上記の原子数比のプラスマイナス２０％の変動を含む。
また、酸化物半導体膜２０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜２０４ｃもＩ
ｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜２０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１
［原子数比］、酸化物半導体膜２０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比
］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物半導体膜２０４ｂおよび酸
化物膜２０４ｃを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素で
あり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙
げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半
導体膜２０４ｂおよび酸化物膜２０４ｃを選択する。さらに好ましくは、ｙ１／ｘ１がｙ
２／ｘ２よりも２倍以上大きくなる酸化物半導体膜２０４ｂおよび酸化物膜２０４ｃを選
択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導
体膜２０４ｂおよび酸化物膜２０４ｃを選択する。このとき、酸化物半導体膜２０４ｂに
おいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ま
しい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下し
てしまうため、ｙ１はｘ１の３倍未満であると好ましい。酸化物膜２０４ｃを上記構成と
することにより、酸化物膜２０４ｃを酸化物半導体膜２０４ｂよりも酸素欠損が生じにく
い膜とすることができる。
また、酸化物半導体膜２０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除
いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５原子％以上、Ｍが７５原子％
未満、さらに好ましくはＩｎが３４原子％以上、Ｍが６６原子％未満とする。また、酸化
物膜２０４ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭ
の原子数比率は、好ましくはＩｎが５０原子％未満、Ｍが５０原子％以上、さらに好まし
くはＩｎが２５原子％未満、Ｍが７５原子％以上とする。
例えば、酸化物半導体膜２０４ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：
２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、酸化物膜２０４ｃとしてＩ
ｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：６：２、１：６：４、１：６：１０、１
：９：６、または１：９：０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる
。なお、酸化物半導体膜２０４ｂおよび酸化物膜２０４ｃの原子数比はそれぞれ、誤差と
して上記の原子数比のプラスマイナス２０％の変動を含む。
多層膜２０４を用いたトランジスタに安定した電気特性を付与するためには、酸化物半
導体膜２０４ｂ中の酸素欠損および不純物濃度を低減し、酸化物半導体膜２０４ｂを真性
または実質的に真性とみなせる半導体膜とすることが好ましい。特に、酸化物半導体膜２
０４ｂ中のチャネル形成領域が、真性または実質的に真性とみなせることが好ましい。具
体的には、酸化物半導体膜２０４ｂのキャリア密度を、１×１０１７／ｃｍ３未満、１×
１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
また、酸化物半導体膜２０４ｂにおいて、水素、窒素、炭素、シリコン、および主成分
以外の金属元素は不純物となる。酸化物半導体膜２０４ｂ中の不純物濃度を低減するため
には、近接する酸化物膜２０４ａおよび酸化物膜２０４ｃ中の不純物濃度も酸化物半導体
膜２０４ｂと同程度まで低減することが好ましい。
特に、酸化物半導体膜２０４ｂにシリコンが高濃度で含まれることにより、シリコンに
起因する不純物準位が酸化物半導体膜２０４ｂに形成される。該不純物準位は、トラップ
準位となり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性
の劣化を小さくするためには、酸化物半導体膜２０４ｂのシリコン濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜２０４ｂ
と酸化物膜２０４ａおよび酸化物膜２０４ｃとの界面のシリコン濃度についても上記シリ
コン濃度の範囲とする。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられる
ため、上記理由により酸化物半導体膜のチャネルとなる領域は絶縁膜と接しないことが好
ましい。また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該
界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。
このような観点からも、酸化物半導体膜のチャネルとなる領域はゲート絶縁膜から離すこ
とが好ましい。
したがって、多層膜２０４を酸化物膜２０４ａ、酸化物半導体膜２０４ｂおよび酸化物
膜２０４ｃの積層構造とすることで、トランジスタのチャネルが形成される酸化物半導体
膜２０４ｂをゲート絶縁膜１１２から離すことができ、高い電界効果移動度を有し、安定
した電気特性のトランジスタを形成することができる。
また、酸化物半導体膜２０４ｂ中で水素および窒素は、ドナー準位を形成し、キャリア
密度を増大させてしまう。酸化物半導体膜２０４ｂを真性または実質的に真性とするため
には、酸化物半導体膜２０４ｂ中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏ
ｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１
×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未
満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、酸化物半導体膜２０４ｂにシリコンおよび炭素が高い濃度で含まれることにより
、酸化物半導体膜２０４ｂの結晶性を低下させることがある。酸化物半導体膜２０４ｂの
結晶性を低下させないためには、酸化物半導体膜２０４ｂのシリコン濃度を１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜２０４
ｂの結晶性を低下させないためには、酸化物半導体膜２０４ｂの炭素濃度を１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、酸化物半導体を用いたト
ランジスタは、トランジスタがオフ状態のときのリーク電流（オフ電流ともいう）を極め
て小さくすることができる。
以下では、多層膜中の局在準位について説明する。多層膜中の局在準位密度を低減する
ことで、多層膜を用いたトランジスタに安定した電気特性を付与することができる。多層
膜の局在準位密度は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒ
ｒｅｎｔ Ｍｅｔｈｏｄ）によって評価可能である。
トランジスタに安定した電気特性を付与するためには、多層膜中のＣＰＭ測定で得られ
る局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ
−１未満とすればよい。また、多層膜中のＣＰＭ測定で得られる局在準位による吸収係数
を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすることで、ト
ランジスタの電界効果移動度を高めることができる。なお、多層膜中のＣＰＭ測定で得ら
れる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃ
ｍ−１未満とするためには、酸化物半導体膜２０４ｂ中で局在準位を形成する元素である
シリコン、ゲルマニウム、炭素などの濃度を２×１０１８ａｔｏｍｓ／ｃｍ３未満、好ま
しくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。
なお、ＣＰＭ測定では、試料である多層膜に接して設けられた電極間に電圧を印加した
状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量か
ら吸収係数を導出することを各波長にて行う測定である。ＣＰＭ測定において、試料に欠
陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸収係
数が増加する。この吸収係数の増加分に定数を掛けることにより、試料の欠陥密度を導出
することができる。
ＣＰＭ測定で得られた局在準位は、不純物や欠陥に起因する準位と考えられる。すなわ
ち、ＣＰＭ測定で得られる局在準位による吸収係数が小さい多層膜を用いることでトラン
ジスタに安定した電気特性を付与することができる。
次に、トランジスタ２５０の作製方法について図８乃至図１０を用いて説明する。
まずは、基板１００を準備する。次に、下地絶縁膜１０２を形成する。その後、下地絶
縁膜１０２上に酸化物膜２０３ａ、酸化物半導体膜２０３ｂおよび酸化物膜２０３ｃを順
に成膜する（図８（Ａ）参照）。なお、酸化物膜２０３ａ、酸化物半導体膜２０３ｂ、酸
化物膜２０３ｃはまとめて多層膜２０３とよぶことがある。
基板１００および下地絶縁膜１０２の材料および作製方法は、実施の形態１を参酌する
ことができる。酸化物膜２０３ａ、酸化物半導体膜２０３ｂおよび酸化物膜２０３ｃの材
料は、先に示した酸化物膜２０４ａ、酸化物半導体膜２０４ｂおよび酸化物膜２０４ｃの
材料を用いることができ、酸化物膜２０３ａ、酸化物半導体膜２０３ｂおよび酸化物膜２
０３ｃの作製方法は、実施の形態１の酸化物半導体膜１０３を参酌することができる。
次に、第１の熱処理を行うと好ましい。第１の熱処理は、２５０℃以上６５０℃以下、
好ましくは３００℃以上５００℃以下で行えばよい。第１の熱処理の雰囲気は、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上さらに好ましくは１０％以
上含む雰囲気、または減圧状態で行う。または、第１の熱処理の雰囲気は、不活性ガス雰
囲気で熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、好まし
くは１％以上さらに好ましくは１０％以上含む雰囲気で熱処理を行ってもよい。第１の熱
処理によって、酸化物半導体膜２０３ｂの結晶性を高め、さらに後に形成されるゲート絶
縁膜および酸化物半導体膜から水、水素、窒素、および炭素などの不純物を除去すること
ができる。
次に、酸化物膜２０３ｃ上にハードマスク１０５、ハードマスク１０７を成膜し、ハー
ドマスク１０７上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行
い、レジストマスク１２２を形成する（図８（Ｂ）参照）。なお、ハードマスク１０５は
、酸化物半導体膜を構成する金属元素よりも酸素と結合しやすく、導電性を有する膜であ
る。そのため、このとき、ハードマスク１０５の材料が酸素と結合しやすい導電材料であ
るため、多層膜２０３中の酸素が導電材料（ハードマスク１０５）と結合する。この結合
により、多層膜２０３の、ハードマスク１０５との界面近傍の領域において酸素が欠損す
る。または、多層膜２０３上に形成されるハードマスク１０５を形成する際の多層膜２０
３上面へのダメージ（酸素欠損）が生じる。これらの酸素欠損により、低抵抗領域１２０
が形成される。
また、電子ビームを用いた露光にかえてＡｒＦエキシマレーザを光源とする液浸露光や
、ＥＵＶ露光を用いてもよい。
ハードマスク１０５、ハードマスク１０７およびレジストマスク１２２の材料および作
製方法は、実施の形態１を参酌することができる。
次に、レジストマスク１２２をマスクにして、ハードマスク１０５およびハードマスク
１０７を選択的にエッチングし、ハードマスク１０６およびハードマスク１０８を形成す
る（図８（Ｃ）参照）。その後、レジストマスク１２２を除去する。エッチングする条件
やレジストマスク１２２の除去処理等は実施の形態１を参酌することができる。
次に、ハードマスク１０６およびハードマスク１０８をマスクにして、多層膜２０３を
選択的にエッチングし、多層膜２０４（酸化物膜２０４ａ、酸化物半導体膜２０４ｂおよ
び酸化物膜２０４ｃ）および低抵抗領域１２０ａを形成する（図９（Ａ）参照）。
次に、下地絶縁膜１０２、多層膜２０４、ハードマスク１０６およびハードマスク１０
８上にソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜を成膜し、導電膜の
一部を加工してソース電極１１０ａおよびドレイン電極１１０ｂを形成する（図９（Ｂ）
参照）。導電膜の材料および作製方法は、実施の形態１を参酌することができる。
なお、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の材料は酸化物半
導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いる。このとき、導電
膜の材料が酸素と結合しやすい導電材料であるため、多層膜２０４中の酸素が導電材料（
導電膜）と結合する。この結合により、多層膜２０４の、導電膜との界面近傍の領域にお
いて酸素が欠損する。または、多層膜２０４上（側面）に形成される導電膜を形成する際
の多層膜２０４上面（側面）へのダメージ（酸素欠損）が生じる。これらの酸素欠損によ
り、低抵抗領域１２０ｂが形成される。なお、本実施の形態では、低抵抗領域１２０ｂと
多層膜２０４との境界は酸化物膜２０４ｃ中に存在するがこれに限られず、該境界は、酸
化物膜２０４ａ中、酸化物半導体膜２０４ｂ中、酸化物膜２０４ａと酸化物半導体膜２０
４ｂとの界面、または酸化物半導体膜２０４ｂと酸化物膜２０４ｃとの界面に存在しても
よい。また、低抵抗領域１２０ｂは、多層膜２０４と導電膜との界面から多層膜２０４の
深さ方向に０ｎｍより大きく１５ｎｍ以下、好ましくは１０ｎｍ未満、さらに好ましくは
３ｎｍ未満の領域にある。
低抵抗領域１２０ｂが形成されることにより、ソース電極１１０ａまたはドレイン電極
１１０ｂと、多層膜２０４との接触抵抗を低減することができ、トランジスタ２５０の高
速動作を実現することができる。
次に、レジストマスク１２２と同様に、ハードマスク１０８、ソース電極１１０ａおよ
びドレイン電極１１０ｂ上にレジストを形成し、該レジストに対して電子ビームを用いた
露光を行い、レジストマスク１２４を形成する（図９（Ｃ）参照）。
また、電子ビームを用いた露光にかえてＡｒＦエキシマレーザを光源とする液浸露光や
、ＥＵＶ露光を用いてもよい。
次に、レジストマスク１２４をマスクにして、ハードマスク１０６およびハードマスク
１０８を選択的にエッチングし、ハードマスク１０６ａ、ハードマスク１０６ｂ、ハード
マスク１０８ａおよびハードマスク１０８ｂを形成する（図１０（Ａ）参照）。その後、
レジストマスク１２４を除去する。エッチングする条件やレジストマスク１２４の除去処
理等は実施の形態１を参酌することができる。
次に、ゲート絶縁膜１１２を形成する（図１０（Ｂ）参照）。ゲート絶縁膜１１２の材
料および作製方法は、実施の形態１を参酌することができる。
次に、多層膜２０４のチャネル形成領域となる領域Ａに対して酸素１３０を添加し、低
抵抗領域１２１ａおよび低抵抗領域１２１ｂを形成する。酸素１３０の添加方法および添
加条件等は実施の形態１を参酌することができる。
次に、第２の熱処理を行うことが好ましい。第２の熱処理は、第１の熱処理と同様の条
件で行うことができる。第２の熱処理により、多層膜２０４から、さらに水素や水などの
不純物を除去することができる。
次に、ゲート絶縁膜１１２上にゲート電極１１４となる導電膜を成膜し、導電膜の一部
を加工してゲート電極１１４を形成する。ゲート電極１１４の材料および作製方法は、実
施の形態１を参酌することができる。
次に、第３の熱処理を行うことが好ましい。第３の熱処理は、第１の熱処理と同様の条
件で行うことができる。酸素が過剰に含まれている下地絶縁膜１０２、絶縁膜１１６の場
合、第３の熱処理により、下地絶縁膜１０２、絶縁膜１１６から過剰な酸素が放出されや
すくなり、多層膜２０４、特に酸化物半導体膜２０４ｂの酸素欠損を低減することができ
る。よって、多層膜２０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真
性化となる。
以上により、トランジスタ２５０を作製することができる。
また、トランジスタの別の構成を図１１に示す。図１１に示すトランジスタ２６０は、
基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物膜２０４ａと、酸化物
膜２０４ａ上の酸化物半導体膜２０４ｂと、酸化物半導体膜２０４ｂ上のハードマスク１
０６ａおよびハードマスク１０６ｂと、ハードマスク１０６ａ上のハードマスク１０８ａ
と、ハードマスク１０６ｂ上のハードマスク１０８ｂと、下地絶縁膜１０２、酸化物膜２
０４ａ、酸化物半導体膜２０４ｂ、ハードマスク１０６ａおよびハードマスク１０８ａ上
のソース電極１１０ａと、下地絶縁膜１０２、酸化物膜２０４ａ、酸化物半導体膜２０４
ｂ、ハードマスク１０６ｂおよびハードマスク１０８ｂ上のドレイン電極１１０ｂと、酸
化物膜２０４ａ、酸化物半導体膜２０４ｂ、ハードマスク１０６ａ、ハードマスク１０６
ｂ、ハードマスク１０８ａ、ハードマスク１０８ｂ、ソース電極１１０ａおよびドレイン
電極１１０ｂ上の酸化物膜２０４ｃと、酸化物膜２０４ｃ上のゲート絶縁膜１１２と、ゲ
ート絶縁膜１１２上のゲート電極１１４と、を有する。また、ゲート絶縁膜１１２および
ゲート電極１１４上に絶縁膜１１６が設けられていてもよい。絶縁膜１１６は必要に応じ
て設ければよく、さらにその上部に他の絶縁膜を設けてもよい。
図７に示すトランジスタ２５０と図１１に示すトランジスタ２６０とは、酸化物膜２０
４ｃがソース電極１１０ａおよびドレイン電極１１０ｂ上に形成されている点が異なり、
その他の点は同じである。
トランジスタ２６０では、チャネルが形成される酸化物半導体膜２０４ｂとソース電極
およびドレイン電極の一部として機能するハードマスク１０６ａおよびハードマスク１０
６ｂが接しており、酸化物半導体膜２０４ｂに高密度の酸素欠損が生成し、ｎ型化された
領域（低抵抗領域１２１ａおよび低抵抗領域１２１ｂ）が形成される。したがって、キャ
リアのパスに抵抗成分が少なく、効率良くキャリアを移動させることができる。
なお、本実施の形態では、チャネルとは、ソース電極およびドレイン電極の間における
酸化物半導体膜のことをいう。また、チャネル形成領域とは、ソース電極およびドレイン
電極の間における多層膜のことをいう。
また、酸化物膜２０４ｃは、ソース電極１１０ａおよびドレイン電極１１０ｂ形成後に
形成するため、該ソース電極１１０ａおよびドレイン電極１１０ｂ形成時の酸化物膜２０
４ｃのオーバーエッチングが無い。したがって、チャネルが形成される酸化物半導体膜２
０４ｂをゲート絶縁膜１１２から十分離すことができ、界面からの不純物拡散の影響を抑
える効果を大きくすることができる。
また、酸化物膜２０４ｃは、外部から水素または水素を含む化合物（水など）が酸化物
半導体膜２０４ｂへと侵入することを抑制するバリア膜として機能するため、トランジス
タの信頼性を向上させることができる。
このような作製方法を用いることで、酸化物半導体膜を島状に微細加工する際に、酸化
物半導体膜の側面の凹凸を抑制することができる。よって、微細な構造であっても高い電
気特性を有するトランジスタを歩留まりよく提供することができる。また、該トランジス
タを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成すること
ができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶
装置）の一例を、図面を用いて説明する。
図１２（Ａ）に半導体装置の断面図、図１２（Ｂ）に半導体装置の回路図をそれぞれ示
す。
図１２（Ａ）および図１２（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用い
たトランジスタ４００を有し、上部に第２の半導体材料を用いたトランジスタ４０２およ
び容量素子４０４を有している。なお、トランジスタ４０２としては、先の実施の形態で
説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図１に示
すトランジスタ１５０を適用する例を示している。また、容量素子４０４は、一方の電極
をトランジスタ４０２のゲート電極、他方の電極をトランジスタ４０２のソース電極また
はドレイン電極、誘電体をトランジスタ４０２のゲート絶縁膜と同じ材料を用いる構造と
することで、トランジスタ４０２と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど
）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。
酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化
物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可
能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情
報を保持するために酸化物半導体を用いた先の実施の形態に示すようなトランジスタを用
いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な
構成をここで示すものに限定する必要はない。
図１２（Ａ）におけるトランジスタ４００は、半導体材料（例えば、結晶性シリコンな
ど）を含む基板４１０に設けられたチャネル形成領域と、チャネル形成領域を挟むように
設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上
に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。な
お、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上
、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジス
タの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイ
ン電極と表現することがある。つまり、たとえば、本明細書において、ソース電極との記
載には、ソース領域が含まれうる。
基板４１０上にはトランジスタ４００を囲むように素子分離絶縁層４０６が設けられて
おり、トランジスタ４００を覆うように絶縁膜４２０が設けられている。なお、素子分離
絶縁層４０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技
術を用いて形成することができる。
例えば、結晶性シリコン基板を用いたトランジスタ４００は、高速動作が可能である。
このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読
み出しを高速に行うことができる。トランジスタ４０２および容量素子４０４の形成前の
処理として、トランジスタ４００を覆う絶縁膜４２０にＣＭＰ処理を施して、絶縁膜４２
０を平坦化すると同時にトランジスタ４００のゲート電極の上面を露出させる。
絶縁膜４２０上にはトランジスタ４０２が設けられ、そのソース電極またはドレイン電
極の一方は延在して、容量素子４０４の一方の電極として作用する。
図１２（Ａ）に示すトランジスタ４０２は、酸化物半導体膜にチャネルが形成されるト
ップゲート型トランジスタである。トランジスタ４０２は、オフ電流が小さいため、これ
を用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレ
ッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶
装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ４０２において、ソース電極またはドレイン電極が接している酸化
物半導体膜の界面近傍の領域に低抵抗領域が形成され、ソース電極およびドレイン電極を
マスクにして、酸素を酸化物半導体膜に添加することで、チャネル形成領域を高純度かつ
真性な領域とすることができ、高純度かつ真性な領域と低抵抗領域を形成することができ
る。当該トランジスタは酸化物半導体膜中のチャネル形成領域における酸素欠損量を低減
することができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することが
できる。
図１２（Ａ）に示すように、トランジスタ４００と容量素子４０４は重畳するように形
成することができるため、その占有面積を低減することができる。したがって、半導体装
置の集積度を高めることができる。
次に、図１２（Ａ）に対応する回路構成の一例を図１２（Ｂ）に示す。
図１２（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ４００のソー
ス電極またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎ
ｅ）とトランジスタ４００のソース電極またはドレイン電極の他方とは、電気的に接続さ
れている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ４０２のソース電極ま
たはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、
トランジスタ４０２のゲート電極とは、電気的に接続されている。そして、トランジスタ
４００のゲート電極と、トランジスタ４０２のソース電極またはドレイン電極の他方は、
容量素子４０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、
容量素子４０４の電極の他方は電気的に接続されている。
図１２（Ｂ）に示す半導体装置では、トランジスタ４００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ４０２がオン状態となる電位にして、トランジスタ４０２をオン状態とする。これによ
り、第３の配線の電位が、トランジスタ４００のゲート電極、および容量素子４０４に与
えられる。すなわち、トランジスタ４００のゲート電極には、所定の電荷が与えられる（
書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、
Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の
電位を、トランジスタ４０２がオフ状態となる電位にして、トランジスタ４０２をオフ状
態とすることにより、トランジスタ４００のゲート電極に与えられた電荷が保持される（
保持）。
トランジスタ４０２のオフ電流は極めて小さいため、トランジスタ４００のゲート電極
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ４００のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ４００をｎチャネル型とすると、トランジスタ４００のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ４００のゲー
ト電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ４００を「オン状態
」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電
位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ４００のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電
荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラ
ンジスタ４００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第
５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４００は「オフ状態」
のままである。このため、第２の配線の電位を判別することで、保持されている情報を読
み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ４００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ４００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置、および該半導体装置の作製方法を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態４に示した構成と異なる半導体装置の説明を行う。
図１３（Ａ）は、半導体装置の回路構成の一例を示し、図１３（Ｂ）は半導体装置の一
例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ５６２としては、
先の実施の形態で説明したトランジスタを用いることができる。また、容量素子５５４は
、実施の形態４で説明した容量素子４０４と同様に、トランジスタ５６２の作製工程にて
同時に作製することができる。
図１３（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ５６２のソース
電極とは電気的に接続され、ワード線ＷＬとトランジスタ５６２のゲート電極とは電気的
に接続され、トランジスタ５６２のドレイン電極と容量素子５５４の一方の端子とは電気
的に接続されている。
次に、図１３（Ａ）に示す半導体装置（メモリセル５５０）に、情報の書き込みおよび
保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ５６２がオン状態となる電位として、トラ
ンジスタ５６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子５５４
の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ
５６２がオフ状態となる電位として、トランジスタ５６２をオフ状態とすることにより、
容量素子５５４の一方の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ５６２は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ５６２をオフ状態とすることで、容量素子５５４の第
１の端子の電位（あるいは、容量素子５５４に蓄積された電荷）を極めて長時間にわたっ
て保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ５６２がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子５５４とが導通し、ビット線ＢＬと容量素子５５４
の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの
電位の変化量は、容量素子５５４の第１の端子の電位（あるいは容量素子５５４に蓄積さ
れた電荷）によって、異なる値をとる。
例えば、容量素子５５４の第１の端子の電位をＶ、容量素子５５４の容量をＣ、ビット
線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前
のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は
、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル５５０の状
態として、容量素子５５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をと
るとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ
×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことがで
きる。
このように、図１３（Ａ）に示す半導体装置は、トランジスタ５６２のオフ電流が極め
て小さいという特徴から、容量素子５５４に蓄積された電荷は長時間にわたって保持する
ことができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能
である。
次に、図１３（Ｂ）に示す半導体装置について、説明を行う。
図１３（Ｂ）に示す半導体装置は、上部に記憶回路として図１３（Ａ）に示したメモリ
セル５５０を複数有するメモリセルアレイ５５１（メモリセルアレイ５５１ａおよび５５
１ｂ）を有し、下部に、メモリセルアレイ５５１を動作させるために必要な周辺回路５５
３を有する。なお、周辺回路５５３は、メモリセルアレイ５５１と電気的に接続されてい
る。
周辺回路５５３に設けられるトランジスタは、トランジスタ５６２とは異なる半導体材
料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
より好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能で
ある。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、
駆動回路など）を好適に実現することが可能である。
なお、図１３（Ｂ）に示した半導体装置では、メモリセルアレイ５５１がメモリセルア
レイ５５１ａとメモリセルアレイ５５１ｂの積層である構成を例示したが、積層するメモ
リセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成と
しても良いし、単層であってもよい。
トランジスタ５６２は、酸化物半導体を用いて形成されており、先の実施の形態で説明
したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電
流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッ
シュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減すること
ができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が
可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広
義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えること
で、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と
記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、先の実施の形態で説明したトランジスタを用いることのできる電子
機器の例について説明する。
先の実施の形態で説明したトランジスタは、さまざまな電子機器（遊技機も含む）およ
び電気機器に適用することができる。電子機器および電気機器としては、テレビ、モニタ
ー等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、
ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記
憶媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ
ー、ラジオ、テープレコーダー、ヘッドホンステレオ、ステレオ、コードレス電話子機、
トランシーバー、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手
帳、電子辞書、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチールカメラ、電
気シェーバー、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、
電気掃除機、エアーコンディショナー等の空調設備、食器洗い機、食器乾燥機、衣類乾燥
機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷蔵冷凍庫、ＤＮＡ保存用冷凍庫、放射
線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、
防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、
エレベーター、エスカレーター、産業用ロボット、電力貯蔵システム等の産業機器も挙げ
られる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機によ
り推進する移動体、例えば、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）、
内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ：Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉ
ｃ Ｖｅｈｉｃｌｅ）、プラグインハイブリッド車（ＰＨＥＶ：Ｐｌｕｇ−ｉｎ Ｈｙｂ
ｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）、これらのタイヤ車輪を無限軌道に変えた
装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ
用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、
宇宙探査機や惑星探査機、宇宙船などが挙げられる。これらの電子機器の具体例を図１４
乃至図１７に示す。
まず、警報装置の例として火災報知器の構成について説明する。なお、本明細書中にお
いて、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅
用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器な
ども火災報知器に含むものとする。
図１４に示す警報装置は、マイクロコンピュータ７００を少なくとも有する。ここで、
マイクロコンピュータ７００は、警報装置の内部に設けられている。マイクロコンピュー
タ７００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラー７０
３と、高電位電源線ＶＤＤおよびパワーゲートコントローラー７０３と電気的に接続され
たパワーゲート７０４と、パワーゲート７０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７０５と、パワーゲート７０４およびＣＰＵ７
０５と電気的に接続された検出部７０９と、が設けられている。また、ＣＰＵ７０５には
、揮発性記憶部７０６と不揮発性記憶部７０７と、が含まれている。
また、ＣＰＵ７０５は、インターフェース７０８を介してバスライン７０２と電気的に
接続されている。インターフェース７０８もＣＰＵ７０５と同様にパワーゲート７０４と
電気的に接続されている。インターフェース７０８のバス規格としては、Ｉ２Ｃバスなど
を用いることができる。また、本実施の形態に示す警報装置には、インターフェース７０
８を介してパワーゲート７０４と電気的に接続される発光素子７３０が設けられている。
発光素子７３０は、指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子
、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いるこ
とができる。
パワーゲートコントローラー７０３はタイマーを有し、当該タイマーに従ってパワーゲ
ート７０４を制御する。パワーゲート７０４は、パワーゲートコントローラー７０３の制
御に従って、ＣＰＵ７０５、検出部７０９およびインターフェース７０８に高電位電源線
ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート７０４としては
、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラー７０３およびパワーゲート７０４を用いること
により、光量を測定する期間に検出部７０９、ＣＰＵ７０５およびインターフェース７０
８への電源供給を行い、測定期間の合間には検出部７０９、ＣＰＵ７０５およびインター
フェース７０８への電源供給を遮断することができる。このように警報装置を動作させる
ことにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることがで
きる。
また、パワーゲート７０４としてトランジスタを用いる場合、不揮発性記憶部７０７に
用いられる、きわめてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトラ
ンジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワー
ゲート７０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることがで
きる。
本実施の形態に示す警報装置に直流電源７０１を設け、直流電源７０１から高電位電源
線ＶＤＤに電源を供給しても良い。直流電源７０１の高電位側の電極は、高電位電源線Ｖ
ＤＤと電気的に接続され、直流電源７０１の低電位側の電極は、低電位電源線ＶＳＳと電
気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ７００に電気的に接続さ
れる。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線
ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源７０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接
続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持する
ことができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実
施の形態に示す警報装置は、必ずしも直流電源７０１を設ける必要はなく、例えば、当該
警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い
。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン
蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いるこ
ともできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部７０９は、異常に係る物理量を計測して計測値をＣＰＵ７０５に送信する。異常
に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置で
は、火災に係る物理量を計測する。故に、検出部７０９には、火災に係る物理量として光
量を計測し、煙の存在を感知する。
検出部７０９は、パワーゲート７０４と電気的に接続された光センサ７１１と、パワー
ゲート７０４と電気的に接続されたアンプ７１２と、パワーゲート７０４およびＣＰＵ７
０５と電気的に接続されたＡＤコンバータ７１３と、を有する。発光素子７３０、および
検出部７０９に設けられた光センサ７１１、アンプ７１２並びにＡＤコンバータ７１３は
、パワーゲート７０４が検出部７０９に電源を供給したときに動作する。
図１５に警報装置の断面の一部を示す。当該警報装置は、ｐ型の半導体基板８０１に形
成された素子分離領域８０３と、ゲート絶縁膜８０７、ゲート電極８０９、ｎ型の不純物
領域８１１ａ、ｎ型の不純物領域８１１ｂ、絶縁膜８１５および絶縁膜８１７を有するｎ
型のトランジスタ８７０とが形成されている。ｎ型のトランジスタ８７０は、単結晶シリ
コンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可
能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記憶部を形成することがで
きる。
絶縁膜８１５および絶縁膜８１７の一部を選択的にエッチングした開口部には、コンタ
クトプラグ８１９ａおよびコンタクトプラグ８１９ｂが形成され、絶縁膜８１７、コンタ
クトプラグ８１９ａおよびコンタクトプラグ８１９ｂ上に溝部を有する絶縁膜８２１が設
けられている。
絶縁膜８２１の溝部に配線８２３ａおよび配線８２３ｂが形成されており、絶縁膜８２
１、配線８２３ａおよび配線８２３ｂ上には、スパッタリング法またはＣＶＤ法等によっ
て形成された絶縁膜８２０が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜
８２２が形成されている。
絶縁膜８２２上には、スパッタリング法またはＣＶＤ法等により形成された絶縁膜８２
５が設けられており、絶縁膜８２５上には、第２のトランジスタ８８０と、光電変換素子
８９０が設けられている。
第２のトランジスタ８８０は、酸化物膜８０６ａ、酸化物半導体膜８０６ｂおよび酸化
物膜８０６ｃと、ハードマスク８３１およびハードマスク８３２と、酸化物膜８０６ａ、
酸化物半導体膜８０６ｂ、酸化物膜８０６ｃ、ハードマスク８３１およびハードマスク８
３２に接する低抵抗領域８０５ａおよび低抵抗領域８０５ｂと、低抵抗領域８０５ａおよ
び低抵抗領域８０５ｂに接するソース電極８１６ａおよびドレイン電極８１６ｂと、ゲー
ト絶縁膜８１２と、ゲート電極８０４と、酸化物絶縁膜８１８を含む。また、光電変換素
子８９０と第２のトランジスタ８８０を覆う絶縁膜８４５が設けられ、絶縁膜８４５上に
ドレイン電極８１６ｂに接して配線８４９を有する。配線８４９は、第２のトランジスタ
８８０のドレイン電極とｎ型のトランジスタ８７０のゲート電極８０９とを電気的に接続
するノードとして機能する。なお、図面に示す断面Ｃ−Ｄは、断面Ａ−Ｂに示すトランジ
スタ８７０の奥行き方向の断面を示している。
ここで、第２のトランジスタ８８０には、先の実施の形態で説明したトランジスタ２５
０を用いることができ、酸化物膜８０６ａ、酸化物半導体膜８０６ｂおよび酸化物膜８０
６ｃのそれぞれは、実施の形態３で説明した酸化物膜２０４ａ、酸化物半導体膜２０４ｂ
および酸化物膜２０４ｃに相当する。また、ソース電極８１６ａおよびドレイン電極８１
６ｂのそれぞれは、実施の形態１で説明したソース電極１１０ａおよびドレイン電極１１
０ｂに相当する。
また、トランジスタ８８０において、ソース電極またはドレイン電極が接している多層
膜の界面近傍の領域に低抵抗領域が形成され、ソース電極およびドレイン電極をマスクに
して、酸素を多層膜に添加することで、チャネル形成領域を高純度かつ真性な領域とする
ことができ、高純度かつ真性な領域と低抵抗領域を形成することができる。当該トランジ
スタは多層膜中のチャネル形成領域における酸素欠損量を低減することができ、電気特性
が良好であるため、信頼性の高い半導体装置を提供することができる。
光センサ７１１は、光電変換素子８９０と、容量素子と、第１のトランジスタと、第２
のトランジスタ８８０と、第３のトランジスタと、ｎ型のトランジスタ８７０と、を含む
。ここで光電変換素子８９０としては、例えば、フォトダイオードなどを用いることがで
きる。
光電変換素子８９０の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の
他方は、第２のトランジスタ８８０のソース電極８１６ａもしくはドレイン電極８１６ｂ
の一方に電気的に接続される。
第２のトランジスタ８８０のゲート電極８０４には、電荷蓄積制御信号Ｔｘが与えられ
、ソース電極８１６ａもしくはドレイン電極８１６ｂの他方は、容量素子の一対の電極の
一方、第１のトランジスタのソース電極およびドレイン電極の一方、およびｎ型のトラン
ジスタ８７０のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ
場合がある）。
容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のト
ランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン
電極の他方は、高電位電源線ＶＤＤと電気的に接続される。
ｎ型のトランジスタ８７０のソース電極およびドレイン電極の一方は、第３のトランジ
スタのソース電極およびドレイン電極の一方と、アンプ７１２と電気的に接続される。ま
た、ｎ型のトランジスタ８７０のソース電極およびドレイン電極の他方は、高電位電源線
ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａ
ｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に
接続される。
なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ８７０など
の寄生容量が十分大きい場合、容量素子を設けない構成としても良い。
また、第１のトランジスタおよび第２のトランジスタ８８０には、極めてオフ電流の低
いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとし
ては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とする
ことによりノードＦＤの電位を長時間保持することが可能となる。
また、図１５に示す構成は、第２のトランジスタ８８０と電気的に接続して、絶縁膜８
２５上に光電変換素子８９０が設けられている。
光電変換素子８９０は、絶縁膜８２５上に設けられた半導体膜８６０と、半導体膜８６
０上に接して設けられたソース電極８１６ａ、電極８１６ｃと、を有する。ソース電極８
１６ａは第２のトランジスタ８８０のソース電極またはドレイン電極として機能する電極
であり、光電変換素子８９０と第２のトランジスタ８８０とを電気的に接続している。
半導体膜８６０、ソース電極８１６ａおよび電極８１６ｃ上には、ゲート絶縁膜８１２
、酸化物絶縁膜８１８および絶縁膜８４５が設けられている。また、絶縁膜８４５上に配
線８５６が設けられており、ゲート絶縁膜８１２、酸化物絶縁膜８１８および絶縁膜８４
５に設けられた開口を介して電極８１６ｃと接する。
電極８１６ｃは、ソース電極８１６ａおよびドレイン電極８１６ｂと、配線８５６は、
配線８４９と同様の工程で作成することができる。
半導体膜８６０としては、光電変換を行うことができる半導体膜を設ければよく、例え
ば、シリコンやゲルマニウムなどを用いることができる。半導体膜８６０にシリコンを用
いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウム
では吸収できる電磁波の波長が異なるため、半導体膜８６０にゲルマニウムを用いる構成
とすると、赤外線を中心に検知するセンサとして用いることができる。
以上のように、マイクロコンピュータ７００に、光センサ７１１を含む検出部７０９を
内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することがで
きる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまた
は光電変換素子を外付けとして、マイクロコンピュータ７００に電気的に接続すればよい
。
上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用い
た複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ７０５が用いら
れる。
図１６は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの
具体的な構成を示すブロック図である。
図１６（Ａ）に示すＣＰＵは、基板９２０上に、ＡＬＵ９２１（ＡＬＵ：Ａｒｉｔｈｍ
ｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９２２、インストラ
クションデコーダ９２３、インタラプトコントローラ９２４、タイミングコントローラ９
２５、レジスタ９２６、レジスタコントローラ９２７、バスインターフェース９２８（Ｂ
ｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ９２９、およびＲＯＭインターフェース９１９（
ＲＯＭ Ｉ／Ｆ）を有している。基板９２０は、半導体基板、ＳＯＩ基板、ガラス基板な
どを用いる。ＲＯＭ９２９およびＲＯＭインターフェース９１９は、別チップに設けても
よい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎ
ず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース９２８を介してＣＰＵに入力された命令は、インストラクション
デコーダ９２３に入力され、デコードされた後、ＡＬＵコントローラ９２２、インタラプ
トコントローラ９２４、レジスタコントローラ９２７、タイミングコントローラ９２５に
入力される。
ＡＬＵコントローラ９２２、インタラプトコントローラ９２４、レジスタコントローラ
９２７、タイミングコントローラ９２５は、デコードされた命令に基づき、各種制御を行
なう。具体的にＡＬＵコントローラ９２２は、ＡＬＵ９２１の動作を制御するための信号
を生成する。また、インタラプトコントローラ９２４は、ＣＰＵのプログラム実行中に、
外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断
し、処理する。レジスタコントローラ９２７は、レジスタ９２６のアドレスを生成し、Ｃ
ＰＵの状態に応じてレジスタ９２６の読み出しや書き込みを行う。
また、タイミングコントローラ９２５は、ＡＬＵ９２１、ＡＬＵコントローラ９２２、
インストラクションデコーダ９２３、インタラプトコントローラ９２４、およびレジスタ
コントローラ９２７の動作のタイミングを制御する信号を生成する。例えばタイミングコ
ントローラ９２５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生
成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供
給する。
図１６（Ａ）に示すＣＰＵでは、レジスタ９２６に、メモリセルが設けられている。レ
ジスタ９２６のメモリセルとして、先の実施の形態に示したトランジスタを用いることが
できる。
図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ９２７は、ＡＬＵ９２１か
らの指示に従い、レジスタ９２６における保持動作の選択を行う。すなわち、レジスタ９
２６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ９２６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ９２６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、メモリセル群と
、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の
説明を行う。
図１６（Ｂ）および図１６（Ｃ）では、メモリセルへの電源電位の供給を制御するスイ
ッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示
す。
図１６（Ｂ）に示す記憶装置は、スイッチング素子９０１と、メモリセル９０２を複数
有するメモリセル群９０３と、を有している。具体的に、各メモリセル９０２には、先の
実施の形態に記載されているトランジスタを用いることができる。メモリセル群９０３が
有する各メモリセル９０２には、スイッチング素子９０１を介して、ハイレベルの電源電
位ＶＤＤが供給されている。さらに、メモリセル群９０３が有する各メモリセル９０２に
は、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳが与えられている。
図１６（Ｂ）では、スイッチング素子９０１として、先の実施の形態で示したトランジ
スタを用いており、当該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによ
りスイッチングが制御される。
なお、図１６（Ｂ）では、スイッチング素子９０１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子９０１が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。
また、図１６（Ｂ）では、スイッチング素子９０１により、メモリセル群９０３が有す
る各メモリセル９０２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子９０１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよ
い。
また、図１６（Ｃ）には、メモリセル群９０３が有する各メモリセル９０２に、スイッ
チング素子９０１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子９０１により、メモリセル群９０３が有する各メモリセル
９０２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、
スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより
消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
図１７（Ａ）において、表示装置１０００は、先の実施の形態に示したトランジスタを
用いたＣＰＵを含む電気機器の一例である。表示装置１０００は、ＴＶ放送受信用の表示
装置に相当し、筐体１００１、表示部１００２、スピーカー部１００３、ＣＰＵ１００４
等を有する。ＣＰＵ１００４は、筐体１００１の内部に設けられている。表示装置１００
０は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用
いることもできる。先の実施の形態に示したトランジスタを表示装置１０００のＣＰＵに
用いることによって省電力化が図れる。
表示部１００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発
光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖ
ｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ
Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの、半導体表示装置を用いることができる。
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用な
ど、全ての情報表示用表示装置が含まれる。
図１７（Ａ）において、警報装置１０１０は、住宅用火災警報器であり、検出部と、マ
イクロコンピュータ１０１１を有している。マイクロコンピュータ１０１１は、先の実施
の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。
図１７（Ａ）において、室内機１０２０および室外機１０２４を有するエアーコンディ
ショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例
である。具体的に、室内機１０２０は、筐体１０２１、送風口１０２２、ＣＰＵ１０２３
等を有する。図１７（Ａ）において、ＣＰＵ１０２３が、室内機１０２０に設けられてい
る場合を例示しているが、ＣＰＵ１０２３は室外機１０２４に設けられていてもよい。ま
たは、室内機１０２０と室外機１０２４の両方に、ＣＰＵ１０２３が設けられていてもよ
い。先の実施の形態に示したトランジスタをエアーコンディショナーのＣＰＵに用いるこ
とによって省電力化が図れる。
図１７（Ａ）において、電気冷凍冷蔵庫１０３０は、先の実施の形態に示したトランジ
スタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫１０３０は
、筐体１０３１、冷蔵室用扉１０３２、冷凍室用扉１０３３、ＣＰＵ１０３４等を有する
。図１７（Ａ）では、ＣＰＵ１０３４が、筐体１０３１の内部に設けられている。先の実
施の形態に示したトランジスタを電気冷凍冷蔵庫１０３０のＣＰＵ１０３４に用いること
によって省電力化が図れる。
図１７（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車１０
４０には、二次電池１０４１が搭載されている。二次電池１０４１の電力は、制御回路１
０４２により出力が調整されて、駆動装置１０４３に供給される。制御回路１０４２は、
図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置１０４４によって制御される。先
の実施の形態に示したトランジスタを電気自動車１０４０のＣＰＵに用いることによって
省電力化が図れる。
駆動装置１０４３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と
、を組み合わせて構成される。処理装置１０４４は、電気自動車１０４０の運転者の操作
情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など）の入力情報に基づき、制御回路１０４２に制御信号を出力する。制御回
路１０４２は、処理装置１０４４の制御信号により、二次電池１０４１から供給される電
気エネルギーを調整して駆動装置１０４３の出力を制御する。交流電動機を搭載している
場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
１００ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０４ 酸化物半導体膜
１０５ ハードマスク
１０６ ハードマスク
１０６ａ ハードマスク
１０６ｂ ハードマスク
１０７ ハードマスク
１０８ ハードマスク
１０８ａ ハードマスク
１０８ｂ ハードマスク
１１０ａ ソース電極
１１０ｂ ドレイン電極
１１２ ゲート絶縁膜
１１４ ゲート電極
１１６ 絶縁膜
１２０ 低抵抗領域
１２０ａ 低抵抗領域
１２０ｂ 低抵抗領域
１２１ａ 低抵抗領域
１２１ｂ 低抵抗領域
１２２ レジストマスク
１２４ レジストマスク
１３０ 酸素
１５０ トランジスタ
２０３ 多層膜
２０３ａ 酸化物膜
２０３ｂ 酸化物半導体膜
２０３ｃ 酸化物膜
２０４ 多層膜
２０４ａ 酸化物膜
２０４ｂ 酸化物半導体膜
２０４ｃ 酸化物膜
２５０ トランジスタ
２６０ トランジスタ
４００ トランジスタ
４０２ トランジスタ
４０４ 容量素子
４０６ 素子分離絶縁層
４１０ 基板
４２０ 絶縁膜
５５０ メモリセル
５５１ メモリセルアレイ
５５１ａ メモリセルアレイ
５５１ｂ メモリセルアレイ
５５３ 周辺回路
５５４ 容量素子
５６２ トランジスタ
７００ マイクロコンピュータ
７０１ 直流電源
７０２ バスライン
７０３ パワーゲートコントローラー
７０４ パワーゲート
７０５ ＣＰＵ
７０６ 揮発性記憶部
７０７ 不揮発性記憶部
７０８ インターフェース
７０９ 検出部
７１１ 光センサ
７１２ アンプ
７１３ ＡＤコンバータ
７３０ 発光素子
８０１ 半導体基板
８０３ 素子分離領域
８０４ ゲート電極
８０５ａ 低抵抗領域
８０５ｂ 低抵抗領域
８０６ａ 酸化物膜
８０６ｂ 酸化物半導体膜
８０６ｃ 酸化物膜
８０７ ゲート絶縁膜
８０９ ゲート電極
８１１ａ 不純物領域
８１１ｂ 不純物領域
８１２ ゲート絶縁膜
８１５ 絶縁膜
８１６ａ ソース電極
８１６ｂ ドレイン電極
８１６ｃ 電極
８１７ 絶縁膜
８１８ 酸化物絶縁膜
８１９ａ コンタクトプラグ
８１９ｂ コンタクトプラグ
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 絶縁膜
８２３ａ 配線
８２３ｂ 配線
８２５ 絶縁膜
８３１ ハードマスク
８３２ ハードマスク
８４５ 絶縁膜
８４９ 配線
８５６ 配線
８６０ 半導体膜
８７０ トランジスタ
８８０ トランジスタ
８９０ 光電変換素子
９０１ スイッチング素子
９０２ メモリセル
９０３ メモリセル群
９１９ ＲＯＭインターフェース
９２０ 基板
９２１ ＡＬＵ
９２２ ＡＬＵコントローラ
９２３ インストラクションデコーダ
９２４ インタラプトコントローラ
９２５ タイミングコントローラ
９２６ レジスタ
９２７ レジスタコントローラ
９２８ バスインターフェース
９２９ ＲＯＭ
１０００ 表示装置
１００１ 筐体
１００２ 表示部
１００３ スピーカー部
１００４ ＣＰＵ
１０１０ 警報装置
１０１１ マイクロコンピュータ
１０２０ 室内機
１０２１ 筐体
１０２２ 送風口
１０２３ ＣＰＵ
１０２４ 室外機
１０３０ 電気冷凍冷蔵庫
１０３１ 筐体
１０３２ 冷蔵室用扉
１０３３ 冷凍室用扉
１０３４ ＣＰＵ
１０４０ 電気自動車
１０４１ 二次電池
１０４２ 制御回路
１０４３ 駆動装置
１０４４ 処理装置

Claims (1)

  1. 第１の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜上に、第１の層を形成し、
    前記第１の層上に、第２の層を形成し、
    前記第２の層上に、第１のレジストマスクを形成し、
    前記第１のレジストマスクを用いて、前記第１の層及び前記第２の層を、それぞれ、エッチングして、第３の層及び第４の層を形成し、
    前記第１のレジストマスクを除去し、
    前記第３の層及び前記第４の層を用いて、前記第１の酸化物半導体膜をエッチングして、第２の酸化物半導体膜を形成し、
    前記第２の酸化物半導体膜上に、第２のレジストマスクを形成し、
    前記第２のレジストマスクを用いて、前記第３の層の一部及び前記第４の層の一部を、それぞれ、エッチングして、一対の第５の層及び一対の第６の層を形成する半導体装置の作製方法であって、
    前記一対の第５の層は、それぞれ、導電性材料を有する第１のハードマスクであり、
    前記一対の第６の層は、それぞれ、酸化物を有する第２のハードマスクであり、
    前記一対の第５の層の一方は、ソース電極として機能し、
    前記一対の第５の層の他方は、ドレイン電極として機能することを特徴とする半導体装置の作製方法。
JP2018080625A 2013-03-14 2018-04-19 半導体装置の作製方法 Active JP6503111B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013051622 2013-03-14
JP2013051622 2013-03-14

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014043410A Division JP6329395B2 (ja) 2013-03-14 2014-03-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2018137475A true JP2018137475A (ja) 2018-08-30
JP6503111B2 JP6503111B2 (ja) 2019-04-17

Family

ID=51523578

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2014043410A Expired - Fee Related JP6329395B2 (ja) 2013-03-14 2014-03-06 半導体装置
JP2015200300A Withdrawn JP2016028441A (ja) 2013-03-14 2015-10-08 半導体装置の作製方法
JP2018080625A Active JP6503111B2 (ja) 2013-03-14 2018-04-19 半導体装置の作製方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2014043410A Expired - Fee Related JP6329395B2 (ja) 2013-03-14 2014-03-06 半導体装置
JP2015200300A Withdrawn JP2016028441A (ja) 2013-03-14 2015-10-08 半導体装置の作製方法

Country Status (4)

Country Link
US (2) US9437744B2 (ja)
JP (3) JP6329395B2 (ja)
KR (1) KR102290247B1 (ja)
TW (1) TWI642190B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020250083A1 (ja) * 2019-06-14 2020-12-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP6355374B2 (ja) 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE112015004272T5 (de) 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170107997A (ko) * 2015-02-06 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US10019025B2 (en) * 2015-07-30 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9773919B2 (en) * 2015-08-26 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017085093A (ja) 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2017150443A1 (ja) * 2016-03-02 2017-09-08 シャープ株式会社 アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置
US9882064B2 (en) 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
US10741587B2 (en) 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
US10096720B2 (en) 2016-03-25 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
CN105914183B (zh) * 2016-06-22 2019-04-30 深圳市华星光电技术有限公司 Tft基板的制造方法
CN111656531A (zh) * 2018-01-24 2020-09-11 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102637406B1 (ko) 2018-02-28 2024-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
US11031506B2 (en) * 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
JP2022049604A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315472A (ja) * 1986-07-07 1988-01-22 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH0887033A (ja) * 1994-09-16 1996-04-02 Toshiba Corp アクティブマトリクス表示装置の製造方法
JP2008041695A (ja) * 2006-08-01 2008-02-21 Canon Inc 酸化物のエッチング方法
KR20090073672A (ko) * 2007-12-31 2009-07-03 엘지디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 표시장치의 제조 방법
US20100025678A1 (en) * 2008-07-31 2010-02-04 Shunpei Yamazaki Semiconductor device and method for manufacturing the same
JP2010040645A (ja) * 2008-08-01 2010-02-18 Fujifilm Corp 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
JP2010067849A (ja) * 2008-09-11 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010080936A (ja) * 2008-08-28 2010-04-08 Canon Inc アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ
US20110108833A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20110140109A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011135061A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011118515A1 (ja) * 2010-03-26 2011-09-29 シャープ株式会社 表示装置および表示装置用アレイ基板の製造方法
US20120211755A1 (en) * 2011-02-17 2012-08-23 Sony Corporation Thin film transistor, manufacturing method of thin film transistor and display
WO2012117936A1 (ja) * 2011-03-01 2012-09-07 シャープ株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06104439A (ja) * 1992-09-18 1994-04-15 Fujitsu Ltd 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TW474023B (en) * 2001-02-27 2002-01-21 Hannstar Display Corp Thin film transistor process of liquid crystal display
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JPWO2010010766A1 (ja) 2008-07-25 2012-01-05 日本電気株式会社 電界効果型トランジスタおよび回路装置
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101182403B1 (ko) * 2008-12-22 2012-09-13 한국전자통신연구원 투명 트랜지스터 및 그의 제조 방법
JP2010182929A (ja) * 2009-02-06 2010-08-19 Fujifilm Corp 電界効果型トランジスタの製造方法
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101671210B1 (ko) * 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102138547B1 (ko) 2009-11-13 2020-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5705559B2 (ja) * 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
KR20120003374A (ko) * 2010-07-02 2012-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
JP5719610B2 (ja) 2011-01-21 2015-05-20 三菱電機株式会社 薄膜トランジスタ、及びアクティブマトリクス基板
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2013115098A (ja) * 2011-11-25 2013-06-10 Sony Corp トランジスタ、トランジスタの製造方法、表示装置および電子機器
WO2013080900A1 (en) 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013094547A1 (en) 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9076825B2 (en) 2013-01-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315472A (ja) * 1986-07-07 1988-01-22 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH0887033A (ja) * 1994-09-16 1996-04-02 Toshiba Corp アクティブマトリクス表示装置の製造方法
JP2008041695A (ja) * 2006-08-01 2008-02-21 Canon Inc 酸化物のエッチング方法
US20090149030A1 (en) * 2006-08-01 2009-06-11 Canon Kabushiki Kaisha Oxide etching method
KR20090073672A (ko) * 2007-12-31 2009-07-03 엘지디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 표시장치의 제조 방법
US20100025678A1 (en) * 2008-07-31 2010-02-04 Shunpei Yamazaki Semiconductor device and method for manufacturing the same
JP2010056539A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010040645A (ja) * 2008-08-01 2010-02-18 Fujifilm Corp 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
JP2010080936A (ja) * 2008-08-28 2010-04-08 Canon Inc アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ
JP2010067849A (ja) * 2008-09-11 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US20110108833A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011119692A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011135061A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
US20110140109A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011142316A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011118515A1 (ja) * 2010-03-26 2011-09-29 シャープ株式会社 表示装置および表示装置用アレイ基板の製造方法
US20130001546A1 (en) * 2010-03-26 2013-01-03 Tsuyoshi Kamada Display device and method for producing array substrate for display device
US20120211755A1 (en) * 2011-02-17 2012-08-23 Sony Corporation Thin film transistor, manufacturing method of thin film transistor and display
JP2012174723A (ja) * 2011-02-17 2012-09-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2012117936A1 (ja) * 2011-03-01 2012-09-07 シャープ株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
US9093541B2 (en) * 2011-03-01 2015-07-28 Sharp Kabushiki Kaisha Thin film transistor and display device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020250083A1 (ja) * 2019-06-14 2020-12-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Also Published As

Publication number Publication date
US20160359050A1 (en) 2016-12-08
JP2014199921A (ja) 2014-10-23
KR20140113354A (ko) 2014-09-24
TWI642190B (zh) 2018-11-21
US9991395B2 (en) 2018-06-05
US20140264323A1 (en) 2014-09-18
KR102290247B1 (ko) 2021-08-13
JP6503111B2 (ja) 2019-04-17
US9437744B2 (en) 2016-09-06
TW201444090A (zh) 2014-11-16
JP2016028441A (ja) 2016-02-25
JP6329395B2 (ja) 2018-05-23

Similar Documents

Publication Publication Date Title
JP6503111B2 (ja) 半導体装置の作製方法
US9852904B2 (en) Method for manufacturing semiconductor device
US9812467B2 (en) Semiconductor device comprising an oxide semiconductor
US9330909B2 (en) Semiconductor device
JP6203601B2 (ja) 半導体装置
US9076825B2 (en) Semiconductor device and method for manufacturing the semiconductor device
KR20140063430A (ko) 반도체 장치
JP6250883B2 (ja) 半導体装置
JP6345842B2 (ja) 半導体装置
JP6526853B2 (ja) 半導体装置
JP6302037B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190322

R150 Certificate of patent or registration of utility model

Ref document number: 6503111

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250