TWI642190B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI642190B
TWI642190B TW103107054A TW103107054A TWI642190B TW I642190 B TWI642190 B TW I642190B TW 103107054 A TW103107054 A TW 103107054A TW 103107054 A TW103107054 A TW 103107054A TW I642190 B TWI642190 B TW I642190B
Authority
TW
Taiwan
Prior art keywords
film
oxide semiconductor
semiconductor film
conductivity
insulating film
Prior art date
Application number
TW103107054A
Other languages
English (en)
Other versions
TW201444090A (zh
Inventor
笹川慎也
倉田求
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW201444090A publication Critical patent/TW201444090A/zh
Application granted granted Critical
Publication of TWI642190B publication Critical patent/TWI642190B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

本發明的目的之一是以高良率提供一種具有良好的電特性的微型電晶體。另外，本發明的目的之一是在包括該電晶體的半導體裝置中也實現高性能化、高可靠性化及高生產化。在對氧化物半導體膜進行微加工時，藉由使用硬遮罩可以抑制氧化物半導體膜的側面的凹凸。明確而言，半導體裝置包括：絕緣表面上的氧化物半導體膜；氧化物半導體膜上的第一硬遮罩及第二硬遮罩；氧化物半導體膜及第一硬遮罩上的源極電極；氧化物半導體膜及第二硬遮罩上的汲極電極；源極電極及汲極電極上的閘極絕緣膜；以及重疊於閘極絕緣膜及氧化物半導體膜的閘極電極，其中，第一硬遮罩及第二硬遮罩具有導電性。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法。
注意，在本說明書中，半導體裝置是指可以利用半導體特性工作的所有裝置，電光裝置、半導體電路及電子裝置都是半導體裝置。
用於以液晶顯示裝置或發光顯示裝置為代表的大多數平板顯示器的電晶體利用在玻璃基板上設置的矽半導體諸如非晶矽、單晶矽或多晶矽而構成。另外，使用這樣的矽半導體的電晶體也用於積體電路(IC)等。
近年來，將呈現半導體特性的金屬氧化物用於電晶體來代替矽半導體的技術受到矚目。注意，在本說明書中，將呈現半導體特性的金屬氧化物稱為氧化物半導體。
例如，已公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物的電晶體(參見專利文獻1)。
[專利文獻1]日本專利申請公開第2006-165528 號公報
為了實現電晶體的工作的高速化、電晶體的低耗電量化、高積體化等，必須要實現電晶體的微型化。
但是，伴隨電晶體的微型化，出現了製程中的良率降低的憂慮。例如，在將作為通道的氧化物半導體膜微加工為島狀時，由於在氧化物半導體膜的側面產生凹凸而氧化物半導體膜的形狀偏差變大，有可能影響電晶體的電特性或可靠性。
因此，本發明的一個方式的目的之一是以高的良率提供一種即使結構微細也具有高電特性的電晶體等。
或者，本發明的目的之一是在包括該電晶體的半導體裝置等中也實現高性能化、高可靠性及高生產化。
在本發明的一個方式中，在將氧化物半導體膜微加工為島狀時，可以藉由使用硬遮罩來抑制氧化物半導體膜的側面的凹凸。換言之，可以減少氧化物半導體膜的線邊緣粗糙程度(Line Edge Roughness：LER)。“線邊緣粗糙程度”是指膜的側面的凹凸的程度。另外，藉由使用線寬度小的光阻遮罩可以縮短通道長度，該線寬度小的光阻遮罩藉由使用電子束或液浸曝光等對光阻劑進行曝光而形成。並且，藉由作為硬遮罩的至少一部分使用具有 導電性的材料，可以使該硬遮罩部分性地用作源極電極及汲極電極的一部分，由此可以利用該硬遮罩進行源極電極及汲極電極的微加工。具體結構及製造方法如下。
本發明的一個方式是一種半導體裝置，包括：絕緣表面上的氧化物半導體膜；氧化物半導體膜上的第一硬遮罩及第二硬遮罩；氧化物半導體膜及第一硬遮罩上的源極電極；氧化物半導體膜及第二硬遮罩上的汲極電極；源極電極及汲極電極上的閘極絕緣膜；以及重疊於閘極絕緣膜及氧化物半導體膜的閘極電極，其中，第一硬遮罩及第二硬遮罩具有導電性。
另外，本發明的另一個方式是一種半導體裝置，包括：絕緣表面上的氧化物半導體膜；氧化物半導體膜上的第一硬遮罩及第二硬遮罩；氧化物半導體膜及第一硬遮罩上的源極電極；氧化物半導體膜及第二硬遮罩上的汲極電極；源極電極及汲極電極上的閘極絕緣膜；以及重疊於閘極絕緣膜及氧化物半導體膜的閘極電極，其中，第一硬遮罩及第二硬遮罩是疊層膜，疊層膜中的與氧化物半導體膜接觸的膜具有導電性。
另外，在上述結構中，該半導體裝置包括夾著氧化物半導體膜的第一氧化物膜及第二氧化物膜，並且，第一氧化物膜及第二氧化物膜的導帶底的能量比氧化物半導體膜的導帶底的能量更接近真空能階0.05eV以上且2eV以下。
另外，在上述結構中，該半導體裝置包括第 一低電阻區及第二低電阻區，第一低電阻區設置在氧化物半導體膜與源極電極之間以及氧化物半導體膜與具有導電性的膜之間，第二低電阻區設置在氧化物半導體膜與汲極電極之間以及氧化物半導體膜與具有導電性的膜之間。
另外，本發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第一硬遮罩；在第一硬遮罩上形成第一光阻劑；對第一光阻劑進行曝光以形成第一光阻遮罩；以第一光阻遮罩作為遮罩對第一硬遮罩進行蝕刻來形成第二硬遮罩；去除第一光阻遮罩；以第二硬遮罩作為遮罩對第一氧化物半導體膜進行蝕刻來形成第二氧化物半導體膜；在絕緣表面、第二氧化物半導體膜及第二硬遮罩上形成源極電極及汲極電極；在第二硬遮罩、源極電極及汲極電極上形成第二光阻劑；對第二光阻劑進行曝光以形成第二光阻遮罩；以第二光阻遮罩作為遮罩對第二硬遮罩進行蝕刻來形成一對第三硬遮罩；去除第二光阻遮罩；在第二氧化物半導體膜、源極電極、汲極電極及一對第三硬遮罩上形成閘極絕緣膜；以及在閘極絕緣膜上形成與第二氧化物半導體膜重疊的閘極電極。
另外，本發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第一硬遮罩；在第一硬遮罩上形成第一光阻劑；對第一光阻劑進行曝光以形成第一光阻遮罩；以第一光阻遮罩作為遮罩對第 一硬遮罩進行蝕刻來形成第二硬遮罩；去除第一光阻遮罩；以第二硬遮罩作為遮罩對第一氧化物半導體膜進行蝕刻來形成第二氧化物半導體膜；在絕緣表面、第二氧化物半導體膜及第二硬遮罩上形成第二光阻劑；對第二光阻劑進行曝光以形成第二光阻遮罩；以第二光阻遮罩作為遮罩對第二硬遮罩進行蝕刻來形成一對第三硬遮罩；去除第二光阻遮罩；在絕緣表面、第二氧化物半導體膜及一對第三硬遮罩上形成源極電極及汲極電極；在第二氧化物半導體膜、源極電極、汲極電極及一對第三硬遮罩上形成閘極絕緣膜；以及在閘極絕緣膜上形成與第二氧化物半導體膜重疊的閘極電極。
另外，在上述半導體裝置的製造方法中，曝光是電子束曝光或液浸曝光。
注意，在本說明書中，“硬遮罩”是指使用光阻劑材料以外的材料(金屬材料或絕緣材料)製造的遮罩。
藉由採用上述結構，可以以高良率提供具有高電特性的微型電晶體。
另外，藉由採用上述結構，即便在包括該電晶體的半導體裝置中也可以實現高性能化、高可靠性化及高生產化。
100‧‧‧基板
102‧‧‧基底絕緣膜
103‧‧‧氧化物半導體膜
104‧‧‧氧化物半導體膜
105‧‧‧硬遮罩
106‧‧‧硬遮罩
106a‧‧‧硬遮罩
106b‧‧‧硬遮罩
107‧‧‧硬遮罩
108‧‧‧硬遮罩
108a‧‧‧硬遮罩
108b‧‧‧硬遮罩
110a‧‧‧源極電極
110b‧‧‧汲極電極
112‧‧‧閘極絕緣膜
114‧‧‧閘極電極
116‧‧‧絕緣膜
120‧‧‧低電阻區
120a‧‧‧低電阻區
120b‧‧‧低電阻區
121a‧‧‧低電阻區
121b‧‧‧低電阻區
122‧‧‧光阻遮罩
124‧‧‧光阻遮罩
130‧‧‧氧
150‧‧‧電晶體
203‧‧‧多層膜
203a‧‧‧氧化物膜
203b‧‧‧氧化物半導體膜
203c‧‧‧氧化物膜
204‧‧‧多層膜
204a‧‧‧氧化物膜
204b‧‧‧氧化物半導體膜
204c‧‧‧氧化物膜
250‧‧‧電晶體
260‧‧‧電晶體
400‧‧‧電晶體
402‧‧‧電晶體
404‧‧‧電容元件
406‧‧‧元件隔離絕緣層
410‧‧‧基板
420‧‧‧絕緣膜
550‧‧‧記憶單元
551‧‧‧記憶單元陣列
551a‧‧‧記憶單元陣列
551b‧‧‧記憶單元陣列
553‧‧‧週邊電路
554‧‧‧電容元件
562‧‧‧電晶體
700‧‧‧微型電腦
701‧‧‧直流電源
702‧‧‧匯流排線
703‧‧‧電源閘控制器
704‧‧‧電源閘
705‧‧‧CPU
706‧‧‧揮發性記憶部
707‧‧‧非揮發性記憶部
708‧‧‧介面
709‧‧‧檢測部
711‧‧‧光感測器
712‧‧‧放大器
713‧‧‧AD轉換器
730‧‧‧發光元件
801‧‧‧半導體基板
803‧‧‧元件分離區
804‧‧‧閘極電極
805a‧‧‧低電阻區
805b‧‧‧低電阻區
806a‧‧‧氧化物膜
806b‧‧‧氧化物半導體膜
806c‧‧‧氧化物膜
807‧‧‧閘極絕緣膜
809‧‧‧閘極電極
811a‧‧‧雜質區
811b‧‧‧雜質區
812‧‧‧閘極絕緣膜
815‧‧‧絕緣膜
816a‧‧‧源極電極
816b‧‧‧汲極電極
816c‧‧‧電極
817‧‧‧絕緣膜
818‧‧‧氧化物絕緣膜
819a‧‧‧接觸插頭
819b‧‧‧接觸插頭
820‧‧‧絕緣膜
821‧‧‧絕緣膜
822‧‧‧絕緣膜
823a‧‧‧佈線
823b‧‧‧佈線
825‧‧‧絕緣膜
831‧‧‧硬遮罩
832‧‧‧硬遮罩
845‧‧‧絕緣膜
849‧‧‧佈線
856‧‧‧佈線
860‧‧‧半導體膜
870‧‧‧電晶體
880‧‧‧電晶體
890‧‧‧光電轉換元件
901‧‧‧切換元件
902‧‧‧記憶單元
903‧‧‧記憶單元群
919‧‧‧ROM介面
920‧‧‧基板
921‧‧‧ALU
922‧‧‧ALU控制器
923‧‧‧指令解碼器
924‧‧‧中斷控制器
925‧‧‧時序控制器
926‧‧‧暫存器
927‧‧‧暫存器控制器
928‧‧‧匯流排介面
929‧‧‧ROM
1000‧‧‧顯示裝置
1001‧‧‧外殼
1002‧‧‧顯示部
1003‧‧‧揚聲器部
1004‧‧‧CPU
1010‧‧‧警報裝置
1011‧‧‧微型電腦
1020‧‧‧室內機
1021‧‧‧外殼
1022‧‧‧出風口
1023‧‧‧CPU
1024‧‧‧室外機
1030‧‧‧電冷藏冷凍箱
1031‧‧‧外殼
1032‧‧‧冷藏室門
1033‧‧‧冷凍室門
1034‧‧‧CPU
1040‧‧‧電動汽車
1041‧‧‧二次電池
1042‧‧‧控制電路
1043‧‧‧驅動裝置
1044‧‧‧處理裝置
在圖式中： 圖1A及圖1B是示出本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖2A至圖2C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖3A至圖3C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖4A至圖4C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖5A至圖5C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖6A至圖6C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖7A至圖7C是示出本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖8A至圖8C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖9A至圖9C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖10A至圖10C是示出本發明的一個方式的半導體裝置的製造方法的剖面圖；圖11是示出本發明的一個方式的半導體裝置的剖面圖；圖12A及圖12B是半導體裝置的剖面圖及電路圖；圖13A及圖13B是半導體裝置的電路圖及透視圖； 圖14是半導體裝置的方塊圖；圖15是半導體裝置的剖面圖；圖16A至圖16C是半導體裝置的方塊圖；圖17A及圖17B是說明可以應用半導體裝置的電子裝置的圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
此外，在採用極性不同的電晶體的情況或在電路工作中電流方向發生變化的情況等下，電晶體的“源極”和“汲極”的功能有時互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
實施方式1
在本實施方式中，使用圖式說明本發明的一個方式的半導體裝置的電晶體。
圖1A及圖1B是本發明的一個方式的電晶體 150的俯視圖及剖面圖。圖1A是俯視圖，圖1B示出沿著圖1A所示的鎖鏈線A1-A2的剖面。注意，在圖1A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖1A及圖1B所示的電晶體150包括：基板100上的基底絕緣膜102；基底絕緣膜102上的氧化物半導體膜104；氧化物半導體膜104上的硬遮罩106a及硬遮罩106b；硬遮罩106a上的硬遮罩108a；硬遮罩106b上的硬遮罩108b；基底絕緣膜102、氧化物半導體膜104、硬遮罩106a及硬遮罩108a上的源極電極110a；基底絕緣膜102、氧化物半導體膜104、硬遮罩106b及硬遮罩108b上的汲極電極110b；氧化物半導體膜104、硬遮罩106a、硬遮罩106b、硬遮罩108a、硬遮罩108b、源極電極110a及汲極電極110b上的閘極絕緣膜112；以及閘極絕緣膜112上的閘極電極114。另外，硬遮罩106a及硬遮罩106b是具有導電性的膜，各在側表面處具有錐形形狀。另外，在氧化物半導體膜104的接觸於硬遮罩106a、硬遮罩106b、源極電極110a及汲極電極110b的區域中形成有低電阻區121a及低電阻區121b。另外，在閘極絕緣膜112及閘極電極114上可以設置有絕緣膜116。絕緣膜116根據需要設置即可，也可以在其上還設置其他絕緣膜。
對基板100沒有特別限制。例如，作為基板100可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，也可以應用由矽或碳化矽等形成的單晶半導體基板、多晶半導體基板、由矽鍺等形成的化台物半導體 基板、SOI(Silicon On Insulator)基板等，還可以在這些基板上設置半導體元件以作為基板100使用。
當作為基板100使用第5代(1000mm×1200mm或1300mm×1500mm)、第6代(1500mm×1800mm)、第7代(1870mm×2200mm)、第8代(2200mm×2500mm)、第9代(2400mm×2800mm)及第10代(2880mm×3130mm)等大型玻璃基板時，由於半導體裝置的製程中的加熱處理等導致基板100發生收縮，因而有時難以進行微加工。因此，在作為基板100使用上述大型玻璃基板的情況下，較佳為使用起因於加熱處理的收縮少的基板。例如，作為基板100可以使用在400℃，較佳為450℃，更佳為500℃的溫度下進行1小時的加熱處理之後的收縮量為10ppm以下，較佳為5ppm以下，更佳為3ppm以下的大型玻璃基板。
另外，基板100也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，將電晶體剝離並將該電晶體轉置到撓性基板的基板100上。在此情況下，較佳為在不具有撓性的基板和電晶體之間設置剝離層。
基底絕緣膜102除了防止雜質從基板100擴散的功能以外，還具有利用加熱處理來釋放氧，從而對氧化物半導體疊膜供應氧的功能，因此較佳為使用包含氧的絕緣膜，更佳地使用包含過剩氧的絕緣膜。此外，如上所 述，當基板100是形成有其他裝置的基板時，基底絕緣膜102還用作層間絕緣膜。在此情況下，較佳為利用CMP(Chemical Mechanical Polishing；化學機械拋光)法等進行平坦化處理，以使其表面平坦。
可以使用選自氧化矽膜、氧化鎵膜、氧化鋅膜、氧化鋁膜、鎵鋅氧化物膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜中的一層或它們的疊層膜來形成基底絕緣膜102。
在此，藉由加熱處理釋放氧的膜有時釋放藉由在膜的表面溫度為100℃以上且700℃以下，較佳為100℃以上且500℃以下的加熱處理中進行的TDS分析檢測出為1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氧(換算為氧原子)。
另外，藉由加熱處理釋放氧的膜包含過氧化自由基。明確而言，起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的膜有時在電子自旋共振(ESR：Electron Spin Resonance)中當g值為2.01附近時具有非對稱性的信號。
另外，包含過剩氧的絕緣膜也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，單位體積中含有的氧原子個數比矽原子數的2倍還多。每單位體積的矽原子數及氧原子數為藉由拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)測定的值。
氧化物半導體膜104是至少包含銦的氧化物半導體膜。例如，除了銦之外還可以包含鋅。
以下說明氧化物半導體膜104的矽濃度。注意，為了使電晶體具有穩定的電特性，降低氧化物半導體膜104中的雜質濃度而實現本質或實質上本質是有效的。具體地，使氧化物半導體膜的載子密度低於1×1017/cm3、低於1×1015/cm3或低於1×1013/cm3，即可。此外，在氧化物半導體膜中，除了主成分以外(低於1原子%)的輕元素、半金屬元素及金屬元素等都是雜質。例如，在氧化物半導體膜中，氫、氮、碳、矽及鍺都是雜質。
另外，在氧化物半導體膜104中氫及氮形成施體能階，而使載子密度增大。使利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜104的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。此外，使利用SIMS測量的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，為了降低氧化物半導體膜104中的氫濃度及氮濃度，較佳為降低靠近氧化物半導體膜104的閘極絕緣膜112中的氫濃度及氮濃度。
另外，在二次離子質譜分析中，將氧化物半導體膜104中的鹼金屬或鹼土金屬的濃度設定為 1×1018atoms/cm3以下，較佳為設定為2×1016atoms/cm3以下。有時當鹼金屬及鹼土金屬與氧化物半導體結合時會生成載子，從而導致電晶體的關態電流(off-state current)增大。
此外，將如上述那樣的被高度純化了的氧化物半導體膜用於通道形成區的電晶體的關態電流極小，可以使以電晶體的通道寬度歸一化的關態電流降低到幾yA/μm至幾zA/μm。
另外，對氧化物半導體膜進行微加工的製程如下：首先在氧化物半導體膜上形成硬遮罩及光阻劑；進行曝光以在硬遮罩上形成光阻遮罩；蝕刻硬遮罩；然後去除光阻遮罩；以硬遮罩為遮罩來蝕刻氧化物半導體膜。由此，可以減少氧化物半導體膜的LER。此外，作為曝光，可以使用電子束曝光、以ArF受激準分子雷射器為光源的液浸曝光或EUV(Extreme Ultraviolet)曝光。
以下說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向 觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(φ軸)旋轉樣本的條件下進行分析(φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但 是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度發生變化，所以有時CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
在本說明書中，“平行”是指以-10°以上且10°以下的角度配置有兩個直線的狀態，因此也包括-5°以上且5°以下的角度的情況。另外，“垂直”是指以80°以上且100°以下的角度配置有兩個直線的狀態，因此也包括85°以上且95°以下的角度的情況。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
CAAC-OS膜例如可以使用多晶的氧化物半導體濺射用靶材，且利用濺射法形成。當離子碰撞到該濺射用靶材時，有時包含在濺射用靶材中的結晶區域沿著a-b面劈開，並且作為具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子而剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，從而可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的損壞。例如，降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下，更佳為-120℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下來進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，會在基板上發生遷移，使濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對功率進行最佳化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30體積%以上，較佳為設定為100體積%。
以下，作為濺射用靶材的一個例子示出In-Ga-Zn-O化合物靶材。
藉由將InOx粉末、GaOY粉末及ZnOZ粉末以指定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，來得到多晶的In-Ga-Zn-O化合物靶材。注意，X、Y及Z為任意正數。在此，可以根據所製造的濺射用靶材適當地改變粉末的種類及其混合的莫耳數比。
另外，由於氧化物半導體膜104包含高濃度的矽及碳，從而有時使氧化物半導體膜104的結晶性降低。為了不使氧化物半導體膜104的結晶性降低，使氧化物半導體膜104的矽濃度低於1×1019atoms/cm3、較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3。另外，為了不使氧化物半導體膜104的結晶性降低，使氧化 物半導體膜104的碳濃度低於1×1019atoms/cm3、較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3。
如此，當通道被形成的氧化物半導體膜104具有高結晶性且起因於雜質或缺陷等的能階密度低時，使用氧化物半導體膜104的電晶體具有穩定的電特性。
硬遮罩106a及硬遮罩106b使用包含Ti、Mo、Ta及W中的一種以上的單質、氮化物或合金來形成單層或疊層即可。另外，由於硬遮罩106a及硬遮罩106b具有導電性，所以用作源極電極及汲極電極的一部分。
硬遮罩108a及硬遮罩108b使用氧化矽等的氧化物絕緣膜或者氮化矽等的氮化物絕緣膜來形成單層或疊層即可。或者，也可以使用至少包含In及Zn的氧化物或氧氮化物。例如，使用In-Ga-Zn-O-N類材料等即可。
作為源極電極110a及汲極電極110b，可以使用比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電材料。例如，可以使用Al、Cr、Cu、Ta、Mo、W、Ti等。由於可以使後面的處理溫度變得較高，所以特別較佳為使用熔點高的W。另外，容易與氧鍵合的導電材料包括氧容易擴散的材料。此外，也可以在W上層疊多種Cu等上述材料。
用於具有導電性的硬遮罩、源極電極及汲極電極的導電膜的材料是比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電材料，因此氧化物半導體膜104中的氧與導電材料鍵合。由於該鍵合，在氧化物半導體膜 104的與具有導電性的硬遮罩的介面附近以及氧化物半導體膜104的與導電膜的介面附近的區域產生氧缺陷。或者，在氧化物半導體膜104上(側面)形成具有導電性的硬遮罩及導電膜時會使氧化物半導體膜104頂面(側面)損傷(氧缺陷)。由此形成被該氧缺陷及氫而低電阻化的區域，即低電阻區121a及低電阻區121b，從而氧化物半導體膜與源極電極或汲極電極的接觸電阻降低。另外，藉由加熱處理，即使導電膜的材料是容易在氧化物半導體膜中擴散的導電材料，也會形成低電阻區121a及低電阻區121b。
因此，電晶體150的通道形成區對應於氧化物半導體膜104的低電阻區121a與低電阻區121b之間的區域A(未圖示)。由於在形成硬遮罩106a及硬遮罩106b前，在電晶體150的通道形成區中就存在具有導電性的硬遮罩，所以該通道形成區被低電阻化(也稱為n型化)。因此必須降低氧化物半導體膜104中的雜質濃度且實現高純度本質。實現高純度本質是指使氧化物半導體膜實現本質或實質上本質。注意，實質上本質是指氧化物半導體膜的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3的狀態。
為了使電晶體150的通道形成區實現高純度本質，對氧化物半導體膜104的區域A添加氧即可。由此可以降低氧缺陷量，並形成高純度本質區域。因此，可以形成高純度本質區域及低電阻區。
另外，藉由加熱處理，可以使基底絕緣膜102及絕緣膜116容易釋放過剩的氧，且減少氧化物半導體膜104的氧缺陷。由此，氧化物半導體膜104中的通道形成區的氧缺陷量更加得到降低，從而實現高純度本質。
作為閘極絕緣膜112，以單層或疊層的方式使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜即可。
閘極絕緣膜112例如使用氧化矽膜即可。氧化矽膜較佳為使用缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用電子自旋共振法(ESR：Electron Spin Resonance)測量的信號中來源於g值為2.001的信號的自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。氧化矽膜較佳為使用包含過剩氧的氧化矽膜。
作為閘極電極114，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta及W等導電膜。此外，閘極電極114可以是上述材料的疊層。
作為絕緣膜116，以單層或疊層的方式使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜即可。
作為絕緣膜116，例如可以採用第一層為氧化矽膜、第二層為氮化矽膜的疊層膜。此時，氧化矽膜也可 以為氧氮化矽膜。另外，氮化矽膜也可以為氮氧化矽膜。氧化矽膜較佳為使用缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用ESR測定的信號中來源於g值為2.001的信號的自旋的密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。氮化矽膜使用氫氣體及氨氣體的釋放量少的氮化矽膜。氫氣體及氨氣體的釋放量藉由TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析進行測定即可。另外，氮化矽膜使用使氫、水及氧不透過或幾乎不透過的氮化矽膜。
另外，作為絕緣膜116，例如可以採用第一層為第一氧化矽膜、第二層為第二氧化矽膜以及第三層為氮化矽膜的疊層膜。此時，第一氧化矽膜和第二氧化矽膜中的一個或兩個也可以為氧氮化矽膜。另外，氮化矽膜也可以為氮氧化矽膜。第一氧化矽膜較佳為使用缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用ESR測定的信號中來源於g值為2.001的信號的自旋的密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。第二氧化矽膜使用包含過剩氧的氧化矽膜。氮化矽膜使用氫氣體及氨氣體的釋放量少的氮化矽膜。氫氣體及氨氣體的釋放量藉由TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析進行測定即可。另外，氮化矽膜使用使氫、水及氧不透過或幾乎不透過的氮化矽膜。
當閘極絕緣膜112及絕緣膜116中的至少一個包括包含過剩氧的絕緣膜時，可以減少氧化物半導體膜 104的氧缺損，並使電晶體具有穩定的電特性。
接著，使用圖2A至圖4C說明電晶體150的製造方法。
首先，準備基板100。
接著，形成基底絕緣膜102。然後，在基底絕緣膜102上形成氧化物半導體膜103(參見圖2A)。基底絕緣膜102具有抑制雜質從基板100一側進入的功能。基底絕緣膜102可以利用電漿CVD(Chemical Vapor Deposition)法或濺射法等形成。
氧化物半導體膜103藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
在利用濺射法形成氧化物半導體膜103的情況下，作為用來使電漿產生的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為濺射氣體，適當地使用稀有氣體(典型為氬)、氧氣、稀有氣體及氧的混合氣體。此外，當採用稀有氣體和氧氣體的混合氣體時，較佳為增高相對於稀有氣體的氧氣體比例。
另外，根據氧化物半導體膜103的組成或結晶性等而適當地選擇靶材的材料或成膜條件即可。
在利用濺射法的情況下，藉由利用如下製程至少形成氧化物半導體膜103，可以形成CAAC-OS。明確而言，藉由在將基板溫度設定為150℃以上且500℃以下，較佳為設定為150℃以上且450℃以下，更佳為設定 為200℃以上且350℃以下的同時進行加熱來形成氧化物半導體膜103。
接著，較佳為進行第一加熱處理。第一加熱處理也可以以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍下，包含10ppm以上、較佳為1%以上、更佳為10%以上的氧化氣體的氛圍下或者減壓狀態下進行。或者，第一加熱處理在採用惰性氣體氛圍進行加熱處理之後，為了填補脫離了的氧，在包含10ppm以上、較佳為1%以上、更佳為10%以上的氧化氣體的氛圍下進行，即可。藉由進行第一加熱處理，可以提高氧化物半導體膜103的結晶性，還可以從氧化物半導體膜103中去除水、氫、氮及碳等雜質。
接著，在氧化物半導體膜103上形成硬遮罩105及硬遮罩107，在硬遮罩107上形成光阻劑，利用電子束對該光阻劑進行曝光，由此形成光阻遮罩122(參見圖2B)。另外，硬遮罩105是比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電膜。在此，由於硬遮罩105的材料是容易與氧鍵合的導電材料，所以氧化物半導體膜103中的氧與導電材料(硬遮罩105)鍵合。由於該鍵合，在氧化物半導體膜103的與硬遮罩105的介面附近的區域產生氧缺陷。或者，在氧化物半導體膜103上形成硬遮罩105時會使氧化物半導體膜103頂面損傷(氧缺陷)。由於這些氧缺陷而形成了低電阻區120。注意，在 本實施方式中，低電阻區120在氧化物半導體膜103的深度方向上距氧化物半導體膜103與硬遮罩105的介面的距離大於0nm且15nm以下，較佳為小於10nm，更佳為小於3nm的區域中。
藉由形成低電阻區120，可以降低後面形成的用作源極電極或汲極電極的一部分的導電硬遮罩與氧化物半導體膜之間的接觸電阻，從而可以實現電晶體150的高速工作。
在能夠照射電子束的電子束寫入裝置中，例如加速電壓較佳為5kV以上且50kV以下。另外，電流強度較佳為5×10-12A以上且1×10-11A以下。此外，最小光束徑較佳為2nm以下。另外，能夠製造的圖案的最小線寬度較佳為8nm以下。
根據上述條件，例如可以將光阻遮罩122的寬度設定為1nm以上且30nm以下，較佳為20nm以下，更佳為8nm以下。
此外，在進行使用電子束的曝光時，為了使光阻遮罩122的線寬度變得微細，較佳為使用盡可能減薄的光阻遮罩122。當將光阻遮罩122形成得薄時，較佳為盡可能使被形成面的凹凸變得平坦。在本實施方式的半導體裝置的製造方法中，藉由對基底絕緣膜102等進行CMP處理等拋光處理、蝕刻(乾蝕刻、濕蝕刻)處理、電漿處理等平坦化處理，起因於基底絕緣膜102等的凹凸減少，由此可以使光阻遮罩變薄。因此，使用電子束的曝 光容易進行。
電晶體150的通道長度較佳為在電晶體中的任何部分都均勻。當電晶體的通道形成區的形狀包括曲線時，較佳為利用使用電子束的曝光將該曲線形成得平滑並使其線寬度均勻。注意，“通道長度”是指電晶體的源極電極與汲極電極之間的距離。
為了利用使用電子束的曝光來製造其線寬度均勻且平滑的曲線，例如有藉由將與基板重疊的載物台旋轉而進行曲線的曝光的方法等。另外，藉由如下方法諸如按照電子束的圖案來將分割電子束的描畫區域的圖形的尺寸或方向最佳化的方法或者以使圖案的曝光量相等的方式以均勻的寬度錯開圖形而進行反復寫入的複用寫入法(multi-pass writing method)等，在使用以直線形移動的載物台的情況下也可以對光阻遮罩進行構圖以使電晶體的通道長度均勻。較佳的是，藉由上述方法等將光阻遮罩的線寬度形成得均勻而使電晶體150的通道長度均勻。
另外，還可以使用以ArF受激準分子雷射器為光源的液浸曝光或EUV曝光來代替使用電子束的曝光。
接著，以光阻遮罩122為遮罩來選擇性地蝕刻硬遮罩105及硬遮罩107，由此形成硬遮罩106及硬遮罩108(參見圖2C)。然後，去除光阻遮罩122。對去除處理沒有特別的限制，例如進行蝕刻或使用氧電漿的灰化等即可。
另外，較佳為使用其蝕刻率高於光阻遮罩122且即使光阻遮罩122薄也能夠容易地形成圖案的硬遮罩105及硬遮罩107。此外，由於在蝕刻氧化物半導體膜103時將硬遮罩106及硬遮罩108用作遮罩，所以硬遮罩106及硬遮罩108較佳為在蝕刻氧化物半導體膜103的條件下不容易被蝕刻的膜。
接著，以硬遮罩106及硬遮罩108為遮罩來選擇性地蝕刻氧化物半導體膜103，由此形成氧化物半導體膜104及低電阻區120a(參見圖3A)。
接著，在基底絕緣膜102、氧化物半導體膜104、硬遮罩106及硬遮罩108上形成將成為源極電極110a及汲極電極110b的導電膜，並對導電膜的一部分進行加工以形成源極電極110a及汲極電極110b(參見圖3B)。作為導電膜，使用上述源極電極110a及汲極電極110b的材料，並利用濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
另外，作為將成為源極電極110a及汲極電極110b的導電膜的材料，使用比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電材料。此時，由於導電膜的材料是容易與氧鍵合的導電材料，所以氧化物半導體膜104中的氧與導電材料(導電膜)鍵合。由於該鍵合，在氧化物半導體膜104的與導電膜的介面附近的區域產生氧缺陷。或者，在氧化物半導體膜104上(側面)形成導電膜時會產生氧化物半導體膜104頂面(側面)的損傷(氧 缺陷)。由於這些氧缺陷，低電阻區120b被形成。注意，在本實施方式中，低電阻區120b在氧化物半導體膜104的深度方向上距氧化物半導體膜104與導電膜的介面的距離大於0nm且15nm以下，較佳為小於10nm，更佳為小於3nm的區域中。
藉由形成低電阻區120b，可以降低源極電極110a或汲極電極110b與氧化物半導體膜104之間的接觸電阻，從而可以實現電晶體150的高速工作。
接著，與光阻遮罩122同樣地，在硬遮罩108、源極電極110a及汲極電極110b上形成光阻劑，利用電子束對該光阻劑進行曝光，由此形成光阻遮罩124(參見圖3C)。
另外，還可以使用以ArF受激準分子雷射器為光源的液浸曝光或EUV曝光來代替使用電子束的曝光。
接著，以光阻遮罩124為遮罩來選擇性地蝕刻硬遮罩106及硬遮罩108，由此形成硬遮罩106a、硬遮罩106b、硬遮罩108a及硬遮罩108b(參見圖4A)。然後，去除光阻遮罩124。對去除處理沒有特別的限制，例如進行蝕刻或使用氧電漿的灰化等即可。
接著，形成閘極絕緣膜112(參見圖4B)。作為閘極絕緣膜112，使用上述閘極絕緣膜112的材料，並利用濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
接著，對用作氧化物半導體膜104的通道形成區的區域A添加氧130，由此形成低電阻區121a及低電阻區121b。
作為對氧化物半導體膜104的區域A添加氧的方法，可以使用離子摻雜法或離子植入法。或者，作為添加氧130的方法，也可以使用電漿浸沒離子佈植技術(Plasma-immersion ion implantation method)。並且，還可以使用離子摻雜法或離子植入法等注入之外的方法進行氧130的添加。例如，藉由在氧氣氛圍中產生電漿，並對區域A進行電漿處理，可以添加氧130。作為上述產生電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備或高密度電漿CVD設備等。
對氧化物半導體膜104的區域A添加的氧130是氧自由基、氧原子或氧離子中的一種以上。另外，氧130至少添加在區域A的一部分，具體地是區域A的氧化物半導體膜104表面、區域A的氧化物半導體膜104中以及區域A的氧化物半導體膜104與基底絕緣膜102的介面之中的任一個即可。
利用離子摻雜法或離子植入法來對氧化物半導體膜104的區域A添加氧130時的氧的添加量為5×1019/cm3以上且5×1021/cm3以下。此時，如果氧的能量高，氧化物半導體膜104的區域A就會受到損傷而產生物理缺陷，因此氧的能量較佳為不損傷氧化物半導體膜104的程度。另外，氧化物半導體膜104的區域A包括其氧含 有量從表層向氧化物半導體膜104的深度方向逐漸增加的區域。
此外，低電阻區121a無需與用作源極電極的一部分的硬遮罩106a完全重疊，也可以具有向低電阻區121b一側延伸而不與硬遮罩106a重疊的區域。另外，低電阻區121b無需與用作汲極電極的一部分的硬遮罩106b完全重疊，也可以具有向低電阻區121a一側延伸而不與硬遮罩106b重疊的區域。另外，低電阻區121a及低電阻區121b的膜厚度也可以不均勻。例如，不與硬遮罩106a重疊的一側的低電阻區121a的端部也可以從低電阻區121a的底面向表面平緩地擴展。與此同樣，例如，不與硬遮罩106b重疊的一側的低電阻區121b的端部也可以從低電阻區121b的底面向表面平緩地擴展。
接著，較佳為進行第二加熱處理。第二加熱處理可以在與第一加熱處理同樣的條件下進行。藉由第二熱處理可以從氧化物半導體膜104進一步去除氫或水等雜質。
接著，在閘極絕緣膜112上形成將成為閘極電極114的導電膜，對導電膜的一部分進行加工來形成閘極電極114(參見圖4C)。作為導電膜，使用上述閘極電極114的材料，並利用濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
接著，在閘極絕緣膜112及閘極電極114上形成絕緣膜116。可以利用電漿CVD法或濺射法等來形 成絕緣膜116。
接著，較佳為進行第三加熱處理。第三加熱處理可以在與第一加熱處理同樣的條件下進行。藉由第三加熱處理，包含過剩的氧的基底絕緣膜102及絕緣膜116容易釋放其中過剩的氧，從而可以減少氧化物半導體膜104的氧缺陷。由此，氧化物半導體膜104中的通道形成區的氧缺陷量更加得到降低，從而實現高純度本質。
藉由上述步驟，可以製造電晶體150。
藉由採用這樣的製造方法，在將氧化物半導體膜微加工為島狀時，可以抑制氧化物半導體膜的側面的凹凸。由此，可以以高的良率提供即使結構微細也具有高電特性的電晶體。另外，可以在包括該電晶體的半導體裝置中也實現高性能化、高可靠性化及高生產化。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
在本實施方式中，參照圖式說明與實施方式1所說明的電晶體的製造方法不同的製造方法。
與實施方式1同樣地，經過圖2A至圖3A的製程，在基板100上形成基底絕緣膜102、氧化物半導體膜104、低電阻區120a、硬遮罩106及硬遮罩108(參見圖5A)。
接著，在基底絕緣膜102、氧化物半導體膜 104、硬遮罩106及硬遮罩108上形成光阻劑，然後利用電子束對該光阻劑進行曝光，由此形成光阻遮罩124(參見圖5B)。
另外，還可以使用以ArF受激準分子雷射器為光源的液浸曝光或EUV曝光來代替使用電子束的曝光。
接著，以光阻遮罩124為遮罩來選擇性地蝕刻硬遮罩106及硬遮罩108，由此形成硬遮罩106a、硬遮罩106b、硬遮罩108a及硬遮罩108b(參見圖5C)。然後，去除光阻遮罩124。對去除處理沒有特別的限制，例如進行蝕刻或使用氧電漿的灰化等即可。
接著，在基底絕緣膜102、氧化物半導體膜104、硬遮罩106a、硬遮罩106b、硬遮罩108a及硬遮罩108b上形成將成為源極電極110a及汲極電極110b的導電膜，並對導電膜的一部分進行加工以形成源極電極110a及汲極電極110b(參見圖6A)。導電膜的材料及形成方法可以參照上述實施方式1。
另外，作為將成為源極電極110a及汲極電極110b的導電膜的材料，使用比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電材料。此時，由於導電膜的材料是容易與氧鍵合的導電材料，所以氧化物半導體膜104中的氧與導電材料(導電膜)鍵合。由於該鍵合，在氧化物半導體膜104的與導電膜的介面附近的區域產生氧缺陷。或者，在氧化物半導體膜104上(側面)形成導電 膜時會產生氧化物半導體膜104頂面(側面)的損傷(氧缺陷)。由於這些氧缺陷，低電阻區120b被形成。注意，在本實施方式中，低電阻區120b在氧化物半導體膜104的深度方向上距氧化物半導體膜104與導電膜的介面的距離大於0nm且15nm以下，較佳為小於10nm，更佳為小於3nm的區域中。
藉由形成低電阻區120b，可以降低源極電極110a或汲極電極110b與氧化物半導體膜104之間的接觸電阻，從而可以實現電晶體150的高速工作。
接著，形成閘極絕緣膜112(參見圖6B)。閘極絕緣膜112的材料及形成方法可以參照上述實施方式1。
接著，對用作氧化物半導體膜104的通道形成區的區域A添加氧130，由此形成低電阻區121a及低電阻區121b。
對氧化物半導體膜104的區域A添加氧的方法或條件可以參照上述實施方式1。
接著，較佳為進行第二加熱處理。第二加熱處理可以在與第一加熱處理同樣的條件下進行。藉由第二熱處理可以從氧化物半導體膜104進一步去除氫或水等雜質。
接著，在閘極絕緣膜112上形成將成為閘極電極114的導電膜，對導電膜的一部分進行加工來形成閘極電極114(參見圖6C)。導電膜的材料及形成方法可以 參照上述實施方式1。
接著，在閘極絕緣膜112及閘極電極114上形成絕緣膜116。可以利用電漿CVD法或濺射法等來形成絕緣膜116。
接著，較佳為進行第三加熱處理。第三加熱處理可以在與第一加熱處理同樣的條件下進行。藉由第三加熱處理，包含過剩的氧的基底絕緣膜102及絕緣膜116容易釋放其中過剩的氧，從而可以減少氧化物半導體膜104的氧缺陷。由此，氧化物半導體膜104中的通道形成區的氧缺陷量進一步得到降低，從而實現高純度本質。
藉由上述步驟，可以製造電晶體150。
藉由採用這樣的製造方法，在將氧化物半導體膜微加工為島狀時，可以抑制氧化物半導體膜的側面的凹凸。由此，可以以高良率提供具有高電特性的微型電晶體。另外，即便在包括該電晶體的半導體裝置中也可以實現高性能化、高可靠性化及高生產化。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，說明其結構與實施方式1所說明的電晶體不同的電晶體。
圖7A及圖7B是本發明的一個方式的電晶體250的俯視圖及剖面圖。圖7A是俯視圖，圖7B示出沿著 圖7A所示的點劃線A1-A2的剖面。另外，圖7C是圖7B所示的虛線圓圈圈出的區域的放大圖。注意，在圖7A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖7A至圖7C所示的電晶體250包括：基板100上的基底絕緣膜102；基底絕緣膜102上的氧化物膜204a；氧化物膜204a上的氧化物半導體膜204b；氧化物半導體膜204b上的氧化物膜204c；氧化物膜204c上的硬遮罩106a及硬遮罩106b；硬遮罩106a上的硬遮罩108a；硬遮罩106b上的硬遮罩108b；基底絕緣膜102、氧化物膜204a、氧化物半導體膜204b、氧化物膜204c、硬遮罩106a及硬遮罩108a上的源極電極110a；基底絕緣膜102、氧化物膜204a、氧化物半導體膜204b、氧化物膜204c、硬遮罩106b及硬遮罩108b上的汲極電極110b；氧化物膜204a、氧化物半導體膜204b、氧化物膜204c、硬遮罩106a、硬遮罩106b、硬遮罩108a、硬遮罩108b、源極電極110a及汲極電極110b上的閘極絕緣膜112；以及閘極絕緣膜112上的閘極電極114。另外，硬遮罩106a及硬遮罩106b是具有導電性的膜。另外，有時將氧化物膜204a、氧化物半導體膜204b及氧化物膜204c總稱為多層膜204。在多層膜204的接觸於硬遮罩106a、硬遮罩106b、源極電極110a及汲極電極110b的區域中形成有低電阻區121a及低電阻區121b。另外，在閘極絕緣膜112及閘極電極114上可以設置有絕緣膜116。絕緣膜116根據需要設置即可，也可以在其上還設置其他絕緣 膜。
另外，有的用於氧化物膜204a、氧化物半導體膜204b及氧化物膜204c的材料有時無法明確地確認到氧化物膜204a與氧化物半導體膜204b的界線以及氧化物半導體膜204b與氧化物膜204c的界線。於是，在圖式中，使用虛線表示氧化物膜204a、氧化物半導體膜204b及氧化物膜204c的界線。
實施方式1所示的電晶體150與圖7A至圖7C所示的電晶體250的不同之處在於：在氧化物半導體膜的上下是否具有氧化物膜。至於其他製程可以參考實施方式1。
氧化物膜204a、氧化物半導體膜204b及氧化物膜204c包含In和Ga之中的一個或兩個。典型地，有In-Ga氧化物(包含In和Ga的氧化物)、In-Zn氧化物(包含In和Zn的氧化物)、In-M-Zn氧化物(包含In、元素M及Zn的氧化物。元素M是選自Al、Ti、Ga、Y、Zr、Sn、La、Ce、Nd和Hf中的一種以上的元素)。
氧化物膜204a及氧化物膜204c較佳為由含有一種以上的與構成氧化物半導體膜204b的金屬元素相同的金屬元素的材料來形成。藉由使用這樣的材料，可以使氧化物膜204a、氧化物半導體膜204b及氧化物膜204c的介面不容易產生介面能階。由此，介面中的載子的散射及俘獲得到降低，而可以提高電晶體的場效移動率。另外，還可以減少電晶體的臨界電壓的偏差。
另外，氧化物膜204a及氧化物膜204c較佳為使用導帶底的能量比氧化物半導體膜204b的導帶底的能量更接近真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物半導體形成。
在這樣的結構中，當對閘極電極114施加電場時，在多層膜204中的導帶底的能量最小的氧化物半導體膜204b中形成通道。換言之，由於在氧化物半導體膜204b與閘極絕緣膜112之間形成有氧化物膜204c，可以使電晶體的通道不與閘極絕緣膜接觸。
另外，有的用於氧化物膜204a、氧化物半導體膜204b及氧化物膜204c的材料有時無法明確地確認到氧化物膜204a與氧化物半導體膜204b的界線以及氧化物半導體膜204b與氧化物膜204c的界線。於是，在圖式中，使用不同的陰影圖案來表示氧化物半導體膜204b以及氧化物膜204a、氧化物膜204c。
氧化物膜204a的厚度為3nm以上且50nm以下，較佳為3nm以上且20nm以下。氧化物半導體膜204b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。氧化物膜204c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。
另外，當氧化物半導體膜204b為In-M-Zn氧化物且氧化物膜204a也為In-M-Zn氧化物時，將氧化物 膜204a設定為In：M：Zn=x1：y1：z1[原子個數比]，將氧化物半導體膜204b設定為In：M：Zn=x2：y2：z2[原子個數比]，選擇y1/x1比y2/x2大的氧化物半導體膜204b及氧化物膜204a。注意，元素M是其與氧的鍵合力比In與氧的鍵合力強的金屬元素，例如可以舉出Al、Ti、Ga、Y、Zr、Sn、La、Ce、Nd或Hf等。較佳的是，選擇y1/x1比y2/x2大1.5倍以上的氧化物半導體膜204b及氧化物膜204a。更佳的是，選擇y1/x1比y2/x2大2倍以上的氧化物半導體膜204b及氧化物膜204a。進一步較佳的是，選擇y1/x1比y2/x2大3倍以上的氧化物半導體膜204b及氧化物膜204a。此時，在氧化物半導體膜204b中，當y1為x1以上時可以使電晶體具有穩定的電特性，因此是較佳的。但是，當y1為x1的3倍以上時，電晶體的場效移動率下降，因此y1較佳為小於x1的3倍。藉由作為氧化物膜204a採用上述結構，可以使氧化物膜204a成為與氧化物半導體膜204b相比不容易生成氧缺陷的膜。
另外，當氧化物半導體膜204b為In-M-Zn氧化物時，除了Zn及O的In與M的原子個數比較佳為In為25原子%以上、M低於75原子%，更佳為In為34原子%以上、M低於66原子%。另外，當氧化物膜204a為In-M-Zn氧化物時，除了Zn及O的In與M的原子個數比較佳為In低於50原子%、M為50原子%以上，更佳為In低於25原子%、M為75原子%以上。
例如，作為氧化物半導體膜204b，可以使用 In：Ga：Zn=1：1：1或3：1：2的原子個數比的In-Ga-Zn氧化物，作為氧化物膜204a，可以使用以In：Ga：Zn=1：3：2、1：3：4、1：6：2、1：6：4、1：6：10、1：9：6或1：9：0的原子個數比的In-Ga-Zn氧化物。另外，氧化物半導體膜204b及氧化物膜204a的原子個數比包括上述原子個數比的±20%的變動的誤差。
當氧化物半導體膜204b及氧化物膜204c都為In-M-Zn氧化物時，將氧化物膜204c設定為In：M：Zn=x1：y1：z1[原子個數比]，將氧化物半導體膜204b設定為In：M：Zn=x2：y2：z2[原子個數比]，需要y1/x1比y2/x2大。注意，元素M是其與氧的鍵合力比In與氧的鍵合力強的金屬元素，例如可以舉出Al、Ti、Ga、Y、zr、Sn、La、Ce、Nd或Hf等。較佳的是，選擇y1/x1比y2/x2大1.5倍以上的氧化物半導體膜204b及氧化物膜204c。更佳的是，選擇y1/x1比y2/x2大2倍以上的氧化物半導體膜204b及氧化物膜204c。進一步較佳的是，選擇y1/x1比y2/x2大3倍以上的氧化物半導體膜204b及氧化物膜204c。此時，在氧化物半導體膜204b中，當y1為x1以上時可以使電晶體具有穩定的電特性，因此是較佳的。但是，當y1為x1的3倍以上時，電晶體的場效移動率被下降，因此y1較佳為小於x1的3倍。藉由作為氧化物膜204c採用上述結構，可以使氧化物膜204c成為與氧化物半導體膜204b相比不容易產生氧缺陷的膜。
另外，當氧化物半導體膜204b為In-M-Zn氧 化物時，除了Zn及O的In與M的原子個數比較佳為In為25原子%以上、M低於75原子%，更佳為In為34原子%以上、M低於66原子%。另外，當氧化物膜204c為In-M-Zn氧化物時，除了Zn及O的In與M的原子個數比較佳為In低於50原子%、M為50原子%以上，更佳為In低於25原子%、M為75原子%以上。
例如，作為氧化物半導體膜204b，可以使用In：Ga：Zn=1：1：1或3：1：2的原子個數比的In-Ga-Zn氧化物，作為氧化物膜204c，可以使用以In：Ga：Zn=1：3：2、1：3：4、1：6：2、1：6：4、1：6：10、1：9：6或1：9：0的原子個數比的In-Ga-Zn氧化物。另外，氧化物半導體膜204b及氧化物膜204c的原子個數比包括上述原子個數比的±20%的變動的誤差。
為了使使用多層膜204的電晶體具有穩定的電特性，較佳為降低氧化物半導體膜204b中的氧缺陷及雜質濃度來使氧化物半導體膜204b成為本質或者實質上本質的半導體膜。尤其較佳為使氧化物半導體膜204b中的通道形成區變為本質或者實質上本質。具體地，使氧化物半導體膜204b的載子密度低於1×1017/cm3、低於1×1015/cm3或者低於1×1013/cm3。
此外，在氧化物半導體膜204b中，氫、氮、碳、矽以及主要成分以外的金屬元素成為雜質。為了降低氧化物半導體膜204b中的雜質濃度，較佳為將靠近氧化物半導體膜204b的氧化物膜204a及氧化物膜204c中的 雜質濃度也降低到與氧化物半導體膜204b中的雜質濃度同樣的程度。
尤其是由於在氧化物半導體膜204b中以較高的濃度含有矽，因此在氧化物半導體膜204b中形成起因於矽的雜質能階。有時該雜質能階成為陷阱能階而使電晶體的電特性劣化。為了降低電晶體的電特性的劣化，使氧化物半導體膜204b的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。另外，使氧化物半導體膜204b與氧化物膜204a、氧化物膜204c之間的介面的矽濃度也在上述矽濃度範圍內。
另外，作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，所以由於上述原因較佳為不使氧化物半導體膜的用作通道的區域與絕緣膜接觸。另外，當通道形成在閘極絕緣膜與氧化物半導體膜之間的介面時，有時在該介面產生載子散射而使電晶體的場效移動率降低。從上述觀點來看，較佳為使氧化物半導體膜的用作通道的區域與閘極絕緣膜分開。
因此，藉由將多層膜204設定為氧化物膜204a、氧化物半導體膜204b及氧化物膜204c的疊層結構，可以使在其中形成電晶體的通道的氧化物半導體膜204b與閘極絕緣膜112分開，由此能夠形成具有高場效移動率且電特性穩定的電晶體。
另外，在氧化物半導體膜204b中氫及氮形成施體能階，而使載子密度增大。為了使氧化物半導體膜 204b實現本質或實質上本質，使利用SIMS測量的氧化物半導體膜204b中的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，使利用SIMS測量的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，由於氧化物半導體膜204b包含高濃度的矽及碳，從而有時使氧化物半導體膜204b的結晶性降低。為了不使氧化物半導體膜204b的結晶性降低，使氧化物半導體膜204b的矽濃度低於1×1019atoms/cm3、較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。另外，為了不使氧化物半導體膜204b的結晶性降低，使氧化物半導體膜204b的碳濃度低於1×1019atoms/cm3、較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。
另外，由於氧化物半導體的能帶間隙為2eV以上，所以可以盡可能降低使用氧化物半導體的電晶體為關態時的洩漏電流(也稱為關態電流)。
下面，對多層膜中的定域能階進行說明。藉由減少多層膜中的定域能階密度，可以使使用多層膜的電晶體具有穩定的電特性。可以利用恆定光電流法(CPM：Constant Photocurrent Method)對多層膜中的定域能階密度進行評價。
為了使電晶體具有穩定的電特性，使多層膜中的由利用CPM測定得出的定域能階的吸光係數小於1×10-3cm-1，較佳為使其小於3×10-4cm-1。另外，藉由使多層膜中的由利用CPM測定得出的定域能階的吸光係數小於1×10-3cm-1，較佳為小於3×10-4cm-1，可以提高電晶體的場效移動率。另外，為了使多層膜中的由利用CPM測定得出的定域能階的吸光係數小於1×10-3cm-1，較佳為小於3×10-4cm-1，可以將在氧化物半導體膜204b中形成定域能階的元素的矽、鍺、碳等的濃度設定為小於2×1018atoms/cm3，較佳為小於2×1017atoms/cm3。
另外，CPM測定是一種如下方法：在各波長上，在對與作為樣本的多層膜接觸而設置的電極間施加電壓的狀態下，以使光電流值保持固定的方式調整照射到端子間的樣本表面的光量，並根據照射光量導出吸收係數的方法。在CPM測定中，當樣本有缺陷時，對應於存在缺陷的能階的能量(用波長換算)的吸收係數增加。藉由用常數乘以該吸收係數的增加值，可以導出樣本的缺陷密度。
可以認為利用CPM測定得到的定域能階是起因於雜質或缺陷的能階。即，藉由使用由利用CPM測定得到的定域能階的吸光係數小的多層膜，可以使電晶體具有穩定的電特性。
接著，使用圖8A至圖10C說明電晶體250的製造方法。
首先，準備基板100。接著，形成基底絕緣膜102。然後，在基底絕緣膜102上按順序形成氧化物膜203a、氧化物半導體膜203b及氧化物膜203c(參見圖8A)。另外，有時將氧化物膜203a、氧化物半導體膜203b及氧化物膜203c總稱為多層膜203。
基板100及基底絕緣膜102的材料及製造方法可以參照實施方式1。作為氧化物膜203a、氧化物半導體膜203b及氧化物膜203c的材料，可以使用上述氧化物膜204a、氧化物半導體膜204b及氧化物膜204c的材料，氧化物膜203a、氧化物半導體膜203b及氧化物膜203c的製造方法可以參照實施方式1的氧化物半導體膜103。
接著，較佳為進行第一加熱處理。第一加熱處理也可以以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍下，包含10ppm以上、較佳為1%以上、更佳為10%以上的氧化氣體的氛圍下或者減壓狀態下進行。或者，第一加熱處理在採用惰性氣體氛圍進行加熱處理之後在包含10ppm以上、較佳為1%以上、更佳為10%以上的氧化氣體的氛圍下進行以填補脫離了的氧，即可。藉由進行第一加熱處理，可以提高氧化物半導體膜203b的結晶性，還可以從後面形成的閘極絕緣膜及氧化物半導體膜中去除水、氫、氮及碳等雜質。
接著，在氧化物膜203c上形成硬遮罩105及硬遮罩107，在硬遮罩107上形成光阻劑，使用電子束對 該光阻劑進行曝光，由此形成光阻遮罩122(參見圖8B)。另外，硬遮罩105是比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電膜。在此，由於硬遮罩105的材料是容易與氧鍵合的導電材料，所以多層膜203中的氧與導電材料(硬遮罩105)鍵合。由於該鍵合，在多層膜203的與硬遮罩105的介面附近的區域產生氧缺陷。或者，在多層膜203上形成硬遮罩105時會產生多層膜203頂面的損傷(氧缺陷)。由於這些氧缺陷而形成了低電阻區120。
另外，還可以使用以ArF受激準分子雷射器為光源的液浸曝光或EUV曝光來代替使用電子束的曝光。
硬遮罩105、硬遮罩107及光阻遮罩122的材料及製造方法可以參照實施方式1。
接著，以光阻遮罩122為遮罩來選擇性地蝕刻硬遮罩105及硬遮罩107，由此形成硬遮罩106及硬遮罩108(參見圖8C)。然後，去除光阻遮罩122。蝕刻條件或光阻遮罩122的去除處理等可以參照實施方式1。
接著，以硬遮罩106及硬遮罩108為遮罩來選擇性地蝕刻多層膜203，由此形成多層膜204(氧化物膜204a、氧化物半導體膜204b及氧化物膜204c)及低電阻區120a(參見圖9A)。
接著，在基底絕緣膜102、多層膜204、硬遮罩106及硬遮罩108上形成將成為源極電極110a及汲極 電極110b的導電膜，藉由對導電膜的一部分進行加工來形成源極電極110a及汲極電極110b(參見圖9B)。導電膜的材料及製造方法可以參照實施方式1。
另外，作為用作源極電極110a及汲極電極110b的導電膜的材料，使用比構成氧化物半導體膜的金屬元素還要容易與氧鍵合的導電材料。此時，由於導電膜的材料是容易與氧鍵合的導電材料，所以多層膜204中的氧與導電材料(導電膜)鍵合。由於該鍵合，在多層膜204的與導電膜的介面附近的區域產生氧缺陷。或者，在多層膜204上(側面)形成導電膜時會產生多層膜204頂面(側面)的損傷(氧缺陷)。由於這些氧缺陷，低電阻區120b被形成。注意，在本實施方式中，雖然低電阻區120b與多層膜204的界線存在於氧化物膜204c中，但並不侷限於此，該界線也可以存在於氧化物膜204a中、氧化物半導體膜204b中、氧化物膜204a與氧化物半導體膜204b的介面、氧化物半導體膜204b與氧化物膜204c的介面。並且，低電阻區120b在多層膜204的深度方向上距多層膜204與導電膜之間的介面的距離大於0nm且15nm以下，較佳為小於10nm，更佳為小於3nm的深度的區域中。
藉由形成低電阻區120b，可以降低後面形成的源極電極110a或汲極電極110b與多層膜204之間的接觸電阻，從而可以實現電晶體250的高速工作。
接著，與光阻遮罩122同樣地，在硬遮罩 108、源極電極110a及汲極電極110b上形成光阻劑，利用電子束對該光阻劑進行曝光，由此形成光阻遮罩124(參見圖9C)。
另外，還可以使用以ArF受激準分子雷射器為光源的液浸曝光或EUV曝光來代替使用電子束的曝光。
接著，以光阻遮罩124為遮罩來選擇性地蝕刻硬遮罩106及硬遮罩108，由此形成硬遮罩106a、硬遮罩106b、硬遮罩108a及硬遮罩108b(參見圖10A)。然後，去除光阻遮罩124。蝕刻條件或光阻遮罩124的去除處理等可以參照實施方式1。
接著，形成閘極絕緣膜112(參見圖10B)。閘極絕緣膜112的材料及製造方法可以參照實施方式1。
接著，對作為多層膜204的通道形成區的區域A添加氧130，由此形成低電阻區121a及低電阻區121b。氧130的添加方法及添加條件等可以參照實施方式1。
接著，較佳為進行第二加熱處理。第二加熱處理可以在與第一加熱處理同樣的條件下進行。藉由第二熱處理可以從多層膜204進一步去除氫或水等雜質。
接著，在閘極絕緣膜112上形成將成為閘極電極114的導電膜，對導電膜的一部分進行加工來形成閘極電極114。閘極電極114的材料及製造方法可以參照實施方式1。
接著，較佳為進行第三加熱處理。第三加熱處理可以在與第一加熱處理同樣的條件下進行。藉由第三加熱處理，包含過剩的氧的基底絕緣膜102及絕緣膜116容易釋放其中過剩的氧，從而可以減少多層膜204，尤其是氧化物半導體膜204b的氧缺陷。由此，多層膜204中的通道形成區的氧缺陷量更加得到降低，從而實現高純度本質。
藉由上述步驟，可以製造電晶體250。
另外，圖11示出電晶體的其他結構。圖11所示的電晶體260包括：基板100上的基底絕緣膜102；基底絕緣膜102上的氧化物膜204a；氧化物膜204a上的氧化物半導體膜204b；氧化物半導體膜204b上的硬遮罩106a及硬遮罩106b；硬遮罩106a上的硬遮罩108a；硬遮罩106b上的硬遮罩108b；基底絕緣膜102、氧化物膜204a、氧化物半導體膜204b、硬遮罩106a及硬遮罩108a上的源極電極110a；基底絕緣膜102、氧化物膜204a、氧化物半導體膜204b、硬遮罩106b及硬遮罩108b上的汲極電極110b；氧化物膜204a、氧化物半導體膜204b、硬遮罩106a、硬遮罩106b、硬遮罩108a、硬遮罩108b、源極電極110a及汲極電極110b上的氧化物膜204c；氧化物膜204c上的閘極絕緣膜112；以及閘極絕緣膜112上的閘極電極114。另外，在閘極絕緣膜112及閘極電極114上可以設置有絕緣膜116。絕緣膜116根據需要設置即可，也可以在其上還設置其他絕緣膜。
圖11所示的電晶體260的與圖7A至圖7C所示的電晶體250不同之處在於氧化物膜204c形成在源極電極110a及汲極電極110b上，而其他結構都是同樣的。
在電晶體260中，形成通道的氧化物半導體膜204b與用作源極電極及汲極電極的一部分的硬遮罩106a及硬遮罩106b接觸，在氧化物半導體膜204b中產生高密度的氧缺陷，由此形成被n型化的區域(低電阻區121a及低電阻區121b)。因此，載子的路徑中的電阻成分減少，且能夠高效率地移動載子。
注意，在本實施方式中，通道是指源極電極與汲極電極之間的氧化物半導體膜。另外，通道形成區是指源極電極與汲極電極之間的多層膜。
另外，由於在形成源極電極110a及汲極電極110b後形成氧化物膜204c，所以沒有發生形成該源極電極110a及汲極電極110b時的氧化物膜204c的過蝕刻。因此，能夠使在其中形成通道的氧化物半導體膜204b與閘極絕緣膜112分開，由此可以提高抑制雜質從介面擴散的影響的效果。
另外，因為氧化物膜204c用作抑制氫或含氫的化合物(水等)從外部侵入到氧化物半導體膜204b中的障壁膜，所以可以提高電晶體的可靠性。
藉由採用這樣的製造方法，在將氧化物半導體膜微加工為島狀時，可以抑制氧化物半導體膜的側面的凹凸。由此，可以以高的良率提供即使結構微細也具有高 電特性的電晶體。另外，可以在包括該電晶體的半導體裝置中也實現高性能化、高可靠性化及高生產化。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，參照圖式對一種半導體裝置(記憶體裝置)的一個例子進行說明，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖12A示出半導體裝置的剖面圖，並且圖12B示出半導體裝置的電路圖。
在圖12A和圖12B所示的半導體裝置中，下部設置有使用第一半導體材料的電晶體400，上部設置有使用第二半導體材料的電晶體402及電容元件404。此外，作為電晶體402，可以使用在上述實施方式中說明的電晶體，在本實施方式中，示出應用實施方式1的圖1A及圖1B所示的電晶體150的例子。此外，電容元件404的一個電極使用與電晶體402的閘極電極相同的材料形成，其另一個電極使用與電晶體402的源極電極或汲極電極相同的材料形成，並且其介電質使用與電晶體402的閘極絕緣膜相同的材料形成，由此可以同時形成電晶體402和電容元件404。
在此，第一半導體材料和第二半導體材料較佳為具有彼此不同禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將在實施方式1中說明的氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於具有關態電流小的電特性而可以長時間保持電荷。
另外，雖然對上述電晶體都為n通道電晶體的情況進行說明，但是當然也可以使用p通道電晶體。另外，為了保持資料而應用使用氧化物半導體的上述實施方式所示那樣的電晶體以外，用於半導體裝置的材料或半導體裝置的結構等半導體裝置的具體結構不侷限於在此所示的結構。
圖12A中的電晶體400包括：設置在包含半導體材料(例如，結晶矽等)的基板410中的通道形成區；以夾著通道形成區的方式設置的雜質區域；與雜質區域接觸的金屬間化合物區域；設置在通道形成區上的閘極絕緣膜；以及設置在閘極絕緣膜上的閘極電極。注意，雖然有時在圖式中不明確地示出源極電極或汲極電極，但是為了方便起見有時將這種狀態也稱為電晶體。此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。換言之，在本說明書中，源極電極的記載也包括源極區。
在基板410上以包圍電晶體400的方式設置 有元件隔離絕緣層406，並且以覆蓋電晶體400的方式設置有絕緣膜420。另外，元件隔離絕緣層406可以利用LOCOS(Local Oxidation of Silicon：矽局部氧化)或STI(Shallow Trench Isolation：淺溝槽隔離)等元件分離技術形成。
例如，使用結晶矽基板的電晶體400能夠進行高速工作。因此，藉由將該電晶體用作讀出電晶體，可以高速地進行資料的讀出。作為形成電晶體402及電容元件404前的處理，對覆蓋電晶體400的絕緣膜420進行CMP處理使絕緣膜420平坦化，同時使電晶體400的閘極電極的頂面露出。
在絕緣膜420上設置有電晶體402，其源極電極和汲極電極中的一個延伸而用作電容元件404的一個電極。
圖12A所示的電晶體402是其通道形成在氧化物半導體膜中的頂閘極型電晶體。因為電晶體402的關態電流小，所以藉由使用該電晶體，可以長期保持儲存資料。換言之，可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，由此可以充分降低耗電量。
另外，在電晶體402中，藉由在源極電極或汲極電極所接觸的氧化物半導體膜的介面附近的區域中形成低電阻區，並以源極電極及汲極電極作為遮罩來對氧化物半導體膜添加氧，可以使通道形成區成為高純度本質的區域，並可以形成高純度本質的區域及低電阻區。該電晶 體可以降低氧化物半導體膜中的通道形成區中的氧缺陷量，並且具有良好的電特性，所以可以提供可靠性高的半導體裝置。
如圖12A所示那樣，可以重疊地形成電晶體400及電容元件404，所以可以縮小其佔有面積。因此，可以提高半導體裝置的積體度。
接著，圖12B示出對應於圖12A的電路結構的一個例子。
在圖12B中，第一佈線(1st Line)與電晶體400的源極電極或汲極電極中的一個電連接，第二佈線(2nd Line)與電晶體400的源極電極或汲極電極中的另一個電連接。此外，第三佈線(3rd Line)與電晶體402的源極電極和汲極電極中的一個電連接，第四佈線(4th Line)與電晶體402的閘極電極電連接。並且，電晶體400的閘極電極及電晶體402的源極電極和汲極電極中的另一個與電容元件404的電極的一個電連接，第五佈線(5th Line)與電容元件404的電極的另一個電連接。
在圖12B所示的半導體裝置中，藉由有效地利用能夠保持電晶體400的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體402成為導通狀態的電位，使電晶體402成為導通狀態。由此，第三佈線的電位施加到電晶體400的閘極電極及電容元件404。換言之，對電 晶體400的閘極電極施加指定的電荷(寫入)。在此，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體402成為關閉狀態的電位來使電晶體402成為關閉狀態，從而保持施加到電晶體400的閘極電極的電荷(保持)。
因為電晶體402的關態電流極小，所以電晶體400的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線施加指定的電位(恆電位)的狀態下對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體400的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為：一般而言，在電晶體400為n通道電晶體的情況下，對電晶體400的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體400的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體400成為“導通狀態”所需要的第五佈線的電位。由此，藉由將第五佈線的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到電晶體400的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線的電位為V0(>Vth_H)，電晶體400則成為“導通狀態”。當被供應低位準電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體400也保持“關閉狀態”。因此，藉由辨別第二佈線的電位，可以讀出所保持 的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線施加不論閘極電極的狀態如何都使電晶體400成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線施加不論閘極電極的狀態如何都使電晶體400成為“導通狀態”的電位，即大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的關態電流極小的電晶體，可以極長期地保持儲存資料。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，即使在沒有電力供給(注意，較佳為固定電位)的情況下，也可以長期保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易地實現高速工作。
如上所述，能夠提供一種實現了微型化及高 積體化且具有高電特性的半導體裝置及該半導體裝置的製造方法。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5
在本實施方式中，對一種具有與實施方式4所示的結構不同的半導體裝置進行說明，該半導體裝置使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖13A示出半導體裝置的電路結構的一個例子，圖13B是示出半導體裝置的一個例子的示意圖。此外，作為包括在該半導體裝置中的電晶體562，可以使用在上述實施方式中說明的電晶體。另外，與在實施方式4中說明的電容元件404同樣地，可以在製造電晶體562的同時形成電容元件554。
在圖13A所示的半導體裝置中，位元線BL與電晶體562的源極電極電連接，字線WL與電晶體562的閘極電極電連接，並且電晶體562的汲極電極與電容元件554的一個端子電連接。
接著，說明對圖13A所示的半導體裝置(記憶單元550)進行資料的寫入及保持的情況。
首先，藉由將字線WL的電位設定為電晶體562成為導通狀態的電位，使電晶體562成為導通狀態。 由此，將位元線BL的電位施加到電容元件554的一個端子(寫入)。然後，藉由將字線WL的電位設定為電晶體562成為關閉狀態的電位來使電晶體562成為關閉狀態，由此儲存電容元件554的一個端子的電位(保持)。
使用氧化物半導體的電晶體562具有關態電流極小的特徵。因此，藉由使電晶體562成為關閉狀態，可以極長時間地儲存電容元件554的第一端子的電位(或累積在電容元件554中的電荷)。
接著，對資料的讀出進行說明。當電晶體562成為導通狀態時，處於浮動狀態的位元線BL與電容元件554導通，於是，在位元線BL與電容元件554之間電荷被再次分配。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容元件554的第一端子的電位(或累積在電容元件554中的電荷)而取不同的值。
例如，在以V為電容元件554的第一端子的電位，以C為電容元件554的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為再次分配電荷之前的位元線BL的電位的條件下，再次分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，可以認為：記憶單元550處於兩個狀態如電容元件554的第一端子的電位為V1或V0(V1>V0)的狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/ (CB+C))。
並且，藉由比較位元線BL的電位與指定的電位，可以讀出資料。
如上所述，圖13A所示的半導體裝置可以利用電晶體562的關態電流極小的特徵而長期保持累積在電容元件554中的電荷。換言之，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以長期保持儲存資料。
接著，對圖13B所示的半導體裝置進行說明。
圖13B所示的半導體裝置在其上部作為記憶體電路包括記憶單元陣列551(記憶單元陣列551a及記憶單元陣列551b)，該記憶單元陣列551包括多個圖13A所示的記憶單元550，並且在其下部包括用來使記憶單元陣列551工作的週邊電路553。另外，週邊電路553與記憶單元陣列551電連接。
在設置在週邊電路553中的電晶體中，較佳為使用與電晶體562不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，更佳地使用單晶半導體。使用這種半導體材料的電晶體能夠進行充分的高速工作。因此，藉由利用該電晶體，能夠順利實現需要高速工作的各種電路(邏輯電路、驅動電路等)。
另外，雖然在圖13B所示的半導體裝置中， 記憶單元陣列551為記憶單元陣列551a與記憶單元陣列551b的疊層結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構或單層結構。
電晶體562使用氧化物半導體來形成，並可以使用在上述實施方式中說明的電晶體。由於使用氧化物半導體的電晶體的關態電流小，因此能夠長期保持儲存資料。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。
另外，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其關態電流充分小的電晶體)的記憶體電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和記憶體電路的疊層結構，可以實現半導體裝置的積體化。
如上所述，能夠提供實現了微型化及高積體化且具有高電特性的半導體裝置。
注意，本實施方式可以與本說明書中的其他實施方式適當地組合而使用。
實施方式6
在本實施方式中，說明能夠應用上述實施方式所說明的電晶體的電子裝置的例子。
在上述實施方式中說明的電晶體可以應用於各種電子裝置(也包括遊戲機)及電器設備。作為電子裝置及電器設備，可以舉出電視機、顯示器等顯示裝置、照明設備、臺式或膝上型個人電腦、文字處理機、再現儲存在DVD(Digital Versatile Disc：數位影音光碟)等儲存介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放機、收音機、磁帶答錄機、頭戴式耳機音響、音響、無繩電話子機、步話機、行動電話機、車載電話、可攜式遊戲機、計算器、可攜式資訊終端、電子筆記本、電子詞典、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、IC晶片、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、輻射計數器(radiation counters)、透析裝置等醫療設備等。另外，也可以舉出煙霧檢測器、氣體警報裝置、防犯警報器等警報裝置。再者，還可以舉出工業設備諸如引導燈、信號機、傳送帶、自動扶梯、電梯、工業機器人、蓄電系統等。此外，還可以舉出利用使用石油的引擎及來自非水類二次電池的電力藉由電動機前進的移動體諸如電動汽車(EV：Electric Vehicle)、兼具內燃機和電動機的混合動力汽車(HEV：Hybrid Electric Vehicle)、插電式混合動力汽車(PHEV：Plug-in Hybrid Electric Vehicle)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動 自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船等。圖14至圖17B示出這些電子裝置的具體例子。
首先，作為警報裝置的例子說明火災警報器的結構。注意，在本說明書中，火災警報器是指在發生火災時發出警報的所有裝置，其包括諸如住宅用火災警報器、自動火災警報設備、用於該自動火災警報設備的火災檢測器等。
圖14所示的警報裝置至少包括微型電腦700。在此，微型電腦700設置在警報裝置的內部。微型電腦700包括與高電位電源線VDD電連接的電源閘控制器703、與高電位電源線VDD及電源閘控制器703電連接的電源閘704、與電源閘704電連接的CPU(Central Processing Unit：中央處理器)705、以及與電源閘704及CPU705電連接的檢測部709。另外，CPU705包含揮發性記憶部706及非揮發性記憶部707。
另外，CPU705藉由介面708與匯流排線702電連接。與CPU705同樣，介面708也與電源閘704電連接。作為介面708的匯流排規格，可以使用I2C匯流排等。另外，在本實施方式所示的警報裝置中設置有藉由介面708與電源閘704電連接的發光元件730。
發光元件730較佳為發射指向性強的光，例如可以使用有機EL元件、無機EL元件、LED(Light Emitting Diode)等。
電源閘控制器703具有計時器，根據該計時器控制電源閘704。電源閘704根據電源閘控制器703的控制對CPU705、檢測部709及介面708供應或停止從高電位電源線VDD供應的電源。在此，作為電源閘704可以使用如電晶體等的切換元件。
藉由使用這種電源閘控制器703及電源閘704，可以在測量光量的期間中，對檢測部709、CPU705及介面708供應電源，並且在測量期間的空閒期間可以停止對檢測部709、CPU705及介面708供應電源。藉由使警報裝置這樣工作，與對上述各構成要素不間斷地供應電源的情況相比，能夠降低耗電量。
另外，在作為電源閘704使用電晶體的情況下，較佳為使用用於非揮發性記憶部707的關態電流極小的電晶體，例如使用氧化物半導體的電晶體。藉由採用這種電晶體，當由電源閘704停止電源供應時可以減少洩漏電流，而可以降低耗電量。
也可以在本實施方式所示的警報裝置中設置直流電源701，從直流電源701對高電位電源線VDD供應電源。直流電源701的高電位一側的電極與高電位電源線VDD電連接，直流電源701的低電位一側的電極與低電位電源線VSS電連接。低電位電源線VSS與微型電腦700電連接。在此，對高電位電源線VDD供應高電位H。此外，對低電位電源線VSS供應接地電位(GND)等的 低電位L。
在作為直流電源701使用電池的情況下，例如可以採用在外殼中設置包括如下電池箱的結構，即與高電位電源線VDD電連接的電極、與低電位電源線VSS電連接的電極、以及可以保持該電池的外殼。另外，本實施方式所示的警報裝置未必一定要設置直流電源701，例如也可以採用從設置在該警報裝置的外部的交流電源藉由佈線供應電源的結構。
此外，作為上述電池，也可以使用二次電池如鋰離子二次電池(也稱為鋰離子蓄電池或鋰離子電池)。另外，較佳為設置太陽能電池以對該二次電池進行充電。
檢測部709測量有關異常的物理量而對CPU705發送檢測值。有關異常的物理量根據警報裝置的使用目的不同，在具有火災警報器的功能的警報裝置中，檢測有關火災的物理量。因此，檢測部709測量作為有關火災的物理量的光量而檢測出煙霧的存在。
檢測部709包括與電源閘704電連接的光感測器711、與電源閘704電連接的放大器712、與電源閘704及CPU705電連接的AD轉換器713。發光元件730、設置在檢測部709中的光感測器711、放大器712及AD轉換器713在電源閘704對檢測部709供應電源時工作。
圖15示出警報裝置的剖面的一部分。在該警報裝置中形成有形成在p型半導體基板801中的元件分離 區803以及n型電晶體870，該n型電晶體870包括：閘極絕緣膜807；閘極電極809；n型雜質區811a；n型雜質區811b；絕緣膜815；以及絕緣膜817。n型電晶體870使用單晶矽等與氧化物半導體不同的半導體，所以可以進行充分高速的工作。因此，可以形成能夠實現高速訪問的CPU的揮發性記憶部。
對絕緣膜815及絕緣膜817的一部分選擇性地進行蝕刻而形成開口部，在該開口部中形成接觸插頭819a及接觸插頭819b，在絕緣膜817、接觸插頭819a以及接觸插頭819b上設置有具有溝槽部分的絕緣膜821。
在絕緣膜821的溝槽部分形成有佈線823a及佈線823b，在絕緣膜821、佈線823a以及佈線823b上設置有藉由濺射法或CVD法等形成的絕緣膜820。另外，在該絕緣膜上形成有具有溝槽部分的絕緣膜822。
在絕緣膜822上設置有藉由濺射法或CVD法等形成的絕緣膜825，在絕緣膜825上設置有第二電晶體880及光電轉換元件890。
第二電晶體880包括：氧化物膜806a、氧化物半導體膜806b及氧化物膜806c；硬遮罩831及硬遮罩832；與氧化物膜806a、氧化物半導體膜806b、氧化物膜806c、硬遮罩831及硬遮罩832接觸的低電阻區805a及低電阻區805b；與低電阻區805a及低電阻區805b接觸的源極電極816a及汲極電極816b；閘極絕緣膜812；閘極電極804；以及氧化物絕緣膜818。另外，設置覆蓋光 電轉換元件890及第二電晶體880的絕緣膜845，在絕緣膜845上設置有接觸於汲極電極816b的佈線849。佈線849用作使第二電晶體880的汲極電極與n型電晶體870的閘極電極809電連接的節點。另外，圖式所示的剖面C-D是剖面A-B所示的電晶體870的縱深方向的剖面。
在此，第二電晶體880可以使用上述實施方式所說明的電晶體250。氧化物膜806a、氧化物半導體膜806b及氧化物膜806c分別相當於實施方式3所說明的氧化物膜204a、氧化物半導體膜204b及氧化物膜204c。另外，源極電極816a及汲極電極816b分別相當於實施方式1所說明的源極電極110a及汲極電極110b。
另外，在電晶體880中，藉由在源極電極或汲極電極所接觸的多層膜的介面附近的區域中形成低電阻區，並以源極電極及汲極電極作為遮罩來對多層膜添加氧，可以使通道形成區成為高純度本質的區域，並可以形成高純度本質的區域及低電阻區。該電晶體可以降低多層膜中的通道形成區中的氧缺陷量，並且具有良好的電特性，所以可以提供可靠性高的半導體裝置。
光感測器711包括光電轉換元件890、電容元件、第一電晶體、第二電晶體880、第三電晶體以及n型電晶體870。在此，作為光電轉換元件890，例如可以採用光電二極體等。
光電轉換元件890的端子的一個與低電位電源線VSS電連接，端子的另一個與第二電晶體880的源 極電極816a和汲極電極816b中的一個電連接。
對第二電晶體880的閘極電極804供應電荷累積控制信號Tx，源極電極816a和汲極電極816b中的另一個與電容元件的一對電極中的一個、第一電晶體的源極電極和汲極電極中的一個以及n型電晶體870的閘極電極電連接(下面，有時將該節點稱為節點FD)。
電容元件的一對電極中的另一個與低電位電源線VSS電連接。對第一電晶體的閘極電極供應重設信號Res，第一電晶體的源極電極和汲極電極中的另一個與高電位電源線VDD電連接。
n型電晶體870的源極電極和汲極電極中的一個與第三電晶體的源極電極和汲極電極中的一個以及放大器712電連接。另外，n型電晶體870的源極電極和汲極電極中的另一個與高電位電源線VDD電連接。對第三電晶體的閘極電極供應偏壓信號Bias，第三電晶體的源極電極和汲極電極中的另一個與低電位電源線VSS電連接。
另外，未必一定要設置電容元件，例如在n型電晶體870等的寄生電容足夠大的情況下也可以不設置電容元件。
另外，第一電晶體及第二電晶體880較佳為使用關態電流極小的電晶體。此外，作為關態電流極小的電晶體，較佳為採用包含氧化物半導體的電晶體。藉由採用這種結構，能夠長時間保持節點FD的電位。
另外，在圖15所示的結構中，在絕緣膜825 上設置有與第二電晶體880電連接的光電轉換元件890。
光電轉換元件890包括設置在絕緣膜825上的半導體膜860以及設置在半導體膜860上且與其接觸的源極電極816a、電極816c。源極電極816a用作第二電晶體880的源極電極或汲極電極並使光電轉換元件890與第二電晶體880電連接。
在半導體膜860、源極電極816a及電極816c上設置有閘極絕緣膜812、氧化物絕緣膜818以及絕緣膜845。另外，在絕緣膜845上設置有佈線856，佈線856藉由設置在閘極絕緣膜812、氧化物絕緣膜818以及絕緣膜845中的開口與電極816c接觸。
電極816c可以藉由與源極電極816a及汲極電極816b相同的製程形成。佈線856可以藉由與佈線849相同的製程形成。
作為半導體膜860，設置能夠進行光電轉換的半導體膜即可，例如可以使用矽及鍺等。在半導體膜860使用矽的情況下，其用作檢測可見光的光感測器。此外，因為矽和鍺能夠吸收的電磁波的波長彼此不同，所以在半導體膜860使用鍺的結構的情況下，能夠將其用作主要檢測紅外線的感測器。
如上所述，可以在微型電腦700中內藏包含光感測器711的檢測部709，所以可以縮減部件數，而縮小警報裝置的外殼。此外，當光感測器或光電轉換元件的位置需要一定的自由時，使用外置光感測器或光電轉換元 件，並使其電連接到微型電腦700。
上述包含IC晶片的警報裝置採用組合多個使用上述實施方式所示的電晶體的電路並將它們安裝在一個IC晶片的CPU705。
圖16A至圖16C是示出將上述實施方式所示的電晶體用於至少其一部分的CPU的具體結構的方塊圖。
圖16A所示的CPU在基板920上包括：ALU(Arithmetic logic unit：算術邏輯單元)921；ALU控制器922；指令解碼器923；中斷控制器924；時序控制器925；暫存器926；暫存器控制器927；匯流排介面928(Bus I/F)；可改寫的ROM929；以及ROM介面919(ROM I/F)。作為基板920，使用半導體基板、SOI基板及玻璃基板等。ROM929和ROM介面919可以設置在另一晶片上。當然，圖16A所示的CPU只是將其結構簡化而示出的一個例子，而實際上的CPU根據其用途具有多種結構。
藉由匯流排介面928輸入到CPU的指令輸入到指令解碼器923且被進行解碼之後，輸入到ALU控制器922、中斷控制器924、暫存器控制器927和時序控制器925。
根據被解碼的指令，ALU控制器922、中斷控制器924、暫存器控制器927、時序控制器925進行各種控制。明確而言，ALU控制器922產生用來控制 ALU921的工作的信號。另外，當CPU在執行程式時，中斷控制器924根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器927產生暫存器926的位址，並根據CPU的狀態從暫存器926讀出或對暫存器926寫入。
另外，時序控制器925產生控制ALU921、ALU控制器922、指令解碼器923、中斷控制器924以及暫存器控制器927的工作時序的信號。例如，時序控制器925具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將內部時脈信號CLK2供應到上述各種電路。
在圖16A所示的CPU中，在暫存器926中設置有記憶單元。作為暫存器926的記憶單元，可以使用上述實施方式所示的電晶體。
在圖16A所示的CPU中，暫存器控制器927根據來自ALU921的指示，進行暫存器926中的保持工作的選擇。換言之，在暫存器926所具有的記憶單元中，選擇利用正反器進行資料的保持還是利用電容元件進行資料的保持。當選擇利用正反器進行資料的保持時，進行對暫存器926中的記憶單元的電源電壓的供應。當選擇利用電容元件進行資料保持時，進行對電容元件的資料改寫，而可以停止對暫存器926內的記憶單元的電源電壓的供應。
如圖16B或圖16C所示那樣，藉由在記憶單元群與被供應電源電位VDD或電源電位VSS的節點之間 設置切換元件，可以停止電源電壓的供應。以下說明圖16B和圖16C所示的電路。
在圖16B和圖16C中示出作為控制對記憶單元供應電源電位的切換元件使用包括上述實施方式所示的電晶體的記憶體電路的結構的一個例子。
圖16B所示的記憶體裝置包括切換元件901以及具有多個記憶單元902的記憶單元群903。明確而言，各記憶單元902可以使用上述實施方式所記載的電晶體。高位準的電源電位VDD藉由切換元件901被供應到記憶單元群903所具有的各記憶單元902。並且，信號IN的電位和低位準的電源電位VSS被供應到記憶單元群903所具有的各記憶單元902。
在圖16B中，作為切換元件901使用上述實施方式所示的電晶體，該電晶體的開關受控於供應到其閘極電極的信號SigA。
此外，在圖16B中，示出切換元件901只具有一個電晶體的結構，但是不侷限於此，也可以具有多個電晶體。當切換元件901具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
此外，在圖16B中，由切換元件901控制對記憶單元群903所包含的各記憶單元902供應高位準的電源電位VDD，但是也可以由切換元件901控制供應低位準的電源電位VSS。
另外，圖16C示出記憶體裝置的一個例子，其中低位準的電源電位VSS藉由切換元件901被供應到記憶單元群903所具有的各記憶單元902。由切換元件901可以控制對記憶單元群903所具有的各記憶單元902供應低位準的電源電位VSS。
在記憶單元群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料，由此可以降低耗電量。明確而言，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的工作，由此可以降低耗電量。
在此，以CPU為例子進行說明，但是也可以應用於DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。
在圖17A中，顯示裝置1000是包括使用上述實施方式所示的電晶體的CPU的電器設備的一個例子。顯示裝置1000是電視廣播接收用的顯示裝置，並包括外殼1001、顯示部1002、揚聲器部1003及CPU1004等。CPU1004設置在外殼1001內部。顯示裝置1000既可以接收來自商業電源的電力供應，又可以使用蓄積在蓄電裝置中的電力。藉由將上述實施方式所示的電晶體用於顯示裝置1000的CPU，可以實現低耗電量化。
作為顯示部1002，可以使用半導體顯示裝置 諸如液晶顯示裝置、在每個像素中具備有機EL元件等發光元件的發光裝置、電泳顯示裝置、DMD(數位微鏡裝置：Digital Micromirror Device)、PDP(電漿顯示面板：Plasma Display Panel)及FED(場致發射顯示器：Field Emission Display)等。
另外，除了電視廣播接收用以外，用於個人電腦或廣告顯示等的所有資訊顯示的顯示裝置都包括在顯示裝置中。
在圖17A中，警報裝置1010是住宅用火災警報器，並包括檢測部及微型電腦1011。微型電腦1011是包括使用上述實施方式所示的的電晶體的CPU的電器設備的一個例子。
另外，在圖17A中，包括室內機1020及室外機1024的空調器是包括使用上述實施方式所示的電晶體的CPU的電器設備的一個例子。明確而言，室內機1020具有外殼1021、出風口1022、CPU1023等。在圖17A中，雖然例示出CPU1023設置在室內機1020中的情況，但是CPU1023也可以設置在室外機1024中。或者，還可以在室內機1020和室外機1024中都設置有CPU1023。藉由將上述實施方式所示的電晶體用於空調器的CPU，可以實現低耗電量化。
另外，在圖17A中，電冷藏冷凍箱1030是包括使用上述實施方式所示的電晶體的CPU的電器設備的一個例子。明確而言，電冷藏冷凍箱1030包括外殼 1031、冷藏室門1032、冷凍室門1033及CPU1034等。在圖17A中，CPU1034設置在外殼1031內部。藉由將上述實施方式所示的電晶體用於電冷藏冷凍箱1030的CPU1034，可以實現低耗電量化。
在圖17B中，例示出電器設備的一個例子的電動汽車。電動汽車1040安裝有二次電池1041。二次電池1041的電力由控制電路1042調整輸出而供應到驅動裝置1043。控制電路1042由具有未圖示的ROM、RAM、CPU等的處理裝置1044控制。藉由將上述實施方式所示的電晶體用於電動汽車1040的CPU，可以實現低耗電量化。
驅動裝置1043包括直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置1044根據電動汽車1040的駕駛員的操作資料(加速、減速、停止等)、行車資料(爬坡、下坡等資料，或者車輪所受到的負載資料等)等的輸入資訊，向控制電路1042輸出控制信號。控制電路1042根據處理裝置1044的控制信號而調整從二次電池1041供應的電能並控制驅動裝置1043的輸出。當安裝有交流電動機時，雖然未圖示，但是其內部還裝有將直流轉換為交流的逆變器。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。

Claims (19)

  1. 一種半導體裝置的製造方法，包含以下步驟：形成第一氧化物半導體膜於絕緣表面上；形成具有導電性的第一膜於該第一氧化物半導體膜上；形成第一光阻遮罩於該具有導電性的第一膜上；使用該第一光阻遮罩作為遮罩蝕刻該具有導電性的第一膜以形成具有導電性的第二膜；去除該第一光阻遮罩；使用該具有導電性的第二膜作為遮罩蝕刻該第一氧化物半導體膜以形成第二氧化物半導體膜；形成源極電極和汲極電極於該絕緣表面、該第二氧化物半導體膜、和該具有導電性的第二膜上；形成第二光阻遮罩於該具有導電性的第二膜、該源極電極、和該汲極電極上；使用該第二光阻遮罩作為遮罩蝕刻該具有導電性的第二膜以形成一對具有導電性的第三膜；去除該第二光阻遮罩；形成閘極絕緣膜於該第二氧化物半導體膜、該源極電極、該汲極電極、和該對具有導電性的第三膜上；以及形成閘極電極於該閘極絕緣膜上以與該第二氧化物半導體膜重疊。
  2. 一種半導體裝置的製造方法，包含以下步驟：形成第一氧化物半導體膜於絕緣表面上； 形成具有導電性的第一膜於該第一氧化物半導體膜上；形成第一絕緣膜於該具有導電性的第一膜上；形成第一光阻遮罩於該第一絕緣膜上；使用該第一光阻遮罩作為遮罩蝕刻該具有導電性的第一膜和該第一絕緣膜以形成具有導電性的第二膜和第二絕緣膜；去除該第一光阻遮罩；使用該具有導電性的第二膜和該第二絕緣膜作為遮罩蝕刻該第一氧化物半導體膜以形成第二氧化物半導體膜；形成第二光阻遮罩於該第二絕緣膜上；使用該第二光阻遮罩作為遮罩蝕刻該具有導電性的第二膜和該第二絕緣膜以形成一對具有導電性的第三膜和一對第三絕緣膜；形成閘極絕緣膜於該第二氧化物半導體膜和該對第三絕緣膜上；以及形成閘極電極於該閘極絕緣膜上以與該第二氧化物半導體膜重疊。
  3. 根據申請專利範圍第1及2項之任一項的半導體裝置的製造方法，其中在該形成該第一氧化物半導體膜的步驟中進行熱處理。
  4. 根據申請專利範圍第1及2項之任一項的半導體裝置的製造方法，還包含以下步驟：在該形成該閘極電極的步驟之後進行熱處理。
  5. 根據申請專利範圍第1及2項之任一項的半導體裝置的製造方法，還包含以下步驟：在該形成該閘極絕緣膜的步驟之後對該第二氧化物半導體膜添加氧。
  6. 根據申請專利範圍第1及2項之任一項的半導體裝置的製造方法，其中，該第一光阻遮罩及該第二光阻遮罩之各者係藉由曝光來形成，並且其中，該曝光是電子束曝光或液浸曝光。
  7. 根據申請專利範圍第1項的半導體裝置的製造方法，還包含以下步驟：在該形成該閘極絕緣膜的步驟之後對該第二氧化物半導體膜添加氧，以及在該添加氧的步驟之後進行熱處理。
  8. 根據申請專利範圍第1項的半導體裝置的製造方法，其中，該第一光阻遮罩及該第二光阻遮罩之各者係藉由曝光來形成，並且其中，在該曝光的期間，載有包括該絕緣表面的物體的載物台移動。
  9. 根據申請專利範圍第2項的半導體裝置的製造方法，還包含以下步驟：在形成該閘極絕緣膜之前，形成第三氧化物半導體膜於該第二氧化物半導體膜和該對第三絕緣膜上。
  10. 根據申請專利範圍第2項的半導體裝置的製造方法，其中該具有導電性的第一膜包含鎢。
  11. 一種半導體裝置，包括：氧化物半導體膜；該氧化物半導體膜上的具有導電性的第一膜及具有導電性的第二膜；該具有導電性的第一膜上的第一絕緣膜；該具有導電性的第二膜上的第二絕緣膜；該氧化物半導體膜、該具有導電性的第一膜、該具有導電性的第二膜、該第一絕緣膜及該第二絕緣膜上的閘極絕緣膜；以及與該閘極絕緣膜及該氧化物半導體膜重疊的閘極電極，其中，該具有導電性的第一膜及該具有導電性的第二膜的每一個的整個部分與該氧化物半導體膜重疊，其中，源極電極和汲極電極之其中一者在該氧化物半導體膜、該具有導電性的第一膜及該第一絕緣膜之上；以及其中，該源極電極和該汲極電極之其中另一者在該氧化物半導體膜、該具有導電性的第二膜及該第二絕緣膜之上。
  12. 一種半導體裝置，包括：氧化物半導體膜；該氧化物半導體膜上的第一膜及第二膜，該第一膜及 該第二膜各包含鉭及氮；該第一膜上的第一絕緣膜；該第二膜上的第二絕緣膜；該氧化物半導體膜、該第一膜、該第二膜、該第一絕緣膜及該第二絕緣膜上的閘極絕緣膜；以及與該閘極絕緣膜及該氧化物半導體膜重疊的閘極電極，其中，該第一膜及該第二膜的每一個的整個部分與該氧化物半導體膜重疊，其中，源極電極和汲極電極之其中一者在該氧化物半導體膜、該具有導電性的第一膜及該第一絕緣膜之上；以及其中，該源極電極和該汲極電極之其中另一者在該氧化物半導體膜、該具有導電性的第二膜及該第二絕緣膜之上。
  13. 一種半導體裝置，包括：氧化物半導體膜；該氧化物半導體膜上的具有導電性的第一膜及具有導電性的第二膜；該具有導電性的第一膜上的第一絕緣膜；該具有導電性的第二膜上的第二絕緣膜；該氧化物半導體膜、該具有導電性的第一膜、該具有導電性的第二膜、該第一絕緣膜及該第二絕緣膜上的閘極絕緣膜；以及 與該閘極絕緣膜及該氧化物半導體膜重疊的閘極電極，其中，該具有導電性的第一膜及該具有導電性的第二膜每一個在側表面處具有錐形形狀，且其中，該具有導電性的第一膜及該具有導電性的第二膜的每一個的整個部分與該氧化物半導體膜重疊，其中，源極電極和汲極電極之其中一者在該氧化物半導體膜、該具有導電性的第一膜及該第一絕緣膜之上；以及其中，該源極電極和該汲極電極之其中另一者在該氧化物半導體膜、該具有導電性的第二膜及該第二絕緣膜之上。
  14. 根據申請專利範圍第11、12及13項之任一項的半導體裝置，其中該第一絕緣膜及該第二絕緣膜都包括矽、以及氧和氮兩者中的一個。
  15. 根據申請專利範圍第11、12及13項之任一項的半導體裝置，還包括：該氧化物半導體膜下的第一氧化物膜；以及該氧化物半導體膜、該第一絕緣膜及該第二絕緣膜上的第二氧化物膜，其中，該第一氧化物膜及該第二氧化物膜的導帶底的能量都比該氧化物半導體膜的導帶底的能量大。
  16. 根據申請專利範圍第11、12及13項之任一項的半導體裝置，其中， 該源極電極與該氧化物半導體膜之側表面接觸；以及該汲極電極與該氧化物半導體膜之側表面接觸。
  17. 根據申請專利範圍第11及13項之任一項的半導體裝置，還包括：該氧化物半導體膜中的通道與該具有導電性的第一膜之間的第一低電阻區；以及該氧化物半導體膜中的通道與該具有導電性的第二膜之間的第二低電阻區。
  18. 根據申請專利範圍第11及13項之任一項的半導體裝置，其中該具有導電性的第一膜及該具有導電性的第二膜都包括選自鈦、鉬、鉭及鎢的材料、該材料的氮化物和該材料的合金中的至少一個。
  19. 根據申請專利範圍第12項的半導體裝置，還包括：該氧化物半導體膜中的通道與該第一膜之間的第一低電阻區；以及該氧化物半導體膜中的通道與該第二膜之間的第二低電阻區。
TW103107054A 2013-03-14 2014-03-03 半導體裝置及其製造方法 TWI642190B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013051622 2013-03-14
JP2013-051622 2013-03-14

Publications (2)

Publication Number Publication Date
TW201444090A TW201444090A (zh) 2014-11-16
TWI642190B true TWI642190B (zh) 2018-11-21

Family

ID=51523578

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103107054A TWI642190B (zh) 2013-03-14 2014-03-03 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US9437744B2 (zh)
JP (3) JP6329395B2 (zh)
KR (1) KR102290247B1 (zh)
TW (1) TWI642190B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP6355374B2 (ja) 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE112015004272T5 (de) 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170107997A (ko) * 2015-02-06 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US10019025B2 (en) * 2015-07-30 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9773919B2 (en) * 2015-08-26 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017085093A (ja) 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2017150443A1 (ja) * 2016-03-02 2017-09-08 シャープ株式会社 アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置
US9882064B2 (en) 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
US10741587B2 (en) 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
US10096720B2 (en) 2016-03-25 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
CN105914183B (zh) * 2016-06-22 2019-04-30 深圳市华星光电技术有限公司 Tft基板的制造方法
CN111656531A (zh) * 2018-01-24 2020-09-11 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102637406B1 (ko) 2018-02-28 2024-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
US11031506B2 (en) * 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
US20220238719A1 (en) * 2019-06-14 2022-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2022049604A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258140A1 (en) * 2007-04-20 2008-10-23 Samsung Electronics Co., Ltd. Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor
US20100155792A1 (en) * 2008-12-22 2010-06-24 Electronics And Telecommunications Research Institute Transparent transistor and method of manufacturing the same
TW201138105A (en) * 2009-11-13 2011-11-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW201246214A (en) * 2011-03-30 2012-11-16 Semiconductor Energy Lab Semiconductor device and driving method thereof
TW201250859A (en) * 2011-03-11 2012-12-16 Semiconductor Energy Lab Method of manufacturing semiconductor device

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6315472A (ja) * 1986-07-07 1988-01-22 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06104439A (ja) * 1992-09-18 1994-04-15 Fujitsu Ltd 薄膜トランジスタおよびその製造方法
JP3238020B2 (ja) * 1994-09-16 2001-12-10 株式会社東芝 アクティブマトリクス表示装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TW474023B (en) * 2001-02-27 2002-01-21 Hannstar Display Corp Thin film transistor process of liquid crystal display
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5328083B2 (ja) * 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101419239B1 (ko) * 2007-12-31 2014-07-16 엘지디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 표시장치의 제조 방법
JPWO2010010766A1 (ja) 2008-07-25 2012-01-05 日本電気株式会社 電界効果型トランジスタおよび回路装置
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5322530B2 (ja) * 2008-08-01 2013-10-23 富士フイルム株式会社 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5258467B2 (ja) * 2008-09-11 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP2010182929A (ja) * 2009-02-06 2010-08-19 Fujifilm Corp 電界効果型トランジスタの製造方法
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101671210B1 (ko) * 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101876470B1 (ko) * 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065208A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101804589B1 (ko) * 2009-12-11 2018-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102822884A (zh) * 2010-03-26 2012-12-12 夏普株式会社 显示装置和显示装置用阵列基板的制造方法
JP5705559B2 (ja) * 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
KR20120003374A (ko) * 2010-07-02 2012-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
JP5719610B2 (ja) 2011-01-21 2015-05-20 三菱電機株式会社 薄膜トランジスタ、及びアクティブマトリクス基板
JP5743064B2 (ja) * 2011-02-17 2015-07-01 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5404963B2 (ja) * 2011-03-01 2014-02-05 シャープ株式会社 薄膜トランジスタおよび表示装置
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2013115098A (ja) * 2011-11-25 2013-06-10 Sony Corp トランジスタ、トランジスタの製造方法、表示装置および電子機器
WO2013080900A1 (en) 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013094547A1 (en) 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9076825B2 (en) 2013-01-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258140A1 (en) * 2007-04-20 2008-10-23 Samsung Electronics Co., Ltd. Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor
US20100155792A1 (en) * 2008-12-22 2010-06-24 Electronics And Telecommunications Research Institute Transparent transistor and method of manufacturing the same
TW201138105A (en) * 2009-11-13 2011-11-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW201250859A (en) * 2011-03-11 2012-12-16 Semiconductor Energy Lab Method of manufacturing semiconductor device
TW201246214A (en) * 2011-03-30 2012-11-16 Semiconductor Energy Lab Semiconductor device and driving method thereof

Also Published As

Publication number Publication date
US20160359050A1 (en) 2016-12-08
JP2014199921A (ja) 2014-10-23
KR20140113354A (ko) 2014-09-24
US9991395B2 (en) 2018-06-05
US20140264323A1 (en) 2014-09-18
KR102290247B1 (ko) 2021-08-13
JP6503111B2 (ja) 2019-04-17
US9437744B2 (en) 2016-09-06
TW201444090A (zh) 2014-11-16
JP2018137475A (ja) 2018-08-30
JP2016028441A (ja) 2016-02-25
JP6329395B2 (ja) 2018-05-23

Similar Documents

Publication Publication Date Title
TWI642190B (zh) 半導體裝置及其製造方法
TWI610370B (zh) 半導體裝置及製造該半導體裝置的方法
TWI588999B (zh) 半導體裝置
TWI615974B (zh) 半導體裝置
US9852904B2 (en) Method for manufacturing semiconductor device
JP6021586B2 (ja) 半導体装置
TWI655775B (zh) 半導體裝置以及該半導體裝置的製造方法
TW201501315A (zh) 半導體裝置
JP6250883B2 (ja) 半導体装置
JP6345842B2 (ja) 半導体装置
JP6526853B2 (ja) 半導体装置
JP6302037B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees