KR20140063430A - 반도체 장치 - Google Patents

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KR20140063430A
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oxide semiconductor
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？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기적 특성의 문턱 전압을 제어하여, 소위 노멀리 오프의 스위칭 소자를 실현한다.
트랜지스터는, 제 1 절연막과, 제 1 절연막 위에 형성되고, 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층을 덮도록 형성된 제 2 절연막과, 산화물 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함한다. 트랜지스터는, 제 1 절연막을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 1 게이트 전극층과, 제 2 절연막을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 2 게이트 전극층과, 제 2 절연막을 사이에 개재하여 산화물 반도체층의 채널 폭 방향의 측면과 중첩되도록 형성된 제 3 게이트 전극층을 더 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 특히 산화물 반도체층을 사용한 반도체 장치에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성되는 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유한 비정질 산화물(In-Ga-Zn-O계 비정질 산화물)로 이루어진 반도체층을 사용한 트랜지스터가 기재되어 있다(특허문헌 1 참조).
일본 특개2011-181801호 공보
산화물 반도체에서 산소 결손은 도너가 되어, 산화물 반도체 내에 캐리어인 전자를 발생시킨다. 트랜지스터의 채널 형성 영역을 포함한 산화물 반도체에 다수의 산소 결손이 존재하면, 채널 형성 영역 내에 전자를 발생시켜 트랜지스터의 문턱 전압을 음(negative) 방향으로 변동시키는 요인이 된다.
또한, 트랜지스터의 고속 동작화, 저소비 전력화, 고집적화, 저가격화 등을 달성하기 위해서는 트랜지스터의 미세화가 필요하다. 그러나, 트랜지스터의 미세화는 문턱 전압이 음 방향으로 변동되는 요인이 된다.
상술한 문제를 감안하여, 본 발명의 일 형태에 의해, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 문턱 전압을 제어하여, 소위 노멀리 오프 스위칭 소자를 실현하는 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태에 의해, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치에 안정된 전기적 특성을 부여하여 고신뢰성화를 달성하는 것을 과제 중 하나로 한다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에 복수의 게이트 전극을 제공한다. 상기 복수의 게이트 전극을 제어함으로써, 노멀리 오프 스위칭 소자를 실현할 수 있다. 더 구체적인 구성은 아래와 같다.
본 발명의 일 형태는 제 1 절연막과, 제 1 절연막 위에 형성되고 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층을 덮도록 형성된 제 2 절연막과, 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 가지며, 제 1 절연막을 사이에 개재(介在)하여 채널 형성 영역과 중첩되도록 형성된 제 1 게이트 전극층과, 제 2 절연막을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 2 게이트 전극층과, 제 2 절연막을 사이에 개재하여 산화물 반도체층의 채널 폭 방향의 측면과 중첩되도록 형성된 제 3 게이트 전극층을 갖는, 반도체 장치이다.
또한, 본 발명의 다른 일 형태는 트랜지스터 또는 트랜지스터를 포함하여 구성된 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터 또는 이 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치나, 이들 중 어느 것을 부품으로서 탑재한 전자 기기에 관한 것이다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 문턱 전압을 제어하여, 소위 노멀리 오프 스위칭 소자를 실현하는 트랜지스터를 포함한 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체를 포함한 트랜지스터를 갖는 반도체 장치에 안정된 전기적 특성을 부여하여 고신뢰성화를 달성할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 2는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 5는 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 산화물 적층의 단면 구조를 설명하기 위한 도면.
도 7은 본 발명의 일 형태에 따른 산화물 적층의 진공 준위와 전도대 하단의 에너지 차이를 설명하기 위한 도면.
도 8은 본 발명의 일 형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 9는 본 발명의 일 형태에 따른 산화물 적층의 단면 구조를 설명하기 위한 도면.
도 10은 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 11은 메모리셀의 예를 설명하기 위한 도면.
도 12는 메모리셀의 예를 설명하기 위한 도면.
도 13은 메모리셀의 구조 예를 설명하기 위한 도면.
도 14는 반도체 장치의 블록도.
도 15는 반도체 장치의 블록도.
도 16은 반도체 장치를 적용할 수 있는 전자 기기를 설명하기 위한 도면.
도 17은 산화물 반도체층을 사용한 트랜지스터의 전기적 특성의 변동을 설명하기 위한 도면.
도 18은 산화물 반도체층을 사용한 트랜지스터에서의 에너지 밴드 다이어그램.
도 19는 산화물 반도체층을 사용한 트랜지스터의 열화 모드를 도시한 도면.
도 20은 산화물 반도체층을 사용한 트랜지스터의 에너지 밴드 다이어그램과 이것에 대응하는 열화 모델을 도시한 도면.
도 21은 산화물 반도체층을 사용한 트랜지스터의 에너지 밴드 다이어그램과 이것에 대응하는 열화 모델을 도시한 도면.
도 22는 산화물 반도체층을 사용한 트랜지스터의 에너지 밴드 다이어그램과 이것에 대응하는 열화 모델을 도시한 도면.
도 23은 산화물 반도체층을 사용한 트랜지스터의 단면 구조를 도시한 도면.
이하에서는 본 명세서에 개시(開示)되는 발명의 실시형태에 대해서 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 개시되는 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 상세한 사항을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시되는 발명은 이하에 기재되는 실시형태의 내용에 한정되어 해석되는 것이 아니다. 또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
또한, 본 명세서 등에서 '위'라는 용어는 구성 요소의 위치 관계를 '바로 위'에 있는 것으로 한정하는 것은 아니다. 예를 들어, '게이트 절연막 위의 게이트 전극'이라는 표현은 게이트 절연막과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. '아래'에 대해서도 마찬가지이다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용될 수 있고, 그 반대도 역시 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체가 되어 형성된 경우 등도 포함한다.
또한, '소스'나 '드레인'의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서에서 '소스'나 '드레인'이라는 용어는 교체하여 사용할 수 있다.
또한, 본 명세서 등에서 '전기적으로 접속'이라는 표현에는 '어떤 전기적 작용을 갖는 것'을 통하여 접속되는 경우가 포함된다. 여기서, '어떤 전기적 작용을 갖는 것'은 접속 대상간의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다.
(실시형태 1)
본 실시형태에 따른 반도체 장치의 구조 예를 도 1에 도시하였다. 도 1의 (A)는 반도체 장치의 상면도이고, 도 1의 (B)는 도 1의 (A)에 도시한 일점 쇄선 A1-A2 부분의 단면도이고, 도 1의 (C)는 도 1의 (A)에 도시한 일점 쇄선 B1-B2 부분의 단면도이다. 또한, 도 1의 (A)의 상면도에서는 도면의 명료화를 위해서 요소의 일부를 투과하여 도시하거나 생략하였다.
또한, 도 1의 (B)에 도시한 단면도는 채널 폭 방향의 단면도이고, 도 1의 (C)에 도시한 단면도는 채널 길이 방향의 단면도이다.
도 1에 도시한 반도체 장치는 제 1 절연막(106)과, 제 1 절연막(106) 위에 형성되고 채널 형성 영역을 포함한 산화물 반도체층(108)과, 산화물 반도체층(108) 위에 형성된 제 2 절연막(114)과, 산화물 반도체층(108)에 전기적으로 접속되는 소스 전극층(110) 및 드레인 전극층(112)을 가지며, 제 1 절연막(106)을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 1 게이트 전극층(104)과, 제 2 절연막(114)을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 2 게이트 전극층(116)과, 제 2 절연막(114)을 사이에 개재하여 산화물 반도체층(108)의 채널 폭 방향의 측면과 중첩되도록 형성된 제 3 게이트 전극층(118)을 갖는, 반도체 장치이다.
또한, 도 1에 도시한 반도체 장치에 있어서, 제 3 게이트 전극층(118)은 산화물 반도체층(108)의 채널 폭 방향의 2개의 측면에 대향하도록 형성되며, 이들을 제 3 게이트 전극층(118a) 및 제 3 게이트 전극층(118b)이라고 표기하였다. 그러나, 이 구성에 한정되지 않으며, 제 3 게이트 전극층(118)은 산화물 반도체층(108)의 채널 폭 방향의 측면 중 어느 하나에 대향하도록 형성되는 구성으로 하여도 좋다. 다만, 본 실시형태에 제시된 바와 같이, 산화물 반도체층(108)의 채널 폭 방향의 2개의 측면에 대향하도록 형성하면, 트랜지스터의 문턱 전압을 제어하기 쉽기 때문에 더 바람직하다.
이와 같이 본 발명의 일 형태는 산화물 반도체층(108)에 각각 대향하는 복수의 게이트 전극층을 제공하고, 이 복수의 게이트 전극층을 사용함으로써, 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 제어하여 노멀리 오프 트랜지스터로 할 수 있다. 예를 들어, 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)은 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용할 수 있다. 또한, 제 2 게이트 전극층(116)은 트랜지스터의 구동을 제어하기 위한 전극으로서 사용할 수 있다. 다만, 제 1 게이트 전극층 내지 제 3 게이트 전극층의 구성은 이것에 한정되지 않으며, 예를 들어 제 2 게이트 전극층(116)을 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용하여도 좋다. 또한, 본 실시형태에 있어서, 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)을 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용하고, 제 2 게이트 전극층(116)을 트랜지스터의 구동을 제어하기 위한 전극으로서 사용하는 예에 대해서 이하에서 설명한다.
트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용하는 제 1 게이트 전극층(104)은 산화물 반도체층(108)의 채널 형성 영역에 전계를 수직으로 인가할 수 있다. 한편, 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용하는 제 3 게이트 전극층(118)(제 3 게이트 전극층(118a) 및 제 3 게이트 전극층(118b))은 산화물 반도체층(108)의 채널 형성 영역에 전계를 수평으로 인가할 수 있다. 즉 제 1 게이트 전극층(104)은 백 게이트 전극으로서 기능할 수 있고, 제 3 게이트 전극층(118)은 사이드 게이트 전극으로서 기능할 수 있다. 사이드 게이트 전극을 제공함으로써, 산화물 반도체층(108)의 채널 형성 영역을 완전 공핍화, 또는 실질적으로 완전 공핍화할 수 있으며, 이와 같은 구조를 갖는 트랜지스터는 오프 전류가 매우 낮다 등의 효과를 얻을 수 있다. 또한, 산화물 반도체층(108)의 두께를 두껍게 형성하여도 좋다. 산화물 반도체층(108)의 두께를 두껍게 형성함으로써 제 3 게이트 전극층(118)으로부터의 전위의 영향을 받기 쉬워지기 때문에, 문턱 전압을 제어하기 쉬워진다. 산화물 반도체층(108)의 두께는, 예를 들어, 15nm 내지 1500nm로 할 수 있다.
여기서, 트랜지스터의 문턱 전압의 제어 방법의 일례에 대해서 설명한다. 예를 들어, 제 1 게이트 전극층(104)만으로 트랜지스터의 문턱 전압을 제어하는 경우, 제 1 절연막(106)은 산화물 반도체층(108)에 전계를 인가하기 위해서 얇게 형성하는 것이 바람직하다. 그러나, 제 1 절연막(106)은 산화물 반도체층(108)에 산소를 공급하기 위해서 두껍게 형성하는 것이 바람직하며, 얇게 하기 어렵다. 따라서, 트랜지스터의 문턱 전압의 제어는 제 1 게이트 전극층(104)만으로 제어하기 어려운 경우가 있다. 또한, 제 3 게이트 전극층(118)은 산화물 반도체층(108)의 채널 형성 영역에 수평으로 제공되어 있다. 트랜지스터의 문턱 전압의 제어는 채널 형성 영역에 대해 수평으로 전계를 인가하기보다 수직으로 전계를 인가하는 것이 효과가 크다. 따라서, 트랜지스터의 문턱 전압의 제어는 제 3 게이트 전극층(118)만으로 제어하기 어려운 경우가 있다.
그러나, 본 발명의 일 형태인 반도체 장치는 제 1 게이트 전극층(104)과, 제 3 게이트 전극층(118)의 2개의 게이트 전극층을 사용하여 트랜지스터의 문턱 전압을 제어함으로써, 상기 문제를 해결할 수 있다. 즉 제 1 게이트 전극층(104)에 의한 문턱 전압 제어와 제 3 게이트 전극층(118)에 의한 문턱 전압 제어를 조합함으로써, 트랜지스터의 문턱 전압은 더 제어하기 쉬워진다.
본 실시형태에 제시된 반도체 장치의 문턱 전압의 제어 방법으로서는, 예를 들어 제 1 게이트 전극층(104)에 인가하는 전위를 접지 전위(GND라고도 함) 또는 플로팅(floating) 상태로 하고, 제 3 게이트 전극층(118)에 인가하는 전위를 음의 전위로 할 수 있다. 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)에 상술한 전위를 인가함으로써, 트랜지스터의 문턱 전압을 양(positive) 방향으로 변동시킬 수 있다.
또한, 제 1 게이트 전극층(104)은 외부로부터의 전장을 차폐하는, 소위 외부의 전장이 트랜지스터에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 가질 수 있다. 제 1 게이트 전극층(104)의 정전 차폐 기능에 의해, 정전기 등 외부의 전장의 영향으로 인하여 트랜지스터의 전기적인 특성이 변동되는 것을 억제할 수 있다.
또한, 도 1에 도시한 반도체 장치에 있어서, 일례로서, 소스 전극층(110)에 소스 전극층(110a)과 소스 전극층(110b)으로 이루어진 적층 구조를 사용한다. 또한, 드레인 전극층(112)에는 드레인 전극층(112a)과 드레인 전극층(112b)으로 이루어진 적층 구조를 사용한다.
소스 전극층(110) 및 드레인 전극층(112) 각각을 적층 구조로 함으로써, 채널 길이(L 길이라고도 함)가 짧은 트랜지스터를 형성할 수 있다. 예를 들어, 소스 전극층(110a) 및 드레인 전극층(112a)을, 산소와 결합되기 쉬운 도전 재료를 사용하여 형성하고, 산화물 반도체층(108)과 접촉시킴으로써, 산화물 반도체층(108) 내에 함유된 산소가, 산소와 결합되기 쉬운 도전 재료 측으로 확산 또는 이동하는 현상이 일어난다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 상기 현상에 의해 산화물 반도체층(108)과 소스 전극층(110a) 및 드레인 전극층(112a)이 접촉한 영역의 근방의 영역에 산소 결손이 발생하여, 상기 영역이 n형화된다.
그러나, 본 실시형태에 제시된 반도체 장치에 있어서는 소스 전극층(110a) 및 드레인 전극층(112a) 위에, 산소와 결합되기 어려운 도전 재료를 사용하여 소스 전극층(110b) 및 드레인 전극층(112b)을 형성함으로써, 채널 길이(L 길이)가 짧은 트랜지스터를 형성할 수 있다. 예를 들어, 트랜지스터의 채널 길이(L 길이)는 100nm 이하, 더 바람직하게는 50nm 이하, 더 바람직하게는 30nm 이하로 할 수 있다. 또한, 도 1의 (C)에 있어서, 채널 길이(L 길이)는 소스 전극층(110b)과 드레인 전극층(112b) 사이의 거리이다. 또한, 도 1의 (C)에서, 산화물 반도체층(108) 내의 n형화된 영역을 n형 영역(107)이라고 표기한다. 따라서, n형 영역(107)은 트랜지스터의 소스 영역 또는 드레인 영역으로서 사용할 수 있다.
또한, 제 2 게이트 전극층(116)을 트랜지스터의 구동을 제어하기 위한 전극으로서 사용한 경우, 채널 형성 영역이란, 도 1의 (C)에서 산화물 반도체층(108) 중 제 2 게이트 전극층(116)과 중첩된 영역을 말한다. 다만, 산화물 반도체층(108) 내에 n형 영역(107)이 형성된 경우에는 산화물 반도체층(108) 중 제 2 게이트 전극층(116)과 중첩됨과 함께 n형 영역(107)들에 끼워진 영역이 채널 형성 영역이 된다. 이와 같이 채널 형성 영역은 산화물 반도체층(108) 중 제 2 게이트 전극층(116)과 중첩된 영역에 주로 형성되며, 그 특성은 산화물 반도체층(108)의 반도체 특성에 의존한다. 따라서, 산화물 반도체층(108) 중 제 2 게이트 전극층(116)과 중첩된 영역은 i형인 경우에는 채널 형성 영역이 되고, n형인 경우에는 채널 형성 영역이 되지 않을 수 있다. 또한, 채널이란, 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다. 예를 들어, 도 1의 (C)에 있어서, 산화물 반도체층(108) 중 제 2 게이트 전극층(116)과 중첩되고 소스 전극층(110b)과 드레인 전극층(112b) 사이에 위치하고, 제 2 절연막(114) 근방의 영역을 말한다.
또한, 본 실시형태에 제시된 반도체 장치는 제 2 절연막(114), 제 2 게이트 전극층(116), 및 제 3 게이트 전극층(118) 위에 제 3 절연막(120)을 제공하는 구성으로 하여도 좋다. 제 3 절연막(120)은 트랜지스터의 보호막으로서의 기능을 가질 수 있다.
다음에, 도 1에 도시한 반도체 장치의 다른 구성 요소에 대해서 이하에서 자세히 설명한다.
기판(102)은 단순히 지지 기판에 한정되지 않으며, 트랜지스터 등 다른 디바이스가 형성된 기판이어도 좋다. 이 경우에, 제 1 게이트 전극층(104), 제 2 게이트 전극층(116), 제 3 게이트 전극층(118), 소스 전극층(110), 및 드레인 전극층(112) 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
제 1 게이트 전극층(104)은 제 1 절연막(106)과 접촉하기 때문에, 산소와 결합되기 어려운 도전 재료를 사용하는 것이 바람직하다. 상기 도전 재료로서는, 예를 들어 질화 탄탈, 질화 티타늄 등 도전성 질화물, 또는 루테늄 등을 사용하는 것이 바람직하다. 또한, 산소와 결합되기 어려운 도전 재료에는 산소가 확산 또는 이동하기 어려운 재료도 포함된다.
제 1 절연막(106)은 기판(102)으로부터의 불순물 확산을 방지하는 역할뿐만 아니라, 산화물 반도체층(108)에 산소를 공급하는 역할도 가질 수 있기 때문에, 산소를 함유한 절연막으로 한다. 특히 제 1 절연막(106)은 과잉 산소를 함유한 절연막인 것이 더 바람직하다. 과잉 산소를 함유한 산화물 절연막이란, 열처리 등에 의해 산소를 방출할 수 있는 산화물 절연막을 말한다. 환언하면, 제 1 절연막(106)은 가열됨으로써 산소를 방출할 수 있는 산화물 절연막이다. 제 1 절연막(106)은 바람직하게는, 승온 이탈 가스 분광법에 의한 분석에서, 산소 원자로 확산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한 과잉 산소란, 열처리에 의해 산화물 반도체층 내, 또는 산화 실리콘 내, 또는 산화질화 실리콘 내를 이동할 수 있는 산소, 또는 본래의 화학양론적 조성을 만족시키는 산소보다 과잉으로 존재하는 산소, 또는 산소 부족으로 인한 Vo(oxygen vacancy(산소 공핍))를 메우거나 또는 충전하는 기능을 갖는 산소를 말한다. 제 1 절연막(106)으로부터 방출되는 산소는 산화물 반도체층(108)의 채널 형성 영역에 확산시킬 수 있으므로, 산화물 반도체층에 형성될 수 있는 산소 결손에 산소를 보전할 수 있다. 따라서, 안정된 트랜지스터의 전기적 특성이 얻어진다.
또한, 기판(102)이 다른 디바이스가 형성된 기판인 경우, 제 1 절연막(106)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 제 1 절연막(106)의 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
산화물 반도체층(108)으로서 사용할 수 있는 산화물 반도체층은 적어도 인듐(In), 아연(Zn), 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)을 함유한 In-M-Zn 산화물로 표기되는 층을 포함하는 것이 바람직하다. 산화물 반도체층(108)에 사용할 수 있는 재료 및 형성 방법에 관해서는, 트랜지스터의 제작 방법 설명 시에 자세히 설명하기로 한다.
또한, 산화물 반도체층이 채널로서 기능하는 트랜지스터에 안정된 전기적 특성을 부여하기 위해서는 산화물 반도체층 내의 불순물 농도를 저감하여, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더 바람직하게는 1×1013/cm3 미만인 것을 말한다.
또한, 산화물 반도체층에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이 된다. 예를 들어, 수소 및 질소는 도너 준위를 형성하고 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 내에서 불순물 준위를 형성한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기적 특성을 열화시킬 수 있다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS에 의한 분석에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 함유되면, 산화물 반도체층의 결정성을 저하시킬 수 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 또한, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다.
또한, 상술한 바와 같이, 고순도화된 산화물 반도체층을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 낮으며, 트랜지스터의 채널 폭으로 규격화된 오프 전류는 수yA/μm 내지 수zA/μm까지 저감시킬 수 있다.
또한, 산화물 반도체층(108)으로서 사용할 수 있는 산화물 반도체는 막 내의 국재 준위(局在 準位) 밀도를 저감함으로써, 산화물 반도체층(108)을 사용한 트랜지스터에 안정된 전기적 특성을 부여할 수 있다. 또한, 이 트랜지스터에 안정된 전기적 특성을 부여하기 위해서는 CPM 측정(CPM: Constant Photocurrent Method)으로 얻어지는, 산화물 반도체층(108) 내의 국재 준위에 의한 흡수 계수는 1×10-3/cm 미만, 바람직하게는 3×10-4/cm 미만인 것이 좋다.
소스 전극층(110a) 및 드레인 전극층(112a)에는 산소와 결합되기 쉬운 도전 재료를 사용할 수 있다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 나중의 프로세스 온도를 비교적 높게 할 수 있음 등의 이유로, 융점이 높은 Ti 또는 W를 사용하는 것이 특히 바람직하다. 또한, 산소와 결합되기 쉬운 도전 재료에는, 산소가 확산 또는 이동하기 쉬운 재료도 그 범주에 포함된다.
n형 영역(107)은 산화물 반도체층(108) 내의 산소가 소스 전극층(110a) 및 드레인 전극층(112a) 측으로 빠져나가 산화물 반도체층(108)의 산소 결손이 많은 영역이다. 또한, n형 영역(107)에는 소스 전극층(110a) 및 드레인 전극층(112a)의 성분이 혼입될 수 있고, 예를 들어 소스 전극층(110a) 및 드레인 전극층(112a)으로서 텅스텐막을 사용한 경우, n형 영역(107) 내에 텅스텐 원소가 혼입될 수 있다.
그런데, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생으로 인하여 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장될 수 있다. 이 경우에는 트랜지스터의 전기적 특성에는 문턱 전압의 변동이나 게이트 전압으로 온/오프를 제어할 수 없는 상태(도통 상태)가 나타난다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에 소스 전극 및 드레인 전극에 산소와 결합되기 쉬운 도전 재료를 사용하는 것은 바람직하지 않다.
따라서, 본 실시형태에서는 소스 전극 및 드레인 전극을 각각 적층 구조로 하고, 채널 길이를 결정하는 소스 전극층(110b) 및 드레인 전극층(112b)에는 산소와 결합되기 어려운 도전 재료를 사용한다. 상기 도전 재료로서는 예를 들어, 질화 탄탈이나 질화 티타늄 등 도전성 질화물, 또는 루테늄 등을 사용하는 것이 바람직하다. 또한, 산소와 결합되기 어려운 도전 재료에는 산소가 확산 또는 이동하기 어려운 재료도 포함된다.
상기 산소와 결합되기 어려운 도전 재료를 소스 전극층(110b) 및 드레인 전극층(112b)에 사용함으로써, 산화물 반도체층(108)에 형성되는 채널 형성 영역에 산소 결손이 형성되는 것을 억제할 수 있어, 채널의 n형화를 억제할 수 있다. 따라서, 채널 길이가 매우 짧은 트랜지스터에도 양호한 전기적 특성을 부여할 수 있다.
또한, 상기 산소와 결합되기 어려운 도전 재료만으로 소스 전극 및 드레인 전극을 형성하면, 산화물 반도체층(108)과의 접촉 저항이 지나치게 높아지기 때문에, 도 1에 도시한 바와 같이, 소스 전극층(110a) 및 드레인 전극층(112a)을 산화물 반도체층(108) 위에 형성하고, 소스 전극층(110a) 및 드레인 전극층(112a)을 덮도록 소스 전극층(110b) 및 드레인 전극층(112b)을 형성하는 것이 바람직하다. 이 때, 소스 전극층(110a) 및 드레인 전극층(112a)과 산화물 반도체층(108)이 접촉하는 면적이 크고, 소스 전극층(110b) 및 드레인 전극층(112b)과 산화물 반도체층(108)이 접촉하는 면적은 작은 것이 바람직하다. 소스 전극층(110a) 및 드레인 전극층(112a)과 산화물 반도체층(108)이 접촉하는 영역은 산소 결손 생성으로 인해 n형화된 영역이 된다. 이 n형화된 영역에 의해, 소스 전극층(110a) 및 드레인 전극층(112a)과 산화물 반도체층(108)의 접촉 저항을 저감시킬 수 있다. 따라서, 소스 전극층(110a) 및 드레인 전극층(112a)과 산화물 반도체층(108)이 접촉하는 면적을 크게 함으로써, n형화된 영역의 면적도 크게 할 수 있다.
제 2 절연막(114)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 1종류 이상 포함한 절연막을 사용할 수 있다. 또한, 제 2 절연막(114)은 상기 재료의 적층이어도 좋다. 또한, 제 2 절연막(114)은 게이트 절연막으로서의 기능을 갖는다.
제 2 게이트 전극층(116) 및 제 3 게이트 전극층(118)에는 Al, Cr, Cu, Ta, Ti, Mo, W 등의 재료를 사용할 수 있다.
제 3 절연막(120)에는 산소가 확산 또는 이동하기 어려운 재료를 사용하면 좋다. 또한, 제 3 절연막(120)에는 막 내의 수소 함유량이 적게 되는 재료를 사용하면 좋다. 제 3 절연막(120) 내의 수소 함유량으로서는, 바람직하게는 5×1019/cm3 미만, 더 바람직하게는 5×1018/cm3 미만으로 한다. 또한, 제 3 절연막(120)은 트랜지스터의 보호 절연막으로서의 기능을 갖는다. 제 3 절연막(120) 내의 수소 함유량을 상술한 값으로 함으로써, 트랜지스터의 오프 전류를 낮게 할 수 있다. 예를 들어, 제 3 절연막(120)으로서 질화 실리콘막, 질화산화 실리콘막을 사용하면 좋다.
본 발명의 일 형태의 트랜지스터에 관한 설명은 여기까지이며, 상기 트랜지스터의 구성에 따르면, 복수의 게이트 전극층을 가짐으로써, 트랜지스터의 문턱 전압을 제어하며, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 또한, 상기 트랜지스터를 포함한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 도 1에 도시한 반도체 장치의 제작 방법에 대해서 도 2 내지 도 4를 사용하여 설명한다.
우선, 기판(102)을 마련한다. 기판(102)으로서 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있으며, 이들 기판 위에 반도체 소자가 제공된 것을 사용하여도 좋다.
다음에, 기판(102) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써, 제 1 게이트 전극층(104)을 형성한다(도 2의 (A) 참조).
제 1 게이트 전극층(104)으로서는 예를 들어, 스퍼터링법 등에 의해, 질화 탄탈, 질화 티타늄, 루테늄, 또는 이들 중 어느 것을 주성분으로 함유한 합금 재료를 포함한 도전막을 단층 또는 적층으로 형성한다.
다음에, 기판(102) 및 제 1 게이트 전극층(104) 위에 절연막(105)을 형성한다(도 2의 (B) 참조).
절연막(105)으로서는 제 1 절연막(106)에 사용할 수 있는 재료를 적용할 수 있다. 예를 들어, 절연막(105)은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의해, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등의 산화물 절연막, 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋고, 적어도 산화물 반도체층(108)과 접촉하는 상층은 산화물 반도체층(108)으로의 산소의 공급원이 될 수 있는, 산소를 함유한 재료로 형성한다.
다음에, 절연막(105)의 표면을 평탄화하여 제 1 절연막(106)을 형성한다(도 2의 (C) 참조). 제 1 절연막(106)은 절연막(105)을 CMP법 등으로 평탄화 처리함으로써 형성될 수 있다.
또한, 제 1 절연막(106)에 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하여 산소를 첨가하여도 좋다. 산소를 첨가함으로써, 제 1 절연막(106)에 더 과잉의 산소를 함유시킬 수 있다.
다음에, 제 1 절연막(106) 위에 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulse Laser Deposition)법에 의해 산화물 반도체막을 형성하여, 선택적으로 에칭함으로써 산화물 반도체층(108)을 형성한다(도 2의 (D) 참조). 또한, 에칭 전에 가열 공정을 수행하여도 좋다.
산화물 반도체층(108)으로서 사용할 수 있는 산화물 반도체층은 적어도 인듐(In), 아연(Zn), 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)을 함유한 In-M-Zn 산화물로 표기된 층을 포함하는 것이 바람직하다. 또는, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위해서, 상술한 원소와 함께, 스테빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스테빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등을 들 수 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
여기서, 예를 들어 In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 함유되어 있어도 좋다. 또한, 본 명세서에 있어서, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0, 및 m은 정수가 아님)로 표기되는 재료를 사용하여도 좋다. M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n＞0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
또한, 스퍼터링법을 이용하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 막을 형성할 때 발생하는 먼지를 저감할 수 있고, 막 두께 분포도 균일하게 할 수 있기 때문에 DC 스퍼터링법을 이용하는 것이 바람직하다.
여기서, 산화물 반도체막의 구조에 대해서 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한, 본 명세서 등에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, CAAC-OS막에 포함되는 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. 다만 CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에 있어서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상의 크기의 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의해 해석한 경우, 회절각(2θ)이 31° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것으로 확인된다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 CAAC-OS막을 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정하여, 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정 면에 귀속되는 피크가 6개 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
따라서, CAAC-OS막에서는 상이한 결정부간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 그러므로, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시키면, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 내에서, c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, c축 배향된 결정부의 비율이 다른 영역이 부분적으로 형성될 수도 있다.
또한, out-of-plane법에 의해 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때의 피크 외에 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ의 피크가 36° 근방에 나타나는 것은 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈과 같은 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 표현한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기적 특성은 문턱 전압이 음이 되는(노멀리 온이라고도 함) 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그래서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기적 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지에 필요한 시간이 길고, 마치 고정 전하처럼 움직이는 경우가 있다. 그러므로, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막이 사용된 트랜지스터는 전기적 특성이 불안정하게 될 수 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한 nc-OS막은, 예를 들어 TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 결정부들 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)에 의해 nc-OS막을 관찰하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부와 프로브 직경이 가깝거나 결정부보다 프로브 직경이 작은(예를 들어 1nm 이상 30nm 이하) 전자 빔을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)에 의해 nc-OS막을 관찰하면, 스폿이 관측된다. 또한, 나노 빔 전자 회절에 의해 nc-OS막을 관찰한 경우, 휘도가 높은 원 형(환 형) 영역이 관측될 수 있다. 또한, 나노 빔 전자 회절에 의해 nc-OS막을 관찰한 경우, 환 형 영역 내에 복수의 스폿이 관측될 수 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비해 결함 준위 밀도가 높다.
또한 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
또한, CAAC-OS막을 형성하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감시키면 좋다. 또한, 성막 가스 내의 불순물을 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마로 인한 손상을 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대해서 이하에서 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수로 혼합하고 가압 처리를 한 후, 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 분말의 종류 및 이들을 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
다음에, 제 1 열처리를 수행하는 것이 바람직하다. 제 1 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 수행하면 좋다. 또한, 제 1 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보전하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다. 제 1 열처리에 의해, 산화물 반도체층(108)의 결정성을 높이고, 제 1 절연막(106) 및 산화물 반도체층(108)으로부터 수소나 물 등 불순물을 제거할 수 있다. 또한, 산화물 반도체층(108)을 형성하기 위한 에칭을 수행하기 전에 제 1 열처리를 수행하여도 좋다.
다음에, 산화물 반도체층(108) 위에 소스 전극층(110a) 및 드레인 전극층(112a)이 되는 도전막(109)을 형성한다(도 3의 (A) 참조). 도전막(109)으로서는 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의해 두께 100nm의 텅스텐막을 형성한다.
다음에, 도전막(109)을 원하는 형상으로 가공함으로써, 소스 전극층(110a) 및 드레인 전극층(112a)을 형성한다(도 3의 (B) 참조).
이 때, 도전막(109)이 오버 에칭됨으로써, 도 3의 (B)에 도시한 바와 같이 산화물 반도체층(108)의 일부가 에칭된 형상이 된다. 다만, 산화물 반도체층(108)에 대한 도전막(109)의 에칭 선택비가 큰 경우에는 산화물 반도체층(108)이 거의 에칭되지 않는 형상이 된다. 또한, 도전막(109)이 오버 에칭되어, 제 1 산화물 절연막(106)의 일부, 더 구체적으로는 소스 전극층(110a) 및 드레인 전극층(112a)의 외측의 제 1 절연막(106)이 에칭된 형상이 될 수 있다.
다음에, 산화물 반도체층(108), 소스 전극층(110a), 및 드레인 전극층(112a) 위에 소스 전극층(110b) 및 드레인 전극층(112b)이 되는 도전막(111)을 형성한다(도 3의 (C) 참조). 도전막(111)으로서는 질화 탄탈, 질화 티타늄 등 도전성 질화물, 또는 루테늄, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의해 두께 20nm의 질화 탄탈막을 형성한다.
다음에, 도전막(111)을 산화물 반도체층(108) 위에서 분단하도록 에칭하여, 소스 전극층(110b) 및 드레인 전극층(112b)을 형성한다(도 3의 (D) 참조). 이 때, 도 3의 (D)에 도시한 형상과 같이, 산화물 반도체층(108)의 일부가 에칭된 형상으로 하여도 좋다. 또한, 소스 전극층(110b) 및 드레인 전극층(112b)을 에칭할 때, 제 1 절연막(106)의 일부, 더 구체적으로는 소스 전극층(110b) 및 드레인 전극층(112b)의 외측의 제 1 절연막(106)이 에칭된 형상으로 하여도 좋다.
또한, 채널 길이(소스 전극층(110b)과 드레인 전극층(112b) 사이)가 매우 짧은 트랜지스터를 형성하는 경우에는, 우선 소스 전극층(110a)과 드레인 전극층(112a)을 덮는 형상으로 도전막(111)을 에칭하고, 이 후 전자 빔 노광 등 세선 가공에 적합한 방법을 사용하여 레지스트 마스크를 가공하고 이 마스크를 이용하여 에칭함으로써, 소스 전극층(110b) 및 드레인 전극층(112b)을 형성할 수 있다. 또한, 상기 레지스트 마스크로서는 포지티브형 레지스트를 사용하면, 노광 영역을 최소한으로 할 수 있기 때문에 스루풋(throughput)을 향상시킬 수 있다. 이와 같은 방법을 사용하면, 채널 길이가 30nm 이하인 트랜지스터를 형성할 수 있다.
다음에, 제 2 열처리를 수행하는 것이 바람직하다. 제 2 열처리는 제 1 열처리와 같은 조건으로 수행할 수 있다. 제 2 열처리에 의해 산화물 반도체층(108)으로부터 수소나 물 등 불순물을 더 제거할 수 있다. 또한, 제 2 열처리를 수행함으로써, 소스 전극층(110a) 및 드레인 전극층(112a)과 접촉하는 산화물 반도체층(108) 내에 n형 영역(107)이 형성된다(도 3의 (D) 참조). 또한, n형 영역(107)은 제 2 열처리로 형성되는 이외에도, 스퍼터링법 등에 의해 도전막(109)을 형성할 때 형성될 수 있다.
다음에, 산화물 반도체층(108), 소스 전극층(110b), 및 드레인 전극층(112b) 위에 제 2 절연막(114)을 형성한다(도 4의 (A) 참조). 제 2 절연막(114)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등을 사용할 수 있다. 또한, 제 2 절연막(114)은 상기 재료의 적층이어도 좋다. 제 2 절연막(114)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 형성할 수 있다.
또한, 제 2 절연막(114)을 형성한 후에 연속적으로 열처리를 수행하는 것이 바람직하다. 예를 들어, 제 2 절연막(114)을 PE-CVD 장치로 형성하고, 진공 중에서 연속적으로 열처리를 수행한다. 이 열처리에 의해 제 2 절연막(114) 내로부터 수소나 수분 등을 제거할 수 있다. 또한, 이 열처리를 수행함으로써, 탈수 또는 탈수소화된 치밀한 제 2 절연막(114)을 형성할 수 있다.
다음에, 제 2 절연막(114) 위에 제 2 게이트 전극층(116) 및 제 3 게이트 전극층(118)이 되는 도전막(115)을 형성한다(도 4의 (B) 참조).
도전막(115)으로서는 제 2 게이트 전극층(116) 및 제 3 게이트 전극층(118)에 사용할 수 있는 재료를 적용할 수 있다. 예를 들어, 도전막(115)으로서, 두께 20nm의 질화 탄탈막과 두께 400nm의 텅스텐막의 적층막을 사용할 수 있다.
다음에, 도전막(115)을 원하는 형상으로 가공함으로써, 제 2 게이트 전극층(116) 및 제 3 게이트 전극층(118)을 형성한다(도 4의 (C) 참조). 또한, 도 4의 (C)는 채널 길이 방향의 단면이기 때문에 제 3 게이트 전극층(118)은 도시되지 않았다.
다음에, 제 2 절연막(114), 제 2 게이트 전극층(116), 및 제 3 게이트 전극층(118) 위에 제 3 절연막(120)을 형성한다(도 4의 (D) 참조). 제 3 절연막(120)으로서는 산소가 확산 또는 이동하기 어려운 재료를 사용하면 좋다. 또한, 제 3 절연막(120)은 막 내의 수소 함유량이 적은 재료를 사용하면 좋다. 제 3 절연막(120) 내의 수소 함유량으로서는, 바람직하게는 5×1019/cm3 미만, 더 바람직하게는 5×1018/cm3 미만으로 한다. 제 3 절연막(120) 내의 수소 함유량을 상술한 값으로 함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다.
예를 들어, 제 3 절연막(120)으로서는 질화 실리콘막, 질화산화 실리콘막을 사용하면 좋다. 또한, 제 3 절연막(120)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성할 수 있다. 특히 제 3 절연막(120)으로서, 스퍼터링법을 사용하여 질화 실리콘막을 형성하면, 막 내의 물이나 수소의 함유량이 적어 바람직하다.
다음에, 제 3 열처리를 수행하는 것이 바람직하다. 제 3 열처리는 제 1 열처리와 같은 조건으로 수행할 수 있다. 제 3 열처리에 의해, 제 1 절연막(106), 제 2 절연막(114)으로부터 산소가 방출되기 쉬워져 산화물 반도체층(108)의 산소 결손을 저감할 수 있다.
상술한 공정을 거쳐, 도 1에 도시한 반도체 장치를 제작할 수 있다.
상술한 실시형태에 기재된 도전막은 스퍼터링법에 의해 형성할 수 있지만, 다른 방법, 예를 들어 열CVD법에 의해 형성하여도 좋다. 예를 들어, 열CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열CVD법에 의한 성막은, 챔버 내의 압력을 대기압 또는 감압으로 하고, 원료 가스와 산화제를 챔버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터와 다른 구조의 트랜지스터에 대해서 도 5 내지 도 9를 사용하여 설명한다.
도 5의 (A), (B), (C)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 5의 (A)는 트랜지스터의 상면도이고, 도 5의 (B)는 (A)에 도시한 일점 쇄선 A3-A4 부분의 단면에 상당한다. 도 5의 (C)는 도 5의 (A)에 도시한 일점 쇄선 B3-B4 부분의 단면에 상당한다. 또한, 도 5의 (A)의 상면도에 있어서, 도면의 명료화를 위해서 요소의 일부를 투과해서 도시하거나 생략하였다. 또한, 실시형태 1에 제시된 트랜지스터와 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하며, 그 반복되는 설명은 생략한다.
또한, 도 5의 (B)에 도시한 단면도는 채널 폭 방향의 단면도이고, 도 5의 (C)에 도시한 단면도는 채널 길이 방향의 단면도이다.
도 5에 도시한 반도체 장치는 기판(102) 위에 형성된 제 1 절연막(106)과, 제 1 절연막(106) 위에 형성된 제 1 산화물층(208a)과 제 1 산화물층(208a) 위에 형성되고 채널 형성 영역을 포함한 산화물 반도체층(208b)과, 산화물 반도체층(208b) 위에 형성된 제 2 산화물층(208c)과, 제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)을 덮도록 형성된 제 2 절연막(114)과, 산화물 반도체층(208b)에 전기적으로 접속되는 소스 전극층(210) 및 드레인 전극층(212)을 가지며, 제 1 절연막(106)을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 1 게이트 전극층(104)과, 제 2 절연막(114)을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 2 게이트 전극층(116)과, 제 2 절연막(114)을 사이에 개재하여 산화물 적층(208)의 채널 폭 방향의 측면과 중첩되도록 형성된 제 3 게이트 전극층(118)을 갖는다.
또한, 산화물 적층(208)은 제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)으로 구성되어 있다.
이와 같이 본 발명의 일 형태는 산화물 반도체층(208b)에 각각 대향하는 복수의 게이트 전극층을 제공하고, 이 복수의 게이트 전극층을 사용함으로써, 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 제어하여 노멀리 오프 트랜지스터로 할 수 있다. 예를 들어, 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)은 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용할 수 있다. 또한, 제 2 게이트 전극층(116)은 트랜지스터의 구동을 제어하기 위한 전극으로서 사용할 수 있다.
본 실시형태에 제시된 반도체 장치의 문턱 전압의 제어 방법으로서는, 예를 들어 제 1 게이트 전극층(104)에 인가하는 전위를 접지 전위(GND라고도 함) 또는 플로팅 상태로 하고, 제 3 게이트 전극층(118)에 인가하는 전위를 음의 전위로 할 수 있다. 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)에 상술한 전위를 인가함으로써, 트랜지스터의 문턱 전압을 양 방향으로 변동시킬 수 있다.
또한, 도 5에 도시한 반도체 장치가 도 1에 도시한 반도체 장치와 상이한 점은 산화물 반도체층, 소스 전극층 및 드레인 전극층의 구조이다. 더 구체적으로는, 도 5에 도시한 반도체 장치는 도 1에 도시한 산화물 반도체층(108) 대신에 제 1 산화물층(208a)과, 산화물 반도체층(208b)과, 제 2 산화물층(208c)을 포함한 산화물 적층(208)을 갖는 구조이다. 또한, 소스 전극층(110) 및 드레인 전극층(112) 대신에 소스 전극층(210) 및 드레인 전극층(212)을 갖는 구조이다.
우선, 소스 전극층(210) 및 드레인 전극층(212)의 자세한 내용에 대해서 이하에서 설명한다.
소스 전극층(210)은 소스 전극층(210a) 및 소스 전극층(210b)을 갖는다. 또한, 드레인 전극층(212)은 드레인 전극층(212a) 및 드레인 전극층(212b)을 갖는다. 소스 전극층(210a) 및 드레인 전극층(212a)으로서는 실시형태 1에서 제시한 소스 전극층(110a) 및 드레인 전극층(112a)에 사용할 수 있는 재료를 적용할 수 있다. 또한, 소스 전극층(210b) 및 드레인 전극층(212b)으로서는 실시형태 1에서 제시한 소스 전극층(110b) 및 드레인 전극층(112b)에 사용할 수 있는 재료를 적용할 수 있다.
소스 전극층(210) 및 드레인 전극층(212)은 그 단부의 단면 형상이 도 1에 도시한 소스 전극층(110) 및 드레인 전극층(112)과 다르다. 더 구체적으로는, 소스 전극층(210) 및 드레인 전극층(212)의 단부의 단면 형상은 저면에 수직인 형상보다는 측면에 경사가 있고 선단부로 향해 가늘어지도록 종단시킨 형상인 것이 바람직하다. 즉, 소스 전극층(210) 및 드레인 전극층(212)의 단면 구조는 산화물 적층(208)과 접촉하는 하단부와, 하단부보다 외측에 제공된 상단부를 갖고, 하단부 및 상단부 중 어느 하나가 또는 양쪽 모두가 곡률을 갖도록 형성되는 구조이다. 소스 전극층(210) 및 드레인 전극층(212)의 측면을 상술한 구조로 함으로써, 제 2 절연막(114)의 피복성을 향상시킬 수 있다. 이로써, 제 2 절연막(114)의 절연 내압을 향상시킬 수 있다.
또한, 소스 전극층(210) 및 드레인 전극층(212)의 형성 조건으로서는, 고밀도 플라즈마 소스인 ICP(Inductively Coupled Plasma)를 구비한 드라이 에칭 장치를 사용할 수 있다. 예를 들어, 소스 전극층(210a) 및 드레인 전극층(212a)의 에칭 조건은 ICP=2000W, Bias=50W, 압력=0.67Pa, 유량비 CF4/O2=60/40sccm, 기판 온도=40℃로 할 수 있다. 또한, 소스 전극층(210b) 및 드레인 전극층(212b)의 에칭 조건은 ICP=2000W, Bias=50W, 압력=0.67Pa, 유량 CF4=100sccm, 기판 온도=40℃로 할 수 있다.
또한, 도 5의 (C)에 있어서, 산화물 적층(208) 내의 n형화된 영역을 n형 영역(207)이라고 표기한다. n형 영역(207)은 제 2 산화물층(208c) 및 산화물 반도체층(208b)에 형성될 수 있다. 따라서, n형 영역(207)은 트랜지스터의 소스 영역 또는 드레인 영역으로서 사용할 수 있다.
또한, 제 2 게이트 전극층(116)을 트랜지스터의 구동을 제어하기 위한 전극으로서 사용한 경우, 채널 형성 영역이란, 도 5의 (C)에서 산화물 적층(208) 중 제 2 게이트 전극층(116)과 중첩된 영역을 말한다. 다만, 산화물 적층(208) 내에 n형 영역(207)이 형성되는 경우에는 산화물 적층(208) 중 제 2 게이트 전극층(116)과 중첩됨과 함께 n형 영역(207)들에 끼워진 영역이 채널 형성 영역이 된다. 이와 같이 채널 형성 영역은 산화물 적층(208) 중 제 2 게이트 전극층(116)과 중첩된 영역에 주로 형성되며, 그 특성은 산화물 적층(208)의 반도체 특성에 의존한다. 따라서, 산화물 적층(208) 중 제 2 게이트 전극층(116)과 중첩된 영역은 i형인 경우에는 채널 형성 영역이 되고, n형인 경우에는 채널 형성 영역이 되지 않을 수 있다. 또한, 채널이란, 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다. 예를 들어, 도 5의 (C)에 있어서, 산화물 반도체층(208b) 중 제 2 게이트 전극층(116)과 중첩되고, 소스 전극층(210b)과 드레인 전극층(212b) 사이의 영역을 말한다.
다음에, 도 5에 도시한 산화물 적층(208)에 대해서, 도 6 내지 도 8을 사용하여 설명한다.
도 6에 도시한 적층 구조는 제 1 절연막(106)과 제 2 절연막(114) 사이에 산화물 적층(208)을 갖는다. 또한, 산화물 적층(208)은 제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)을 포함한다.
산화물 반도체층(208b)은 실시형태 1에 제시된 산화물 반도체층(108)과 같은 구성으로 할 수 있다.
제 1 산화물층(208a) 및 제 2 산화물층(208c)은 산화물 반도체층(208b)을 구성하는 금속 원소를 1종류 이상 포함하는 산화물층이다.
산화물 반도체층(208b)은 적어도 인듐, 아연, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)을 함유한 In-M-Zn 산화물로 표기되는 층을 포함한다. 산화물 반도체층(208b)이 인듐을 함유하면 트랜지스터의 캐리어 이동도가 높아지기 때문에 바람직하다.
산화물 반도체층(208b)의 하층의 제 1 산화물층(208a)은 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)로 표기되고 산화물 반도체층(208b)보다 In에 대한 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는, 산화물 반도체층(208b)보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 상술한 원소를 함유한 산화물층을 제 1 산화물층(208a)으로서 사용한다. 상술한 원소는 인듐보다 산소와 강하게 결합하기 때문에, 산소 결손이 산화물층에 생기는 것을 억제하는 기능을 갖는다. 즉, 제 1 산화물층(208a)은 산화물 반도체층(208b)에 비해 산소 결손이 생기기 어려운 산화물층이다.
또한, 산화물 반도체층(208b)의 상층의 제 2 산화물층(208c)은 제 1 산화물층(208a)과 마찬가지로, In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)로 표기되고 산화물 반도체층(208b)보다 In에 대한 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는, 산화물 반도체층(208b)보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 상술한 원소를 함유한 산화물층을 제 2 산화물층(208c)으로서 사용한다.
즉, 제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)을 함유한 In-M-Zn 산화물을 포함하는 경우, 제 1 산화물층(208a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(208b)을 In:M:Zn=x2:y2:z2[원자수비], 제 2 산화물층(208c)을 In:M:Zn=x3:y3:z3[원자수비]로 하면, y1/x1 및 y3/x3이 y2/x2보다 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 크게 한다. 이 때, 산화물 반도체층(208b)에 있어서 y2가 x2 이상이면 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 다만, y2가 x2의 3배 이상인 경우, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 제 1 산화물층(208a)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In이 50atomic% 미만, M이 50atomic% 이상이면 바람직하고, In이 25atomic% 미만, M이 75atomic% 이상이면 더 바람직하다. 또한, 산화물 반도체층(208b)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In이 25atomic% 이상, M이 75atomic% 미만이면 바람직하고, In이 34atomic% 이상, M이 66atomic% 미만이면 더 바람직하다. 또한, 제 2 산화물층(208c)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In이 50atomic% 미만, M이 50atomic% 이상이면 바람직하고, In이 25atomic% 미만, M이 75atomic% 이상이면 더 바람직하다.
또한, 제 1 산화물층(208a)과 제 2 산화물층(208c)은 다른 구성 원소를 함유한 층으로 하여도 좋고, 같은 구성 원소를 동일한 원자수비 또는 다른 원자수비로 함유한 층으로 하여도 좋다.
제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)에는 예를 들어, 인듐, 아연, 및 갈륨을 함유한 산화물 반도체를 사용할 수 있다. 구체적으로는, 제 1 산화물층(208a)으로서는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용할 수 있고, 산화물 반도체층(208b)으로서는 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=3:1:2[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용할 수 있고, 제 2 산화물층(208c)으로서는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다.
제 1 산화물층(208a) 및 제 2 산화물층(208c)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(208b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 제 1 산화물층(208a) 및 제 2 산화물층(208c)은 산화물 반도체층(208b)을 구성하는 금속 원소를 1종류 이상 함유하고, 전도대 하단의 에너지가 산화물 반도체층(208b)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 값 이상, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 값 이하만큼 진공 준위에 가까운 산화물층으로 형성하는 것이 바람직하다. 즉, 제 1 산화물층(208a) 및 제 2 산화물층(208c)은 산화물 반도체층(208b)을 구성하는 금속 원소를 1종류 이상 함유하고, 전도대 하단의 에너지가 산화물 반도체층(208b)보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운 산화물층으로 형성하는 것이 바람직하다.
이와 같은 구조에 있어서, 예를 들어 제 2 게이트 전극층(116)에 전계를 인가하면, 산화물 적층(208) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(208b)에 채널이 형성된다. 즉, 산화물 반도체층(208b)과 제 2 절연막(114) 사이에 제 2 산화물층(208c)이 형성되어 있음으로써, 트랜지스터의 채널을 제 2 절연막(114)과 접촉하지 않는 구조로 할 수 있다.
여기서, 산화물 적층(208)의 밴드 구조를 설명한다. 제 1 산화물층(208a) 및 제 2 산화물층(208c)에 상당하는 층으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물, 산화물 반도체층(208b)에 상당하는 층으로서 에너지 갭이 2.8eV인 In-Ga-Zn 산화물을 사용하여 산화물 적층(208)에 상당하는 적층을 제작하고, 밴드 구조를 해석한다. 또한, 편의상 상기 적층을 산화물 적층, 상기 적층을 구성하는 각 층을 제 1 산화물층, 산화물 반도체층, 제 2 산화물층이라고 하면서 설명한다.
제 1 산화물층, 산화물 반도체층, 제 2 산화물층의 막 두께는 각각 10nm로 하고, 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사 제조 UT-300)를 사용하여 측정하였다. 또한, 제 1 산화물층과 산화물 반도체층 사이의 계면 근방의 에너지 갭은 3eV, 산화물 반도체층과 제 2 산화물층 사이의 계면 근방의 에너지 갭은 3eV로 하였다.
도 7의 (A)는 산화물 적층을 제 2 산화물층으로부터 에칭하면서 각 층의 진공 준위와 가전자대 상단의 에너지 차이를 측정하고 그 값을 플롯한 도면이다. 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 제조 VersaProbe)를 이용하여 측정하였다.
도 7의 (B)는 진공 준위와 가전자대 상단의 에너지 차이와, 각 층의 에너지 갭 사이의 차분으로 산출되는 진공 준위와 전도대 하단의 에너지 차이(전자 친화력)를 플롯한 도면이다.
그리고, 도 8의 (A)는 도 7의 (B)의 밴드 구조의 일부를 모식적으로 도시한 것이다. 도 8의 (A)에는 제 1 산화물층 및 제 2 산화물층과 접촉하도록 산화 실리콘막을 제공한 경우에 대해서 도시하였다. 여기서, 세로축은 에너지를 나타내고, 가로축은 거리를 나타낸다. 또한, EcI1 및 EcI2는 산화 실리콘막의 전도대 하단의 에너지, EcS1은 제 1 산화물층의 전도대 하단의 에너지, EcS2는 산화물 반도체층의 전도대 하단의 에너지, EcS3은 제 2 산화물층의 전도대 하단의 에너지를 나타낸다.
도 8의 (A)에 도시한 바와 같이, 제 1 산화물층, 산화물 반도체층, 제 2 산화물층에 있어서, 전도대 하단의 에너지가 연속적으로 변화된다. 이것은 제 1 산화물층, 산화물 반도체층, 제 2 산화물층의 조성이 근사됨으로써 산소가 상호로 확산되기 쉬워진다는 것으로부터도 이해된다.
또한, 도 8의 (A)에서는 제 1 산화물층 및 제 2 산화물층이 같은 에너지 갭을 갖는 산화물층인 경우에 대해서 도시하였지만, 각각이 다른 에너지 갭을 갖는 산화물층이어도 좋다. 예를 들어, EcS3보다 EcS1이 높은 에너지를 갖는 경우, 밴드 구조의 일부는 도 8의 (B)와 같다. 또한, 도 8에는 도시하지 않았지만, EcS1보다 EcS3이 높은 에너지를 가져도 좋다.
도 7의 (A), (B), 및 도 8의 (A), (B)로부터, 산화물 적층에서의 산화물 반도체층이 웰(well: 우물)이 되어, 산화물 적층이 사용된 트랜지스터에 있어서, 채널이 산화물 반도체층에 형성되는 것을 알 수 있다. 또한, 산화물 적층은 전도대 하단의 에너지가 연속적으로 변화되고 있기 때문에, U자형 웰(U Shape Well)이라고도 부를 수 있다. 또한, 이와 같은 구성으로 형성된 채널을 매몰 채널이라고도 할 수 있다.
제 1 산화물층(208a) 및 제 2 산화물층(208c)은 산화물 반도체층(208b)을 구성하는 금속 원소를 1종류 이상 함유한 산화물층이기 때문에, 산화물 적층(208)은 공통된 주성분을 함유한 층이 적층된 산화물 적층이라고도 할 수 있다. 공통된 주성분을 함유한 층이 적층된 산화물 적층은 각 층을 단순히 적층하지 않고 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 웰 구조)이 형성되도록 제작한다. 왜냐하면, 각 층의 계면에 산화물 반도체층에 있어서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하거나 또는 캐리어의 흐름을 저해하는 배리어를 형성하는 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 없어져, 계면에서 캐리어가 트랩 또는 재결합되어 소멸되기 때문이다.
연속 접합을 형성하기 위해서는 로드록 챔버를 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치의 각 챔버는 산화물 반도체에 있어서 불순물인 물 등을 가능한 한 제거하도록 크라이오 펌프 등 흡착식 진공 배기 펌프를 사용하여 고진공 배기(1×10-4Pa 내지 5×10-7Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체가 역류하지 않도록 하는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는 챔버 내를 고진공으로 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스를 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화된 가스로 함으로써, 산화물 반도체에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
산화물 반도체층(208b)의 상층 또는 하층에 제공되는 제 1 산화물층(208a) 및 제 2 산화물층(208c)은 배리어층으로서 기능하며, 산화물 적층(208)에 접촉하는 절연층(제 1 절연막(106) 및 제 2 절연막(114))과 산화물 적층(208) 사이의 계면에 형성되는 트랩 준위의 영향이 트랜지스터의 캐리어의 주된 경로(캐리어 패스)가 되는 산화물 반도체층(208b)에 미치는 것을 억제할 수 있다.
예를 들어, 산화물 반도체층에 포함되는 산소 결손은 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위로서 현재화(顯在化)된다. 이와 같은 국재 준위에 캐리어가 트랩됨으로써 트랜지스터의 신뢰성이 떨어지기 때문에, 산화물 반도체층에 포함되는 산소 결손을 저감할 필요가 있다. 산화물 적층(208)에 있어서는 산화물 반도체층(208b)에 비해 산소 결손이 생기기 어려운 산화물층을 산화물 반도체층(208b)의 상하에 접촉하도록 제공함으로써, 산화물 반도체층(208b) 내의 산소 결손을 저감할 수 있다. 예를 들어, 산화물 반도체층(208b)은 일정 전류 측정법(CPM: Constant Photocurrent Method)에 의해 측정된 국재 준위에 의한 흡수 계수를 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만으로 할 수 있다.
또한, 산화물 반도체층(208b)이 구성 원소가 상이한 절연층(예를 들어, 산화 실리콘막을 포함한 하지 절연층)과 접촉하는 경우, 채널이 형성되는 산화물 반도체층(208b)에 불순물 원소(예를 들어, 실리콘)가 혼입될 수 있다. 혼입된 불순물 원소에 의해 2층의 계면에 계면 준위가 형성되면, 트랜지스터의 문턱 전압이 변동되는 등 전기적 특성 저하의 요인이 된다. 그러나, 산화물 적층(208)에 있어서는 제 1 산화물층(208a)은 산화물 반도체층(208b)을 구성하는 금속 원소를 1종류 이상 함유하여 구성되기 때문에, 제 1 산화물층(208a)과 산화물 반도체층(208b)의 계면에 계면 준위가 형성되기 어려워진다. 따라서, 제 1 산화물층(208a)을 제공함으로써, 트랜지스터의 문턱 전압 등 전기적 특성의 편차를 저감시킬 수 있다.
또한, 제 2 절연막(114)과 산화물 반도체층(208b) 사이의 계면 근방에 채널이 형성되는 경우, 상기 계면에서 계면 산란이 일어나, 트랜지스터의 전계 효과 이동도가 낮아진다. 그러나, 산화물 적층(208)에 있어서, 제 2 산화물층(208c)은 산화물 반도체층(208b)을 구성하는 금속 원소를 1종류 이상 포함하여 구성되기 때문에, 산화물 반도체층(208b)과 제 2 산화물층(208c) 사이의 계면에서는 캐리어 산란이 일어나기 어려워, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
또한, 제 1 산화물층(208a) 및 제 2 산화물층(208c)은 산화물 적층(208)에 접촉하는 절연층(제 1 절연막(106), 제 2 절연막(114))의 구성 원소가 산화물 반도체층(208b)에 혼입되어, 불순물로 인한 준위가 형성되는 것을 억제하기 위한 배리어층으로서도 기능한다.
예를 들어, 산화물 적층(208)에 접촉하는 제 1 절연막(106) 또는 제 2 절연막(114)으로서, 실리콘을 함유한 절연층을 사용하는 경우, 상기 절연층 내의 실리콘, 또는 절연층 내에 혼입될 수 있는 탄소가 제 1 산화물층(208a) 또는 제 2 산화물층(208c) 내로 계면으로부터 수nm 정도까지 혼입될 수 있다. 실리콘이나 탄소 등 불순물이 산화물 반도체층 내로 혼입되면 불순물 준위를 형성하고, 불순물 준위가 도너가 되어 전자를 생성함으로써 n형 영역이 형성될 수 있다.
그러나, 제 1 산화물층(208a) 및 제 2 산화물층(208c)의 막 두께가 수nm보다 두꺼우면, 혼입된 실리콘이나 탄소 등 불순물이 산화물 반도체층(208b)까지 도달되지 않기 때문에, 불순물 준위의 영향이 저감된다.
여기서, 산화물 반도체층에 포함되는 실리콘의 농도는 3×1018atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 3×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층에 포함되는 탄소의 농도는 3×1018atoms/cm3 이하, 바람직하게는 3×1017atoms/cm3 이하로 한다. 특히 산화물 반도체층(208b)에 14족 원소인 실리콘 또는 탄소가 많이 혼입되지 않도록, 캐리어 경로가 되는 산화물 반도체층(208b)을 제 1 산화물층(208a)과 제 2 산화물층(208c) 사이에 끼우거나 이들로 둘러싸는 구성으로 하는 것이 바람직하다. 즉, 산화물 반도체층(208b)에 함유되는 실리콘 및 탄소의 농도는 제 1 산화물층(208a) 및 제 2 산화물층(208c)에 함유되는 실리콘 및 탄소의 농도보다 낮은 것이 바람직하다.
또한, 산화물 반도체층 내의 불순물 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정할 수 있다.
또한, 산화물 반도체층에 수소나 수분이 함유되면, 도너가 생성되어 n형 영역이 생긴다. 따라서, 웰 구조를 실현함에 있어서, 산화물 적층(208)의 상방에 수소나 수분이 외부로부터 침입하는 것을 방지하는 보호 절연층(질화 실리콘층 등)을 제공하는 것이 유용하다.
또한, 도 8에 도시한 바와 같이, 제 1 산화물층 및 제 2 산화물층과, 산화 실리콘막 등의 절연막 사이의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 제 1 산화물층 및 제 2 산화물층이 있음으로써, 산화물 반도체층과 상기 트랩 준위가 떨어져 존재하게 할 수 있다. 다만, EcS1 또는 EcS3과, EcS2 사이의 에너지 차이가 작은 경우, 산화물 반도체층의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달될 수 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면 또는 그 근방에 음의 고정 전하가 생겨 트랜지스터의 문턱 전압은 양 방향으로 변동된다.
따라서, EcS1 및 EcS3과, EcS2 사이의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 함으로써, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기적 특성을 얻을 수 있다.
다층 구조를 구성하는 각 산화물층은 적어도 인듐(In)을 함유하며, 스퍼터링법, 바람직하게는 DC 스퍼터링법에 의해 형성할 수 있는 스퍼터링 타깃을 사용하여 형성한다. 스퍼터링 타깃에 인듐을 함유시킴으로써 도전성이 높아지기 때문에, DC 스퍼터링법에 의한 막 형성이 용이하게 된다.
제 1 산화물층(208a) 및 제 2 산화물층(208c)을 구성하는 재료로서는 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)로 표기되는 재료를 사용한다. M으로서는 Ga를 사용하는 것이 바람직하다. 다만, 함유시키는 Ga의 비율이 높은 경우, 구체적으로는 InGaXZnYOZ로 표기되는 재료에서 X=10을 초과하는 경우, 막을 형성할 때 분말이 발생할 우려가 있어, DC 스퍼터링법으로 막을 형성하는 것이 어려워지므로 바람직하지 않다.
또한, 제 1 산화물층(208a) 및 제 2 산화물층(208c)에는 산화물 반도체층(208b)에 사용하는 재료보다 인듐의 원자수비가 적은 재료를 사용한다. 산화물층 내의 인듐이나 갈륨 등의 함유량은 비행 시간형 이차 이온 질량 분석법(TOF-SIMS)이나 X선 전자 분광법(XPS)으로 비교할 수 있다.
제 1 산화물층(208a)은 제 1 절연막(106)의 구성 원소(예를 들어, 실리콘)를 불순물로서 함유함으로써 비정질 구조를 가질 수 있다. 다만, 채널을 형성하는 산화물 반도체층(208b)은 결정부를 갖는 것이 바람직하다. 비정질 구조를 갖는 제 1 산화물층(208a) 위에 결정부를 갖는 산화물 반도체층(208b)을 적층하는 경우, 상기 산화물 적층을 상이한 결정 구조를 갖는 헤테로 구조라고 부를 수 있다.
또한, 제 2 산화물층(208c)은 비정질 구조로 하여도 좋고, 결정부를 가져도 좋다. 다만, 결정부를 갖는 산화물 반도체층(208b) 위에 제 2 산화물층(208c)을 형성하면, 제 2 산화물층(208c)도 결정 구조를 갖는 막이 되기 쉽고, 이 경우에는 단면 TEM(TEM: Transmission Electron Microscope) 관찰로 산화물 반도체층(208b)과 제 2 산화물층(208c)의 경계를 판별하기 어려울 수도 있다. 다만, 제 2 산화물층(208c)의 결정성은 산화물 반도체층(208b)보다 낮기 때문에, 결정성의 정도를 보면 경계를 판별할 수 있다고 할 수 있다.
또한, 산화물 적층(208)에 있어서, 적어도 산화물 반도체층(208b)은 CAAC-OS인 것이 바람직하다. CAAC-OS는 실시형태 2에 기재된 내용을 참작함으로써, 형성할 수 있다. 산화물 반도체층(208b)은 상술한 CAAC-OS와 같은 높은 결정성을 갖는 구조로 함으로써, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기적 특성을 얻을 수 있다.
상술한 바와 같이, 산화물 반도체에 접촉하도록 산화물을 형성하여 산화물 반도체와 산화물을 포함하는 산화물 적층으로 함으로써, 수소나 수분 등 불순물 또는 산화물 반도체에 접촉하는 절연막으로부터의 불순물이 산화물 반도체막 내에 들어가 캐리어가 형성되는 것을 억제할 수 있다.
또한, 산화물 적층을 이와 같은 구조로 함으로써, 산화물과 산화물 반도체 사이의 계면에서 계면 산란이 일어나기 어려워진다. 따라서, 상기 계면에서 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다. 또한, 산화물 반도체에 접촉하도록 산화물을 형성함으로써, 상기 산화물 반도체막 내에 불순물이 들어가는 것을 억제할 수 있기 때문에, 상기 산화물 반도체를 사용한 트랜지스터에 안정된 전기적 특성을 부여할 수 있다.
또한, 산화물 반도체층(208b)을 포함하는 산화물 적층(208)은 도 9에 도시한 구성으로 하여도 좋다.
도 9의 (A) 내지 (C)는 산화물 적층(258)의 단면 구조의 예이다. 산화물 적층(258)은 제 1 절연막(106) 위에 제공된 제 1 산화물층(208a)과, 제 1 산화물층(208a) 위에 제공된 산화물 반도체층(208b)과, 산화물 반도체층(208b) 위에 제공된 제 2 산화물층(208c)과, 제 1 산화물층(208a)의 측면, 산화물 반도체층(208b)의 측면에 접촉하여 제공된 제 3 산화물층(208d)을 갖는다. 이 때, 산화물 반도체층(208b)은 제 1 산화물층(208a), 제 2 산화물층(208c), 및 제 3 산화물층(208d)에 둘러싸여 있다. 또한, 제 3 산화물층(208d)은 제 2 절연막(114)에 접촉하고, 제 2 절연막(114)에 접촉하도록 제 2 게이트 전극층(116)이 제공된다.
도 9의 (A)에 도시한 산화물 적층(258)은 임의의 하나 또는 복수의 곡률 반경으로 정의되는 곡면을 갖는다. 이 때, 제 2 절연막(114)에 접촉하는 제 3 산화물층(208d)의 면의 적어도 일부는 곡면이다.
제 3 산화물층(208d)은 예를 들어, 제 1 산화물층(208a)에 적용할 수 있는 재료를 포함한다. 제 3 산화물층(208d)은 예를 들어, 드라이 에칭법 등에 의해, 제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)을 에칭할 때, 제 1 산화물층(208a)의 반응 생성물이 산화물 반도체층(208b) 및 제 2 산화물층(208c)의 측면에 부착되는 것에 의해 형성된다.
또한, 제 3 산화물층(208d)을 형성할 때, 제 1 절연막(106)이 오버 에칭되어, 제 1 절연막(106)은 단면 형상에서 계단 형상으로 형성될 수 있다.
또한, 제 1 산화물층(208a), 제 2 산화물층(208c), 및 제 3 산화물층(208d)은 엄밀하게 구별하지 못하는 경우가 있다. 그러므로, 산화물 반도체층(208b)이 산화물에 둘러싸여 있다고 바꿔 말할 수도 있다.
또한, 산화물 적층(258)이 도 9의 (B)에 도시한 구조이어도 좋다. 도 9의 (B)에 도시한 산화물 적층(258)은 단부에 경사(테이퍼 각) 영역을 갖는 구조이다. 단부에 경사(테이퍼 각) 영역을 제공함으로써, 제 2 절연막(114)의 피복성을 향상시킬 수 있다. 또한, 도 9의 (C)에 도시한 바와 같이, 상기 테이퍼 영역의 일부가 깎인 구조이어도 좋다.
상술한 바와 같이, 본 실시형태에 제시된 반도체 장치는 산화물 반도체층과, 산화물 반도체층의 상측 및 하측에 접촉하여 제공되는 산화물층의 적층으로 이루어진 산화물 적층의 단면은 곡면 또는 경사 영역을 갖는다. 산화물 적층의 단면에 곡면 또는 경사 영역을 가짐으로써, 산화물 적층 위에 형성되는 막의 피복성을 향상시킬 수 있다. 따라서, 산화물 적층 위에 형성된 막을 균일하게 형성할 수 있기 때문에, 막 밀도가 낮은 영역이나 막이 형성되지 않은 영역으로부터 산화물 적층 내에 불순물 원소가 들어가 반도체 장치의 특성을 열화시키는 것을 억제하여, 안정된 특성을 갖는 반도체 장치로 할 수 있다.
본 발명의 일 형태의 트랜지스터에 관한 설명은 여기까지이며, 상기 트랜지스터의 구성은 복수의 게이트 전극층을 제공함으로써, 트랜지스터의 전기적 특성의 문턱 전압을 제어하며, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 또한, 상기 트랜지스터를 포함한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에 제시된 도 5에서 설명한 트랜지스터의 변형예에 대해서 도 10을 사용하여 설명한다.
도 10의 (A), (B), (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 10의 (A)는 트랜지스터의 상면도이고, 도 10의 (B)는 도 10의 (A)에 도시한 일점 쇄선 A5-A6 부분의 단면에 상당한다. 또한, 도 10의 (C)는 도 10의 (A)에 도시한 일점 쇄선 B5-B6 부분의 단면에 상당한다. 또한, 도 10의 (A)의 상면도에 있어서, 도면의 명료화를 위해서 요소의 일부를 투과해서 도시하거나 생략하였다. 또한, 실시형태 1 또는 실시형태 3에 제시된 트랜지스터와 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하며, 그 반복되는 설명은 생략한다.
또한, 도 10의 (B)에 도시한 단면도는 채널 폭 방향의 단면도이고, 도 10의 (C)에 도시한 단면도는 채널 길이 방향의 단면도이다.
도 10에 도시한 반도체 장치는 제 1 절연막(106)과, 제 1 절연막(106) 위에 형성되고 채널 형성 영역을 포함한 산화물 적층(308)과, 산화물 적층(308) 위에 형성된 제 2 절연막(114)과, 산화물 적층(308)에 전기적으로 접속되는 소스 전극층(210) 및 드레인 전극층(212)을 가지며, 제 1 절연막(106)을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 1 게이트 전극층(104)과, 제 2 절연막(114)을 사이에 개재하여 채널 형성 영역과 중첩되도록 형성된 제 2 게이트 전극층(116)과, 제 2 절연막(114)을 사이에 개재하여 산화물 적층(308)의 채널 폭 방향의 측면과 중첩되도록 형성된 제 3 게이트 전극층(118)을 갖는다.
산화물 적층(308)은 제 1 산화물층(308a)과 산화물 반도체층(308b)과, 제 2 산화물층(308c)과, 제 3 산화물층(308d)을 갖는다.
이와 같이, 본 발명의 일 형태는 산화물 반도체층(308b)에 각각 대향하는 복수의 게이트 전극층을 제공하고, 이 복수의 게이트 전극층을 사용함으로써, 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 제어하여 노멀리 오프 트랜지스터로 할 수 있다. 예를 들어, 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)은 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용할 수 있다. 또한, 제 2 게이트 전극층(116)은 트랜지스터의 구동을 제어하기 위한 전극으로서 사용할 수 있다. 다만, 제 1 게이트 전극층 내지 제 3 게이트 전극층의 구성은 이것에 한정되지 않으며, 예를 들어 제 2 게이트 전극층(116)을 트랜지스터의 문턱 전압을 제어하기 위한 전극으로서 사용하여도 좋다.
본 실시형태에 제시된 반도체 장치의 문턱 전압의 제어 방법으로서는, 예를 들어 제 1 게이트 전극층(104)에 인가하는 전위를 접지 전위(GND라고도 함) 또는 플로팅 상태로 하고, 제 3 게이트 전극층(118)에 인가하는 전위를 음의 전위로 할 수 있다. 제 1 게이트 전극층(104) 및 제 3 게이트 전극층(118)에 상술한 전위를 인가함으로써, 트랜지스터의 문턱 전압을 양 방향으로 변동시킬 수 있다.
또한, 도 10에 도시한 반도체 장치에 있어서 도 5에 도시한 반도체 장치와 다른 점은 산화물 적층의 구조이다. 더 구체적으로는, 산화물 적층의 형성 방법이 다르다. 도 10에 도시한 반도체 장치의 산화물 적층(308)은 다음과 같이 형성할 수 있다. 우선, 제 1 산화물층(308a), 산화물 반도체층(308b), 및 제 2 산화물층(308c)을 형성한 후, 소스 전극층(210) 및 드레인 전극층(212)을 형성한다. 그리고, 제 2 산화물층(308c), 소스 전극층(210), 및 드레인 전극층(212) 위에 제 3 산화물층(308d)을 형성함으로써, 산화물 적층(308)을 형성할 수 있다.
제 1 산화물층(308a), 산화물 반도체층(308b), 및 제 2 산화물층(308c)은 각각 실시형태 3에 제시된 제 1 산화물층(208a), 산화물 반도체층(208b), 및 제 2 산화물층(208c)과 같은 조성의 재료에 의해 형성할 수 있다. 제 3 산화물층(308d)은 제 1 산화물층(308a), 제 2 산화물층(308c)과 같은 조성의 재료에 의해 형성할 수 있다.
예를 들어, 제 1 산화물층(308a), 산화물 반도체층(308b), 제 2 산화물층(308c), 및 제 3 산화물층(308d)에는 일례로서, 인듐, 아연, 및 갈륨을 함유한 산화물 반도체를 사용할 수 있다. 구체적으로는 제 1 산화물층(308a)으로서는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용할 수 있고, 산화물 반도체층(308b)으로서는 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=3:1:2[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용할 수 있고, 제 2 산화물층(308c)으로서는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다.
또한, 상기 구성에 있어서, 제 3 산화물층(308d)의 Ga의 함유량을 제 2 산화물층(308c)의 그것과 같게 하거나, 또는 제 2 산화물층(308c)의 그것보다 많게 하는 것이 바람직하다. 제 3 산화물층(308d)의 Ga의 함유량을 제 2 산화물층(308c)의 그것보다 많게 함으로써, 전도대 하단의 에너지를 제 2 산화물층(308c)의 그것보다 진공 준위에 가깝게 할 수 있다.
상기 구성을 만족시키는 산화물 적층(308)의 구조로서는, 예를 들어 제 1 산화물층(308a)에 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물을 사용하고, 산화물 반도체층(308b)에 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물을 사용하고, 제 2 산화물층(308c)에 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물을 사용하고, 제 3 산화물층(308d)에 In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물을 사용할 수 있다. 다만, 산화물 적층(308)의 구조는 상기 구성에 한정되지 않으며, 예를 들어 제 2 산화물층(308c)에 In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물을 사용하고, 제 3 산화물층(308d)에 In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물을 사용하여도 좋다.
또한, 제 3 산화물층(308d)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
본 발명의 일 형태의 트랜지스터에 관한 설명은 여기까지이며, 상기 트랜지스터의 구성은 복수의 게이트 전극층을 제공함으로써, 트랜지스터의 전기적 특성의 문턱 전압을 제어하며, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 또한, 상기 트랜지스터를 포함한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에 제시되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 제시된 반도체 장치의 일례로서 반도체 기억 장치의 예에 대해서 설명한다.
본 실시형태에 따른 반도체 장치의 예는 2비트 이상의 데이터를 기억할 수 있는 복수의 메모리셀을 구비한 메모리셀 어레이를 구비한다.
본 실시형태의 반도체 장치에 관한 메모리셀 어레이에 대해서 도 11을 사용하여 설명한다.
도 11의 (A)는 본 실시형태에 관한 메모리셀 어레이의 회로 구성의 예이다. 도 11의 (A)에 도시한 메모리셀 어레이는 복수의 메모리셀(300)과, 복수의 비트라인 BL과, 복수의 워드라인 WL(워드라인 WL_1 및 워드라인 WL_2를 포함함)과, 복수의 용량선 CL(용량선 CL_1 및 용량선 CL_2를 포함함)과, 소스라인 SL과, 복수의 게이트라인 SGL(게이트라인 SGL_a 및 게이트라인 SGL_b를 포함함)을 갖는다. 또한, 도 11의 (A)에서는 2개의 메모리셀을 도시하였지만, 이것에 한정되지 않으며, 행 및 열 방향의 매트릭스 형태로 배치되면 좋다.
또한, 복수의 비트라인 BL 각각의 전위는, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 또한, 복수의 워드라인 WL 각각의 전위는, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 또한, 복수의 용량선 CL 각각의 전위는, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 또한, 소스라인 SL에는, 예를 들어 정전위가 인가된다. 또한, 복수의 게이트라인 SGL 각각에는, 예를 들어 신호 또는 정전위가 인가된다. 또한, 복수의 게이트라인 SGL에 같은 신호 또는 정전위를 인가하여도 좋다. 또한, 복수의 게이트라인 SGL에 신호를 입력하는 경우, 복수의 게이트라인 SGL 각각의 전위는, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
메모리셀(300)은 복수의 서브 메모리셀(301)(서브 메모리셀(301_1) 및 서브 메모리셀(301_2)을 포함함)을 갖는다.
복수의 서브 메모리셀(301) 각각은 1비트 이상의 데이터를 기억하는 기능을 갖는다. 또한, 복수의 서브 메모리셀(301)이 복수 비트의 데이터를 기억하는 기능을 가져도 좋다. 예를 들어, 비트라인 BL의 전위로서 4종류 이상의 전위를 사용함으로써, 하나의 서브 메모리셀에 기억할 수 있는 데이터의 비트 수를 늘릴 수 있다.
서브 메모리셀(301) 각각은 트랜지스터(311)와, 용량 소자(312)와, 트랜지스터(313)를 갖는다.
트랜지스터(311)의 소스는 복수의 비트라인 BL 중 하나에 전기적으로 접속된다. 또한, 트랜지스터(311)는 데이터를 기록할지 여부를 선택하는 선택 트랜지스터로서의 기능을 갖는다. 또한, 트랜지스터(311)로서는 상술한 실시형태에 제시된 반도체 장치의 구조를 사용할 수 있다.
이 때, 하나의 메모리셀(300)에 있어서, 복수의 서브 메모리셀(301)이 갖는 트랜지스터(311)는 동일한 산화물 반도체층 또는 산화물 적층을 사용하여 형성된다. 예를 들어, 서브 메모리셀(301_1)의 트랜지스터(311)와 서브 메모리셀(301_2)의 트랜지스터(311)는 같은 산화물 반도체층을 사용하여 형성된다.
이 때, 복수의 서브 메모리셀(301)이 갖는 트랜지스터(311)의 문턱 전압은 복수의 게이트라인 SGL에 의해 제어된다. 예를 들어, 도 11의 (A)에 있어서, 서브 메모리셀(301_1)의 트랜지스터(311)와, 서브 메모리셀(301_2)의 트랜지스터(311)의 문턱 전압은 게이트라인 SGL_a 및 게이트라인 SGL_b에 의해 제어된다.
이와 같이 복수의 서브 메모리셀(301)간에서 같은 게이트라인 SGL을 사용함으로써, 서브 메모리셀(301)마다 게이트라인 SGL을 제공하는 경우에 비해 게이트라인 SGL의 수를 줄일 수 있다.
용량 소자(312)의 한 쌍의 전극 중 하나는 트랜지스터(311)의 드레인에 전기적으로 접속되고, 다른 하나는 복수의 용량선 CL 중 하나에 전기적으로 접속된다. 또한, 용량 소자(312)는 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(313)의 게이트는 트랜지스터(311)의 드레인에 전기적으로 접속되고, 소스 및 드레인 중 하나는 복수의 비트라인 BL 중 하나에 전기적으로 접속되고, 다른 하나는 소스라인 SL에 전기적으로 접속된다. 또한, 트랜지스터(313)는 출력하는 데이터의 값을 설정하는 출력 트랜지스터로서의 기능을 갖는다.
상술한 것이 도 11의 (A)에 도시한 메모리셀 어레이의 회로 구성 예에 관한 설명이다.
또한, 도 11의 (A)에 도시한 메모리셀 어레이의 구동 방법 예에 대해서 도 11의 (B) 및 (C)를 사용하여 설명한다. 도 11의 (B) 및 (C)는 도 11의 (A)에 도시한 메모리셀 어레이의 구동 방법 예를 설명하기 위한 타이밍 차트이다. 여기서는 일례로서, 서브 메모리셀(301_1), 서브 메모리셀(301_2)에 순차적으로 1비트의 데이터를 기록하고, 이 후 기록된 데이터를 판독하는 경우에 대해서 설명한다. 또한, 트랜지스터(311)를 n채널형 트랜지스터로 하고, 트랜지스터(313)를 p채널형 트랜지스터로 한다.
우선, 서브 메모리셀(301_1)에 데이터를 기록하는 경우, 기간 T11에서, 워드라인 WL_1의 전위를 전위 VH로 설정하여 서브 메모리셀(301_1)의 트랜지스터(311)를 온 상태로 한다. 전위 VH는 예를 들어, 기준 전위보다 큰 값의 전위(예를 들어, 고전원 전위)이다. 전위 VH는 HIGH 레벨 전위에 상당한다.
서브 메모리셀(301_1)에 있어서, 트랜지스터(311)가 온 상태일 때, 트랜지스터(313)의 게이트의 전위가 비트라인 BL의 전위와 같은 값이 된다. 이로써, 서브 메모리셀(301_1)에 데이터가 기록된다.
다음에, 기간 T12에 있어서, 워드라인 WL_1의 전위를 전위 VL로 설정하여 서브 메모리셀(301_1)의 트랜지스터(311)를 오프 상태로 하고, 워드라인 WL_2의 전위를 전위 VH로 설정하여 서브 메모리셀(301_2)의 트랜지스터(311)를 온 상태로 한다. 전위 VL은 예를 들어, 기준 전위 이하의 전위이다. 전위 VL은 LOW 레벨 전위에 상당한다.
서브 메모리셀(301_2)에 있어서, 트랜지스터(311)가 온 상태일 때, 트랜지스터(313)의 게이트의 전위가 비트라인 BL의 전위와 같은 값이 된다. 이로써, 서브 메모리셀(301_2)에 데이터가 기록된다.
상술한 바와 같이 하여 메모리셀(300)에 2비트의 데이터가 기록된다.
이 후, 기간 T13에 있어서, 워드라인 WL_1 및 워드라인 WL_2의 전위를 전위 VL로 하여 서브 메모리셀(301_1) 및 서브 메모리셀(301_2)의 트랜지스터(311)를 오프 상태로 함으로써, 기록된 데이터가 유지된다.
또한, 기간 T11 내지 기간 T13 동안, 게이트라인 SGL_a 및 게이트라인 SGL_b의 전위를 전위 VL2로 설정한다. 전위 VL2는 음의 전위이다. 게이트라인 SGL_a 및 게이트라인 SGL_b의 전위를 전위 VL2로 설정함으로써, 서브 메모리셀(301_1) 및 서브 메모리셀(301_2)의 트랜지스터(311)의 문턱 전압이 양의 방향으로 변동된다. 따라서, 서브 메모리셀(301_1) 및 서브 메모리셀(301_2)의 트랜지스터(311)의 누설 전류를 저감할 수 있다.
이 때, 서브 메모리셀(301_1) 및 서브 메모리셀(301_2)의 트랜지스터(313)의 게이트는 부유 상태가 되어 트랜지스터(313)의 게이트에 축적된 전하는 일정 기간 동안 유지된다.
또한, 상기 동작을 각 행의 메모리셀(300)마다 수행함으로써, 모든 메모리셀(300)에 데이터를 기록할 수 있다.
또한, 메모리셀(300)로부터 데이터를 판독하는 경우, 기간 T21에서 워드라인 WL_1 및 워드라인 WL_2의 전위를 전위 VL로 설정하여 서브 메모리셀(301_1) 및 서브 메모리셀(301_2)의 트랜지스터(311)를 오프 상태로 한다. 또한, 용량선 CL_1의 전위를 전위 VL, 용량선 CL_2의 전위를 전위 VH로 설정한다.
이 때, 서브 메모리셀(301_1)에 있어서, 트랜지스터(313)의 저항값은 트랜지스터(313)의 게이트의 전위에 따라 결정된다. 따라서, 트랜지스터(313)의 소스와 드레인 사이에 흐르는 전류에 따른 값의 전위를 데이터로서 서브 메모리셀(301_1)로부터 비트라인 BL을 통하여 판독할 수 있다.
다음에, 기간 T22에 있어서, 워드라인 WL_1 및 워드라인 WL_2의 전위를 전위 VL로 설정하여 서브 메모리셀(301_1) 및 서브 메모리셀(301_2)의 트랜지스터(311)를 오프 상태로 한다. 또한, 용량선 CL_1의 전위를 전위 VH, 용량선 CL_2의 전위를 전위 VL로 설정한다.
이 때, 서브 메모리셀(301_2)에 있어서, 트랜지스터(313)의 소스와 드레인 사이에 흐르는 전류에 따른 값의 전위를 데이터로서 서브 메모리셀(301_1)로부터 비트라인 BL을 통하여 판독할 수 있다.
또한, 상기 동작을 각 행의 메모리셀(300)마다 반복함으로써, 모든 메모리셀(300)로부터 데이터를 판독할 수 있다.
상술한 내용이 도 11의 (A)에 도시한 반도체 장치의 구동 방법 예에 관한 설명이다.
또한, 도 12에 도시한 바와 같이, 각 서브 메모리셀(301)에 있어서, 트랜지스터(313)를 제공하지 않는 구성으로 하여도 좋다.
이 때, 도 12에 도시한 메모리셀 어레이는 복수의 용량선 CL 대신에 용량선 CL2를 갖는다. 또한, 소스라인 SL을 제공하지 않는 구성이다.
용량선 CL2에는 정전위가 인가된다.
또한, 용량 소자(312)의 한 쌍의 전극 중 하나는 트랜지스터(311)의 드레인에 전기적으로 접속되고, 다른 하나는 용량선 CL2에 전기적으로 접속된다.
도 12에 도시한 메모리셀에서는 데이터 기록 기간에 서브 메모리셀(301)마다 워드라인 WL의 전위를 순차적으로 전위 VH로 설정하여 트랜지스터(311)를 온 상태로 함으로써, 비트라인 BL에 따라 데이터를 재기록할 수 있다. 또한, 데이터 판독 기간에, 미리 비트라인의 전위를 판독 전위 또는 부유 상태로 하여 서브 메모리셀(301)마다 워드라인 WL의 전위를 순차적으로 전위 VH로 설정하여 트랜지스터(311)를 온 상태로 함으로써, 비트라인 BL을 통하여 데이터를 판독할 수 있다. 또한, 비트라인 BL의 전위를 소정의 전위와 비교함으로써, 메모리셀(300)로부터 데이터를 판독할 수 있다.
이 때, 트랜지스터(311)로서 오프 전류가 낮은 트랜지스터를 사용함으로써, 용량 소자(312)의 한 쌍의 전극 중 하나에 축적된 전하를 트랜지스터(311)가 오프 상태일 때, 장시간 동안 유지할 수 있다.
이와 같이, 도 12에 도시한 메모리셀은 트랜지스터(311)의 오프 전류가 매우 낮다는 특징 때문에, 용량 소자(312)에 축적된 전하를 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우에도, 기억된 내용을 오랫동안 유지할 수 있다.
다음에, 도 11의 메모리셀(300)의 구조 예에 대해서 도 13을 사용하여 설명한다. 도 13의 (A)는 트랜지스터(311)의 채널 폭 방향의 메모리셀의 단면 구조를 도시한 도면이고, 도 13의 (B)는 트랜지스터(311)의 채널 길이 방향의 메모리셀의 단면 구조를 도시한 도면이고, 도 13의 (C)는 도 13의 (B)와 상이한 부분의 트랜지스터(311)의 채널 길이 방향의 메모리셀의 단면 구조를 도시한 도면이다.
도 13의 (A) 내지 도 13의 (C)에 도시한 메모리셀은 하부에 제 1 반도체 재료를 사용한 트랜지스터(3200_1) 및 트랜지스터(3200_2)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터, 용량 소자(3205_1), 용량 소자(3205_2)를 갖는다.
여기서, 제 1 반도체 재료 및 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료로서 산화물 반도체 이외의 반도체 재료(실리콘 등)를 사용하고, 제 2 반도체 재료로서 산화물 반도체 재료를 함유한 산화물 재료를 사용할 수 있다. 산화물 반도체 이외의 재료로서, 예를 들어 결정성 실리콘을 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 오프 전류가 낮기 때문에, 전하 유지 시간이 길다.
도 13의 (A) 내지 (C)에서의 트랜지스터(3200_1) 및 트랜지스터(3200_2)는 반도체 재료(예를 들어, 결정성 실리콘 등)를 포함한 기판(3000)에 제공된 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공된 불순물 영역과, 불순물 영역에 접촉하는 금속간 화합물 영역과, 채널 형성 영역 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 게이트 전극층을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극층이나 드레인 전극층을 갖지 않는 트랜지스터의 경우도 편의상 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명함에 있어서 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층이라고 표현될 수 있다. 즉, 본 명세서에 있어서, 소스 전극층이라는 기재에는 소스 영역이 포함될 수 있다.
기판(3000) 위에는 트랜지스터(3200_1) 또는 트랜지스터(3200_2)를 둘러싸도록 소자 분리 절연층(3300)이 제공되어 있으며, 트랜지스터(3200_1) 또는 트랜지스터(3200_2)를 덮도록 제 1 절연막(3220)이 제공되어 있다. 또한, 소자 분리 절연층(3300)은 LOCOS(Local Oxidation of Silicon)나 STI(Shallow Trench Isolation) 등의 소자 분리 기술을 사용하여 형성할 수 있다. 또한, 소자 분리 절연층(3300) 위에는 상방의 제 2 반도체 재료를 사용한 트랜지스터의 백 게이트 전극으로서 기능하는 게이트 전극층(3240)이 제공되어 있다.
예를 들어, 결정성 실리콘 기판을 사용한 트랜지스터(3200_1) 및 트랜지스터(3200_2)는 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 출력 트랜지스터로서 사용함으로써, 정보를 고속으로 판독할 수 있다. 예를 들어, 트랜지스터(3200_1)는 도 11의 (A)에 도시한 서브 메모리셀(301_1)의 트랜지스터(313)에 상당하고, 트랜지스터(3200_2)는 도 11의 (A)에 도시한 서브 메모리셀(301_2)의 트랜지스터(313)에 상당한다.
또한, 상부 트랜지스터, 용량 소자(3205_1), 및 용량 소자(3205_2)를 형성하기 전의 처리로서, 트랜지스터(3200_1) 또는 트랜지스터(3200_2)를 덮는 제 1 절연막(3220)에 CMP 처리를 수행하여 제 1 절연막(3220)을 평탄화함과 동시에, 트랜지스터(3200_1) 및 트랜지스터(3200_2)의 게이트 전극층의 상면을 노출시킨다.
또한, 메모리셀은 제 1 절연막(3220) 위에 형성된 산화물 반도체층(3106)과, 산화물 반도체층(3106)에 접촉하여 제공된 소스 전극층(3108_1)(소스 전극층(3108a_1) 및 소스 전극층(3108b_1))과, 산화물 반도체층(3106)에 접촉하여 제공된 소스 전극층(3108_2)(소스 전극층(3108a_2) 및 소스 전극층(3108b_2))과, 산화물 반도체층(3106)에 접촉하여 제공된 드레인 전극층(3110_1)(드레인 전극층(3110a_1) 및 드레인 전극층(3110b_1))과, 산화물 반도체층(3106)에 접촉하여 제공된 드레인 전극층(3110_2)(드레인 전극층(3110a_2) 및 드레인 전극층(3110b_2))과, 산화물 반도체층(3106), 소스 전극층(3108a_1), 소스 전극층(3108a_2), 드레인 전극층(3110_1), 및 드레인 전극층(3110_2) 위에 제공된 제 2 절연막(3112)과, 제 2 절연막(3112) 위에 제공된 게이트 전극층(3114_1), 및 게이트 전극층(3114_2)과, 제 2 절연막(3112)을 사이에 개재하여 산화물 반도체층(3106)의 측면과 중첩되는 게이트 전극층(3114a_1) 및 게이트 전극층(3114a_2)과, 게이트 전극층(3114_1) 및 게이트 전극층(3114_2), 게이트 전극층(3114a_1) 및 게이트 전극층(3114a_2) 위에 제공된 제 3 절연막(3116)을 갖는다.
또한, 메모리셀은 제 3 절연막(3116)을 개재하여 드레인 전극층(3110_1)과 중첩되는 용량 전극층(3117_1)과, 제 3 절연막(3116)을 개재하여 드레인 전극층(3110_2)과 중첩되는 용량 전극층(3117_2)을 갖는다.
게이트 전극층(3240)은, 예를 들어 도 1에 도시한 제 1 게이트 전극층(104)에 상당한다. 게이트 전극층(3240)으로서는 제 1 게이트 전극층(104)에 적용할 수 있는 재료의 층을 사용할 수 있다.
산화물 반도체층(3106)은, 예를 들어 도 1에 도시한 산화물 반도체층(108)에 상당한다. 산화물 반도체층(3108)으로서는 산화물 반도체층(108)에 적용할 수 있는 재료의 층을 사용할 수 있다.
소스 전극층(3108_1) 및 소스 전극층(3108_2)은 예를 들어, 도 1에 도시한 소스 전극층(110)에 상당하고, 드레인 전극층(3110_1) 및 드레인 전극층(3110_2)은 예를 들어, 도 1에 도시한 드레인 전극층(112)에 상당한다. 소스 전극층(3108_1) 및 소스 전극층(3108_2)은 소스 전극층(110)에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 드레인 전극층(3110_1) 및 드레인 전극층(3110_2)은 드레인 전극층(112)에 적용할 수 있는 재료의 층을 사용할 수 있다.
또한, 드레인 전극층(3110_1)은 출력 트랜지스터로서 기능하는 트랜지스터(3200_1)의 게이트 전극층에 접촉한다. 이로써, 게이트 전극층(3114_1)의 전위에 따라, 트랜지스터(3200_1)의 게이트 전극층에 축적되는 전하를 제 1 데이터로서 유지할 수 있다. 또한, 드레인 전극층(3110_2)은 출력 트랜지스터로서 기능하는 트랜지스터(3200_2)의 게이트 전극층에 접촉한다. 이로써, 게이트 전극층(3114_2)의 전위에 따라, 트랜지스터(3200_2)의 게이트 전극층에 축적되는 전하를 제 2 데이터로서 유지할 수 있다. 또한, 상술한 바와 같이, 제 1 데이터 및 제 2 데이터는 2비트 이상의 데이터이어도 좋다.
소스 전극층(3108_1)은 도 11에 도시한 서브 메모리셀(301_1)의 트랜지스터(311)의 소스로서의 기능을 갖는다. 또한, 소스 전극층(3108_1)은 비트라인 BL로서 기능하는 다른 배선층에 전기적으로 접속되어도 좋다.
소스 전극층(3108_2)은 도 11에 도시한 서브 메모리셀(301_2)의 트랜지스터(311)의 소스로서의 기능을 갖는다. 또한, 소스 전극층(3108_2)은 비트라인 BL이 되는 다른 배선층에 전기적으로 접속되어도 좋다.
또한, 드레인 전극층(3110_1)은 도 11에 도시한 서브 메모리셀(301_1)의 트랜지스터(311)의 드레인으로서의 기능을 갖는다.
또한, 드레인 전극층(3110_2)은 도 11에 도시한 서브 메모리셀(301_2)의 트랜지스터(311)의 드레인으로서의 기능을 갖는다.
제 2 절연막(3112)은, 예를 들어 도 1에 도시한 제 2 절연막(114)에 상당한다. 제 2 절연막(3112)으로서는, 예를 들어 제 2 절연막(114)에 적용할 수 있는 재료의 막을 사용할 수 있다.
예를 들어, 게이트 전극층(3240)은 도 1에 도시한 제 1 게이트 전극층(104)에, 게이트 전극층(3114_1) 및 게이트 전극층(3114_2)은 도 1에 도시한 제 2 게이트 전극층(116)에, 게이트 전극층(3114a_1)은 도 1에 도시한 제 3 게이트 전극층(118a)에, 게이트 전극층(3114a_2)은 도 1에 도시한 제 3 게이트 전극층(118b)에, 각각 상당한다.
게이트 전극층(3114_1)은 도 11에 도시한 서브 메모리셀(301_1)의 트랜지스터(311)의 게이트로서의 기능을 갖는다. 또한, 게이트 전극층(3114_1)은 워드라인 WL_1로서 기능하는 다른 배선층에 전기적으로 접속되어도 좋다.
게이트 전극층(3114_2)은 도 11에 도시한 서브 메모리셀(301_2)의 트랜지스터(311)의 게이트로서의 기능을 갖는다. 또한, 게이트 전극층(3114a_2)은 워드라인 WL_2로서 기능하는 다른 배선층에 전기적으로 접속되어도 좋다.
제 3 절연막(3116)은, 예를 들어 도 1에 도시한 제 3 절연막(120)에 상당한다. 제 3 절연막(3116)으로서는 제 3 절연막(120)에 적용할 수 있는 재료의 층을 사용할 수 있다.
용량 전극층(3117_1) 및 용량 전극층(3117_2)으로서는, 예를 들어 드레인 전극층(3110_1) 및 드레인 전극층(3110_2)에 적용할 수 있는 재료의 층을 사용할 수 있다.
도 13의 (A) 내지 (C)에 있어서, 용량 소자(3205_1)는 드레인 전극층(3110_1)과, 제 3 절연막(3116)과, 용량 전극층(3117_1)으로 구성된다. 용량 소자(3205_1)는 도 11에 도시한 서브 메모리셀(301_1)의 용량 소자(312)에 상당한다.
또한, 도 13의 (A) 내지 (C)에 있어서, 용량 소자(3205_2)는 드레인 전극층(3110_2)과 제 3 절연막(3116)과, 용량 전극층(3117_2)으로 구성된다. 용량 소자(3205_2)는 도 11에 도시한 서브 메모리셀(301_2)의 용량 소자(312)에 상당한다.
또한, 용량 전극층(3117_1)은 용량선 CL_1로서 기능하는 다른 배선층에 전기적으로 접속되어도 좋다. 또한, 용량 전극층(3117_2)은 용량선 CL_2로서 기능하는 다른 배선층에 전기적으로 접속되어도 좋다.
도 13의 (A)에 도시한 제 2 반도체 재료를 사용한 트랜지스터는 오프 전류가 낮기 때문에, 이것을 사용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 낮은 반도체 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 도 13의 (B) 및 (C)에 도시한 바와 같이, 트랜지스터(3200_1) 및 트랜지스터(3200_2)와 제 2 반도체 재료를 사용한 트랜지스터가 중첩되도록 형성할 수 있기 때문에, 그 점유 면적을 저감시킬 수 있다. 따라서, 반도체 장치의 집적도를 향상시킬 수 있다.
상술한 것이 본 실시형태에 따른 반도체 장치의 설명이다.
또한, 본 실시형태에 따른 반도체 장치의 일례에서는 선택 트랜지스터로서 오프 전류가 낮은 전계 효과 트랜지스터를 사용함으로써, 데이터 유지 기간을 길게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
또한, 본 실시형태에 따른 반도체 장치의 일례에서는 트랜지스터의 산화물 반도체층의 측면에 다른 게이트 전극층을 중첩함으로써, 복수의 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 선택 트랜지스터의 문턱 전압을 제어하는 게이트 전극층을 서브 메모리셀마다 제공할 필요가 없기 때문에, 배선 수를 줄일 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1 내지 실시형태 5에서 설명한 반도체 장치를 사용할 수 있는 전자 기기 및 전기 기기의 예에 대해서 설명한다.
실시형태 1 내지 실시형태 5에서 설명된 반도체 장치는 각종 전자 기기(게임기를 포함함)나 전기 기기에 적용할 수 있다. 전자 기기로서는 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 전기 면도기, IC칩 등을 들 수 있다. 전기 기기로서는, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 전기 기기로서는 연기(煙氣) 감지기, 가스 경보 장치, 방범 경보 장치 등의 경보 장치도 들 수 있다. 더구나, 전기 기기로서는 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진, 또는 비수계 이차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전기 기기의 범주에 포함된다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜을 무한궤도로 바꾼 궤도 장착 차량, 전동 어시스트 자전거를 포함하는 원동기 부착 이륜차, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기나 전기 기기의 구체적인 예를 도 14, 도 15, 및 도 16에 도시하였다.
우선, 경보 장치의 예로서, 화재 경보기의 구성에 대해서 도 14를 사용하여 설명한다. 또한, 본 명세서에 있어서 화재 경보기란, 화재 발생을 급보하는 장치 전반을 말하며, 예를 들어 주택용 화재 경보기, 자동 화재 경보 설비, 및 상기 자동 화재 경보 설비에 사용되는 화재 감지기 등도 화재 경보기에 포함된다.
도 14에 도시한 경보 장치는 적어도 마이크로 컴퓨터(500)를 갖는다. 여기서, 마이크로 컴퓨터(500)는 경보 장치 내부에 제공되어 있다. 마이크로 컴퓨터(500)는 고전위 전원선 VDD와 전기적으로 접속된 파워 게이트 컨트롤러(503)와, 고전위 전원선 VDD 및 파워 게이트 컨트롤러(503)와 전기적으로 접속된 파워 게이트(504)와, 파워 게이트(504)와 전기적으로 접속된 CPU(Central Processing Unit; 505)와, 파워 게이트(504) 및 CPU(505)와 전기적으로 접속된 검출부(509)가 제공된다. 또한, CPU(505)에는 휘발성 기억부(506)와 비휘발성 기억부(507)가 포함된다.
도 14에 도시한 마이크로 컴퓨터(500)에서는 CPU(505)의 휘발성 기억부(506)로서, 상술한 실시형태에 제시된 반도체 장치를 사용할 수 있다.
또한, CPU(505)는 인터페이스(508)를 통하여 버스 라인(502)과 전기적으로 접속되어 있다. 인터페이스(508)도 CPU(505)와 마찬가지로 파워 게이트(504)와 전기적으로 접속되어 있다. 인터페이스(508)의 버스 규격으로서는, 예를 들어 I2C버스 등을 사용할 수 있다. 또한, 본 실시형태에 제시된 경보 장치에는 인터페이스(508)를 통하여 파워 게이트(504)와 전기적으로 접속되는 발광 소자(530)가 제공된다.
발광 소자(530)는 지향성이 강한 빛을 방출하는 것이 바람직하며, 예를 들어 유기 EL 소자, 무기 EL 소자, LED(Light Emitting Diode) 등을 사용할 수 있다.
파워 게이트 컨트롤러(503)는 타이머를 갖고, 이 타이머에 따라 파워 게이트(504)를 제어한다. 파워 게이트(504)는 파워 게이트 컨트롤러(503)의 제어에 따라 CPU(505), 검출부(509), 및 인터페이스(508)에 고전위 전원선 VDD로부터 공급되는 전원을 공급 또는 차단한다. 여기서, 파워 게이트(504)로서는, 예를 들어 트랜지스터 등 스위칭 소자를 사용할 수 있다.
이와 같은 파워 게이트 컨트롤러(503) 및 파워 게이트(504)를 사용함으로써, 광량을 측정하는 기간에 검출부(509), CPU(505), 및 인터페이스(508)에 전원을 공급하고, 측정 기간과 다음 측정 기간 사이에는 검출부(509), CPU(505), 및 인터페이스(508)로의 전원 공급을 차단할 수 있다. 이와 같이 경보 장치를 동작시킴으로써, 상기 각 구성에 상시적으로 전원을 공급하는 경우보다 소비 전력의 저감을 도모할 수 있다.
또한, 파워 게이트(504)로서 트랜지스터를 사용하는 경우, 비휘발성 기억부(507)에 사용되는, 오프 전류가 매우 낮은 트랜지스터, 예를 들어 산화물 반도체를 사용한 트랜지스터를 사용하는 것이 바람직하다. 이와 같은 트랜지스터를 사용함으로써, 파워 게이트(504)에서 전원을 차단할 때 누설 전류를 저감하여 소비 전력의 저감도 도모할 수 있다.
본 실시형태에 제시된 경보 장치에 직류 전원(501)을 제공하며, 직류 전원(501)으로부터 고전위 전원선 VDD에 전원을 공급하여도 좋다. 직류 전원(501)의 고전위 측의 전극은 고전위 전원선 VDD와 전기적으로 접속되고, 직류 전원(501)의 저전위 측의 전극은 저전위 전원선 VSS과 전기적으로 접속된다. 저전위 전원선 VSS는 마이크로 컴퓨터(500)에 전기적으로 접속된다. 여기서, 고전위 전원선 VDD에는 고전위 H가 공급되어 있다. 또한 저전위 전원선 VSS에는, 예를 들어 접지 전위(GND) 등의 저전위 L이 공급되어 있다.
직류 전원(501)으로서 전지를 사용하는 경우에는, 예를 들어 고전위 전원선 VDD와 전기적으로 접속된 전극과, 저전위 전원선 VSS에 전기적으로 접속된 전극과, 상기 전지를 유지할 수 있는 하우징을 갖는 전지 케이스를 하우징에 제공하는 구성으로 하면 좋다. 또한, 본 실시형태에 제시되는 경보 장치에 반드시 직류 전원(501)을 제공할 필요는 없으며, 예를 들어 상기 경보 장치의 외부에 제공된 교류 전원으로부터 배선을 통하여 전원을 공급하는 구성으로 하여도 좋다.
또한, 상기 전지로서, 이차 전지, 예를 들어 리튬 이온 이차 전지(리튬 이온 축전지, 리튬 이온 전지, 또는 리튬 이온 배터리라고도 부름)를 사용할 수도 있다. 또한, 상기 이차 전지를 충전할 수 있도록 태양 전지를 제공하는 것이 바람직하다.
검출부(509)는 이상 상태에 관한 물리량을 계측하여 계측값을 CPU(505)로 송신한다. 이상 상태에 관한 물리량은 경보 장치의 용도에 따라 달라지고, 화재 경보기로서 기능하는 경보 장치에서는 화재에 관한 물리량을 계측한다. 그러므로, 검출부(509)는 화재에 관한 물리량으로서 광량을 계측하고, 연기의 존재를 감지한다.
검출부(509)는 파워 게이트(504)와 전기적으로 접속된 광 센서(511)와, 파워 게이트(504)와 전기적으로 접속된 앰프(512)와, 파워 게이트(504) 및 CPU(505)와 전기적으로 접속된 AD 컨버터(513)를 갖는다. 발광 소자(530), 및 검출부(509)에 제공된 광 센서(511), 앰프(512), 및 AD 컨버터(513)는 파워 게이트(504)가 검출부(509)에 전원을 공급하였을 때 동작한다.
상술한 바와 같이, 광 센서(511)를 포함하는 검출부(509)를 마이크로 컴퓨터(500)에 내장하여 제공할 수 있기 때문에, 부품 수를 삭감하여 경보 장치의 하우징을 축소할 수 있다. 또한, 광 센서 또는 광전 변환 소자의 위치에 자유도가 필요한 경우에는 광 센서 또는 광전 변환 소자를 외장형으로 한 것을 마이크로 컴퓨터(500)에 전기적으로 접속하면 좋다.
상술한 IC칩을 포함하는 경보 장치에는 상술한 실시형태에서 제시한 반도체 장치를 사용한 복수의 회로를 조합하여, 이들을 하나의 IC칩에 탑재한 CPU(505)가 사용된다.
도 15는 실시형태 1 내지 실시형태 5에서 설명한 반도체 장치를 적어도 일부에 사용한 CPU의 구체적인 구성을 도시한 블록도이다.
도 15의 (A)에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 15의 (A)에 도시한 CPU는 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클럭 신호 CLK1을 바탕으로, 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 갖추며, 내부 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
도 15의 (A)에 도시한 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀로서, 상술한 실시형태에 제시된 트랜지스터를 사용할 수 있다.
도 15의 (A)에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작을 선택한다. 즉 레지스터(1196)가 갖는 메모리셀에서 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우에는 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에 있어서 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 15의 (B) 또는 (C)에 도시된 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공함으로써, 전원을 정지할 수 있다. 이하에서 도 15의 (B) 및 (C)의 회로에 대해서 설명한다.
도 15의 (B) 및 (C)에는 메모리셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에, 상술한 실시형태에서 제시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시하였다.
도 15의 (B)에 도시한 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에는 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 HIGH 레벨 전원 전위 VDD가 공급된다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, LOW 레벨 전원 전위 VSS의 전위가 공급된다.
도 15의 (B)에서는 상술한 실시형태에서 제시한 트랜지스터를 스위칭 소자(1141)로서 사용하며, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 15의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 특별히 한정되지 않으며 복수의 트랜지스터를 가져도 좋다. 스위칭 소자로서 기능하는 복수의 트랜지스터를 스위칭 소자(1141)가 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 15의 (B)에서는, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한, HIGH 레벨 전원 전위(VDD)의 공급이 스위칭 소자(1141)에 의해 제어되지만, 스위칭 소자(1141)에 의해 LOW 레벨 전원 전위(VSS)의 공급이 제어되어도 좋다.
또한, 도 15의 (C)에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 LOW 레벨 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 LOW 레벨 전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공하고, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있으며, 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
도 16의 (A)에 있어서, 경보 장치(8100)는 주택용 화재 경보기이며, 검출부 및 마이크로 컴퓨터(8101)를 사용한 전기 기기의 일례이다. 또한, 마이크로 컴퓨터(8101)는 상술한 실시형태에 제시된 트랜지스터를 사용한 CPU를 포함하는 전자 기기의 일례이다.
도 16의 (A)에 있어서, 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 상술한 실시형태에 제시된 트랜지스터를 사용한 CPU를 포함하는 전기 기기의 일례이다. 구체적으로는 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 16의 (A)에서 CPU(8203)가 실내기(8200)에 제공된 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 상술한 실시형태에서 제시한 트랜지스터를 에어컨디셔너의 CPU에 사용함으로써 전력 절감을 도모할 수 있다.
도 16의 (A)에 있어서, 전기 냉동 냉장고(8300)는 상술한 실시형태에 제시된 트랜지스터를 사용한 CPU를 포함하는 전기 기기의 일례이다. 구체적으로는, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 갖는다. 도 16의 (A)에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 상술한 실시형태에서 제시한 트랜지스터를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써 전력 절감을 도모할 수 있다.
도 16의 (B) 및 (C)에 있어서, 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재된다. 이차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 ROM, RAM, CPU(도시하지 않았음) 등을 갖는 처리 장치(9704)에 의해 제어된다. 상술한 실시형태에서 제시한 트랜지스터를 전기 자동차(9700)의 CPU에 사용함으로써 전력 절감을 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700) 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 직류를 교류로 변환시키는 인버터도 내장된다.
또한, 본 실시형태는 본 명세서에 제시된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
산화물 반도체(OS)층을 사용한 트랜지스터의 신뢰성을 높이기 위해서는, 신뢰성에 영향을 미치는 요인을 밝히는 것이 중요하다. 그래서 산화물 반도체층을 사용한 트랜지스터의 신뢰성을 높이기 위해서, 이하와 같은 열화 기구의 모델을 만들었다.
또한, 산화물 반도체층의 산소 결손은 산화물 반도체층에 깊은 준위(deep level DOS)를 형성한다. deep level DOS의 밀도를 저감하기 위해서는 산화물 반도체층을 화학양론적 조성보다 과잉으로 산소를 함유한 상태로 하는 것, 외부로부터 산소 결손을 보전하는 산소를 공급하는 것이 중요하다.
산화물 반도체층을 사용한 트랜지스터에 +게이트 BT(+GBT: +gate bias temperature) 시험을 수행하면, 초기의 Vg-Id 특성에 비해 문턱 전압(Vth)이 양 방향으로 변동된다. 또한, +게이트 BT 시험을 수행한 트랜지스터에 -게이트 BT(-GBT: -gate bias temperature) 시험을 수행하면, 문턱 전압이 음 방향으로 변동된다. 이와 같이 +게이트 BT 시험과 -게이트 BT 시험을 교대로 반복함으로써, 트랜지스터의 문턱 전압이 양 방향과 음 방향으로 교대로 변동된다(도 17 참조).
도 17로부터, 산화물 반도체층을 사용한 트랜지스터의 Vg-Id 특성의 변동에는 고정 전하가 아니라 준위(트랩 준위)가 관계하고 있는 것이 시사된다.
도 18은 산화물 반도체층을 사용한 트랜지스터의 에너지 밴드 다이어그램의 모델이다. 또한, 도 18은 게이트 전압을 인가하지 않는 상태이다. 도 18에서는 산화물 반도체층, 산화물 반도체층과 게이트 절연막(GI) 사이의 계면, 및 산화물 반도체층과 보호 절연막(Passivation) 사이의 계면에 3가지 결함 준위(DOS)가 있는 것으로 가정하였다. 결함 준위로서는 얕은 준위(shallow level DOS) 2가지와, deep level DOS 1가지가 있다. 또한, 결함 준위는 에너지 분포를 갖는다. 여기서, 제 1 얕은 준위(wide level DOS)는 에너지 분포가 넓고, 제 2 얕은 준위(peak level DOS)는 에너지 분포가 좁다. 또한, 가전자대의 상단의 에너지와 deep level DOS의 에너지 차이(ΔEvd)는 전도대 하단의 에너지와 peak level DOS의 에너지 차이(ΔEcs)보다 크다.
예를 들어, 얕은 준위는 페르미 에너지보다 에너지가 높을 때 중성이 되고, 페르미 에너지보다 에너지가 낮을 때 음으로 대전한다. 한편, 깊은 준위는 페르미 에너지보다 에너지가 높을 때 양으로 대전하고, 페르미 에너지보다 에너지가 높을 때 중성이 된다.
도 19에 산화물 반도체층을 사용한 트랜지스터의 Vg-Id 특성의 열화 모드를 도시하였다. 산화물 반도체층을 사용한 트랜지스터는 3가지 열화 모드를 갖는다. 구체적으로는, 도 19의 (A)에 도시한 열화 모드는 온 전류의 저하를 나타내고, 도 19의 (B)에 도시한 열화 모드는 문턱 전압의 양 방향으로의 변동을 나타내고, 도 19의 (C)에 도시한 열화 모드는 문턱 전압의 음 방향으로의 변동을 나타낸다.
이하에, 산화물 반도체층을 사용한 트랜지스터의 열화 모드가 어떤 결함 준위로 일어나는지를 설명한다.
우선, 도 19의 (A)에 도시한 온 전류의 저하에 대해서 설명한다. Vg-Id 특성을 측정할 때, 게이트 전압이 높아질수록 wide level DOS에 전자가 트랩된다(도 20의 (A) 참조). 이 때, 트랩된 전자는 전도에 기여하지 않기 때문에, 트랜지스터의 온 전류가 저하된다(그래프 형상이 찌부러진다)(도 20의 (B) 참조). 따라서, 열화 모드의 1가지인 트랜지스터의 온 전류 저하는 wide level DOS로 인해 일어난다고 추측된다. 또한, 도면에 있어서 N은 중성(Neutral)을 뜻한다.
다음에, +게이트 BT 시험 시의 문턱 전압의 양 방향으로의 변동에 대해서도 도 21의 (A), (B)를 참조하여 설명한다.
+게이트 BT 시험 시에 양의 게이트 전압에 의해 유기된 전자가 peak level DOS에 트랩된다(도 21의 (A) 참조). +게이트 BT 시험 시에 트랩된 전자, 즉 음 전하는 완화 시간이 길고 마치 고정 전하처럼 행동한다. 이 음 전하에 의해, 게이트 전압(바이어스)을 오프 상태로 한 후에도 실효적으로 음의 전압이 인가된 상태와 같은 상태가 된다. 따라서, +게이트 BT 시험 후의 트랜지스터의 전기적 특성을 측정한 경우, 트랜지스터 특성(Vg-Id 특성)의 문턱 전압이 양 방향으로 변동된다(도 21의 (B) 참조).
다음에, -게이트 BT 시험 시의 문턱 전압의 음 방향으로의 변동에 대해서 도 22의 (A), (B)를 참조하여 설명한다.
-게이트 BT 시험 시에, 음의 게이트 전압 Vg를 인가하고 광을 조사하면, deep level DOS에 정공, 즉 양의 전하가 트랩된다(도 22의 (A) 참조). 전도대 하단의 에너지(Ec)와 deep level DOS의 에너지 차이가 크고 가전자대 상단의 에너지(Ev)와 deep level DOS의 에너지 차이가 크기 때문에, 정공이 유기되는 데에 긴 시간이 걸린다. 또한, 산화물 반도체층 내의 정공은 유효 질량이 크고, 드레인 전극으로부터도 정공이 주입되기 어렵다. 또한, 양의 전하는 완화 시간이 길고 마치 고정 전하처럼 움직인다. 이 양의 전하에 의해, 게이트 전압(바이어스)을 오프 상태로 한 후에도 실효적으로 양의 전압이 인가된 상태와 같은 상태가 된다. 따라서, -게이트 BT 시험 후의 트랜지스터의 전기적 특성을 측정한 경우, 트랜지스터 특성(Vg-Id 특성)의 문턱 전압이 음 방향으로 변동된다(도 22의 (B) 참조).
다음에, 산화물 반도체층과 소스 전극 및 드레인 전극이 접촉한 영역인 n형 영역에 대해서 도 23을 사용하여 설명한다. 도 23은 산화물 반도체층을 사용한 트랜지스터의 단면도이며, 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 산화물 반도체층과, 산화물 반도체층 위에 형성된 소스 전극 및 드레인 전극과, 산화물 반도체층, 소스 전극, 및 드레인 전극 위에 형성된 절연막(과잉 산소(exO) 함유 절연막)을 갖는 구성을 도시한 것이다.
산화물 반도체층을 형성한 후, 상기 산화물 반도체층에 접촉하는 소스 전극 및 드레인 전극을 형성한다. 예를 들어, 소스 전극 및 드레인 전극을 스퍼터링법으로 형성하면, 산화물 반도체층의 막 내가 스퍼터링 시의 플라즈마로 인하여 손상되거나, 또는 스퍼터링 시에 소스 전극 및 드레인 전극에 사용되는 재료의 원자 또는 분자가 충돌됨으로써, 산화물 반도체층의 일부가 n형화되어, n형 영역(n+층)이 형성된다.
또한, 상술한 n형 영역은 소스 전극 및 드레인 전극을 형성한 후의 열처리에 의해서도 형성된다. 예를 들어, 이 열처리에 의해, 산화물 반도체층 내의 산소 결손의 위치에 수소가 들어가거나(VoH가 형성됨) 산화물 반도체층에 함유되는 In이 환원되어 n형 영역이 형성된다.
한편, 산화물 반도체층 중 소스 전극 및 드레인 전극이 형성되지 않은 영역, 즉 채널이 형성되는 영역은 산화물 반도체층과 접촉하도록 과잉 산소를 함유한 절연막(exO 함유 절연막)이 형성되어 있기 때문에, 상기 과잉 산소를 함유한 절연막을 형성한 후에 열처리함으로써, 산화물 반도체층 내에 과잉 산소(exO)가 보전되어 산소 결손이 저감되어 i형화된다(i층이 된다).
또한, 산화물 반도체층이 In-Ga-Zn 산화물층인 경우, 산소와의 결합 에너지가 작은 인듐과 결합된 산소가 빠져나가기 쉽다(In-Vo가 형성되기 쉽다). 또한, peak level DOS에는 In-VoH가 관계하고 있다고 생각되며, n형 영역을 형성하는 경우가 있다. 또한, wide level DOS에는 In-Vo-HO-Si가 관계하고 있다고 생각된다. 또한, deep level DOS에는 In-Vo-In이 관계하고 있다고 생각된다.
산화물 반도체층 내의 결함 준위 밀도를 저감하기 위해서는 산소 결손(Vo)을 저감하는 것이 중요하다. 구체적으로는, 산화물 반도체층 내로 Si이 혼입되는 것을 방지하거나 과잉 산소를 보전함으로써, 산소 결손을 저감할 수 있다. 또한, 결함 준위인 얕은 준위의 형성에는 VoH가 기여하고 있기 때문에, 산화물 반도체층 내의 수소를 저감하는 것이 바람직하다.
102: 기판
104: 제 1 게이트 전극층
105: 절연막
106: 제 1 절연막
107: n형 영역
108: 산화물 반도체층
109: 도전막
110: 소스 전극층
110a: 소스 전극층
110b: 소스 전극층
111: 도전막
112: 드레인 전극층
112a: 드레인 전극층
112b: 드레인 전극층
114: 제 2 절연막
115: 도전막
116: 제 2 게이트 전극층
118: 제 3 게이트 전극층
118a: 제 3 게이트 전극층
118b: 제 3 게이트 전극층
120: 제 3 절연막
207: n형 영역
208: 산화물 적층
208a: 제 1 산화물층
208b: 산화물 반도체층
208c: 제 2 산화물층
208d: 제 3 산화물층
210: 소스 전극층
210a: 소스 전극층
210b: 소스 전극층
212: 드레인 전극층
212a: 드레인 전극층
212b: 드레인 전극층
258: 산화물 적층
300: 메모리셀
301: 서브 메모리셀
301_1: 서브 메모리셀
301_2: 서브 메모리셀
308: 산화물 적층
308a: 제 1 산화물층
308b: 산화물 반도체층
308c: 제 2 산화물층
308d: 제 3 산화물층
311: 트랜지스터
312: 용량 소자
313: 트랜지스터
500: 마이크로 컴퓨터
501: 직류 전원
502: 버스 라인
503: 파워 게이트 컨트롤러
504: 파워 게이트
505: CPU
506: 휘발성 기억부
507: 비휘발성 기억부
508: 인터페이스
509: 검출부
511: 광 센서
512: 앰프
513: AD 컨버터
530: 발광 소자
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3000: 기판
3106: 산화물 반도체층
3108: 산화물 반도체층
3108_1: 소스 전극층
3108_2: 소스 전극층
3108a_1: 소스 전극층
3108a_2: 소스 전극층
3108b_1: 소스 전극층
3108b_2: 소스 전극층
3110_1: 드레인 전극층
3110_2: 드레인 전극층
3110a_1: 드레인 전극층
3110b_1: 드레인 전극층
3110b_2: 드레인 전극층
3112: 제 2 절연막
3114_1: 게이트 전극층
3114_2: 게이트 전극층
3114a_1: 게이트 전극층
3114a_2: 게이트 전극층
3114b_1: 게이트 전극층
3114b_2: 게이트 전극층
3116: 제 3 절연막
3117_1: 용량 전극층
3117_2: 용량 전극층
3200_1: 트랜지스터
3200_2: 트랜지스터
3205_1: 용량 소자
3205_2: 용량 소자
3220: 제 1 절연막
3240: 게이트 전극층
3300: 소자 분리 절연층
8100: 경보 장치
8101: 마이크로 컴퓨터
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9700: 전기 자동차
9701: 이차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (18)

  1. 반도체 장치에 있어서,
    제 1 게이트 전극층과;
    상기 제 1 게이트 전극층 위의 제 1 절연막과;
    상기 제 1 절연막을 개재하여 상기 제 1 게이트 전극층과 중첩되는 채널 형성 영역을 포함하는, 상기 제 1 절연막 위의 산화물 반도체층과;
    상기 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층과;
    상기 산화물 반도체층을 덮는 제 2 절연막과;
    상기 제 2 절연막을 개재하여 상기 채널 형성 영역과 중첩되는 제 2 게이트 전극층과;
    상기 제 2 절연막을 개재하여 상기 산화물 반도체층의 측면과 중첩되는 제 3 게이트 전극층으로서, 상기 산화물 반도체층의 상기 측면은 채널 폭 방향에 수직인, 상기 제 3 게이트 전극층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 게이트 전극층은 상기 산화물 반도체층의 상기 측면에 대향하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스 전극층은 제 1 도전층과, 상기 제 1 도전층을 덮는 제 2 도전층을 포함하고,
    상기 드레인 전극층은 제 3 도전층과, 상기 제 3 도전층을 덮는 제 4 도전층을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 가열에 의해 산소를 방출하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층은 In, Zn, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 및 Hf로 구성된 군에서 선택된 적어도 하나)을 함유하는, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 도전층 및 상기 제 3 도전층은 Al, Cr, Cu, Ta, Ti, Mo, 및 W로 구성된 군에서 선택된 적어도 하나를 함유하는, 반도체 장치.
  7. 제 3 항에 있어서,
    상기 제 2 도전층 및 상기 제 4 도전층은 질화 탄탈, 질화 티타늄, 및 루테늄으로 구성된 군에서 선택된 적어도 하나를 함유하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 전극층은 질화 탄탈, 질화 티타늄, 및 루테늄으로 구성된 군에서 선택된 적어도 하나를 함유하는, 반도체 장치.
  9. 반도체 장치에 있어서,
    제 1 게이트 전극층과;
    상기 제 1 게이트 전극층 위의 제 1 절연막과;
    상기 제 1 절연막 위의 제 1 산화물층과;
    상기 제 1 절연막을 개재하여 상기 제 1 게이트 전극층과 중첩되는 채널 형성 영역을 포함하는, 상기 제 1 산화물층 위의 산화물 반도체층과;
    상기 산화물 반도체층 위의 제 2 산화물층과;
    상기 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층과;
    상기 제 1 산화물층, 상기 산화물 반도체층, 및 상기 제 2 산화물층을 덮는 제 2 절연막과;
    상기 제 2 절연막을 개재하여 상기 채널 형성 영역과 중첩되는 제 2 게이트 전극층과;
    상기 제 2 절연막을 개재하여 상기 산화물 반도체층의 측면과 중첩되는 제 3 게이트 전극층으로서, 상기 산화물 반도체층의 상기 측면은 채널 폭 방향에 수직인, 상기 제 3 게이트 전극층을 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 3 게이트 전극층은 상기 산화물 반도체층의 상기 측면에 대향하는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 소스 전극층은 제 1 도전층과, 상기 제 1 도전층을 덮는 제 2 도전층을 포함하고,
    상기 드레인 전극층은 제 3 도전층과, 상기 제 3 도전층을 덮는 제 4 도전층을 포함하는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 절연막은 가열에 의해 산소를 방출하는, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 산화물 반도체층은 In, Zn, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 및 Hf로 구성된 군에서 선택된 적어도 하나)을 함유하는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 1 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가깝고,
    상기 제 2 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 1 산화물층, 상기 산화물 반도체층, 및 상기 제 2 산화물층은 In, Zn, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 및 Hf로 구성된 군에서 선택된 적어도 하나)을 함유하고,
    상기 제 1 산화물층의 In에 대한 M의 원자수비는 상기 산화물 반도체층의 In에 대한 M의 원자수비보다 높고,
    상기 제 2 산화물층의 In에 대한 M의 원자수비는 상기 산화물 반도체층의 In에 대한 M의 원자수비보다 높은, 반도체 장치.
  16. 제 11 항에 있어서,
    상기 제 1 도전층 및 상기 제 3 도전층은 Al, Cr, Cu, Ta, Ti, Mo, 및 W로 구성된 군에서 선택된 적어도 하나를 함유하는, 반도체 장치.
  17. 제 11 항에 있어서,
    상기 제 2 도전층 및 상기 제 4 도전층은 질화 탄탈, 질화 티타늄, 및 루테늄으로 구성된 군에서 선택된 적어도 하나를 함유하는, 반도체 장치.
  18. 제 9 항에 있어서,
    상기 제 1 게이트 전극층은 질화 탄탈, 질화 티타늄, 및 루테늄으로 구성된 군에서 선택된 적어도 하나를 함유하는, 반도체 장치.
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