WO2011118515A1 - 表示装置および表示装置用アレイ基板の製造方法 - Google Patents

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豪 鎌田
青森　繁
井出　哲也
誠二 大橋
昇平 勝田
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シャープ株式会社
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    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Definitions

  • the present invention relates to a display device using an oxide semiconductor as a switching element and a method for manufacturing an array substrate for a display device.
  • a thin film transistor provided on a TFT substrate requires at least three types of electrodes (source electrode, drain electrode, and gate electrode).
  • the gate constituting the thin film transistor has low resistance
  • the source / drain has low resistance
  • the source / drain and the gate are insulated
  • the pixel electrode is transparent, connected to the drain, Insulation is required.
  • an a-Si type thin film transistor applied to a thin film transistor on a TFT substrate requires an n + a-Si layer at a connection portion with an electrode metal so that there is no Schottky barrier.
  • FIG. 21A a first photolithography process is performed when a gate electrode 101 having a desired shape is formed after forming a laminated film of Al and Mo on an insulating substrate 100.
  • a gate insulating film 102 made of SiN, an a-Si layer 103, and an n + a-Si layer (P-doped layer) 105 are stacked by a CVD method.
  • FIG. 21B a gate insulating film 102 made of SiN, an a-Si layer 103, and an n + a-Si layer (P-doped layer) 105 are stacked by a CVD method.
  • element separation is performed on the a-Si layer 103 and the n + a-Si layer 105 by the second photolithography process, and the element portion 106 corresponding to the upper side of the gate electrode 101 is formed.
  • film formation Mo / Al / Mo laminated film
  • channel etching and source / drain formation are performed.
  • a third photolithography step is performed when the channel portion 117, the source electrode 108, and the drain electrode 109 are formed.
  • a SiN protective film 110 is formed by a CVD method, and a contact hole 111 reaching the drain electrode 109 is formed by a fourth photolithography process.
  • a fifth photolithography process is performed when the pixel electrode 112 connected to the drain electrode 109 through the contact hole 111 is formed. I do.
  • the five-mask process is necessary, and the film formation by the CVD method is necessary twice.
  • FIG. 22A a first photolithography process is performed when a gate electrode 121 having a desired shape is formed after a laminated film of Al and Mo is formed on an insulating substrate 120. Thereafter, as shown in FIG. 22B, a gate insulating film 122 made of SiN, an a-Si layer 123, and a protective layer 125 are laminated by a CVD method. Next, as shown in FIG. 22C, the a-Si layer 123 and the protective layer 125 are separated from each other by a second photolithography process to form a corresponding element portion 126 above the gate electrode 121.
  • a film Mo / Al / Mo laminated film
  • the source / drain is formed so as to partially cover the element portion 126.
  • a third photolithography process is performed when the source electrode 128 and the drain electrode 129 are formed.
  • an n + a-Si layer 124 is interposed between the source electrode 128 and the element portion 126 and between the drain electrode 129 and the element portion 126.
  • a protective film 130 of SiN is formed by a CVD method, and a contact hole 131 reaching the drain electrode 129 is formed by a fourth photolithography process.
  • a fifth photolithography step is performed when the pixel electrode 132 connected to the drain electrode 129 through the contact hole 131 is formed. I do.
  • the five-mask process is necessary, and the film formation by the CVD method is necessary twice.
  • FIG. 23A when a gate electrode 141 having a desired shape is formed after a laminated film of Al and Mo is formed on an insulating substrate 140, a first photolithography process is performed. Thereafter, as shown in FIG. 23B, a gate insulating film 142 made of SiN, an a-Si layer 143, an n + a-Si layer 145, and a source / drain forming electrode film (Mo / Al / Mo laminated film) 146 Are stacked by the CVD method. Next, as shown in FIG.
  • element isolation is performed on the electrode layer 146, the n + a-Si layer 145, and the a-Si layer 143 by the second photolithography process, and the gate electrode 141 is positioned above the gate electrode 141. A corresponding element portion 144 is formed. Thereafter, channel etching and source / drain formation are performed. Then, as shown in FIG. 23D, when forming the channel portion 147, the source electrode 148, and the drain electrode 149, the second photolithography process is used without increasing the photolithography process by halftone exposure. Process. In this halftone exposure, the structure shown in FIG. 23D can be obtained by performing ashing while changing the film thickness of the partially remaining resist 155.
  • a protective film 150 of SiN is formed, and a contact hole 151 reaching the drain electrode 149 is formed by a third photolithography process.
  • a transparent conductive film of ITO indium tin oxide
  • fourth photolithography is performed. Perform the process.
  • a four-mask process is necessary, and film formation by the CVD method is required twice.
  • the four-mask process is currently considered to be the shortest process and is being used.
  • the pixel electrodes 161 are arranged in a matrix so as to correspond to the display region of one substrate 160 that sandwiches the liquid crystal layer.
  • the common bus line 163 is connected to the source side of the switching element 162 connected to each pixel electrode 161 arranged in the row direction (X direction in FIG. 24).
  • a gate bus line 165 is connected to the gate side of the switching elements 162 arranged in the row direction.
  • a plurality of stripe-shaped data bus lines 167 extending in the column direction (Y direction in FIG. 24) are formed on the liquid crystal layer side of the opposite substrate 166 sandwiching the liquid crystal layer.
  • a reference signal voltage (common voltage) is applied from the common bus line 163 to the pixel electrode 161 via the switching element 162 that is turned on by input from the gate bus line 165. Then, a data signal is input to the data bus line 167. Therefore, the alignment of the liquid crystal molecules existing in the intersection region between the plurality of data bus lines 167 and the pixel electrode 161 is controlled, and display is performed.
  • a liquid crystal display device of a fifth example a liquid crystal display device having a panel structure equivalent to the above-described counter data type and having a drain electrode and a source electrode as a microcrystalline or polycrystalline n + Si layer is known.
  • FIG. 27 an a-Si thin film transistor structure as shown in FIG. 27 is disclosed.
  • a drain layer 171 and a source layer 172 made of a microcrystalline or polycrystalline n + Si layer are arranged on an insulating substrate 170 made of glass with a space therebetween.
  • an a-Si: H layer (hydrogenated amorphous silicon layer) 173 is formed so as to cover them.
  • a SiN layer 175 and a gate electrode 176 are formed thereon.
  • the wiring structure described in Patent Document 2 has a plurality of scan bus lines SB.
  • Each scan bus line SB is connected to the gate G of the TFT, and the liquid crystal LC is connected to the source S of the TFT to the next scan bus line SB.
  • an n + Si layer 181 is formed on the insulating substrate 180, and patterning of the source electrode and the drain electrode is performed. I do.
  • a semiconductor layer 182 is formed, a gate insulating film 183, an Al gate electrode 185, and a gate bus line are formed and patterned into a desired shape.
  • an ITO film is formed to form display electrodes 186 and connection portions 187 as shown in FIGS. 29E and 29F, thereby completing a thin film transistor matrix.
  • a liquid crystal display device having a TFT 200 as shown in FIG. 30 is known.
  • pixel electrodes 191 are provided in a matrix on a main substrate 190.
  • a scanning signal line 192 and a reference signal line 193 are provided in parallel between the pixel electrodes 191.
  • a gate insulating film 196 and a semiconductor layer 197 are formed so as to cover the gate terminal 195 formed in part of the scanning signal line 192.
  • a part of the pixel electrode 191 is connected to one side of the semiconductor layer 197 as a drain terminal 191a.
  • a connection line 198 connected to the reference signal line 193 is connected to the other side of the semiconductor layer 197 as a source terminal 198a.
  • the pixel electrode 191 and the connection line 198, and the source terminal 198a and the drain terminal 191a are made of n + a-Si: H or microcrystalline n + silicon (see Patent Document 3).
  • the gate bus line 165 and the data bus line 167 are not stacked. Therefore, since there are few laminated short circuit line defects and there is no step over the wiring, disconnection is unlikely to occur, and it is possible to perform inspection and repair individually for each substrate, and there is an advantage that a high yield can be realized. Further, considering the substrate 160 on the side where the switching element 162 is formed, the source and the drain can be applied even with a high resistance wiring, so that it may be possible to form a film together with the pixel electrode, which seems promising.
  • the CVD method is used for forming the n + a-Si layer and the insulating film / a-Si layer.
  • the a-Si layer is defenseless against light from the back side of the glass substrate and has a problem of light leakage.
  • the film formation by the CVD method is performed because the n + a-Si layer and the insulating film / a-Si layer are formed. It only takes 2 times.
  • the n + a-Si layer cannot be said to be transparent, and a transmittance loss occurs.
  • the n + a-Si layer is too thin, problems such as disconnection, deterioration of reliability, and high resistance occur.
  • the present inventor Based on the examination of the liquid crystal display device having the conventional structure as described above, the present inventor has devised a special thin film transistor structure for the above-described counter data type liquid crystal display device. As a result, it has been found that it is possible to provide a display device that can be manufactured by a process that is simpler than that of the conventional manufacturing method, hardly cause loss of transmittance, and hardly cause a problem of light leakage. Further, based on the above-mentioned examination, the present inventor can manufacture a display device that can be manufactured by a process that is simplified compared to the conventional manufacturing method, hardly causes a loss of transmittance, and does not easily cause a problem of light leakage. The inventors have found out that they can be provided and have reached the present invention.
  • a display device includes: A first substrate; A second substrate disposed to face the first substrate; A display medium layer provided between the first substrate and the second substrate; A plurality of stripe-shaped data electrodes formed on the first substrate and extending in a column direction; A plurality of scanning lines and a plurality of reference signal lines formed on the second substrate and extending in the row direction; A plurality of pixel electrodes formed on the second substrate and arranged in a matrix; A plurality of switching elements formed on the second substrate, controlled on / off by the plurality of scanning lines, and provided between the plurality of reference signal lines and the plurality of pixel electrodes; An oxide semiconductor layer provided between the source electrode and the drain electrode, The switching element is formed by arranging a gate electrode in proximity to the oxide semiconductor layer through an insulating layer, The pixel electrode is provided connected to the source electrode or the drain electrode, The source electrode or the drain electrode to which the pixel electrode is connected is made of the same material as the pixel electrode, The source electrode and the drain electrode are formed of
  • the pixel electrode, the drain electrode, and the source electrode may be made of a reducing material of indium gallium zinc oxide.
  • the pixel electrode, the drain electrode, the source electrode, and the connection lines between these electrodes and the reference signal line are all made of a reducing material of indium gallium zinc oxide
  • the oxide semiconductor layer may be made of indium gallium zinc oxide.
  • a backlight of a light emitting diode may be attached.
  • the reference signal line and the source electrode or drain electrode of the switching element connected to the reference signal line, and the pixel electrode and the drain electrode or source electrode of the switching element connected to the pixel electrode are both transparent conductive. Consisting of a membrane,
  • the oxide semiconductor layer interposed between the source electrode and the drain electrode may be made of indium gallium zinc oxide.
  • the plurality of reference signal lines, the source electrode or drain electrode of the switching element connected to the reference signal line, and the pixel electrode and the drain electrode or source electrode of the switching element connected to the pixel electrode are both the second electrode.
  • An insulating film is formed to cover the source electrode and the drain electrode and the oxide semiconductor layer interposed therebetween, A gate electrode may be formed on the insulating film.
  • a scanning line including the gate electrode and the reference signal line are formed on the second substrate;
  • An insulating film is formed to cover the scanning line and the reference signal line,
  • An oxide semiconductor layer is formed on the insulating film and on the gate electrode,
  • a source electrode, a drain electrode, and a pixel electrode connected to any of these may be formed on the insulating film.
  • a scanning line including the gate electrode and the reference signal line are formed on the second substrate;
  • An insulating film is formed to cover the scanning line and the reference signal line,
  • An oxide semiconductor layer is formed on the insulating film and on the gate electrode,
  • a source electrode and a drain electrode, and a pixel electrode connected to any of these are formed on the insulating film,
  • the oxide semiconductor layer is made of indium gallium zinc oxide,
  • the pixel electrode, the source electrode, and the drain electrode may be made of a reducing material of indium gallium zinc oxide.
  • An array substrate manufacturing method includes: A reference signal line, a source electrode or a drain electrode connected to the reference signal line, a pixel electrode, and a drain electrode connected to the pixel electrode on a second substrate arranged to face the first substrate
  • the source electrode is formed using a transparent conductive material, Forming an oxide semiconductor layer so as to be connected to the source electrode and the drain electrode; Forming an insulating film on the oxide semiconductor layer;
  • a scan line including a gate electrode is formed on the second substrate so that the gate electrode is positioned on the insulating film between the source electrode and the drain electrode.
  • the gate electrode and the scanning line may be a metal wiring made of a metal material.
  • An array substrate manufacturing method includes: A pixel electrode and a drain electrode or a source electrode connected to the pixel electrode are formed using a transparent conductive material on a second substrate arranged to face the first substrate, Forming an oxide semiconductor layer so as to be connected to the source electrode and the drain electrode; Forming an insulating film on the oxide semiconductor layer; Forming a scan line having a gate electrode on the second substrate so that the gate electrode is positioned on the insulating film between the source electrode and the drain electrode; A reference signal line connected to the source electrode or drain electrode on the side not connected to the pixel electrode is formed on the insulating film.
  • the scanning line, the gate electrode, and the reference signal line may be metal wiring made of a metal material.
  • a method of manufacturing an array substrate according to another aspect of the present invention includes: A reference signal line, a gate electrode, and a scanning line are formed on a second substrate arranged to face the first substrate, Forming an insulating film so as to cover the reference signal line, the gate electrode, and the scanning line; Forming an oxide semiconductor layer over the insulating film on the gate electrode; A source electrode and a gate electrode sandwiching the oxide semiconductor layer on the gate electrode from both sides and a pixel electrode connected to any one of these electrodes are formed.
  • the scanning line, the gate electrode, and the reference signal line may be metal wiring made of a metal material.
  • a manufacturing method of the array substrate After forming the oxide semiconductor layer, forming a channel protective film on the oxide semiconductor layer, Perform film formation for source electrode and gate electrode formation, The film may be patterned to form a source electrode and a gate electrode.
  • a method of manufacturing an array substrate includes: A reference signal line, a gate electrode, and a scanning line are formed on a second substrate arranged to face the first substrate, Forming an insulating film so as to cover the reference signal line, the gate electrode, and the scanning line; Forming an indium gallium zinc oxide layer to occupy the insulating film on the gate electrode, the pixel electrode formation position, the gate electrode formation position, and the source electrode formation position; A portion of the indium gallium zinc oxide layer excluding the position on the gate electrode is reduced to be a conductor.
  • the scanning line, the gate electrode, and the reference signal line may be metal wiring made of a metal material.
  • the method for manufacturing the array substrate Forming a display medium layer between the first substrate and the second substrate; Forming a plurality of stripe-shaped data electrodes extending in a column direction on the first substrate; Forming a plurality of scanning lines and a plurality of reference signal lines extending in the row direction on the second substrate; Forming a plurality of pixel electrodes arranged in a matrix on the second substrate; On the second substrate, on / off is controlled by the plurality of scanning lines, and a plurality of switching elements provided between the plurality of reference signal lines and the plurality of pixel electrodes are formed, The reference signal line, the pixel electrode, and the switching element may be formed on the second substrate.
  • a stripe-shaped data electrode is provided on one substrate, a pixel electrode and a switching element arranged in a matrix on the other substrate, a scanning line for selecting the switching element, and a voltage is applied to the pixel electrode.
  • the present invention relates to a counter data type display device including a reference signal line for application.
  • an oxide semiconductor layer is provided between a source electrode and a drain electrode to form a switching element.
  • a pixel electrode and a drain electrode or a source electrode connected to the pixel electrode are formed of the same material and formed simultaneously. Therefore, it is possible to reduce the step of forming an electrode while effectively using an oxide semiconductor layer that does not cause a problem of leakage current due to light. Further, it is possible to reduce the number of processes by reducing the photolithography process at the time of manufacturing the array substrate having the switching elements.
  • FIG. 6B is a cross-sectional view taken along line B 1 -B 2 in the thin film transistor shown in FIG. 6A. It is a principal part top view which shows 2nd Embodiment of the thin-film transistor with which the display apparatus is equipped. It is a top view of the terminal part which shows 2nd Embodiment of the thin-film transistor with which the display apparatus is equipped.
  • FIG. 8B is a cross-sectional view taken along line B 3 -B 4 in the thin film transistor shown in FIG. 8A.
  • FIG. 8B is a cross-sectional view taken along line B 5 -B 6 in the thin film transistor shown in FIG. 8A. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 2nd Embodiment, Comprising: It is a top view which shows the state in which the film
  • FIG. 12C is a diagram showing an example of a method for manufacturing the thin film transistor according to the second embodiment, and is a cross-sectional view taken along line B 7 -B 8 in FIG. 11A.
  • FIG. 11B is a diagram illustrating an example of a method for manufacturing the thin film transistor according to the second embodiment, and is a cross-sectional view of another portion along line B 9 -B 10 in FIG. 11A.
  • FIG. 12C is a diagram illustrating an example of a method for manufacturing the thin film transistor according to the second embodiment, and is a cross-sectional view taken along line B 11 -B 12 in FIG. 11D.
  • FIG. 12C is a diagram illustrating an example of a method for manufacturing the thin film transistor according to the second embodiment, and is a cross-sectional view taken along line B 13 -B 14 in FIG. 11D.
  • FIG. 12C is a diagram illustrating an example of a method for manufacturing the thin film transistor according to the second embodiment, and is a cross-sectional view taken along line B 15 -B 16 in FIG. 11G.
  • FIG. 12C is a diagram illustrating an example of a method for manufacturing the thin film transistor according to the second embodiment, and is a cross-sectional view taken along line B 17 -B 18 in FIG. 11G. It is a principal part top view which shows 3rd Embodiment of the thin-film transistor with which the display apparatus is equipped.
  • FIG. 12B is a cross-sectional view taken along line B 19 -B 20 of FIG. 12A. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is a top view which shows the state which formed the film
  • FIG. 12B is a cross-sectional view taken along line B 19 -B 20 of FIG. 12A.
  • FIG. 12B is a cross-sectional view taken along line B 19 -B 20 of FIG. 12A.
  • FIG. 14C is a diagram showing an example of a method for manufacturing the thin film transistor according to the third embodiment and is a cross-sectional view taken along line B 21 -B 22 of FIG. 14A. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is a top view which shows the state in which the insulating film, the oxide semiconductor film, and the protective film were formed. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is sectional drawing of a terminal part.
  • FIG. 14C is a diagram showing an example of a method for manufacturing the thin film transistor according to the third embodiment and is a cross-sectional view taken along line B 23 -B 24 in FIG. 14D. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is a top view which shows the state which etched. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is sectional drawing of the terminal part of the state etched in FIG. 14G.
  • 14C is a diagram showing an example of a method for manufacturing the thin film transistor according to the third embodiment and is a cross-sectional view taken along line B 25 -B 26 in FIG. 14G. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is a top view which shows the state in which the pixel electrode was formed. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 3rd Embodiment, Comprising: It is sectional drawing of the terminal part of a state in which the pixel electrode was formed in FIG. FIG.
  • FIG. 14C is a view showing an example of a method for manufacturing the thin film transistor according to the third embodiment and is a cross-sectional view taken along line B 27 -B 28 of FIG. 14J. It is a principal part top view which shows 4th Embodiment of the thin-film transistor with which the display apparatus is equipped. It is a top view of the terminal part which shows 4th Embodiment of the thin-film transistor with which the display apparatus is equipped.
  • FIG. 15B is a cross-sectional view taken along line B 29 -B 30 shown in FIG. 15A. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 4th Embodiment, Comprising: It is a top view which shows the state which formed the film
  • FIG. 18B is a view showing an example of a method for manufacturing the thin film transistor according to the fourth embodiment and is a cross-sectional view taken along line B 31 -B 32 of FIG. 17A. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 4th Embodiment, Comprising: It is a top view which shows the state in which the insulating film and the oxide semiconductor film were formed.
  • FIG. 18C is a diagram showing an example of a method for manufacturing the thin film transistor according to the fourth embodiment and is a cross-sectional view taken along line B 33 -B 34 of FIG. 17D. It is a figure which shows an example of the manufacturing method of the thin-film transistor of 4th Embodiment, Comprising: It is a top view which shows the state which etched.
  • FIG. 18A is a view showing an example of a method of manufacturing a thin film transistor according to the fourth embodiment, and is a cross-sectional view of the main part in the same state along the line B 35 -B 36 in FIG. 17G.
  • FIG. 18A shows an example of the manufacturing method of the thin-film transistor of 4th Embodiment, Comprising: It is a top view which shows the state in which the pixel electrode was formed.
  • FIG. 18B is a view showing an example of a method for manufacturing the thin film transistor according to the fourth embodiment and is a cross-sectional view taken along line B 37 -B 38 of FIG. 17A. It is a principal part top view which shows 5th Embodiment of the thin-film transistor with which the display apparatus is equipped. It is a top view of the terminal part which shows 5th Embodiment of the thin-film transistor with which the display apparatus is equipped.
  • FIG. 18B is a cross-sectional view taken along line B 39 -B 40 shown in FIG.
  • FIG. 20A is a diagram showing an example of a method for manufacturing the thin film transistor according to the fifth embodiment, and is a fragmentary cross-sectional view taken along line B 41 -B 42 of FIG. 20A.
  • FIG. 20A is a diagram showing an example of a method for manufacturing the thin film transistor according to the fifth embodiment, and is a fragmentary cross-sectional view taken along line B 43 -B 44 of FIG. 20D.
  • FIG. 20A is a view showing an example of a manufacturing method of the thin film transistor according to the fifth embodiment and is a cross-sectional view taken along line B 45 -B 46 of FIG. 20G.
  • FIG. 20A is a view showing an example of a method for manufacturing the thin film transistor according to the fifth embodiment and is a cross-sectional view taken along line B 47 -B 48 of FIG. 20J.
  • FIG. 46 is an explanatory diagram of the liquid crystal display device.
  • FIG. 2 is an equivalent circuit diagram of the liquid crystal display device. It is a figure which shows the 5th example of the TFT substrate applied to the liquid crystal display device, Comprising: It is sectional drawing of the thin-film transistor part of a counter data type liquid crystal display device.
  • FIG. 2 is an equivalent circuit diagram of the liquid crystal display device. It is a figure which shows an example of the manufacturing process of the opposing data type liquid crystal display device shown to FIG. 27 and FIG.
  • FIG. 29A is a diagram showing an example of a manufacturing process of the counter data type liquid crystal display device shown in FIG. 27 and FIG. 28, and is a plan view showing a state where the source / drain of FIG. 29A is formed.
  • FIG. 29 is a diagram showing an example of a manufacturing process of the counter data type liquid crystal display device shown in FIGS. 27 and 28, in which an a-Si film and an n + a-Si film are separated from each other, and a pattern of a gate electrode and a gate bus line It is sectional drawing which shows the state which formed.
  • FIG. 29 is a diagram showing an example of a manufacturing process of the counter data type liquid crystal display device shown in FIG. 27 and FIG. 28, in which the a-Si film and the n + a-Si film of FIG. It is a top view which shows the state which formed this pattern.
  • It is a figure which shows an example of the manufacturing process of the opposing data type liquid crystal display device shown to FIG. 27 and FIG. 28, Comprising: It is sectional drawing which shows the state in which the pixel electrode was formed.
  • FIG. 1 is a diagram showing an outline of both substrates in a state where both substrates are opposed to each other and wirings formed on both substrates.
  • FIG. 2 is a diagram showing the wiring of the counter substrate.
  • FIG. 3 is a diagram showing wiring of the element side substrate.
  • FIG. 4 is a diagram showing a wiring structure around the pixel electrode.
  • FIG. 5 is a schematic diagram showing an entire circuit as a display device when both substrates are combined.
  • 6A and 6B are configuration diagrams illustrating an example of a thin film transistor as a switching element applied to a display device.
  • FIG. 7 is a cross-sectional view of the main part of the thin film transistor.
  • a first substrate 1 such as rectangular glass and a second substrate 2 sandwich a liquid crystal layer, an organic EL thin film layer, or the like as a display medium layer.
  • a sealing material is disposed in the peripheral portion between the first substrate 1 and the second substrate 2.
  • the liquid crystal layer is sealed by being surrounded by the substrates 1 and 2 and the sealing material.
  • illustration of the sealing material and the sealing structure is omitted, and only the main parts of the wiring elements and electrode portions formed on the substrate are shown.
  • substrate 2 are normally comprised from a transparent glass substrate etc.
  • the display method is a reflective display type, a substrate that is not transparent may be used as one of the substrates.
  • a plurality of stripe-shaped data electrodes 3 extending in the column direction (Y direction in FIG. 1) are provided on the surface of the first substrate 1 on the display medium layer side.
  • the one end 3a side in the length direction of these data electrodes 3 is extended to the peripheral side of the first substrate 1 through the extension wiring 4, so that the first substrate side terminal assembly portion 5 is formed.
  • the first board-side terminal assembly 5 is defined as a region where a driving IC 25 (FIG. 5), which will be described later, or a flexible printed board (FPC board) on which a driving IC and an electronic component are mounted, is terminal-joined. .
  • a plurality of rectangular pixel electrodes 10 are formed in a matrix on the surface (upper surface) of the second substrate 2 on the display medium layer side.
  • a plurality of pixel electrodes 10 arranged at predetermined intervals in the column direction (Y direction) are arranged so as to correspond to the data electrodes 3 on the first substrate 1 side.
  • the interval between the pixel electrodes 10 arranged in the row direction (X direction) is equal to the interval between the data electrodes 3 formed on the first substrate 1.
  • a display device is configured.
  • n is 1920 ⁇ 3
  • m is 1080 as a color display configuration using RGB color filters.
  • the number of n ⁇ m pixel electrodes 10 arranged in this embodiment can be appropriately adjusted according to the resolution required for the display device. In the present embodiment, only one example is shown. An appropriate number of arrays may be employed in accordance with the required resolution of the display device.
  • a plurality of scanning lines 11 extending in the row direction (X direction) and a plurality of reference signal lines 12 extending in the row direction are provided. Are formed along the pixel electrodes 10 arranged in a matrix.
  • Each scanning line 11 passes through the vicinity of the pixel electrode 10 and extends to the end side of the second substrate 2, and in the column direction (Y direction) on the right end side of the second substrate 2 shown in FIG. 1.
  • FIG. 3 shows a state in which m scanning lines 11 are connected to the output terminal side of the gate driver 13. For this reason, these scanning lines 11 are shown in a distinguished manner with reference numerals G1 to Gm for convenience.
  • a switching element T1 such as a thin film transistor (TFT) element is disposed between each scanning line 11 and the pixel electrode 10 adjacent thereto.
  • the gate G of each switching element T1 is connected to the scanning line 11, and the drain D of each switching element T1 is connected to the pixel electrode 10.
  • the reference signal line 12 is formed along the row direction so as to pass through the vicinity of each pixel electrode 10 in parallel with the scanning line 11, and the switching element T ⁇ b> 1 in the vicinity of each pixel electrode 10.
  • the reference signal lines 12 are connected together as an extension wiring 16 formed on the left end side of the second substrate 2.
  • the extension wiring 16 extends in the column direction on the left end side of the second substrate 2 and extends to the corner portion on the left end side of the second substrate 2.
  • a driving IC 25 for driving the display device A is terminal-connected to the first substrate-side terminal assembly 5 in the first substrate 1.
  • the driving IC 25 supplies data signals to the plurality of data electrodes 3 on the first substrate 1 side.
  • a driving IC (not shown) is also attached to the second substrate 2 side, and issues a selection command to the gate driver 13 as to whether one of the scanning lines 11 is selected.
  • a reference signal voltage can be applied.
  • the driving IC 25 connected to the first board side terminal assembly 5 and the driving IC provided on the second board 2 side may have a single IC configuration, or may be driven by an FPC board or the like. It may be a composite driving module on which an IC for use and other electronic components are mounted.
  • the detailed configurations of the IC 25 and the driving IC are not limited in the present embodiment, but in any case, a function necessary for driving the display device A may be provided.
  • the driving ICs may be provided individually on the first substrate 1 side and the second substrate 2 side, or provided on only one of the substrates, and the first substrate 1 and the second substrate 2 are provided. May be connected to each other using a conductive material or the like.
  • a color filter in which RGB colors are arranged is usually arranged between the first substrate 1 and the data electrode 3.
  • the description of the color filter is omitted.
  • a liquid crystal display device using a color-filter-on-array technology in which a color filter is provided on the second substrate 2 side is also provided. Therefore, a structure in which a color filter is provided on the second substrate 2 side can be employed.
  • FIG. 6A shows a planar configuration of the switching element (thin film transistor) T1 of the first example.
  • the source electrode 21 and the drain electrode 20 are arranged on the second insulating substrate 2 such as glass with a space therebetween.
  • the oxide semiconductor layer 22 formed in a stripe shape so as to partially cover the source electrode 21 and the drain electrode 20, and the insulating film 23 provided so as to cover the oxide semiconductor layer 22 A gate electrode 11a is formed on the substrate.
  • the source electrode 21 constitutes the source S shown in FIG.
  • the drain electrode 20 constitutes the drain D shown in FIG.
  • the gate electrode 11a constitutes the gate G shown in FIG.
  • the reference signal line 12 and the pixel electrode 10 formed on the second substrate 2 are all ITO (indium tin oxide), IZO (indium zinc oxide), IGO (indium gallium oxide). It is made of any transparent conductive material such as a transparent material obtained by reducing IGZO (indium gallium zinc oxide).
  • a drain electrode 20 is formed by extending a part of the pixel electrode 10 in a stripe shape in the column direction (Y direction) on the second substrate 2.
  • the reference signal line 12 extends on the second substrate 2 in the row direction (X direction) as described with reference to FIG. Further, a part of the reference signal line 12 is extended and formed as a connection line 12 so as to individually pass the side portion of the pixel electrode 10A.
  • the leading end side of the connection line 12 is disposed in the vicinity of the drain electrode 20 as a source electrode 21 formed in a bowl shape so as to wrap around the periphery of the distal end portion of the drain electrode 20.
  • FIG. 6A only two combinations of the pixel electrode 10, the connection line 12 disposed around the pixel electrode 10, the source electrode 21, and the drain electrode 20 are illustrated. However, this combination structure is formed on the second substrate 2 by the same number as the pixel electrodes 10 arranged in a matrix on the second substrate 2, as shown in FIG.
  • a stripe-shaped oxide semiconductor layer 22 covering a part of the drain electrode 20 and the source electrode 21 and extending by a predetermined length in the X direction so as to pass over the drain electrode 20 and the source electrode 21 is the second.
  • a scanning line 11 of metal wiring made of a metal material such as Al is formed on the oxide semiconductor layer 22 with an insulating film 23 interposed therebetween.
  • the insulating layer 23 used here is made of an insulating layer such as a SiO 2 / SiN x layer.
  • other insulating films (SiO 2 , SiN x ) used as an interlayer insulating film of the display device may be used.
  • the oxide semiconductor layer 22 used in the structure described above is made of IGZO.
  • This IGZO is an In—Ga—Zn—O-based amorphous oxide semiconductor film represented by a composition formula of InGaZnO x .
  • the intervening portion serves as a channel generation portion 22a
  • a part of the scanning line 11 is disposed on the channel generation portion 22a via the insulating film 23, and the portion serves as the gate electrode 11a.
  • a staggered switching element T1 is configured.
  • reference numeral 19 denotes a backlight including a light emitting diode (LED) 18.
  • a required number of the light emitting diodes 18 are provided in the display device A together with the light guide plate and the like. However, in FIG. 7, the light guide plate is not shown for the sake of simplicity, and only one light emitting diode 18 is shown.
  • a data signal is input to the plurality of data electrodes 3 of the first substrate 1 from the driving IC 25 connected to the first substrate-side terminal assembly 5, and the gate driver 13 is driven.
  • the scanning line 11 is selected.
  • the driving IC on the second substrate side supplies the reference signal voltage (common voltage) from the reference signal line 12 to the pixel electrode 10 connected to the switching element T1.
  • the alignment of liquid crystal molecules and the like of the liquid crystal layer existing at the intersection between the data line 3 to which the signal is input and the pixel electrode 10 to which the reference signal voltage is applied is controlled, and the light transmittance is controlled.
  • the organic EL material layer is interposed at the intersection, the light emitting property of the organic EL material is controlled. Thereby, it is possible to display a target video or the like.
  • an oxide semiconductor layer 22 made of IGZO or the like is formed on the second substrate 2, and under the oxide semiconductor layer 22, a source electrode 21 made of a transparent conductive material is formed. And a drain electrode 20 are provided.
  • the second substrate 2 exists directly under the oxide semiconductor layer 22. Therefore, when the display device is a liquid crystal display device including the backlight 19, the light of the backlight 19 is received from the back side of the second substrate 2.
  • the oxide semiconductor layer 22 of IGZO the problem of light leakage current generation can be avoided. That is, when the backlight 19 includes the light emitting diode 18 having the above-described configuration, the use of the oxide semiconductor layer 22 can suppress the generation of leakage current for the following reason.
  • IGZO is a transparent body, it absorbs light with a short wavelength (approximately 420 nm or less), which may affect the characteristics of the semiconductor.
  • the backlight 19 is a cold cathode tube, the wavelength of mercury UV light is converted with a phosphor.
  • the light emitted from the blue phosphor provided in the cold-cathode tube contains light having a wavelength of 420 nm or less, which is likely to cause a problem. Therefore, when using a cold cathode tube backlight, some shielding means such as a light shielding layer is required.
  • the backlight 19 when the backlight 19 includes the light emitting diode 18 as a light source, it is possible to configure the backlight 19 that hardly emits light of 420 nm or less. Therefore, in this case, the problem of leakage current generation in the oxide semiconductor layer 22 of IGZO can be avoided.
  • a semiconductor layer such as a-Si
  • the IGZO oxide semiconductor layer 22 when the IGZO oxide semiconductor layer 22 is used, the problem of light leakage can be avoided as described above. Therefore, the photolithography process can be simplified because it is not necessary to provide a light shielding layer.
  • the terminal portion 12b of the reference signal line 12 can be formed from a transparent conductive material such as ITO
  • the terminal portion 11b of the scanning line 11 is formed from a metal material such as Al. Can be formed.
  • a transparent conductive film made of ITO or the like is formed on the insulating second substrate 2. Thereafter, a first photolithography process for performing resist coating, exposure processing, development processing, wet etching processing, and resist stripping is performed.
  • the thin film pixel electrode 10A, the drain electrode 20, the source electrode 21, the connection line 12, and the reference signal line 12 shown in FIGS. 6A and 6B made of a transparent conductive film are formed. Therefore, the pixel electrode 10A, the drain electrode 20, the source electrode 21, the connection line 12, and the reference signal line 12 are made of the same material (the above-described transparent conductive material) and are simultaneously formed.
  • an oxide semiconductor layer of IGZO is formed by a sputtering method.
  • an insulating film 23 having a laminated structure of SiO 2 / SiN x is formed by a CVD method.
  • the scanning line 11 and the gate electrode 11a having a laminated structure of Al / Mo are formed by sputtering.
  • resist coating, exposure processing, development processing, Al / Mo layer etching processing by wet etching processing, SiO 2 / SiN x layer etching processing by dry etching processing, and IGZO oxide semiconductor layer etching processing by wet etching are performed.
  • a second photolithography process is performed. Accordingly, the switching element T1 having the structure shown in FIGS.
  • a scanning film 11 having a laminated structure of Al / Mo and a laminated film having a thickness of about 300 nm are applied as the gate electrode 11a.
  • an insulating film 23 having a thickness of about 400 nm is applied as the SiO 2 / SiN x layer for the gate.
  • an IGZO oxide semiconductor layer 22 having a thickness of about 100 nm is applied. Accordingly, the pixel electrode 10A, the drain electrode 20, the source electrode 21, and the reference signal line 12 made of ITO having a thickness of about 80 nm or 100 nm can be formed.
  • a polarizing plate or the like is attached, a source driver is mounted, and a gate driver 13 is provided on the second substrate 2. Thereby, a TFT array substrate for a display device can be obtained.
  • the pixel electrode 10A, the drain electrode 20, the source electrode 21, the connection line 12, and the reference signal line 12 made of the same material, for example, a transparent conductive material such as ITO are formed by simultaneous film formation. It is necessary to etch the oxide semiconductor layer 22 made of IGZO.
  • the selective etching of the transparent conductive material / IGZO such as ITO can be realized by using, for example, an etching solution containing any one of acetic acid, organic acid (citric acid), hydrochloric acid, and perchloric acid. That is, in the thin film semiconductor containing two or more kinds of oxides selected from IGZO, IZO, IGO, and ITO, wet etching having precision and high selectivity can be performed by using the above-described acid.
  • acetic acid As the acetic acid described above, a commercially available acetic acid solution may be used as it is, or diluted with pure water up to 4 times the volume of the stock solution. In order to maintain a high etching selectivity of IZO to IGZO, it is more desirable to dilute with pure water 0.5 to 2 times the volume of the stock solution.
  • the above-described etching process using acetic acid can be performed by immersing in an acetic acid aqueous solution.
  • the organic acid is not limited to citric acid, and may be any generally known organic acid such as malonic acid, malic acid, tartaric acid, oxalic acid, formic acid, glycolic acid, maleic acid and the like.
  • citric acid a solution obtained by completely dissolving commercially available citric acid (citric acid monohydrate, chemical formula C 3 H 4 (OH) (COOH) 3 .H 2 O, white solid crystals) with pure water. is there.
  • hydrochloric acid described above commercially available concentrated hydrochloric acid may be used as it is, or may be diluted with pure water up to 60 times the volume of the stock solution.
  • the hydrochloric acid concentration of the etching solution containing hydrochloric acid should be diluted with pure water 4 to 60 times the volume of the stock solution. Is preferred.
  • a commercially available concentrated perchloric acid solution may be used as it is, or it may be diluted with pure water up to 20 times the volume of the stock solution.
  • a preferable perchloric acid concentration can be diluted with pure water 1 to 20 times the volume of the stock solution.
  • a gate insulating film for example, a silicon nitride film, which is usually used cannot be etched with the above-mentioned acidic etching solution, that is, any one solution of acetic acid, organic acid, hydrochloric acid or perchloric acid.
  • the dielectric material such as silicon oxide, silicon nitride oxide, HfO 2 , HfAlO, HfSiON, Y 2 O 3 or the like is not etched by the acidic etchant as a gate insulating film instead of the silicon nitride film, It can be applied to the switching element T1.
  • the etching rate difference of ITO with respect to IZO, IGZO, and IGO can be controlled to be different by 3 digits in units of nm / min.
  • the etching rate of IZO, IGZO, and IGO can be controlled from 0.05 to 0.06 nm / min with respect to the etching rate of 0.5 to 10 nm / min, etching can be performed at a suitable selection ratio.
  • citric acid and perchloric acid can also be used for an etching process having a similar etching rate difference.
  • the number of film formation processes by sputtering is 3, the number of film formation processes by CVD is 1, the number of photolithography processes is 2, the number of dry etching processes is 1, and the number of wet etching processes is 1.
  • the switching element T1 can be formed on the second substrate 2. That is, according to the manufacturing method described above, the switching element T1 can be manufactured by setting the film forming process by the CVD method as one process and the photolithography process as two processes. Therefore, as compared with the manufacturing method in which the photolithography process of 4 to 5 steps and the film formation by the CVD method of 2 steps are required as in the prior art described above, the process can be saved. Therefore, the manufacturing cost of the thin film transistor array substrate for the display device can be reduced.
  • the pixel electrode 10A, the drain electrode 20, the source electrode 21, the connection line 12, and the reference signal line 12 are made of ITO, but these are made conductive by reducing IGZO with hydrogen. You may comprise with the material which did.
  • the oxide semiconductor layer 22 is also formed using IGZO. For this reason, the process for forming the ITO film can be omitted and the process for forming the IGZO film can be shared, and further process saving can be promoted.
  • FIGSecond Example of Switching Element> 8A to 10 are diagrams showing a second example of the switching element applied to the array substrate according to the present invention.
  • the switching element T2 of the second example is an example in which the reference signal line portion of the switching element T1 of the first example described above is configured differently. Other structures are the same as those of the first example described above.
  • FIG. 8A shows a planar configuration of the switching element (thin film transistor) T2 of the second embodiment.
  • the pixel electrode 10A formed on the insulating second substrate 2 such as glass is made of the same transparent conductive material as that of the first embodiment described above.
  • the pixel electrode 10A is formed in a rectangular shape as a whole, a drain electrode 20 is formed by extending a part of the pixel electrode 10A in a stripe shape.
  • the reference signal line 12 ⁇ / b> B extends in the row direction (X direction) on the second substrate 2. Further, a part of the reference signal line 12B is extended and formed as a connection line 12a so as to individually pass the side part of the pixel electrode 10. The distal end side of the connection line 12 a is disposed in the vicinity of the drain electrode 20 as a source electrode 21 formed in a bowl shape so as to go around one end of the drain electrode 20.
  • the reference signal line 12B has a portion extending in the row direction (X direction) formed on the insulating film 23 as a metal wiring made of a metal material such as aluminum.
  • connection line 12a is made of a transparent conductive material on the second substrate 2 in the same manner as the structure of the first embodiment described above. Therefore, as shown in FIG. 10, the reference signal line 12 ⁇ / b> B and the connection line 12 a are electrically connected by a conductive portion 25 that occupies a contact hole 24 formed so as to penetrate the oxide semiconductor layer 22 and the insulating film 23. It is connected to the.
  • a stripe-shaped oxide semiconductor layer 22 covering a part of the drain electrode 20 and the source electrode 21 and extending in the X direction so as to pass over the drain electrode 20 and the source electrode 21 is formed on the second substrate 2.
  • a scanning line 11 of metal wiring made of a metal material such as Al is formed on the oxide semiconductor layer 22 with an insulating film 23 interposed therebetween.
  • a part of the oxide semiconductor layer 22 is interposed between the source electrode 21 and the drain electrode 20, so that the interposed part is a channel generation unit 22 a.
  • a part of the scanning line 11 is arranged on the channel generation part 22a via the insulating film 23, and the part is used as the gate electrode 11a, so that the switching element T2 is configured. This is the same as the embodiment described above.
  • the switching element T2 of the second example an effect equivalent to that of the switching element T1 of the above-described embodiment can be obtained.
  • the switching element T2 of the second embodiment is different from the above-described embodiment in that the reference signal line 12B is a metal wiring. Therefore, the reference signal line 12B can be a low resistance wiring. Therefore, even when the reference signal line 12B becomes long when applied to a large display device, problems such as signal delay due to an increase in wiring resistance hardly occur, and even a large display device can cope with it without any problem.
  • Has characteristics. 8B in order to connect the layer 26 made of a transparent conductive material such as ITO and the terminal 27, a contact hole 28 is formed in the insulating film 23 to form a conductive portion 29. To do. Thereby, the upper and lower layers can be conducted through the insulating film 23.
  • a transparent conductive film made of ITO is formed on the insulating second substrate 2. Thereafter, a first photolithography process for performing resist coating, exposure processing, development processing, wet etching processing, and resist stripping is performed. As a result, the pixel electrode 10A, the drain electrode 20, the source electrode 21, and the connection line 12 having a planar shape shown in FIG. 11A made of a transparent conductive film are formed. Therefore, the pixel electrode 10A, the drain electrode 20, the source electrode 21, and the connection line 12 are made of the same material and are simultaneously formed.
  • an oxide semiconductor layer of IGZO is formed by a sputtering method.
  • the insulating film 23 having a laminated structure of SiO 2 / SiN x is formed by a CVD method.
  • a second photolithographic process is performed in which the SiO 2 / SiN x layer is etched by resist coating, exposure, development, and dry etching, and the IGZO oxide semiconductor layer is etched by wet etching. 24 is formed.
  • a scanning line 11 and a gate electrode 11a having a laminated structure of Al / Mo are formed by sputtering.
  • the switching element T2 having the structure shown in FIGS. 8A, 8B, 9, and 10 can be formed on the second substrate 2. Furthermore, a TFT array substrate can be obtained by providing the gate driver 13.
  • the number of deposition processes by sputtering is 3, the number of deposition processes by CVD is 1, the number of photolithography processes is 3, the number of dry etching processes is 1, and the wet process is 1
  • the number of etching steps is 3.
  • the switching element T ⁇ b> 2 can be formed on the second substrate 2. That is, according to the manufacturing method described above, the switching element T2 can be manufactured by setting the film forming process by the CVD method as one process and the number of photolithography processes as three processes. Therefore, as compared with the manufacturing method in which 4 to 5 photolithography steps and film formation by the CVD method of 2 steps are required as in the conventional technique described above, the process can be saved. Therefore, the manufacturing cost of the thin film transistor array substrate for the display device can be reduced.
  • FIG. 12A shows a planar configuration of a switching element (thin film transistor) T3 of the third example.
  • the switching element T3 of the third example is described with reference signal lines 12C and scanning lines 11B formed on the insulating second substrate 2 on the second substrate 2 with reference to FIG. As described above, it extends in the row direction (X direction).
  • the reference signal line 12C and the scanning line 11B are metal wirings made of a metal material such as Al.
  • a gate electrode 31 having a convex shape in plan view is formed in the vicinity of the pixel electrode of each scanning line 11B.
  • An insulating film 33 is formed to cover the reference signal line 12C and the scanning line 11B.
  • An island-shaped oxide semiconductor layer 35 and a channel protective layer 36 are stacked on the insulating film 33 and above the gate electrode 31.
  • a pixel electrode 10B made of a transparent conductive film such as ITO is formed on the insulating film 33.
  • a drain electrode 37 extending from the pixel electrode 10 ⁇ / b> B is formed so as to cover one side end portions of the oxide semiconductor layer 35 and the channel protective layer 36.
  • a connection line 38 extends from a part of the reference signal line 12C located near the pixel electrode 10B to a position near the gate electrode 31 along the insulating film 33.
  • One end of the connection line 38 is formed so as to cover the other end of the oxide semiconductor layer 35 and the channel protective layer 36, and a source electrode 39 is formed.
  • the end of the connection line 38 on the reference signal line 12C side is connected to the reference signal line 12C through a contact hole 40 formed in the insulating film 33.
  • the oxide semiconductor layer 35 is interposed between the source electrode 39 and the drain electrode 37, and the gate electrode 31 is disposed under the oxide semiconductor layer 35, whereby the inverted stagger type switching element T ⁇ b> 3. Is formed.
  • FIG. 12B is a diagram illustrating the configuration of the terminal portion of the wiring portion.
  • the insulating film covers the terminal portion 34C.
  • a terminal conductor 34E made of a transparent conductive material such as ITO is connected through a contact hole 34D formed in the insulating film.
  • the resistance of the reference signal line 12C and the scanning line 11B can be reduced as a metal wiring made of a metal material. Therefore, as in the case of the second example described above, there is an effect that can be applied even to a large liquid crystal display device.
  • the structure of the switching element T3 according to the present embodiment is used, it is possible to easily dispose an anti-static diode around the second substrate 2. Further, since it has an inverted staggered structure, it has a feature that it has high compatibility with a general liquid crystal display manufacturing facility and is easy to manufacture.
  • the backlight 19 is the light-emitting diode 18 having the above-described configuration, the use of the oxide semiconductor layer 22 can reduce the occurrence of leakage current particularly in the visible light region. it can.
  • an Al / Mo laminated film is formed on the insulating second substrate 2 as shown in FIGS. 14A and 14C. Then, a first photolithography process is performed in which the Al / Mo layer is etched by resist coating, exposure processing, development processing, wet etching processing, and resist peeling. As a result, the scanning line 11B having the gate electrode 31 and the terminal portion 34C connected to the reference signal line 12C and the terminal of the necessary wiring are formed. Next, as shown in FIGS. 14D and 14F, an insulating film 33 having a laminated structure of SiO 2 / SiN x film is formed by a CVD method.
  • FIGS. 14D and 14F an oxide semiconductor layer of IGZO and a protective film are formed by sputtering.
  • a second photolithography process is performed in which resist coating, exposure processing, development processing, wet etching processing, and resist stripping are performed as shown in FIGS. 14D and 14F.
  • a SiO 2 / SiN x layer is etched by resist coating, exposure processing, development processing, and dry etching processing to form a transparent conductive film made of ITO.
  • a third photolithography process is performed in which resist coating, exposure processing, development processing, wet etching processing, and resist stripping are performed.
  • the pixel electrode 10B, the drain electrode 37, the source electrode 39, and the connection line 38 having a planar shape shown in FIG.
  • a contact hole 34D is formed in the insulating film 33 laminated thereon, and a terminal portion conductor 34E made of ITO can be formed to constitute a terminal.
  • the switching element T3 having the structure shown in FIGS. 12A, 12B, and 13 can be formed on the second substrate 2, and a TFT array substrate can be obtained by providing the gate driver 13 thereon. .
  • the number of deposition processes by sputtering is 3, the number of deposition processes by CVD is 1, the number of photolithography processes is 4, the number of dry etching processes is 1, and the wet process is performed.
  • the number of etching steps is 3.
  • the switching element T3 can be formed on the second substrate 2. That is, according to the manufacturing method described above, the conventional n + a-Si layer is not necessary. Therefore, the mask in the photolithography process can be reduced compared to the inverted staggered manufacturing method that requires the n + a-Si layer.
  • the above-mentioned process is a photolithography process of 4 and is a 4 mask process, it can be combined with the process shown in FIG. 14D and FIG. 14G by halftone exposure. Can be realized.
  • FIG. 15A shows a planar configuration of a switching element (thin film transistor) T4 of the fourth example.
  • the switching element T4 of the fourth example is described with reference signal lines 12C and scanning lines 11B formed on an insulating second substrate 2 on the second substrate 2 with reference to FIG. As described above, it extends in the row direction (X direction).
  • the reference signal line 12C and the scanning line 11B are metal wirings made of a metal material such as Al.
  • a gate electrode 31 having a convex shape in plan view is formed in the vicinity of the pixel electrode of each scanning line 11B.
  • An insulating film 33 is formed to cover the reference signal line 12C and the scanning line 11B.
  • An island-shaped oxide semiconductor layer 35 is stacked on the insulating film 33 and above the gate electrode 31.
  • a pixel electrode 10B made of a transparent conductive film such as ITO is formed on the insulating film 33.
  • a drain electrode 37 extending from the pixel electrode 10 ⁇ / b> B is formed so as to cover one end of the oxide semiconductor layer 35.
  • a connection line 38 extends from a part of the reference signal line 12C located near the pixel electrode 10B to a position near the gate electrode 31 along the insulating film 33.
  • connection line 38 is formed so as to cover the other end of the oxide semiconductor layer 35, and a source electrode 39 is formed.
  • the end of the connection line 38 on the reference signal line 12C side is connected to the reference signal line 12C through a contact hole 40 formed in the insulating film 33.
  • the oxide semiconductor layer 35 is interposed between the source electrode 39 and the drain electrode 37, and the gate electrode 31 is disposed under the oxide semiconductor layer 35, so that the inverted staggered switching element T4 is provided. Is formed.
  • FIG. 15B is a diagram illustrating the configuration of the terminal portion of the wiring portion.
  • the terminal portion 34C is covered with an insulating film, and a terminal portion conductor 34E made of a transparent conductive material such as ITO is connected through a contact hole 34D formed in the insulating film.
  • an Al / Mo laminated film is formed on the insulating second substrate 2 by sputtering. Then, a first photolithography process is performed in which the Al / Mo layer is etched by resist coating, exposure processing, development processing, wet etching processing, and resist peeling. Thus, the scanning line 11B including the gate electrode 31 and the reference signal line 12C are formed.
  • an insulating film 33 having a laminated structure of SiO 2 / SiN x is formed by a CVD method. Then, an oxide semiconductor layer of IGZO is formed by a sputtering method.
  • a second photolithography process for performing resist coating, exposure processing, development processing, wet etching processing, and resist stripping is performed.
  • the state shown in FIGS. 17D and 17F is obtained.
  • the SiO 2 / SiN x layer is etched by resist coating, exposure processing, development processing, and dry etching processing to obtain the states shown in FIGS. 17G and 17I.
  • a transparent conductive film made of ITO is formed.
  • a third photolithography process is performed in which resist coating, exposure processing, development processing, wet etching processing, and resist stripping are performed.
  • a terminal can be formed by forming a contact hole 34D in the insulating film 33 laminated thereon and forming a terminal portion conductor 34E made of ITO.
  • the switching element T4 having the structure shown in FIGS. 15A, 15B, and 16 can be formed on the second substrate 2, and a TFT array substrate can be obtained by providing the gate driver 13 thereon. .
  • the number of deposition processes by sputtering is 3, the number of deposition processes by CVD is 1, the number of photolithography processes is 4, the number of dry etching processes is 2, The number of etching steps is 3.
  • the switching element T4 can be formed on the second substrate 2. That is, according to the manufacturing method described above, the conventional n + a-Si layer is not necessary. Therefore, the mask in the photolithography process can be reduced compared to the inverted staggered manufacturing method that requires the n + a-Si layer.
  • the above-mentioned process is a photolithography process of 4 and is a 4 mask process, it can be combined with the process shown in FIG. 17D and FIG. 17G by halftone exposure. Can be realized.
  • FIG. 18A shows a planar configuration of a switching element (thin film transistor) T5 of the fifth example.
  • the reference signal line 12C and the scanning line 11B formed on the insulating second substrate 2 are described on the second substrate 2 with reference to FIG. As described above, it extends in the row direction (X direction).
  • the reference signal line 12C and the scanning line 11B are metal wirings made of a metal material such as Al.
  • a gate electrode 31 having a convex shape in plan view is formed in the vicinity of the pixel electrode of each scanning line 11B.
  • An insulating film 33 is formed to cover the reference signal line 12C and the scanning line 11B.
  • An IGZO oxide semiconductor layer 39 is stacked on the insulating film 33 and above the gate electrode 31. Further, in the fifth example, a pixel electrode 10C made of an oxide semiconductor layer of IGZO is formed.
  • a drain electrode 41 extending from the pixel electrode 10 ⁇ / b> C is formed so as to be integrally connected to the oxide semiconductor layer 39.
  • a connection line 42 made of an IGZO oxide semiconductor layer is formed on the insulating film 33 so as to extend from a part of the reference signal line 12C located near the pixel electrode 10C to a position near the gate electrode 31.
  • One end of the connection line 42 is formed so as to be integrally connected to the oxide semiconductor layer 40.
  • a portion integrally connected to the oxide semiconductor layer 39 is a source electrode 43.
  • the oxide semiconductor layer 39, the pixel electrode 10C, the drain electrode 41, the source electrode 43, and the connection line 42 are all made of IGZO.
  • the oxide semiconductor layer 39 is provided as a semiconductor layer, and the pixel electrode 10C, the drain electrode 41, the source electrode 43, and the connection line 42 are all made conductive by subjecting IGZO to a hydrogen plasma treatment to obtain a reducing substance.
  • the end of the connection line 42 on the reference signal line 12C side is connected to the reference signal line 12C through a contact hole 40 formed in the insulating film 33.
  • the oxide semiconductor layer 39 is interposed between the source electrode 43 and the drain electrode 41, and the gate electrode 31 is disposed under the oxide semiconductor layer 39, whereby an inverted staggered thin film transistor is formed.
  • FIG. 18B is a diagram illustrating the configuration of the terminal portion of the wiring portion.
  • the terminal part 34C is covered with an insulating film, and a terminal part conductor 34E made of a reducing substance of IGZO is connected through a contact hole 34D formed in the insulating film.
  • the scanning line 11B and the reference signal line 12C are metal wiring. Therefore, the scanning line 11B and the reference signal line 12C can be low resistance wiring. Therefore, even when the scanning line 11B and the reference signal line 12C are long when applied to a large display device, problems such as signal delay due to an increase in wiring resistance hardly occur. It has features that can be handled without any problems Further, when the backlight 19 is the light emitting diode 18 having the above-described structure, when the oxide semiconductor layer 22 is used, the generation of leakage current particularly in the visible light region can be reduced. Further, when the structure of the switching element T5 of the present embodiment is used, it is possible to easily dispose a diode for preventing static electricity around the second substrate 2. Further, since the basic structure is an inverted staggered structure, it has a feature that it has high compatibility with a general liquid crystal display manufacturing facility and is easy to manufacture.
  • an Al / Mo laminated film is formed on the insulating second substrate 2 by sputtering. Then, a first photolithography process is performed in which the Al / Mo layer is etched by resist coating, exposure processing, development processing, wet etching processing, and resist peeling. Thus, the scanning line 11B including the gate electrode 31 and the reference signal line 12C are formed. Next, as shown in FIGS. 20D and 20F, an insulating film 33 having a laminated structure of SiO 2 / SiN x is formed by a CVD method.
  • a second photolithography process is performed in which resist coating, exposure processing, development processing, and dry etching are performed. Thereby, the state shown in FIGS. 20D and 20F is obtained.
  • IGZO is formed by sputtering. Then, by applying resist, exposing, developing, and wet etching, the IGZO film 45 is formed into a pixel electrode shape, a source electrode shape, an island shape passing over the gate electrode, a drain electrode shape, and a connection line shape. Processing is performed as shown in FIG. Then, a hydrogen plasma treatment is performed from a state in which the island-shaped portion passing over the gate electrode is covered with a resist 46 by applying resist, exposing, and developing.
  • the pixel electrode 10C, the source electrode 41, the drain electrode 43, and the connection line 42 are made of IGZO except for the portion covered with the resist.
  • the switching element T5 is formed as a conductor made of a reducing substance.
  • a terminal can be configured by forming a contact hole 34D in the insulating film 33 stacked thereon and forming a terminal portion conductor 34E made of a reducing substance of IGZO.
  • the switching element T5 having the structure shown in FIGS. 18A, 18B, and 19 can be formed on the second substrate 2, and a TFT lay substrate can be obtained by providing the gate driver 13.
  • the number of film formation processes by sputtering is 2, the number of film formation processes by CVD is 1, the number of photolithography processes is 4, the number of dry etching processes is 1, and the wet process is performed.
  • the number of etching steps is 2, and the hydrogen plasma treatment step is 1.
  • the switching element T5 can be formed on the second substrate 2.
  • the film forming process by the CVD method can be set to 1, and the number of photolithography processes can be set to 4, thereby realizing a process saving.
  • the conventional n + a-Si layer is unnecessary. Therefore, the mask in the photolithography process can be reduced compared to the inverted staggered manufacturing method that requires the n + a-Si layer.
  • the above-described process is a photolithography process of 4 and is a 4 mask process, but it can also serve as the process shown in FIGS. 20G and 20I by halftone exposure. Therefore, further process saving can be realized in that case.
  • an oxide semiconductor layer can be incorporated in the switching element to make it less susceptible to light leakage current.
  • the pixel electrode of the counter data supply type display device and the electrode connected to the pixel electrode can be made of the same material and simultaneously formed into a film, so that the process can be saved and the cost of the liquid crystal television can be reduced.
  • first substrate 2 ... second substrate, 3.
  • Data electrode, 10, 10A, 10B, 10C ... pixel electrodes, 11, 11A, 11B ... scanning lines, 12, 12, 12B, 12C ... reference signal line, 13 ... Gate driver, T1, T2, T3, T4, T5... Switching element (thin film transistor), 20, 37, 41 ... drain electrode, 21, 39, 43 ... source electrode, 22, 35, 39 ... oxide semiconductor layer, 23.

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Abstract

表示装置は、第１の基板（１）に形成され、列方向に延びるストライプ形状の複数のデータ電極（３）と、第２の基板（２）に形成され、行方向に延びる、複数の走査線（１１）および複数の基準信号線（１２）と、第２の基板（２）に形成され、マトリクス状に配置された複数の画素電極（１０）と、第２の基板（２）に形成され、複数の走査線（１１）によってオン／オフが制御され、かつ、複数の基準信号線（１２）と複数の画素電極（１０）との間に設けられた複数のスイッチング素子（Ｔ１）と、ソース電極（２１）とドレイン電極（２０）との間に設けられる酸化物半導体層（２２）とを備える。酸化物半導体層（２２）に絶縁層（２３）を介しゲート電極（１１ａ）を近接配置してスイッチング素子（Ｔ１）が形成され、ソース電極（２１）あるいはドレイン電極（２０）に接続されて画素電極（１０）が設けられる。画素電極（１０）が接続されているソース電極（２１）あるいはドレイン電極（２０）が画素電極（１０）と同一材料からなる。ソース電極（２１）とドレイン電極（２０）とが同時成膜された膜からなる。

Description

表示装置および表示装置用アレイ基板の製造方法
　本発明は、酸化物半導体をスイッチング素子に用いた表示装置および表示装置用アレイ基板の製造方法に関する。
　本願は、２０１０年３月２６日に、日本に出願された特願２０１０－０７２３８２号に基づき優先権を主張し、その内容をここに援用する。
　アクティブマトリクス駆動の液晶パネルを搭載した大型液晶テレビのコストダウンのためには、省プロセス化が有効である。しかし、現在の大型液晶テレビ用薄膜トランジスタ基板（ＴＦＴ基板）の製造プロセスにあっては、４～５回のフォトリソグラフィプロセスと、２回のＣＶＤ（Chemical Vapor Deposition）プロセスによる成膜とが最低限必要である。これらの処理が、省プロセス化の実質的な限界とされている。
　ＴＦＴ基板に設けられる薄膜トランジスタには、最低でも３種類の電極（ソース電極、ドレイン電極、ゲート電極）が必要である。そして、薄膜トランジスタを構成するゲートが低抵抗であること、ソース・ドレインが低抵抗であること、ソース・ドレインとゲートが絶縁されていること、画素電極が透明であり、ドレインに接続され、ゲートと絶縁されていること、などが要求される。また、ＴＦＴ基板の薄膜トランジスタに適用されているａ－Ｓｉ型の薄膜トランジスタは、ショットキー障壁が無いように電極メタルとの接続部分にｎ＋ａ－Ｓｉ層を必須とする。
　以上の背景において、現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について図２１Ａ～図２１Ｆを基に説明する。
　図２１Ａに示すように、絶縁基板１００の上にＡｌとＭｏの積層膜を形成してから所望形状のゲート電極１０１を形成する場合に第１のフォトリソグラフィ工程を行う。その後、図２１Ｂに示すように、ＳｉＮからなるゲート絶縁膜１０２とａ－Ｓｉ層１０３と、ｎ＋ａ－Ｓｉ層（Ｐドープ層）１０５とをＣＶＤ法により積層する。
　次に、図２１Ｃに示すように、ａ－Ｓｉ層１０３とｎ＋ａ－Ｓｉ層１０５とに対して第２のフォトリソグラフィ工程により素子分離を行い、ゲート電極１０１の上方に対応する素子部１０６を形成する。その後、ソース・ドレインを形成するための成膜（Ｍｏ／Ａｌ／Ｍｏの積層膜）を行い、チャネルエッチング並びにソース・ドレイン形成を行なう。そして、図２１Ｄに示すように、チャネル部１１７とソース電極１０８とドレイン電極１０９とを形成する際に、第３のフォトリソグラフィ工程を行う。なお、前述したチャネルエッチングを行なう場合、チャネル部形成用のａ－Ｓｉ層１０３を全部エッチングで除去しないように、膜が無くなる寸前でエッチングを停止する必要がある。
　次いで、図２１Ｅに示すように、ＣＶＤ法によりＳｉＮの保護膜１１０を形成し、第４のフォトリソグラフィ工程によりドレイン電極１０９に達するコンタクトホール１１１を形成する。そして、図２１Ｆに示すように、ＩＴＯ（インジウムスズ酸化物）の透明導電膜を形成後、コンタクトホール１１１を介してドレイン電極１０９に接続する画素電極１１２を形成する際に第５のフォトリソグラフィ工程を行う。
　このように、第１の例のａ－Ｓｉ型薄膜トランジスタの製造プロセスにおいては、５枚マスクプロセスが必要であり、ＣＶＤ法による成膜が２回は必要である。
　次に、ａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について図２２Ａ～図２２Ｆを基に説明する。
　図２２Ａに示すように、絶縁基板１２０の上にＡｌとＭｏの積層膜を形成してから所望形状のゲート電極１２１を形成する場合に第１のフォトリソグラフィ工程を行う。その後、図２２Ｂに示すように、ＳｉＮからなるゲート絶縁膜１２２とａ－Ｓｉ層１２３と保護層１２５とをＣＶＤ法により積層する。
　次に、図２２Ｃに示すように、ａ－Ｓｉ層１２３と保護層１２５とに対して、第２のフォトリソグラフィ工程により素子分離を行い、ゲート電極１２１の上方に対応する素子部１２６を形成する。その後、ｎ＋ａ－Ｓｉ層とソース・ドレインとを形成するための成膜（Ｍｏ／Ａｌ／Ｍｏの積層膜）を行い、素子部１２６を部分的に被覆するような形状のソース・ドレイン形成を行なう。そして、図２２Ｄに示すように、ソース電極１２８とドレイン電極１２９とを形成する際に第３のフォトリソグラフィ工程を行う。この第２の例の構造においてソース電極１２８と素子部１２６との間、及び、ドレイン電極１２９と素子部１２６との間には、ｎ＋ａ－Ｓｉ層１２４が介在されている。この構造を用いる場合、前述した第１の例のように、ａ－Ｓｉ層１０３が無くなる寸前でエッチングを停止するなどの高度なエッチング技術が不要であり、その面では有利な製造方法となる。
　次に、図２２Ｅに示すように、ＣＶＤ法によりＳｉＮの保護膜１３０を形成し、第４のフォトリソグラフィ工程によりドレイン電極１２９に達するコンタクトホール１３１を形成する。そして、図２２Ｆに示すように、ＩＴＯ（インジウムスズ酸化物）の透明導電膜を形成後、コンタクトホール１３１を介してドレイン電極１２９に接続する画素電極１３２を形成する際に第５のフォトリソグラフィ工程を行う。
　このように、第２の例のａ－Ｓｉ型薄膜トランジスタの製造プロセスにおいては、５枚マスクプロセスが必要であり、ＣＶＤ法による成膜が２回は必要である。
　次に、ａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について図２３Ａ～図２３Ｆを基に説明する。
　図２３Ａに示すように、絶縁基板１４０の上にＡｌとＭｏの積層膜を形成してから所望形状のゲート電極１４１を形成する場合に第１のフォトリソグラフィ工程を行なう。その後、図２３Ｂに示すように、ＳｉＮからなるゲート絶縁膜１４２とａ－Ｓｉ層１４３とｎ＋ａ－Ｓｉ層１４５とソース・ドレイン形成用の電極膜（Ｍｏ／Ａｌ／Ｍｏの積層膜）１４６とをＣＶＤ法により積層する。
　次に、図２３Ｃに示すように、電極層１４６とｎ＋ａ－Ｓｉ層１４５とａ－Ｓｉ層１４３とに対して、第２のフォトリソグラフィ工程により素子分離を行い、ゲート電極１４１の上方に対応する素子部１４４を形成する。その後、チャネルエッチング並びにソース・ドレイン形成を行なう。そして、図２３Ｄに示すように、チャネル部１４７とソース電極１４８とドレイン電極１４９とを形成する際に、ハーフトーン露光によりフォトリソグラフィ工程を増加することなく、第２のフォトリソグラフィ工程を利用して加工する。このハーフトーン露光の際、部分的に残したレジスト１５５の膜厚を変えてアッシングを行うことで、図２３Ｄに示す構造を得ることができる。
　次いで、レジストを除去した後、図２３Ｅに示すように、ＳｉＮの保護膜１５０を形成し、第３のフォトリソグラフィ工程によりドレイン電極１４９に達するコンタクトホール１５１を形成する。そして、図２３Ｆに示すように、ＩＴＯ（インジウムスズ酸化物）の透明導電膜を形成後、コンタクトホール１５１を介してドレイン電極１４９に接続する画素電極１５２を形成する際に、第４のフォトリソグラフィ工程を行う。
　このように、第３の例のａ－Ｓｉ型薄膜トランジスタの製造プロセスにおいては、４枚マスクプロセスが必要であり、ＣＶＤ法による成膜が２回は必要である。しかし、この第３の例のように、４枚マスクプロセスが現状では最短プロセスであると考えられ、利用されている。
　次に、液晶表示装置に適用されているＴＦＴ基板の第４の例として、図２４～図２６に示すように、特許文献１に記載されている対向データ型の液晶表示装置について説明する。
　この例の液晶表示装置は、液晶層を挟持するべき一方の基板１６０の表示領域に対応するように画素電極１６１がマトリクス状に配置される。また、行方向（図２４のＸ方向）に並ぶ各画素電極１６１に接続されているスイッチング素子１６２のソース側に、コモンバスライン１６３が接続される。それとともに、行方向に並ぶスイッチング素子１６２のゲート側に、ゲートバスライン１６５が接続されている。また、液晶層を挟持する対向側の基板１６６の液晶層側に、列方向（図２４のＹ方向）に延びたストライプ状のデータバスライン１６７が複数形成されている。
　この例の液晶表示装置は、ゲートバスライン１６５からの入力によってオン状態にされたスイッチング素子１６２を介して、コモンバスライン１６３から画素電極１６１に基準信号電圧（共通電圧）が印加される。そして、データバスライン１６７にデータ信号が入力される。従って、複数のデータバスライン１６７と画素電極１６１との交差領域に存在する液晶分子の配向が制御され、表示が行なわれる。
　また、第５の例の液晶表示装置として、前述の対向データ型と同等のパネル構造であって、ドレイン電極とソース電極を微結晶または多結晶ｎ＋Ｓｉ層とした液晶表示装置が知られている（特許文献２参照）。
　この特許文献２に記載された構造例として、図２７に示すようなａ－Ｓｉ型薄膜トランジスタの構造が開示されている。この構造では、ガラスからなる絶縁性基板１７０の上に、微結晶または多結晶ｎ＋Ｓｉ層からなるドレイン層１７１とソース層１７２とを間隔をあけて配置している。そして、それらを覆ってａ－Ｓｉ：Ｈ層（水素化アモルファスシリコン層）１７３を形成している。そして、その上にＳｉＮ層１７５とゲート電極１７６とを形成している。
　特許文献２に記載されている配線構造は、図２８に示すように、スキャンバスラインＳＢを複数有する。そして、各スキャンバスラインＳＢをＴＦＴのゲートＧに接続し、ＴＦＴのソースＳに液晶ＬＣを次位のスキャンバスラインＳＢに接続している。
　この第５の例の液晶表示装置用薄膜トランジスタマトリクスを製造するには、図２９Ａ及び図２９Ｂに示すように、絶縁基板１８０の上にｎ＋Ｓｉ層１８１を形成し、ソース電極とドレイン電極のパターニングを行う。次いで、図２９Ｃに示すように、半導体層１８２を形成し、ゲート絶縁膜１８３、Ａｌのゲート電極１８５及びゲートバスラインを形成し、所望の形状にパターニングする。その後、ＩＴＯ膜を成膜して図２９Ｅ及び図２９Ｆに示すように、表示電極１８６と接続部１８７を形成し、薄膜トランジスタマトリクスを完成させる。
　次に、第６の例の液晶表示装置として、図３０に示すようなＴＦＴ２００が構成された液晶表示装置が知られている。この液晶表示装置では、主基板１９０上にマトリクス状に画素電極１９１が設けられている。そして、画素電極１９１の間に走査信号線１９２と基準信号線１９３とが並列的に設けられている。そして、走査信号線１９２の一部に形成されているゲート端子１９５を覆うように、ゲート絶縁膜１９６と半導体層１９７が形成されている。そして、半導体層１９７の一側に、画素電極１９１の一部が、ドレイン端子として１９１ａとして接続されている。そして、半導体層１９７の他側に、基準信号線１９３に接続された接続線１９８が、ソース端子１９８ａとして接続されている。この液晶表示装置では、画素電極１９１と接続線１９８及びソース端子１９８ａとドレイン端子１９１ａが、ｎ＋ａ－Ｓｉ：Ｈから、あるいは微結晶ｎ＋シリコンから構成されている（特許文献３参照）。
特開昭６２－１３３４７８号公報 特開昭６３－３０９９２６号公報 特開２０００－２５８７９５号公報
　従来のａ－Ｓｉ型薄膜トランジスタの製造プロセスについて再度検討してみると、薄膜トランジスタの電極が３種類必要である。また、ゲート並びにソース・ドレインが低抵抗であること、画素電極が透明であること、ゲートとソース・ドレインの積層が必須であることを考慮し、メタル層が３層最低必要とすると、メタル層のパターン形成は３回必要である。また、層間絶縁膜が２層必要であることを考慮すると絶縁膜の穴あけパターン形成が１回は必要である。また、ＣＶＤ法による成膜が最低２回必要であり、フォトリソグラフィ工程が最低４回必要であると仮定すると、前述した４枚マスクプロセスが現状では最短プロセスと考えられる。
　しかしながら昨今、液晶テレビ用のＴＦＴ基板製造プロセスにおいて更なる省プロセス化を試みる必要が生じている。そのため、本発明者は従来知られている液晶表示装置の構造と、それらに適用されている薄膜トランジスタの構造とについて再度検討を行った。
　前述した第４の例として図２４～図２６を基に説明した対向データ型の液晶表示装置にあっては、ゲートバスライン１６５とデータバスライン１６７との積層が無い。そのため、積層短絡線欠陥が少なく、配線に段差の乗り越え部分が無いので、断線が生じ難い上に、基板ごとに個別に検査とリペアが可能であり、高歩留まりを実現可能な利点を有する。また、スイッチング素子１６２を形成する側の基板１６０について考慮すると、ソースとドレインは高抵抗配線でも適用可能であるので、画素電極と兼用で成膜できる可能性があり、有望と思われる。
　また、前述した第５の例として、図２７～図２９Ｆを基に説明した液晶表示装置にあっては、ｎ＋ａ－Ｓｉ層と絶縁膜／ａ－Ｓｉ層の成膜のため、ＣＶＤ法による成膜は２回で済む。しかし、ａ－Ｓｉ層はガラス基板裏面側からの光に無防備であり、光リークの問題を有している。
　前述した第６の例として、図３０を基に説明した液晶表示装置にあっては、ｎ＋ａ－Ｓｉ層と絶縁膜／ａ－Ｓｉ層との成膜のため、ＣＶＤ法による成膜は２回で済む。しかし、ｎ＋ａ－Ｓｉ層は透明とは言えず、透過率ロスが生じる。また、ｎ＋ａ－Ｓｉ層を薄くし過ぎると段切れや信頼性の低下や、高抵抗などの課題が生じる。
　以上のような従来構造の液晶表示装置の検討に基づき、本発明者は、前述した対向データ型の液晶表示装置について、特別な薄膜トランジスタ構造の工夫を行なった。これにより、従来の製造方法よりも簡略化した工程で製造することができ、透過率ロスが生じ難く、光リークの問題も生じ難い表示装置を提供できることを知見し、本発明に到達した。
　また、前述の検討に基づき、本発明者は、従来の製造方法よりも簡略化した工程で製造することができ、透過率ロスが生じ難く、光リークの問題も生じ難い表示装置の製造方法を提供できることを知見し、本発明に到達した。
（１）　本発明の一態様による表示装置は、
　第１の基板と、
　前記第１の基板に対向するように配置された第２の基板と、
　前記第１の基板と前記第２の基板との間に設けられた表示媒体層と、
　前記第１の基板に形成され、列方向に延びるストライプ形状の複数のデータ電極と、
　前記第２の基板に形成され、行方向に延びる、複数の走査線および複数の基準信号線と、
　前記第２の基板に形成され、マトリクス状に配置された複数の画素電極と、
　前記第２の基板に形成され、前記複数の走査線によってオン／オフが制御され、かつ、前記複数の基準信号線と前記複数の画素電極との間に設けられた複数のスイッチング素子と、
　ソース電極とドレイン電極との間に設けられる酸化物半導体層とを備え、
　前記酸化物半導体層に絶縁層を介しゲート電極を近接配置して前記スイッチング素子が形成され、
　前記ソース電極あるいは前記ドレイン電極に接続されて前記画素電極が設けられ、
　前記画素電極が接続されている前記ソース電極あるいは前記ドレイン電極が前記画素電極と同一材料からなり、
　前記ソース電極と前記ドレイン電極とが同時成膜された膜からなる。
（２）　上記の表示装置において、
　前記走査線を走査して対応する走査線に沿って設けられている前記スイッチング素子のオン／オフ制御が行なわれ、
　オン状態のスイッチング素子を介して前記基準信号線から前記画素電極に基準信号電圧が印加され、
　前記複数のデータ電極にはそれぞれに対応するデータ信号が入力され、電圧印加された画素電極とデータ電極との間に介在された前記表示媒体層の分子配向または発光率を制御して表示しても良い。
（３）　上記の表示装置において、
　前記画素電極と前記ドレイン電極及び前記ソース電極とが、インジウムガリウム亜鉛酸化物の還元物質からなっても良い。
（４）　上記の表示装置において、
　前記画素電極と前記ドレイン電極及び前記ソース電極とこれら電極と前記基準信号線との接続線が、いずれもインジウムガリウム亜鉛酸化物の還元物質からなり、
　前記酸化物半導体層が、インジウムガリウム亜鉛酸化物からなっても良い。
（５）　上記の表示装置において、
　発光ダイオードのバッライトが付設されても良い。
（６）　上記の表示装置において、
　前記基準信号線及びこの基準信号線に接続された前記スイッチング素子のソース電極あるいはドレイン電極と、前記画素電極及びこの画素電極に接続された前記スイッチング素子のドレイン電極あるいはソース電極とがいずれも透明導電膜からなり、
　前記ソース電極と前記ドレイン電極との間に介在される前記酸化物半導体層が、インジウムガリウム亜鉛酸化物からなっても良い。
（７）　上記の表示装置において、
　前記複数の基準信号線とそれに接続された前記スイッチング素子のソース電極あるいはドレイン電極と、前記画素電極及びこの画素電極に接続された前記スイッチング素子のドレイン電極あるいはソース電極とが、いずれも前記第２の基板上に形成され、
　前記ソース電極及び前記ドレイン電極とそれらの間に介在された前記酸化物半導体層とを覆って絶縁膜が形成され、
　前記絶縁膜上にゲート電極が形成されても良い。
（８）　上記の表示装置において、
　前記ゲート電極を備えた走査線と前記基準信号線とが、前記第２の基板上に形成され、
　前記走査線と前記基準信号線とを覆って絶縁膜が形成され、
　前記絶縁膜上であって前記ゲート電極上に、酸化物半導体層が形成され、
　前記絶縁膜上にソース電極とドレイン電極と、これらのいずれかに接続された画素電極とが形成されても良い。
（９）　上記の表示装置において、
　前記ゲート電極を備えた走査線と前記基準信号線とが、前記第２の基板上に形成され、
　前記走査線と前記基準信号線とを覆って絶縁膜が形成され、
　前記絶縁膜上であって前記ゲート電極上に、酸化物半導体層が形成され、
　前記絶縁膜上にソース電極とドレイン電極と、これらのいずれかに接続された画素電極とが形成され、
　前記酸化物半導体層は、インジウムガリウム亜鉛酸化物からなり、
　前記画素電極、ソース電極及びドレイン電極が、インジウムガリウム亜鉛酸化物の還元物質からなっても良い。
（１０）　本発明の一態様によるアレイ基板の製造方法は、
　第１の基板に対向するように配置された第２の基板上に、基準信号線及びこの基準信号線に接続されたソース電極あるいはドレイン電極と、画素電極及びこの画素電極に接続されたドレイン電極あるいはソース電極とを透明導電材料を用いて形成し、
　前記ソース電極及び前記ドレイン電極に接続するように酸化物半導体層を形成し、
　前記酸化物半導体層上に絶縁膜を形成し、
　前記ソース電極と前記ドレイン電極間の絶縁膜上に、ゲート電極が位置するように、前記第２の基板上にゲート電極を備えた走査線を形成する。
（１１）　上記のアレイ基板の製造方法において、
　前記ゲート電極及び前記走査線を、金属材料からなるメタル配線としても良い。
（１２）　本発明の他の態様によるアレイ基板の製造方法は、
　第１の基板に対向するように配置された第２の基板上に、画素電極及びこの画素電極に接続されたドレイン電極あるいはソース電極を、透明導電材料を用いて形成し、
　前記ソース電極及び前記ドレイン電極に接続するように酸化物半導体層を形成し、
　前記酸化物半導体層上に絶縁膜を形成し、
　前記ソース電極とドレイン電極間の絶縁膜上にゲート電極が位置するように、前記第２の基板上にゲート電極を備えた走査線を形成し、
　前記絶縁膜上に前記画素電極に接続されていない側のソース電極あるいはドレイン電極に接続する基準信号線を形成する。
（１３）　上記のアレイ基板の製造方法において、
　前記走査線と前記ゲート電極と前記基準信号線とを、金属材料からなるメタル配線としても良い。
（１４）　本発明の他の態様によるアレイ基板の製造方法は、
　第１の基板に対向するように配置された第２の基板上に、基準信号線及びゲート電極と走査線を形成し、
　前記基準信号線と前記ゲート電極と前記走査線とを覆うように絶縁膜を形成し、
　前記ゲート電極上の絶縁膜上に酸化物半導体層を形成し、
　前記ゲート電極上の酸化物半導体層を両側から挟むソース電極及びゲート電極およびこれらいずれかの電極に接続する画素電極を形成する。
（１５）　上記のアレイ基板の製造方法において、
　前記走査線と前記ゲート電極と前記基準信号線とを、金属材料からなるメタル配線としても良い。
（１６）　上記のアレイ基板の製造方法、
　前記酸化物半導体層を形成後、前記酸化物半導体層の上にチャネル保護膜を形成し、
　ソース電極及びゲート電極形成用の成膜を行い、
　この膜をパターニングしてソース電極及びゲート電極を形成しても良い。
（１７）　本発明の更に他の態様によるアレイ基板の製造方法は、
　第１の基板に対向するように配置された第２の基板上に、基準信号線及びゲート電極と走査線を形成し、
　前記基準信号線と前記ゲート電極と前記走査線とを覆うように絶縁膜を形成し、
　前記ゲート電極上の絶縁膜上と画素電極形成位置とゲート電極形成位置とソース電極形成位置とを占めるようにインジウムガリウム亜鉛酸化物層を形成し、
　前記インジウムガリウム亜鉛酸化物層において前記ゲート電極上の位置を除く部分を還元処理して導体化する。
（１８）　上記のアレイ基板の製造方法において、
　前記インジウムガリウム亜鉛酸化物層を還元する処理として、水素雰囲気中におけるプラズマ処理を施しても良い。
（１９）　上記のアレイ基板の製造方法において、
　前記走査線と前記ゲート電極と前記基準信号線とを、金属材料からなるメタル配線としても良い。
（２０）　上記のアレイ基板の製造方法において、
　前記第１の基板と前記第２の基板との間に表示媒体層を形成し、
　前記第１の基板に、列方向に延びるストライプ形状の複数のデータ電極を形成し、
　前記第２の基板に、行方向に延びる、複数の走査線および複数の基準信号線を形成し、
　前記第２の基板に、マトリクス状に配置された複数の画素電極を形成し、
　前記第２の基板に、前記複数の走査線によってオン／オフが制御され、かつ、前記複数の基準信号線と前記複数の画素電極との間に設けられた複数のスイッチング素子を形成し、
　前記第２の基板に、前記基準信号線と前記画素電極と前記スイッチング素子とを形成しても良い。
　本発明は、一方の基板にストライプ状のデータ電極を設け、他方の基板にマトリクス状に配置した画素電極及びスイッチング素子と、このスイッチング素子を選択するための走査線と、この画素電極に電圧を印加するための基準信号線とを備えてなる対向データ型の表示装置に関する。この表示装置では、ソース電極とドレイン電極との間に酸化物半導体層を設けてスイッチング素子を構成する。また、画素電極とそれに接続するドレイン電極あるいはソース電極を同一材料かつ同時成膜により形成した膜とする。そのため、光によるリーク電流の問題を生じない酸化物半導体層を有効に利用しつつ、電極を成膜する工程を削減することができる。また、スイッチング素子を備えたアレイ基板製造時のフォトリソグラフィ工程を削減して省プロセス化を図ることができる。
本発明に係る表示装置の一実施形態を示す構成図である。 同実施形態の表示装置に備えられる対向側基板の回路構成の一例を示す構成図である。 同実施形態の表示装置に備えられる素子側基板の回路構成の一例を示す構成図である。 同実施形態の表示装置に備えられる素子側基板の回路構成において画素電極とスイッチング素子を含む部分の等価回路構成を示す図である。 同実施形態の表示装置に備えられる両基板を一体化した場合の回路構成の一例を示す構成図である。 同表示装置に備えられる薄膜トランジスタの第１実施形態を示す平面図である。 同表示装置に備えられる薄膜トランジスタの第１実施形態を示す端子部分の平面図である。 図６Ａに示す薄膜トランジスタにおけるＢ１－Ｂ２線に沿う断面図である。 同表示装置に備えられる薄膜トランジスタの第２実施形態を示す要部平面図である。 同表示装置に備えられる薄膜トランジスタの第２実施形態を示す端子部分の平面図である。 図８Ａに示す薄膜トランジスタにおけるＢ３－Ｂ４線に沿う断面図である。 図８Ａに示す薄膜トランジスタにおけるＢ５－Ｂ６線に沿う断面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、ソース・ドレイン用の膜を形成した状態を示す平面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１１ＡのＢ７－Ｂ８線に沿う断面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１１ＡのＢ９－Ｂ１０線に沿う他の部分の断面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、絶縁膜を形成した状態を示す平面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１１ＤのＢ１１－Ｂ１２線に沿う断面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１１ＤのＢ１３－Ｂ１４線に沿う断面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、ゲート電極を形成した状態を示す平面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１１ＧのＢ１５－Ｂ１６線に沿う断面図である。 第２実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１１ＧのＢ１７－Ｂ１８線に沿う断面図である。 同表示装置に備えられる薄膜トランジスタの第３実施形態を示す要部平面図である。 同表示装置に備えられる薄膜トランジスタの第３実施形態を示す端子部分の平面図である。 図１２ＡのＢ１９－Ｂ２０線に沿う断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、ゲート・コモン形成用の膜を成膜した状態を示す平面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、端子部分の平面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１４ＡのＢ２１－Ｂ２２線に沿う断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、絶縁膜と酸化物半導体膜と保護膜を形成した状態を示す平面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、端子部分の断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１４ＤのＢ２３－Ｂ２４線に沿う断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、エッチングした状態を示す平面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１４Ｇでエッチングした状態の端子部分の断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１４ＧのＢ２５－Ｂ２６線に沿う断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、画素電極を形成した状態を示す平面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１４Ｊで画素電極を形成した状態の端子部分の断面図である。 第３実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１４ＪのＢ２７－Ｂ２８線に沿う断面図である。 同表示装置に備えられる薄膜トランジスタの第４実施形態を示す要部平面図である。 同表示装置に備えられる薄膜トランジスタの第４実施形態を示す端子部分の平面図である。 図１５Ａに示すＢ２９－Ｂ３０線に沿う断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、ゲート・コモン形成用の膜を成膜した状態を示す平面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、端子部分の平面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７ＡのＢ３１－Ｂ３２線に沿う断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、絶縁膜と酸化物半導体膜を形成した状態を示す平面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７Ｄの絶縁膜と酸化物半導体膜を形成した状態の端子部分の断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７ＤのＢ３３－Ｂ３４線に沿う断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、エッチングした状態を示す平面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７Ｇのエッチングした状態の端子部分の断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７ＧのＢ３５－Ｂ３６線に沿う同状態の要部断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、画素電極を形成した状態を示す平面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７Ｊの画素電極を形成した状態の端子部分の断面図である。 第４実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図１７ＡのＢ３７－Ｂ３８線に沿う断面図である。 同表示装置に備えられる薄膜トランジスタの第５実施形態を示す要部平面図である。 同表示装置に備えられる薄膜トランジスタの第５実施形態を示す端子部分の平面図である。 図１８Ａに示すＢ３９－Ｂ４０線に沿う断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、ゲート・コモン形成用の膜を成膜した状態を示す平面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、端子部分の平面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０ＡのＢ４１－Ｂ４２線に沿う要部断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、絶縁膜と酸化物半導体膜を形成した状態を示す平面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０Ｄの絶縁膜と酸化物半導体膜を形成した状態の端子部分の断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０ＤのＢ４３－Ｂ４４線に沿う要部断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、画素電極を形成した状態を示す平面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０Ｇの画素電極を形成した状態の端子部分の断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０ＧのＢ４５－Ｂ４６線に沿う断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、プラズマ処理を施した状態を示す平面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０Ｊのプラズマ処理を施した状態の端子部分の断面図である。 第５実施形態の薄膜トランジスタの製造方法の一例を示す図であって、図２０ＪのＢ４７－Ｂ４８線に沿う断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について示す図であって、基板上にゲートを形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について示す図であって、基板上にゲート絶縁膜とａ－Ｓｉ膜とｎ＋ａ－Ｓｉ膜を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について示す図であって、ａ－Ｓｉ膜とｎ＋ａ－Ｓｉ膜とを素子分離した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について示す図であって、チャネル部を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について示す図であって、保護膜を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第１の例について示す図であって、画素電極を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について示す図であって、基板上にゲートを形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について示す図であって、基板上にゲート絶縁膜とａ－Ｓｉ膜と保護膜とを形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について示す図であって、保護膜とａ－Ｓｉ膜とを素子分離した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について示す図であって、ｎ＋ａ－Ｓｉ膜とソース・ドレインを形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について示す図であって、保護膜を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第２の例について示す図であって、画素電極を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について示す図であって、基板上にゲートを形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について示す図であって、基板上にゲート絶縁膜とａ－Ｓｉ膜とｎ＋ａ－Ｓｉ膜とソース・ドレイン形成用膜を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について示す図であって、ａ－Ｓｉ膜とｎ＋ａ－Ｓｉ膜とソース・ドレイン形成用膜とを素子分離した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について示す図であって、チャネル部を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について示す図であって、保護膜を形成した状態を示す断面図である。 現状のＴＦＴ基板の製造に適用されているａ－Ｓｉ型薄膜トランジスタ製造プロセスの第３の例について示す図であって、画素電極を形成した状態を示す断面図である。 液晶表示装置に適用されているＴＦＴ基板の第４の例を示す図であって、対向データ型の液晶表示装置の構成図である。 同液晶表示装置の説明図である。 同液晶表示装置の等価回路図である。 液晶表示装置に適用されているＴＦＴ基板の第５の例を示す図であって、対向データ型の液晶表示装置の薄膜トランジスタ部分の断面図である。 同液晶表示装置の等価回路図である。 図２７と図２８とに示す対向データ型液晶表示装置の製造工程の一例を示す図であって、基板上にソース・ドレインを形成した状態を示す断面図である。 図２７と図２８とに示す対向データ型液晶表示装置の製造工程の一例を示す図であって、図２９Ａのソース・ドレインを形成した状態の平面図である。 図２７と図２８とに示す対向データ型液晶表示装置の製造工程の一例を示す図であって、ａ－Ｓｉ膜とｎ＋ａ－Ｓｉ膜を素子分離し、ゲート電極及びゲートバスラインのパターンを形成した状態を示す断面図である。 図２７と図２８とに示す対向データ型液晶表示装置の製造工程の一例を示す図であって、図２９Ｃのａ－Ｓｉ膜とｎ＋ａ－Ｓｉ膜を素子分離、ゲート電極及びゲートバスラインのパターンを形成した状態を示す平面図である。 図２７と図２８とに示す対向データ型液晶表示装置の製造工程の一例を示す図であって、画素電極を形成した状態を示す断面図である。 図２７と図２８とに示す対向データ型液晶表示装置の製造工程の一例を示す図であって、画素電極を形成した状態を示す平面図である。 液晶表示装置に適用されているＴＦＴ基板の第６の例を示す図であって、対向データ型の液晶表示装置の薄膜トランジスタ部分の断面図である。
　以下、図面を参照しながら本発明に係る表示装置の一実施形態について説明する。
　本実施形態の表示装置は、対になる基板間に液晶層などの表示媒体層が挟持される形態の対向データ供給型表示装置に適用される。図１は、両方の基板を対向させた状態の両基板と、両基板に形成されている配線の概要を示す図である。図２は、対向側基板の配線を示す図である。図３は、素子側基板の配線を示す図である。図４は、画素電極まわりの配線構造を示す図である。図５は、両基板を組み合わせた場合の表示装置としての全体回路を示す概略図である。図６Ａ及び図６Ｂは、表示装置に適用されているスイッチング素子としての薄膜トランジスタの一例を示す構成図である。図７は、同薄膜トランジスタの要部断面図である。
　＜表示装置の構成＞
　本実施形態の表示装置Ａは、図１に示すように、矩形状ガラスなどの第１の基板１と第２の基板２とが、表示媒体層としての液晶層や有機ＥＬ薄膜層などを挟み込むように対向配置されて構成されている。第１の基板１と第２の基板２との間に挟持する表示媒体層が液晶層である場合、第１の基板１と第２の基板２との周辺部分には、シール材が配置されて両基板１、２とシール材とに囲まれて液晶層が封止される。しかし、図１ではシール材や封止構造については図示を省略し、基板に形成されている配線要素や電極部分の要部のみを示している。また、第１の基板１および第２の基板２は、通常、透明なガラス基板などから構成される。しかし、表示方式が反射表示型の場合、どちらか一方の基板は透明ではない基板が使用される場合がある。
　図１に示すように第１の基板１の表示媒体層側の面に、列方向（図１のＹ方向）に延びたストライプ状の複数のデータ電極３が設けられている。これらのデータ電極３の長さ方向の一端部３ａ側を、第１の基板１の周辺部側に延長配線４を介し延出させて、第１の基板側端子集合部５が形成されている。この第１の基板側端子集合部５は、後述の駆動用ＩＣ２５（図５）あるいは駆動用ＩＣと電子部品を搭載したフレキシブルプリント基板（ＦＰＣ基板）等が端子接合される領域として区画されている。
　第２の基板２側においては、図１に示すように、第２の基板２の表示媒体層側の面（上面）にマトリクス状に矩形状の画素電極１０が複数形成されている。
　これらの画素電極１０のうち、列方向（Ｙ方向）に所定の間隔をあけて配列された複数の画素電極１０が、第１の基板１側のデータ電極３と対応するように配置されている。行方向（Ｘ方向）に配列されている画素電極１０の間隔は、第１の基板１に形成されているデータ電極３の間隔と同等とされている。なお、図１では、画素電極１０の配列状態を簡略記載したので、３つの画素電極のみを図示している。しかし、実際には、適用する表示装置の解像度に合わせて、図３に示すように、行方向に任意数ｎ個、列方向に任意数ｍ個の画素電極をマトリクス状に配置することにより、表示装置が構成されている。これが例えば、フルＨＤ規格の解像度の表示装置である場合、ＲＧＢ方式のカラーフィルタを用いたカラー表示構成としてｎが１９２０×３となり、ｍが１０８０となる。なお、この実施形態におけるｎ×ｍ個の画素電極１０の配列個数は、表示装置に求められる解像度に応じて適宜調整できる。本実施形態では、その一例を示したに過ぎない。要求される表示装置の解像度に合わせて、適宜の数の配列を採用すれば良い。
　次に、第２の基板２においてマトリクス状に配列されている画素電極１０の近傍には、行方向（Ｘ方向）に延びる複数の走査線１１と、行方向に延びる複数の基準信号線１２とが、マトリクス状に配列された各画素電極１０に沿うように形成されている。
　走査線１１は、それぞれ画素電極１０の近傍を通過し、第２の基板２の端部側まで延出形成され、図１に示す第２の基板２の右端部側において列方向（Ｙ方向）に延在するように配置されているゲートドライバ１３の出力端子にそれぞれ接続されている。図３では、ゲートドライバ１３の出力端子側にｍ本の走査線１１が接続された状態を示している。そのため、これらの走査線１１を、便宜的にＧ１～Ｇｍの符号を付して区別して図示した。
　また、各走査線１１とそれに近接する画素電極１０との間に薄膜トランジスタ（ＴＦＴ）素子などのスイッチング素子Ｔ１が配置されている。各スイッチング素子Ｔ１のゲートＧが走査線１１に接続され、各スイッチング素子Ｔ１のドレインＤが画素電極１０に接続されている。
　基準信号線１２は、図１に示すように、走査線１１と平行に各画素電極１０の近傍を通過するように行方向に沿って形成されるとともに、各画素電極１０の近傍のスイッチング素子Ｔ１のソースＳに接続されている。また、各基準信号線１２が第２の基板２の左端部側に形成された延長配線１６に一まとめにして接続されている。この延長配線１６は、第２の基板２の左端部側に列方向に延在形成され、第２の基板２の左端部側のコーナ部分まで延設されている。
　そして、第１の基板１における第１の基板側端子集合部５に、表示装置Ａを駆動するための駆動用ＩＣ２５が端子接続されている。この駆動用ＩＣ２５は、第１の基板１側の複数のデータ電極３にデータ信号を供給する。また、第２の基板２側にも図示略の駆動用ＩＣが取り付けられ、ゲートドライバ１３に対し、いずれかの走査線１１を選択するのか選択指令を出し、目的の位置の基準信号線１２に対して基準信号電圧を印加できるようになっている。
　なお、第１の基板側端子集合部５に接続される駆動用ＩＣ２５と、第２の基板２側に設けられる駆動用ＩＣとは、ＩＣ単体構成であっても良いし、ＦＰＣ基板等に駆動用ＩＣと他の電子部品などを搭載した複合型駆動用モジュールであっても良い。そのため、ＩＣ２５と駆動用ＩＣの詳細な構成について本実施形態では問わないが、いずれにおいても表示装置Ａを駆動するために必要な機能を備えていれば良い。また、駆動用ＩＣは、第１の基板１側と第２の基板２側にそれぞれ個別に設けても良いし、どちらか一方の基板のみに設け、第１の基板１と第２の基板２との間を、導通材などを用いて配線接続するようにしても良い。
　なお、本実施形態の表示装置Ａにおいて、カラー表示構成とする場合には、ＲＧＢの色を配置したカラーフィルタを第１の基板１とデータ電極３との間に通常配置する。しかし、本実施形態では、カラーフィルタの説明を省略する。また、近年では第２の基板２側に、カラーフィルタを設けるタイプのカラーフィルタオンアレイ（Color-Filter-On-Array）技術を用いた液晶表示装置も提供されている。そのため、カラーフィルタを第２の基板２側に設ける構造とすることもできる。
　前述した構成の表示装置Ａにおいて、第２の基板２側に形成されている薄膜トランジスタとしてのスイッチング素子の具体的な構成例について以下に説明する。
　図６Ａは、第１の例のスイッチング素子（薄膜トランジスタ）Ｔ１の平面構成を示す。スイッチング素子Ｔ１では、ガラスなどの絶縁性の第２の基板２上にソース電極２１と、ドレイン電極２０とが間隔をあけて配置されている。また、スイッチング素子Ｔ１では、ソース電極２１とドレイン電極２０とを部分的に覆うようにストライプ状に形成されている酸化物半導体層２２と、酸化物半導体層２２を覆うように設けられる絶縁膜２３の上にゲート電極１１ａが形成される。ソース電極２１が図１に示すソースＳを構成する。ドレイン電極２０が図１に示すドレインＤを構成する。ゲート電極１１ａが図１に示すゲートＧを構成する。
　この例では、第２の基板２上に形成されている基準信号線１２と画素電極１０とがいずれもＩＴＯ（インジウムスズ酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ＩＧＯ（インジウムガリウム酸化物）、ＩＧＺＯ（インジウムガリウム亜鉛酸化物）を還元した透明材料などのいずれかの透明導電材料からなる。画素電極１０は全体として矩形状に形成されているが、その一部をストライプ状に第２の基板２において列方向（Ｙ方向）に延出形成してドレイン電極２０が形成されている。
　基準信号線１２は、第２の基板２上において、図１を基に説明したように、行方向（Ｘ方向）に延在されている。更に、基準信号線１２の一部が、個々に画素電極１０Ａの側部を通過するように、接続線１２として延出形成されている。この接続線１２の先端側が、ドレイン電極２０の先端部周囲を回り込むように鉤形に形成されたソース電極２１として、ドレイン電極２０の近傍に配置されている。なお、図６Ａでは、画素電極１０とその周囲に配置される接続線１２とソース電極２１とドレイン電極２０との組み合わせ構造を、２組のみ記載している。しかし、この組み合わせ構造は、図１に示すように、第２の基板２上においてマトリクス状に配置されている各画素電極１０と同じ数だけ第２の基板２上に形成されている。
　そして、ドレイン電極２０とソース電極２１の一部分を覆って、ドレイン電極２０とソース電極２１の上を通過するようにＸ方向に所定長さで延在するストライプ状の酸化物半導体層２２が第２の基板２上に積層されている。そして、酸化物半導体層２２の上に、絶縁膜２３を介してＡｌなどの金属材料からなるメタル配線の走査線１１が形成されている。ここで用いられる絶縁層２３は、ＳｉＯ２／ＳｉＮｘ層などの絶縁層からなる。しかし、表示装置の層間絶縁膜として用いられるその他の絶縁膜（ＳｉＯ２、ＳｉＮｘ）などを用いても良いのは勿論である。
　次に、前述した構造において用いる酸化物半導体層２２は、ＩＧＺＯからなる。このＩＧＺＯは、ＩｎＧａＺｎＯｘの組成式で示されるＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜である。
　以上の構成において、ソース電極２１とドレイン電極２０との間に酸化物半導体層２２の一部が介在されている。これにより、この介在部分がチャネル生成部２２ａとされ、このチャネル生成部２２ａの上に絶縁膜２３を介して走査線１１の一部が配置され、その部分がゲート電極１１ａとされることで、スタガ型のスイッチング素子Ｔ１が構成されている。
　なお、図７に符号１９は、発光ダイオード（ＬＥＤ）１８を備えるバックライトである。この発光ダイオード１８は、導光板などとともに必要個数だけ表示装置Ａに設けられている。しかし、図７では簡略化のために導光板の図示は省略し、発光ダイオード１８を１個のみ図示した。
　本実施形態の表示装置Ａにおいて、第１の基板側端子集合部５に接続される駆動用ＩＣ２５から第１の基板１の複数のデータ電極３にデータ信号を入力し、ゲートドライバ１３を駆動して走査線１１の選択を行なう。また、必要なスイッチング素子Ｔ１をオン状態にすると同時に、スイッチング素子Ｔ１に接続された画素電極１０に対して基準信号線１２から第２の基板側の駆動用ＩＣが基準信号電圧（共通電圧）を印加する。これにより、信号入力されたデータ線３と基準信号電圧が印加された画素電極１０との交差部分に存在されている液晶層の液晶分子などの配向を制御し、光の透過率を制御する。あるいは交差部分に有機ＥＬ材料層が介在されている場合は、有機ＥＬ材料の発光性を制御する。これにより、目的の映像などの表示を行うことができる。
　この例のスイッチング素子Ｔ１においては、ＩＧＺＯなどからなる酸化物半導体層２２が、第２の基板２の上に形成されていて、酸化物半導体層２２の下には、透明導電材料のソース電極２１とドレイン電極２０が設けられている。あるいは、酸化物半導体層２２の下に第２の基板２が直に存在する。よって、表示装置がバックライト１９を備えた液晶表示装置である場合、第２の基板２の裏面側からバックライト１９の光を受ける。しかし、ＩＧＺＯの酸化物半導体層２２である場合、光リーク電流発生の問題を回避することができる。
　即ち、バックライト１９が、前述した構成の発光ダイオード１８を備える場合、酸化物半導体層２２を用いると、以下の理由でリーク電流の発生を抑制することができる。
　ＩＧＺＯは透明体であるが、短波長（およそ４２０ｎｍ以下）の光は吸収し、半導体としての特性に影響が及ぶおそれがある。ここで仮にバックライト１９が冷陰極管からなる場合は、水銀のＵＶ光を蛍光体で波長変換する。しかし、ＵＶ光は取り除くことが容易ではないこと、また、冷陰極管に設けられる青色の蛍光体からの発光に４２０ｎｍ以下の波長の光が含まれていることから問題となりやすい。そのため、冷陰極管のバックライトを用いる場合は遮光層など、何らかの遮蔽手段が必要になる。この点において、バックライト１９が光源としての発光ダイオード１８を備える場合は、４２０ｎｍ以下の光をほとんど出さないバックライト１９を構成することが可能である。そのため、この場合にＩＧＺＯの酸化物半導体層２２においてリーク電流発生の問題を回避することができる。
　この点において、ａ－Ｓｉなどの半導体層を用いた場合は、光リーク電流を防止するためには、第２の基板２上に別途フォトリソグラフィ工程を追加して遮光層を設ける必要が生じてその分の工程数が増加する。これに対し、ＩＧＺＯの酸化物半導体層２２を用いた場合は、上述のように、光リークの問題を回避できる。そのため、遮光層を設ける必要がない分、フォトリソグラフィ工程の簡略化を図ることができる。
　なお、前述した構成において、図６Ｂに示すように、基準信号線１２の端子部分１２ｂをＩＴＯなどの透明導電材料から形成することができ、走査線１１の端子部分１１ｂをＡｌなどの金属材料から形成することができる。
　前述した構成のスイッチング素子Ｔ１を備えたアレイ基板を製造するには、絶縁性の第２の基板２の上に、ＩＴＯなどからなる透明導電膜を成膜する。その後、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離を行う第１回目のフォトリソ工程を施す。これにより、透明導電膜からなる図６Ａ及び図６Ｂに示す薄膜状の画素電極１０Ａ、ドレイン電極２０、ソース電極２１、接続線１２、基準信号線１２を形成する。よって、画素電極１０Ａ、ドレイン電極２０、ソース電極２１、接続線１２、基準信号線１２は、同一材料（上述の透明導電材料）からなり同時成膜される。
　次に、前述の工程の後、ＩＧＺＯの酸化物半導体層をスパッタ法により成膜する。そして、ＳｉＯ２／ＳｉＮｘの積層構造の絶縁膜２３をＣＶＤ法により成膜する。そして、Ａｌ／Ｍｏの積層構造の走査線１１とゲート電極１１ａをスパッタ法により成膜する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理によるＡｌ／Ｍｏ層のエッチング処理、ドライエッチング処理によりＳｉＯ２／ＳｉＮｘ層のエッチング処理、ウエットエッチングによるＩＧＺＯの酸化物半導体層のエッチング処理を行う第２回目のフォトリソグラフィ工程を施す。これにより、図６Ａ及び図６Ｂ、図７に示す構造のスイッチング素子Ｔ１を、第２の基板２上に作成することができる。
　また、この形態の構造において、例えば、Ａｌ／Ｍｏの積層構造の走査線１１とゲート電極１１ａとして膜厚３００ｎｍ程度の積層膜とを適用する。また、ゲート用のＳｉＯ２／ＳｉＮｘ層として膜厚４００ｎｍ程度の絶縁膜２３を適用する。また、膜厚１００ｎｍ程度のＩＧＺＯの酸化物半導体層２２を適用する。これにより、膜厚８０ｎｍあるいは１００ｎｍ程度のＩＴＯからなる画素電極１０Ａとドレイン電極２０とソース電極２１と基準信号線１２を形成することができる。
　セル化の後、偏光板等の貼り付け、ソースドライバの実装、第２の基板２上にゲートドライバ１３を設ける。これにより、表示装置用のＴＦＴアレイ基板を得ることができる。
　なお、前述の製造方法においては、同時成膜により同一の材料、例えば、ＩＴＯなどの透明導電材料からなる画素電極１０Ａ、ドレイン電極２０、ソース電極２１、接続線１２、基準信号線１２に対し、ＩＧＺＯからなる酸化物半導体層２２をエッチングする必要がある。しかし、ＩＴＯなどの透明導電材料／ＩＧＺＯの選択エッチングについては、例えば、酢酸、有機酸（クエン酸）、塩酸又は過塩素酸のいずれか１種を含むエッチング液を用いて実現することができる。
　即ち、ＩＧＺＯ、ＩＺＯ、ＩＧＯ及びＩＴＯから選ばれた二種以上の酸化物を含む薄膜半導体において、上述の酸を用いることにより、精密かつ高選択性を有するウエットエッチングを行うことが出来る。
　前述した酢酸は、市販の酢酸液を原液のまま使用してもよいし、原液の容積の４倍までの純水で希釈して使用してもよい。ＩＺＯ対ＩＧＺＯの高エッチング選択比を維持するため、原液の容積の０．５倍から２倍の純水で希釈することがより望ましい。前述した酢酸を用いたエッチング工程は、酢酸水溶液に浸漬することによって行なうことができる。
　有機酸としては、クエン酸に限らず、マロン酸、リンゴ酸、酒石酸、シュウ酸、ギ酸、グリコール酸、マレイン酸等、一般に知られている有機酸であればよい。特定の条件により有機酸にある配位子、例えばＣＯＯ－はＩｎと結合し、錯イオンを形成して溶解する。以下では、クエン酸を用いる場合について説明をする。前述したクエン酸は、市販のクエン酸（クエン酸・１水和物、化学式Ｃ３Ｈ４（ＯＨ）（ＣＯＯＨ）３・Ｈ２Ｏ、白色固体結晶）を純水で完全に溶解した溶液である。
　前述した塩酸は、市販の濃塩酸を原液のまま使用してもよいし、原液の容積の６０倍までの純水で希釈して使用してもよい。
　ＩＺＯ、ＩＧＺＯ及びＩＧＯを含むインジウム酸化物の対ＩＴＯエッチング選択比を高くかつ安定に維持するため、塩酸を含むエッチング液の塩酸濃度は、原液の容積の４から６０倍の純水で希釈することが好ましい。
　前述した過塩素酸は、市販の濃過塩素酸溶液を原液のまま使用してもよいし、原液の容積の２０倍までの純水で希釈して使用してもよい。過塩素酸を含むエッチング液において、好ましい過塩素酸濃度は、原液の容積の１から２０倍の純水で希釈することができる。
　上述のエッチング液を用いることで、インジウム酸化物のエッチング速度の速さを、ＩＺＯ、ＩＧＺＯ、ＩＧＯ、ＩＴＯの順にすることが出来る。
　前述した酸性エッチング液、即ち酢酸、有機酸、塩酸又は過塩素酸のいずれか一種の溶液では、通常よく使われるゲート絶縁膜、例えばシリコン窒化膜をエッチング出来ないことが知られている。更に、シリコン窒化膜の代わりにゲート絶縁膜として、例えば酸化シリコン、もしくは窒化酸化シリコン、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｙ２Ｏ３等の誘電体材料も上記酸性エッチング液にエッチングされないので、前述のスイッチング素子Ｔ１に応用することが可能である。
　これらの酸のうち、例えば、酢酸においてＩＺＯ、ＩＧＺＯ、ＩＧＯに対しＩＴＯのエッチング速度差をｎｍ／分単位で３桁異なるように制御することができる。例えば、ＩＺＯ、ＩＧＺＯ、ＩＧＯのエッチング速度を０．５～１０ｎｍ／分に対しＩＴＯを０．０５～０．０６ｎｍ／分に制御できるので好適な選択比でエッチングができる。また、クエン酸や過塩素酸においても同様なエッチング速度差とするエッチング処理に利用できる。
　以上説明した製造方法によれば、スパッタ法による成膜工程数を３とし、ＣＶＤ法による成膜工程を１とし、フォトリソグラフィ工程数を２とし、ドライエッチング工程数を１とし、ウエットエッチング工程数を１とすることで、第２の基板２上にスイッチング素子Ｔ１を形成することができる。
　即ち、上述の製造方法によれば、ＣＶＤ法による成膜工程を１工程とし、フォトリソグラフィ工程２工程とすることで、スイッチング素子Ｔ１を製造することができる。よって、前述した従来技術のように、４～５工程のフォトリソグラフィ工程と、２工程のＣＶＤ法による成膜とが必要であった製造方法に比較し、省プロセス化を実現できる。よって、表示装置用の薄膜トランジスタアレイ基板の製造コストを低減することができる。
　前述した構成のスイッチング素子Ｔ１にあっては、画素電極１０Ａ、ドレイン電極２０、ソース電極２１、接続線１２、基準信号線１２をＩＴＯで形成したが、これらを、ＩＧＺＯを水素還元して導体化した材料で構成しても良い。これらをＩＧＺＯで形成する場合、酸化物半導体層２２もＩＧＺＯから形成する。そのため、ＩＴＯを成膜するプロセスを省略してＩＧＺＯを成膜するプロセスでもって、共用化できるので、更なる省プロセス化を推進できる。
　＜スイッチング素子の第２の例＞
　図８Ａ～図１０は、本発明に係るアレイ基板に適用されるスイッチング素子の第２の例を示す図である。この第２の例のスイッチング素子Ｔ２は、前述した第１の例のスイッチング素子Ｔ１の基準信号線の部分を異なる構成とした例である。その他の構造については、前述した第１の例の構造と同等とされている。
　図８Ａは、第２実施形態のスイッチング素子（薄膜トランジスタ）Ｔ２の平面構成を示す。この第２実施形態のスイッチング素子Ｔ２は、ガラスなどの絶縁性の第２の基板２上に形成されている画素電極１０Ａが、いずれも前述した第１実施形態と同様の透明導電材料からなる。画素電極１０Ａは、全体として矩形状に形成されているが、その一部をストライプ状に延出形成してドレイン電極２０が形成されている。
　基準信号線１２Ｂは、第２の基板２上において、図１を基に説明したように、行方向（Ｘ方向）に延在されている。また、基準信号線１２Ｂの一部が、個々に画素電極１０の側部を通過するように接続線１２ａとして延出形成されている。この接続線１２ａの先端側が、ドレイン電極２０の一端周囲を回り込むように鉤形に形成されたソース電極２１として、ドレイン電極２０の近傍に配置されている。ただし、この第２の例において基準信号線１２Ｂは、行方向（Ｘ方向）に延在されている部分が、アルミなどの金属材料からなるメタル配線として絶縁膜２３上に形成されている。接続線１２ａの部分は、前述した第１実施形態の構造と同様に第２の基板２上に、透明導電材料から構成されている。
　従って、図１０に示すように、基準信号線１２Ｂと接続線１２ａとは、酸化物半導体層２２と絶縁膜２３とを貫通するように形成したコンタクトホール２４の部分を占める導通部２５により電気的に接続されている。
　そして、ドレイン電極２０とソース電極２１の一部分を覆って、ドレイン電極２０とソース電極２１の上を通過するようにＸ方向に延在するストライプ状の酸化物半導体層２２が第２の基板２上に積層されている。そして、酸化物半導体層２２の上に、絶縁膜２３を介してＡｌなどの金属材料からなるメタル配線の走査線１１が形成されている。この構造については、前述した第１実施形態の構造と同等である。
　以上の構成において、ソース電極２１とドレイン電極２０との間に酸化物半導体層２２の一部が介在されていることで、この介在部分がチャネル生成部２２ａとされている。このチャネル生成部２２ａの上に、絶縁膜２３を介して走査線１１の一部が配置されて、その部分がゲート電極１１ａとされることで、スイッチング素子Ｔ２が構成されている。この点については、前述した実施形態と同等である。
　この第２の例のスイッチング素子Ｔ２においては、前述した実施形態のスイッチング素子Ｔ１と同等の効果を得ることができる。この第２実施形態のスイッチング素子Ｔ２において、前述した実施形態と異なっている点は、基準信号線１２Ｂをメタル配線としている点である。このため、基準信号線１２Ｂを低抵抗配線とすることが可能である。よって、大型の表示装置に適用して基準信号線１２Ｂが長くなった場合であっても、配線抵抗の増加による信号遅延などの問題を生じ難く、大型の表示装置であっても支障なく対応できる特徴を有する。
　なお、前述した構成において、図８Ｂに示すように、ＩＴＯなどの透明導電材料からなる層２６と端子２７とを接続するために、絶縁膜２３にコンタクトホール２８を形成して導通部２９を形成する。これにより、絶縁膜２３を介してその上下層の導通ができる。
　前述した構成のスイッチング素子Ｔ２を製造するには、絶縁性の第２の基板２の上に、ＩＴＯからなる透明導電膜を成膜する。その後、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離を行う第１回目のフォトリソ工程を施す。これにより、透明導電膜からなる図１１Ａに示す平面形状の画素電極１０Ａ、ドレイン電極２０、ソース電極２１、接続線１２を形成する。よって、画素電極１０Ａ、ドレイン電極２０、ソース電極２１、接続線１２は、同一材料からなり同時成膜される。
　前述の工程の後、図１１Ｄに示すように、ＩＧＺＯの酸化物半導体層を、スパッタ法により成膜する。そして、ＳｉＯ２／ＳｉＮｘの積層構造の絶縁膜２３を、ＣＶＤ法により成膜する。そして、レジスト塗布、露光処理、現像処理、ドライエッチング処理によりＳｉＯ２／ＳｉＮｘ層のエッチング処理、ウエットエッチングによるＩＧＺＯの酸化物半導体層のエッチング処理を行う第２回目のフォトリソ工程を施し、コンタクトホール２４を形成する。次いで、図１１Ｇに示すように、Ａｌ／Ｍｏの積層構造の走査線１１とゲート電極１１ａとをスパッタ法により成膜する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理によるＡｌ／Ｍｏ層のエッチング処理を施す。これにより、図８Ａ及び図８Ｂ、図９、図１０に示す構造のスイッチング素子Ｔ２を第２の基板２上に作成することができる。更に、ゲートドライバ１３を設けることで、ＴＦＴアレイ基板を得ることができる。
　以上説明した第２の製造方法によれば、スパッタ法による成膜工程数を３とし、ＣＶＤ法による成膜工程を１とし、フォトリソグラフィ工程数を３とし、ドライエッチング工程数を１とし、ウエットエッチング工程数を３とする。これにより、第２の基板２上にスイッチング素子Ｔ２を形成することができる。
　即ち、上述の製造方法によれば、ＣＶＤ法による成膜工程を１工程とし、フォトリソグラフィ工程数を３工程とすることで、スイッチング素子Ｔ２を製造することができる。そのため、前述した従来技術のように、４～５工程のフォトリソグラフィ工程と、２工程のＣＶＤ法による成膜とが必要であった製造方法に比較し、省プロセス化を実現できる。よって、表示装置用の薄膜トランジスタアレイ基板の製造コストを低減することができる。
　＜スイッチング素子の第３の例＞
　図１２Ａ及び図１２Ｂ、図１３は、本発明に係る第３の例のスイッチング素子Ｔ３を示す図である。この例のスイッチング素子Ｔ３は、前述した例のスイッチング素子Ｔ１、Ｔ２に対し、走査線と基準信号線をいずれも金属材料からなるメタル配線としてＴＦＴ部分を逆スタガ構造とした例を示す。
　図１２Ａは、第３の例のスイッチング素子（薄膜トランジスタ）Ｔ３の平面構成を示す。この第３の例のスイッチング素子Ｔ３は、絶縁性の第２の基板２上に形成されている基準信号線１２Ｃと走査線１１Ｂとが、第２の基板２上において、図１を基に説明したように、行方向（Ｘ方向）に延在されている。これらの基準信号線１２Ｃと走査線１１Ｂとが、Ａｌなどの金属材料からなるメタル配線とされている。
　各走査線１１Ｂの画素電極近傍部分に、平面視凸型のゲート電極３１が形成されている。これらの基準信号線１２Ｃと走査線１１Ｂとを覆って、絶縁膜３３が形成されている。この絶縁膜３３上であって、ゲート電極３１の上方側に、アイランド状の酸化物半導体層３５とチャネル保護層３６とが積層されている。また、絶縁膜３３上に、ＩＴＯなどの透明導電膜からなる画素電極１０Ｂが形成されている。この画素電極１０Ｂから延出するドレイン電極３７が、酸化物半導体層３５とチャネル保護層３６との一側端部を覆うように形成されている。また、画素電極１０Ｂ近くに位置する基準信号線１２Ｃの一部からゲート電極３１に近い位置まで、絶縁膜３３の上に沿って接続線３８が延出形成されている。接続線３８の一端部が、酸化物半導体層３５とチャネル保護層３６との他側端部を覆うように形成され、ソース電極３９が形成されている。基準信号線１２Ｃ側の接続線３８の端部は、絶縁膜３３に形成されたコンタクトホール４０を介して基準信号線１２Ｃに接続されている。
　以上の構成において、ソース電極３９とドレイン電極３７との間に酸化物半導体層３５が介在され、酸化物半導体層３５の下に、ゲート電極３１が配置されることで逆スタガ型のスイッチング素子Ｔ３が形成されている。
　なお、図１２Ｂは、配線部分の端子部分の構成を示す図である。端子部３４Ｃを絶縁膜が覆っている。絶縁膜に形成されているコンタクトホール３４Ｄを介して、ＩＴＯなどの透明導電材料からなる端子部導体３４Ｅが接続されている。
　本実施形態のスイッチング素子Ｔ３を用いることにより、基準信号線１２Ｃと走査線１１Ｂとを金属材料製のメタル配線として低抵抗化できる。そのため、前述した第２の例の場合と同様、大型の液晶表示装置であっても適用できる効果がある。また、本実施形態のスイッチング素子Ｔ３の構造を用いる場合、第２の基板２の周辺部に静電気対策のダイオードを配置することが容易にできる。また、逆スタガ構造であるために、一般的な液晶表示装置の製造設備との親和性が高く、製造し易いという特徴を有する。
　更に、図１３に示すように、バックライト１９が、前述した構成の発光ダイオード１８である場合、酸化物半導体層２２を用いることにより、特に可視光域でのリーク電流の発生を少なくすることができる。
　前述した構成のスイッチング素子Ｔ３を製造するには、図１４Ａ、図１４Ｃに示すように、絶縁性の第２の基板２の上に、Ａｌ／Ｍｏの積層膜を形成する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離によりＡｌ／Ｍｏ層のエッチング処理を施す第１回目のフォトリソグラフィ工程を施す。これにより、ゲート電極３１を備えた走査線１１Ｂ、及び基準信号線１２Ｃと必要な配線の端子に接続される端子部３４Ｃを形成する。
　次に、図１４Ｄ、図１４Ｆに示すように、ＳｉＯ２／ＳｉＮｘ膜の積層構造の絶縁膜３３をＣＶＤ法により成膜する。そして、ＩＧＺＯの酸化物半導体層と保護膜とをスパッタ法により成膜する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離を、図１４Ｄ、図１４Ｆに示すように行う第２回目のフォトリソグラフィ工程を施す。次に、図１４Ｇ、図１４Ｉに示すように、レジスト塗布、露光処理、現像処理、ドライエッチング処理によりＳｉＯ２／ＳｉＮｘ層のエッチング処理を行い、ＩＴＯからなる透明導電膜を成膜する。その後、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離を行う第３回目のフォトリソグラフィ工程を施す。これにより、透明導電膜からなる図１４Ｊに示す平面形状の画素電極１０Ｂ、ドレイン電極３７、ソース電極３９、接続線３８を形成する。なお、端子部３４Ｃではその上に積層されている絶縁膜３３にコンタクトホール３４Ｄを形成し、ＩＴＯからなる端子部導体３４Ｅを形成することで端子を構成することができる。
　これにより、図１２Ａ及び図１２Ｂ、図１３に示す構造のスイッチング素子Ｔ３を、第２の基板２上に作成することができ、これにゲートドライバ１３を設けることでＴＦＴアレイ基板を得ることができる。
　以上説明した第３の製造方法によれば、スパッタ法による成膜工程数を３とし、ＣＶＤ法による成膜工程を１とし、フォトリソグラフィ工程数を４とし、ドライエッチング工程数を１とし、ウエットエッチング工程数を３とする。これにより、第２の基板２上にスイッチング素子Ｔ３を形成することができる。
　即ち、上述の製造方法によれば、従来技術のｎ＋ａ－Ｓｉ層が不要である。そのため、ｎ＋ａ－Ｓｉ層を必要としていた逆スタガ型の製造方法に対し、フォトリソグラフィ工程におけるマスクを削減できる効果がある。
　また、上述の工程はフォトリソグラフィ工程が４であり、４マスク工程であるが、ハーフトーン露光によって図１４Ｄ、図１４Ｇに示す工程を兼ねることが可能であるので、その場合に更なる省プロセス化を実現することができる。
　＜スイッチング素子の第４の例＞
　図１５Ａ及び図１５Ｂ、図１６は本発明に係る第４の例のスイッチング素子Ｔ４を示す図である。この例のスイッチング素子Ｔ４は、前述した例のスイッチング素子Ｔ３に対し、チャネル保護層３６を省略してなる逆スタガ構造とした例を示す。
　図１５Ａは、第４の例のスイッチング素子（薄膜トランジスタ）Ｔ４の平面構成を示す。この第４の例のスイッチング素子Ｔ４は、絶縁性の第２の基板２上に形成されている基準信号線１２Ｃと走査線１１Ｂとが、第２の基板２上において、図１を基に説明したように、行方向（Ｘ方向）に延在されている。これらの基準信号線１２Ｃと走査線１１ＢとがＡｌなどの金属材料からなるメタル配線とされている。
　各走査線１１Ｂの画素電極近傍部分に平面視凸型のゲート電極３１が形成されている。これらの基準信号線１２Ｃと走査線１１Ｂとを覆って絶縁膜３３が形成されている。この絶縁膜３３上であって、ゲート電極３１の上方側に、アイランド状の酸化物半導体層３５が積層されている。また、絶縁膜３３上にＩＴＯなどの透明導電膜からなる画素電極１０Ｂが形成されている。この画素電極１０Ｂから延出するドレイン電極３７が、酸化物半導体層３５の一側端部を覆うように形成されている。また、画素電極１０Ｂ近くに位置する基準信号線１２Ｃの一部からゲート電極３１に近い位置まで、絶縁膜３３の上に沿って接続線３８が延出形成されている。接続線３８の一端部が、酸化物半導体層３５の他側端部を覆うように形成され、ソース電極３９が形成されている。基準信号線１２Ｃ側の接続線３８の端部は、絶縁膜３３に形成されたコンタクトホール４０を介して基準信号線１２Ｃに接続されている。
　以上の構成において、ソース電極３９とドレイン電極３７との間に酸化物半導体層３５が介在され、酸化物半導体層３５の下にゲート電極３１が配置されることで、逆スタガ型のスイッチング素子Ｔ４が形成されている。
　なお、図１５Ｂは、配線部分の端子部分の構成を示す図である。端子部３４Ｃを絶縁膜が覆い、絶縁膜に形成されているコンタクトホール３４Ｄを介してＩＴＯなどの透明導電材料からなる端子部導体３４Ｅが接続されている。
　前述した構成のスイッチング素子Ｔ４を製造するには、図１７Ａ、図１７Ｃに示すように、絶縁性の第２の基板２の上にＡｌ／Ｍｏの積層膜をスパッタ法により形成する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離によりＡｌ／Ｍｏ層のエッチング処理を施す第１回目のフォトリソグラフィ工程を施す。これにより、ゲート電極３１を備えた走査線１１Ｂ、及び基準信号線１２Ｃを形成する。
　次に、図１７Ｄ、図１７Ｆに示すように、ＳｉＯ２／ＳｉＮｘの積層構造の絶縁膜３３をＣＶＤ法により成膜する。そして、ＩＧＺＯの酸化物半導体層をスパッタ法により成膜する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離を行う第２回目のフォトリソグラフィ工程を施す。これにより、図１７Ｄ、図１７Ｆに示す状態とする。次に、レジスト塗布、露光処理、現像処理、ドライエッチング処理によりＳｉＯ２／ＳｉＮｘ層のエッチング処理を行い、図１７Ｇ、図１７Ｉに示す状態とする。その後、ＩＴＯからなる透明導電膜を成膜する。その後、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離を行う第３回目のフォトリソグラフィ工程を施す。これにより、透明導電膜からなる図１７Ｊ、図１７Ｌに示す平面形状の画素電極１０Ｂ、ドレイン電極３７、ソース電極３９、接続線３８を形成する。なお、端子部３４Ｃでは、その上に積層されている絶縁膜３３にコンタクトホール３４Ｄを形成し、ＩＴＯからなる端子部導体３４Ｅを形成することで端子を構成することができる。
　これにより、図１５Ａ及び図１５Ｂ、図１６に示す構造のスイッチング素子Ｔ４を、第２の基板２上に作成することができ、これにゲートドライバ１３を設けることでＴＦＴアレイ基板を得ることができる。
　以上説明した第４の製造方法によれば、スパッタ法による成膜工程数を３とし、ＣＶＤ法による成膜工程を１とし、フォトリソグラフィ工程数を４とし、ドライエッチング工程数を２とし、ウエットエッチング工程数を３とする。これにより、第２の基板２上にスイッチング素子Ｔ４を形成することができる。
　即ち、上述の製造方法によれば、従来技術のｎ＋ａ－Ｓｉ層が不要である。そのため、ｎ＋ａ－Ｓｉ層を必要としていた逆スタガ型の製造方法に対し、フォトリソグラフィ工程におけるマスクを削減できる効果がある。
　また、上述の工程はフォトリソグラフィ工程が４であり、４マスク工程であるが、ハーフトーン露光によって図１７Ｄ、図１７Ｇに示す工程を兼ねることが可能であるので、その場合に更なる省プロセス化を実現することができる。
　＜スイッチング素子の第５の例＞
　図１８Ａ及び図１８Ｂ、図１９は、本発明に係る第５の例のスイッチング素子Ｔ５を示す図である。この例のスイッチング素子Ｔ５は、前述した例のスイッチング素子Ｔ４に対し、画素電極とドレイン電極とソース電極と接続線とを、ＩＧＺＯの酸化物半導体の還元物質から構成した逆スタガ構造の一例を示す。
　図１８Ａは、第５の例のスイッチング素子（薄膜トランジスタ）Ｔ５の平面構成を示す。この第５実施形態のスイッチング素子Ｔ５は、絶縁性の第２の基板２上に形成されている基準信号線１２Ｃと走査線１１Ｂとが、第２の基板２上において、図１を基に説明したように、行方向（Ｘ方向）に延在されている。これらの基準信号線１２Ｃと走査線１１ＢとがＡｌなどの金属材料からなるメタル配線とされている。
　各走査線１１Ｂの画素電極近傍部分に、平面視凸型のゲート電極３１が形成されている。これらの基準信号線１２Ｃと走査線１１Ｂとを覆って、絶縁膜３３が形成されている。この絶縁膜３３上であって、ゲート電極３１の上方側にＩＧＺＯの酸化物半導体層３９が積層されている。
　更に、この第５の例ではＩＧＺＯの酸化物半導体層からなる画素電極１０Ｃが形成されている。この画素電極１０Ｃから延出するドレイン電極４１が、酸化物半導体層３９に一体接続するように形成されている。また、画素電極１０Ｃ近くに位置する基準信号線１２Ｃの一部からゲート電極３１に近い位置まで、ＩＧＺＯの酸化物半導体層からなる接続線４２が、絶縁膜３３上に延出形成されている。接続線４２の一端部が、酸化物半導体層４０に一体接続するように形成されている。酸化物半導体層３９に一体接続する部分が、ソース電極４３とされている。酸化物半導体層３９と画素電極１０Ｃとドレイン電極４１とソース電極４３と接続線４２とは、いずれもＩＧＺＯからなる。酸化物半導体層３９は半導体層として設けられ、画素電極１０Ｃとドレイン電極４１とソース電極４３と接続線４２とは、いずれもＩＧＺＯを水素プラズマ処理して還元物質とすることで導体化される。
　基準信号線１２Ｃ側の接続線４２の端部は、絶縁膜３３に形成されたコンタクトホール４０を介して基準信号線１２Ｃに接続されている。
　以上の構成において、ソース電極４３とドレイン電極４１との間に、酸化物半導体層３９が介在され、酸化物半導体層３９の下にゲート電極３１が配置されることで逆スタガ型の薄膜トランジスタが形成されている。
　なお、図１８Ｂは、配線部分の端子部分の構成を示す図である。端子部３４Ｃを絶縁膜が覆い、絶縁膜に形成されているコンタクトホール３４Ｄを介してＩＧＺＯの還元物質からなる端子部導体３４Ｅが接続されている。
　この第５の例のスイッチング素子Ｔ５においては、走査線１１Ｂと基準信号線１２Ｃとをメタル配線としている。そのため、走査線１１Ｂと基準信号線１２Ｃとを低抵抗配線とすることが可能である。よって、大型の表示装置に適用して走査線１１Ｂと基準信号線１２Ｃが長くなった場合であっても配線抵抗の増加による信号遅延などの問題を生じ難く、大型の表示装置であっても支障なく対応できる特徴を有する。また、バックライト１９が前述した構成の発光ダイオード１８である場合、酸化物半導体層２２を用いたときに、特に可視光域でのリーク電流の発生を少なくすることができる。
　また、本実施形態のスイッチング素子Ｔ５の構造を用いる場合、第２の基板２の周辺部に、静電気対策のダイオードを配置することが容易にできる。また、基本構造が逆スタガ構造であるために一般的な液晶表示装置の製造設備との親和性が高く、製造し易いという特徴を有する。
　前述した構成のスイッチング素子Ｔ５を製造するには、図２０Ａ、図２０Ｃに示すように、絶縁性の第２の基板２の上にＡｌ／Ｍｏの積層膜をスパッタ法により形成する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理、レジスト剥離によりＡｌ／Ｍｏ層のエッチング処理を施す第１回目のフォトリソグラフィ工程を施す。これにより、ゲート電極３１を備えた走査線１１Ｂ、及び基準信号線１２Ｃを形成する。次に、図２０Ｄ、図２０Ｆに示すように、ＳｉＯ２／ＳｉＮｘの積層構造の絶縁膜３３をＣＶＤ法により成膜する。そして、レジスト塗布、露光処理、現像処理、ドライエッチングを行う第２回目のフォトリソグラフィ工程を施す。これにより、図２０Ｄ、図２０Ｆに示す状態とする。次に、ＩＧＺＯをスパッタ法で成膜する。そして、レジスト塗布、露光処理、現像処理、ウエットエッチング処理によりＩＧＺＯ膜４５を画素電極形状と、ソース電極形状と、ゲート電極上を通過するアイランド形状とドレイン電極形状と、接続線の形状に図２０Ｇ、図２０Ｉに示すように加工する。そして、レジスト塗布、露光処理、現像処理を施してゲート電極上を通過するアイランド形状部分をレジスト４６で覆った状態から水素プラズマ処理を施す。
　この水素プラズマ処理により、図２０Ｊ、図２０Ｌに示すように、レジストで覆われた部分以外が導体化されて画素電極１０Ｃと、ソース電極４１と、ドレイン電極４３と、接続線４２とがＩＧＺＯの還元物質からなる導体として構成されてスイッチング素子Ｔ５が形成される。なお、端子部３４Ｃでは、その上に積層されている絶縁膜３３にコンタクトホール３４Ｄを形成し、ＩＧＺＯの還元物質からなる端子部導体３４Ｅを形成することで、端子を構成することができる。
　これにより、図１８Ａ及び図１８Ｂ、図１９に示す構造のスイッチング素子Ｔ５を、第２の基板２上に作成することができ、ゲートドライバ１３を設けることでＴＦＴレイ基板を得ることができる。
　以上説明した第５の製造方法によれば、スパッタ法による成膜工程数を２とし、ＣＶＤ法による成膜工程を１とし、フォトリソグラフィ工程数を４とし、ドライエッチング工程数を１とし、ウエットエッチング工程数を２とし、水素プラズマ処理工程を１とする。これにより、第２の基板２上にスイッチング素子Ｔ５を形成することができる。
　また、ＣＶＤ法による成膜工程を１とし、フォトリソグラフィ工程数を４とすることができ、省プロセス化を実現することができる。
　上述の製造方法によれば、従来技術のｎ＋ａ－Ｓｉ層が不要である。そのため、ｎ＋ａ－Ｓｉ層を必要としていた逆スタガ型の製造方法に対し、フォトリソグラフィ工程におけるマスクを削減できる効果がある。
　また、上述の工程はフォトリソグラフィ工程が４であり、４マスク工程であるが、ハーフトーン露光によって図２０Ｇ、図２０Ｉに示す工程を兼ねることが可能である。よって、その場合に更なる省プロセス化を実現することができる。
　本発明に係る表示装置は、スイッチング素子に酸化物半導体層を組み込んで光リーク電流の影響を受け難くすることができる。また、対向データ供給型表示装置の画素電極と、それに接続する電極とを同一材料、同時成膜として省プロセス化を図り、液晶テレビなどのコスト削減を実現することができる。
１…第１の基板、
２…第２の基板、
３…データ電極、
１０、１０Ａ、１０Ｂ、１０Ｃ…画素電極、
１１、１１Ａ、１１Ｂ…走査線、
１２、１２、１２Ｂ、１２Ｃ…基準信号線、
１３…ゲートドライバ、
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５…スイッチング素子（薄膜トランジスタ）、
２０、３７、４１…ドレイン電極、
２１、３９、４３…ソース電極、
２２、３５、３９…酸化物半導体層、
２３…絶縁膜、
２５…駆動用ＩＣ

Claims (20)

  1. 　第１の基板と、
    　前記第１の基板に対向するように配置された第２の基板と、
    　前記第１の基板と前記第２の基板との間に設けられた表示媒体層と、
    　前記第１の基板に形成され、列方向に延びるストライプ形状の複数のデータ電極と、
    　前記第２の基板に形成され、行方向に延びる、複数の走査線および複数の基準信号線と、
    　前記第２の基板に形成され、マトリクス状に配置された複数の画素電極と、
    　前記第２の基板に形成され、前記複数の走査線によってオン／オフが制御され、かつ、前記複数の基準信号線と前記複数の画素電極との間に設けられた複数のスイッチング素子と、
    　ソース電極とドレイン電極との間に設けられる酸化物半導体層とを備え、
    　前記酸化物半導体層に絶縁層を介しゲート電極を近接配置して前記スイッチング素子が形成され、
    　前記ソース電極あるいは前記ドレイン電極に接続されて前記画素電極が設けられ、
    　前記画素電極が接続されている前記ソース電極あるいは前記ドレイン電極が前記画素電極と同一材料からなり、
    　前記ソース電極と前記ドレイン電極とが同時成膜された膜からなる表示装置。
  2. 　前記走査線を走査して対応する走査線に沿って設けられている前記スイッチング素子のオン／オフ制御が行なわれ、
    　オン状態のスイッチング素子を介して前記基準信号線から前記画素電極に基準信号電圧が印加され、
    　前記複数のデータ電極にはそれぞれに対応するデータ信号が入力され、電圧印加された画素電極とデータ電極との間に介在された前記表示媒体層の分子配向または発光率を制御して表示する請求項１に記載の表示装置。
  3. 　前記画素電極と前記ドレイン電極及び前記ソース電極とが、インジウムガリウム亜鉛酸化物の還元物質からなる請求項１に記載の表示装置。
  4. 　前記画素電極と前記ドレイン電極及び前記ソース電極とこれら電極と前記基準信号線との接続線が、いずれもインジウムガリウム亜鉛酸化物の還元物質からなり、
    　前記酸化物半導体層が、インジウムガリウム亜鉛酸化物からなる請求項１に記載の表示装置。
  5. 　発光ダイオードのバッライトが付設される請求項１に記載の表示装置。
  6. 　前記基準信号線及びこの基準信号線に接続された前記スイッチング素子のソース電極あるいはドレイン電極と、前記画素電極及びこの画素電極に接続された前記スイッチング素子のドレイン電極あるいはソース電極とがいずれも透明導電膜からなり、
    　前記ソース電極と前記ドレイン電極との間に介在される前記酸化物半導体層が、インジウムガリウム亜鉛酸化物からなる請求項１に記載の表示装置。
  7. 　前記複数の基準信号線とそれに接続された前記スイッチング素子のソース電極あるいはドレイン電極と、前記画素電極及びこの画素電極に接続された前記スイッチング素子のドレイン電極あるいはソース電極とが、いずれも前記第２の基板上に形成され、
    　前記ソース電極及び前記ドレイン電極とそれらの間に介在された前記酸化物半導体層とを覆って絶縁膜が形成され、
    　前記絶縁膜上にゲート電極が形成される請求項６に記載の表示装置。
  8. 　前記ゲート電極を備えた走査線と前記基準信号線とが、前記第２の基板上に形成され、
    　前記走査線と前記基準信号線とを覆って絶縁膜が形成され、
    　前記絶縁膜上であって前記ゲート電極上に、酸化物半導体層が形成され、
    　前記絶縁膜上にソース電極とドレイン電極と、これらのいずれかに接続された画素電極とが形成される請求項６に記載の表示装置。
  9. 　前記ゲート電極を備えた走査線と前記基準信号線とが、前記第２の基板上に形成され、
    　前記走査線と前記基準信号線とを覆って絶縁膜が形成され、
    　前記絶縁膜上であって前記ゲート電極上に、酸化物半導体層が形成され、
    　前記絶縁膜上にソース電極とドレイン電極と、これらのいずれかに接続された画素電極とが形成され、
    　前記酸化物半導体層は、インジウムガリウム亜鉛酸化物からなり、
    　前記画素電極、ソース電極及びドレイン電極が、インジウムガリウム亜鉛酸化物の還元物質からなる請求項６に記載の表示装置。
  10. 　第１の基板に対向するように配置された第２の基板上に、基準信号線及びこの基準信号線に接続されたソース電極あるいはドレイン電極と、画素電極及びこの画素電極に接続されたドレイン電極あるいはソース電極とを透明導電材料を用いて形成し、
    　前記ソース電極及び前記ドレイン電極に接続するように酸化物半導体層を形成し、
    　前記酸化物半導体層上に絶縁膜を形成し、
    　前記ソース電極と前記ドレイン電極間の絶縁膜上に、ゲート電極が位置するように、前記第２の基板上にゲート電極を備えた走査線を形成するアレイ基板の製造方法。
  11. 　前記ゲート電極及び前記走査線を、金属材料からなるメタル配線とする請求項１０に記載のアレイ基板の製造方法。
  12. 　第１の基板に対向するように配置された第２の基板上に、画素電極及びこの画素電極に接続されたドレイン電極あるいはソース電極を、透明導電材料を用いて形成し、
    　前記ソース電極及び前記ドレイン電極に接続するように酸化物半導体層を形成し、
    　前記酸化物半導体層上に絶縁膜を形成し、
    　前記ソース電極とドレイン電極間の絶縁膜上にゲート電極が位置するように、前記第２の基板上にゲート電極を備えた走査線を形成し、
    　前記絶縁膜上に前記画素電極に接続されていない側のソース電極あるいはドレイン電極に接続する基準信号線を形成するアレイ基板の製造方法。
  13. 　前記走査線と前記ゲート電極と前記基準信号線とを、金属材料からなるメタル配線とする請求項１２に記載のアレイ基板の製造方法。
  14. 　第１の基板に対向するように配置された第２の基板上に、基準信号線及びゲート電極と走査線を形成し、
    　前記基準信号線と前記ゲート電極と前記走査線とを覆うように絶縁膜を形成し、
    　前記ゲート電極上の絶縁膜上に酸化物半導体層を形成し、
    　前記ゲート電極上の酸化物半導体層を両側から挟むソース電極及びゲート電極およびこれらいずれかの電極に接続する画素電極を形成するアレイ基板の製造方法。
  15. 　前記走査線と前記ゲート電極と前記基準信号線とを、金属材料からなるメタル配線とする請求項１４に記載のアレイ基板の製造方法。
  16. 　前記酸化物半導体層を形成後、前記酸化物半導体層の上にチャネル保護膜を形成し、
    　ソース電極及びゲート電極形成用の成膜を行い、
    　この膜をパターニングしてソース電極及びゲート電極を形成する請求項１４に記載のアレイ基板の製造方法。
  17. 　第１の基板に対向するように配置された第２の基板上に、基準信号線及びゲート電極と走査線を形成し、
    　前記基準信号線と前記ゲート電極と前記走査線とを覆うように絶縁膜を形成し、
    　前記ゲート電極上の絶縁膜上と画素電極形成位置とゲート電極形成位置とソース電極形成位置とを占めるようにインジウムガリウム亜鉛酸化物層を形成し、
    　前記インジウムガリウム亜鉛酸化物層において前記ゲート電極上の位置を除く部分を還元処理して導体化するアレイ基板の製造方法。
  18. 　前記インジウムガリウム亜鉛酸化物層を還元する処理として、水素雰囲気中におけるプラズマ処理を施す請求項１７に記載のアレイ基板の製造方法。
  19. 　前記走査線と前記ゲート電極と前記基準信号線とを、金属材料からなるメタル配線とする請求項１７に記載のアレイ基板の製造方法。
  20. 　前記第１の基板と前記第２の基板との間に表示媒体層を形成し、
    　前記第１の基板に、列方向に延びるストライプ形状の複数のデータ電極を形成し、
    　前記第２の基板に、行方向に延びる、複数の走査線および複数の基準信号線を形成し、
    　前記第２の基板に、マトリクス状に配置された複数の画素電極を形成し、
    　前記第２の基板に、前記複数の走査線によってオン／オフが制御され、かつ、前記複数の基準信号線と前記複数の画素電極との間に設けられた複数のスイッチング素子を形成し、
    　前記第２の基板に、前記基準信号線と前記画素電極と前記スイッチング素子とを形成する請求項１０、１２、１４、１７のいずれかの項に記載のアレイ基板の製造方法。
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