JP2010161197A - 積層構造体及びその製造方法 - Google Patents

Abstract

【課題】生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供すること。
【解決手段】本発明にかかる積層構造体は、半導体膜１５、ゲート絶縁膜１２、ソース電極１７、及びドレイン電極１８を有するものである。ゲート絶縁膜１２は、半導体膜１５下において、半導体膜１５の端から徐々に膜厚が薄くなるテーパー部を有する。ソース電極１７及びドレイン電極１８は、半導体膜１５上において、半導体膜１５のパターンからはみ出さないように形成され、半導体膜１５端からの距離が０以上０．３ｕｍ以下である。
【選択図】図１

Description

本発明は、積層構造体及びその製造方法に関する。

ＴＦＴ−ＬＣＤは、ＣＲＴ（陰極線管）に比較して、薄型にしやすく消費電力が低いという利点から、現在商品化が急速に進んでいる。ＴＦＴ−ＬＣＤは、ＴＦＴ基板とカラーフィルターが液晶層の介在の下に重ね合わされた概略構造を有する。ＴＦＴ基板は、マトリックス状に配列された各画素にＴＦＴが配列された構造を有する。カラーフィルターは、各画素に対応して、レッド、グリーン、及びブルーの画素パターンが配列された構造を有する。ＴＦＴ−ＬＣＤでは、製造工程数が多く、ＴＦＴ基板だけでも５〜６枚のフォトマスクを用いて製造されていた。

このような状況の下、ＴＦＴ基板の製造を４枚のフォトマスクを用いて行う方法が知られている。この方法は、遮光部と透光部と半透光部（グレートーン部もしくはハーフトーン部）を有するフォトマスク（グレートーンマスクもしくはハーフトーンマスク）を用いることにより、使用するマスク枚数を低減するというものである。

この４枚マスクプロセス（グレートーンプロセスやハーフトーンプロセス）を用いたＴＦＴ基板の製造方法について、例えば特許文献１に開示されている。４枚マスクプロセスの場合、アッシング工程によりレジストの薄くなっている部分をとり除く際に、レジストの端部が後退する。そしてソース・ドレイン配線形成時には、チャネル部を形成するために下地である半導体層をエッチングせずに金属膜をエッチングする必要がある。このため、レジストの後退により露出した金属膜のみがエッチングされる。その後、チャネル部形成のために、半導体層を一定膜厚残してハーフエッチングする。このため、半導体層が端部において一定膜厚ではみ出した状態になり、開口率を低下させてしまう。

特開２００１−３２４７２５号公報 特開２００８−３３３３７号公報

また、特許文献２においては、リフロー工程を追加することで半導体層を金属膜からはみ出さずに形成することができる。しかし、この手法では生産性が低下してしまう。

本発明はこうした問題を解決するためになされたものであり、生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供することを目的とする。

本発明にかかる積層構造体は、半導体膜と、前記半導体膜下において、前記半導体膜の端から徐々に膜厚が薄くなるテーパー部を有する下地膜と、前記半導体膜上において、前記半導体膜のパターンからはみ出さないように形成され、前記半導体膜の端からの距離が０以上０．３ｕｍ以下である導電膜を備えるものである。

本発明にかかる積層構造体の製造方法は、下地膜、半導体膜、及び導電膜を順次成膜する工程と、第１のエッチング条件による前記導電膜の上層のエッチング中に、前記半導体膜、及び前記下地膜がエッチングされ、前記半導体膜が、前記導電膜のパターンからはみ出さないようにパターニングされ、前記下地膜が、前記半導体膜の端から徐々に膜厚が減少するテーパー部を有するようにパターニングされる工程と、第１のエッチング条件によるエッチング工程後、第２のエッチング条件により、前記上層がエッチングされて残った前記導電膜をエッチングして除去し、前記導電膜が前記半導体膜のパターンからはみ出さないようにパターニングされる工程とを有するものである。

本発明によれば、生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供することができる。

実施の形態にかかるＴＦＴ基板の構成を示す断面図である。 実施の形態にかかるＩＣＰドライエッチング装置の構成を示す側面図である。 実施の形態にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態にかかる第２の金属膜のエッチング工程を示す拡大断面図である。

実施の形態．
まず、図１を参照して、積層構造体の一例である薄膜トランジスタ（ＴＦＴ）について説明する。ＴＦＴは、ＴＦＴ基板に用いられる。ＴＦＴ基板は、例えばＴＦＴがアレイ状に設けられたＴＦＴアレイ基板である。図１は、ＴＦＴ基板の構成を示す断面図である。ここでは、ＴＦＴの一例として、ボトムゲート型（逆スタガ型）のＴＦＴについて説明する。

絶縁性基板１０上には、ゲート電極１１が形成される。そして、ゲート電極１１を覆うように、下地膜としてのゲート絶縁膜１２が形成される。ゲート絶縁膜１２は、後述する半導体膜１５の端から外側に向けて、膜厚が徐々に減少するテーパー部を有する。具体的には、ゲート絶縁膜１２では、テーパー部下端における膜厚が、テーパー部上端における膜厚の１／４以上７／８以下となっている。なお、ここで、テーパー部下端とは、テーパー部において最も膜厚が薄い部分であり、最も外側のテーパー部の部分である。そして、テーパー部上端とは、テーパー部において最も膜厚が厚い部分であり、最も内側のテーパー部の部分である。すなわち、テーパー部より外側におけるゲート絶縁膜１２の膜厚は、半導体膜１５下のゲート絶縁膜１２の膜厚の１／４以上７／８以下となっている。また、半導体膜１５の端からゲート絶縁膜１２のテーパー部下端までの、基板面に対して平行方向における距離は０．３ｕｍ以上１．５ｕｍ以下である。

ゲート電極１１と対向して、ゲート絶縁膜１２上に半導体膜１５が形成される。半導体膜１５は、上記のゲート絶縁膜１２のテーパー部より内側に形成される。半導体膜１５は、半導体能動膜１３とオーミックコンタクト膜１４を有する。半導体能動膜１３としては、例えば真性半導体膜を用いることができる。半導体能動膜１３は、ゲート電極１１上からはみ出るように形成される。また、後述するコンタクトホール２０の下にも、半導体能動膜１３が形成される。半導体能動膜１３上には、オーミックコンタクト膜１４が形成される。オーミックコンタクト膜１４は、不純物元素を含んだ半導体膜であり、導電性を有する。また、オーミックコンタクト膜１４は、ゲート電極１１上の中央部には形成されない。半導体能動膜１３のオーミックコンタクト膜１４が形成されない部分がチャネル部１６である。なお、チャネル部１６において、半導体能動膜１３の膜厚は、薄くなっている。

このように、オーミックコンタクト膜１４は、ゲート電極１１上の中央部以外の部分に形成される。一方のオーミックコンタクト膜１４がソース領域を構成し、他方のオーミックコンタクト膜１４がドレイン領域を構成する。すなわち、ソース領域及びドレイン領域は、チャネル部１６を挟むように対向配置されている。ここで、チャネル部１６とは、ゲート電極１１にゲート電圧を印加した際に、チャネルが形成される部分を示す。具体的には、ゲート電極１１にゲート電圧を印加すると、チャネル部１６の表面には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはドレイン電流が流れる。

ソース領域において、オーミックコンタクト膜１４上には、ソース電極１７が形成される。このソース電極１７を介してソース領域に電位が供給される。また、ドレイン領域において、オーミックコンタクト膜１４上には、ドレイン電極１８が形成される。導電膜としての、ソース電極１７及びドレイン電極１８は、半導体膜１５のパターンの内側に形成される。すなわち、ソース電極１７及びドレイン電極１８は、半導体膜１５のパターンからはみ出さないように形成される。また、ソース電極１７及びドレイン電極１８の端から半導体膜１５の端までの、基板面に対して平行方向における距離は、０以上０．３ｕｍ以下である。換言すると、半導体膜１５の、ソース電極１７及びドレイン電極１８からのはみ出し量は、０以上０．３ｕｍ以下である。ゲート電極１１、ゲート絶縁膜１２、半導体膜１５、ソース電極１７、ドレイン電極１８等を有するＴＦＴは、以上のように構成される。

さらに、ゲート絶縁膜１２上には、ソース電極１７及びドレイン電極１８を覆うように、パッシベーション膜１９が形成される。また、上記のように、ゲート絶縁膜１２は、テーパー部を有するので、パッシベーション膜１９のカバレッジ特性が向上する。そして、ドレイン電極１８上のパッシベーション膜１９には、コンタクトホール２０が形成される。パッシベーション膜１９上には、画素電極２１が形成される。また、コンタクトホール２０には、画素電極２１が埋設される。これにより、画素電極２１とドレイン電極１８とが電気的に接続される。ＴＦＴを有するＴＦＴ基板は、以上のように構成されている。

本実施の形態にかかるＴＦＴによれば、半導体膜１５の、ソース電極１７及びドレイン電極１８からのはみ出し量が、０以上０．３ｕｍ以下と小さくなっている。このため、このＴＦＴを有するＴＦＴ基板の開口率を向上させることができる。また、ゲート絶縁膜１２の膜厚が薄いため、Ｃｓ容量（保持容量）が増加し、Ｃｓ領域の縮小が可能である。そして、ゲート絶縁膜１２がテーパー部を有するため、パッシベーション膜１９のカバレッジ特性を向上させることができる。

次に、図２を参照して、上記のＴＦＴを形成する際に用いるＩＣＰドライエッチング装置について説明する。図２は、ＩＣＰドライエッチング装置の構成を示す側面図である。

エッチングチャンバー３０上部には、誘電体窓３１が形成されている。誘電体窓３１は、誘電体で形成されており、例えば石英を用いることができる。誘電体窓３１上には、コイルユニット３２が設置されている。コイルユニット３２は、エッチングチャンバー３０外に設けられている。コイルユニット３２には、マッチングボックスを介して高周波電源３３が接続されている。高周波電源３３は、高密度プラズマを生成させるためのＩＣＰ電源である。

また、エッチングチャンバー３０下部には、下部電極３４が形成される。下部電極３４と誘電体窓３１とは対向配置される。下部電極３４上には、エッチング処理される基板３５が静電チャックを介して設置される。下部電極３４は、温度制御機構を有する。これにより、基板３５が加熱される。下部電極３４には、マッチングボックスを介して高周波電源３６が接続されている。高周波電源３６は、基板３５に対する入射イオン成分を制御するためのバイアス電源である。また、高密度プラズマを生成するための高周波電源３３と、基板３５に対する入射イオン成分を制御する高周波電源３６とは独立して制御される。

また、エッチングチャンバー３０内部には、エッチングガス３７が供給される。具体的には、塩素（Ｃｌ_２）、酸素（Ｏ_２）、臭素（Ｂｒ_２）、ＳＦ_６等のエッチングガス３７が供給され、所望のガス雰囲気とする。また、エッチングチャンバー３０には、排気口３８が設けられており、エッチングチャンバー３０内部を所望の圧力にすることができる。また、エッチングの際に発生する反応生成物を排気口３８から真空排気することができる。ＩＣＰドライエッチング装置は、以上のように構成される。

次に、上記のＩＣＰドライエッチング装置の動作について説明する。まず、所望のエッチングガス３７を供給してエッチングチャンバー３０内を所望のガス雰囲気とする。また、排気口３８から排気させ、エッチングチャンバー３０内部を所望の圧力に保持する。そして、マッチングボックスを介して高周波電源３３からコイルユニット３２に高周波電力（ＩＣＰ電力）を供給する。そして、コイルユニット３２により高周波電磁場が発生する。この高周波電磁場は、誘電体窓３１を透過し、エッチングチャンバー３０内に導入される。これにより、エッチングチャンバー３０内で放電が起こり、エッチングチャンバー３０内のエッチングガス３７がプラズマ化され、高密度プラズマが発生する。

また、マッチングボックスを介して高周波電源３６から下部電極３４にバイアス電力を供給する。これにより、上記のように、発生したプラズマ中のイオンを基板３５に対して垂直に引き込み、かつ入射エネルギーを制御することができる。すなわち、基板３５に対する入射イオン成分を制御することができる。そして、例えば基板３５上の膜にエッチングガスのイオンが衝突し、膜がエッチングされる。また、その時に発生する反応生成物は排気口３８から真空排気される。以上のように、ＩＣＰエッチングを行うことができる。

次に、図３、４を参照して、ＴＦＴ基板の製造方法について説明する。図３、４は、ＴＦＴ基板の製造方法を示す断面図である。

まず、絶縁性基板１０上に、第１の金属膜を成膜する。絶縁性基板１０としては、ガラス基板等の透明絶縁性基板を用いることができる。第１の金属膜としては、電気的比抵抗値の低いＡｌ、Ｍｏ、Ｃｒやこれらを主成分とする合金を用いることが好ましい。そして、第１の金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布する。そして、塗布したフォトレジストを露光、現像する写真製版工程を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストパターンをマスクとして、第１の金属膜をエッチングして、フォトレジストを除去する。これにより、ゲート電極１１が形成される。

好適な実施例として、第１の金属膜としてＡｌ合金膜を用いる。そして、公知のＡｒガスを用いたスパッタリング法によって、Ａｌ合金膜を２００ｎｍの厚さに成膜する。その後、写真製版工程でフォトレジストをパターニングする。そして、公知のエッチング液（リン酸／硝酸／酢酸）を用いたウェットエッチングにより、第１の金属膜をエッチングする。これにより、第１の金属膜がテーパー形状にパターニングされる。その後、フォトレジストを除去して、ゲート電極１１を形成する。以上の工程により、図３（ａ）に示す構成となる。

次に、絶縁性基板１０上に、ゲート電極１１を覆うように、ゲート絶縁膜１２、半導体膜１５を順次成膜する。すなわち、ゲート絶縁膜１２、半導体能動膜１３、オーミックコンタクト膜１４が順次成膜される。好適な実施例として、化学的気相成膜（ＣＶＤ）法を用いて、これらの膜を成膜する。具体的には、ゲート絶縁膜１２として窒化シリコン膜を４００ｎｍ、半導体能動膜１３としてアモルファスシリコン（ａ−Ｓｉ）膜を１８０ｎｍ、オーミックコンタクト膜１４としてリンを不純物として注入したｎ^＋型のａ−Ｓｉ膜を２０ｎｍの厚さに順次成膜する。また、これらの膜は、同一装置内で連続して成膜される。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。以上の工程により、図３（ｂ）に示す構成となる。

次に、オーミックコンタクト膜１４上に、導電膜としての第２の金属膜４０を成膜する。第２の金属膜４０としては、Ｍｏ、Ｗ、Ｃｒ、Ａｌ、及びＴｉのうち、いずれか１つを主成分とする薄膜もしくはこれらの積層膜を用いることが好ましい。そして、２回目の写真製版法により、第２の金属膜４０上に、レジストとしてのフォトレジスト４１を形成する。具体的には、第２の金属膜４０上に、薄膜部及び厚膜部といった２段階の膜厚を有するフォトレジスト４１を形成する。

例えば、フォトレジスト４１としてポジ型レジストを用いるとする。この場合、後に形成されるチャネル部１６上のフォトレジスト４１への露光量が、ソース・ドレイン領域上のフォトレジスト４１への露光量より大きくなるように露光する。換言すると、チャネル部１６上のフォトレジスト４１をハーフ露光する。そして、これらの領域以外のフォトレジスト４１は、完全に露光する。

このように、露光部位ごとに露光量が調整されるように、例えば、透過光量が少なくとも２段階で異なる領域を有するグレートーンマスクやハーフトーンマスクを用いて露光を行う。これにより、１回の露光で形成されたフォトレジスト４１で半導体膜１５と第２の金属膜４０のエッチングをすることができるので、露光回数を１回減らすことができる。

その後、現像することにより、チャネル部１６上ではフォトレジスト４１が薄く形成され、ソース・ドレイン領域上ではフォトレジスト４１が厚く形成される。そして、その他の領域では、フォトレジスト４１が形成されない。その後、フォトレジスト４１をマスクとして、第２の金属膜４０をエッチングする。これにより、フォトレジスト４１が形成されていない領域に対応する第２の金属膜４０が除去される。すなわち、ソース・ドレイン領域及びチャネル部１６の上の第２の金属膜４０のみ残存する。

好適な実施例として、第２の金属膜としてＭｏを主成分とする膜を用いる。そして、公知のＡｒガスを用いたスパッタリング法によって、Ｍｏを主成分とする膜を３００ｎｍの厚さに成膜する。その後、グレートーンマスクを用いて写真製版工程でフォトレジスト４１をパターニングする。そして、フォトレジスト４１をマスクとして、公知のエッチング液（リン酸／硝酸／酢酸）を用いたウェットエッチングにより、第２の金属膜４０をエッチングする。以上の工程により、図３（ｃ）に示す構成となる。

次に、フォトレジスト４１をマスクとして、半導体膜１５をエッチングする。これにより、フォトレジスト４１が形成されていない領域に対応する半導体膜１５が除去される。すなわち、ソース・ドレイン領域及びチャネル部１６に対応する領域の半導体膜１５のみ残存する。その後、チャネル部１６上のフォトレジスト４１をアッシング処理によって除去する。これにより、チャネル部１６上の第２の金属膜４０が露出する。また、フォトレジスト４１が後退することにより、第２の金属膜４０の外縁部も露出する。

なお、ここでは簡略化して説明したが、実際、フォトレジスト４１は、このアッシング工程でのフォトレジスト４１の後退を考慮して形成される。すなわち、アッシング処理前のフォトレジスト４１は、ソース・ドレイン領域及びチャネル部１６の上より若干大きく形成される。すなわち、この工程における半導体膜１５は、完成したＴＦＴにおける半導体膜１５と比較して平面寸法が大きい。

好適な実施例として、オーミックコンタクト膜１４と半導体能動膜１３を同一装置内で連続してエッチングする。なお、ここでは、エッチング装置として、プラズマエッチングモードのドライエッチング装置を用いる。また、エッチングガスとしては、ＳＦ_６を流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、ＨＣｌを流量８．４５×１０^−１Ｐａ・ｍ^３／ｓ（＝５００ｓｃｃｍ）、Ｈｅを流量４．２２５×１０^−１Ｐａ・ｍ^３／ｓ（＝２５０ｓｃｃｍ）で用いる。そして、処理圧力は３３Ｐａ、印加電力は８００Ｗとする。また、電極間隔は、３３ｍｍとする。その後、酸素ガスを用いて、チャネル部１６のフォトレジスト４１をアッシング除去する。以上の工程により、図３（ｄ）に示す構成となる。

次に、残存したフォトレジスト４１をマスクとして、第１のエッチング工程及び第２のエッチング工程を実施し、第２の金属膜４０をエッチングする。また、これらのエッチング工程では、ＩＣＰ方式ドライエッチング手法を用いて、図２に示されるＩＣＰドライエッチング装置によってエッチングする。ここで、図５を参照して、エッチング工程について詳細に説明する。図５は、第２の金属膜４０のエッチング工程を示す拡大断面図である。図５（ａ）は、第１及び第２のエッチングを開始する前の初期状態を示す。図５（ａ）は、図３（ｄ）の第２の金属膜４０の右側（ソース電極１７側）端面を拡大した断面図である。

まず、フォトレジスト４１をマスクとして、第１のエッチング工程を実施し、第２の金属膜４０の上層をエッチングする。これにより、第２の金属膜４０には、厚膜部及び薄膜部が形成される。具体的には、フォトレジスト４１の下に第２の金属膜４０の厚膜部が形成され、フォトレジスト４１からはみ出した部分に第２の金属膜４０の薄膜部が形成される。また、第２の金属膜４０は上層のみをエッチングし、少なくとも膜厚方向の一部は残るようにする。すなわち、チャネル部１６上には、第２の金属膜４０が残るようにする。

また、第２の金属膜４０のエッチングと同時に、半導体膜１５及びゲート絶縁膜１２もエッチングされる。具体的には、半導体膜１５がサイドエッチングされ、第２の金属膜４０の端より内側の半導体膜１５の一部が除去される。そして、半導体膜１５は、第２の金属膜４０のパターンからはみ出さないように、第２の金属膜４０より小さく形成される。また、半導体膜１５の端は、第２の金属膜４０の厚膜部より外側になるように、大きく形成される。すなわち、半導体膜１５は、第２の金属膜４０の厚膜部からはみ出すように形成される。図５（ｂ）においては、半導体膜１５は、第２の金属膜４０の厚膜部からｄ１はみ出している。

第２の金属膜４０のパターンより外側のゲート絶縁膜１２は、一様にエッチングされる。また、半導体膜１５のパターンより外側で第２の金属膜４０のパターンの内側において、ゲート絶縁膜１２は、テーパー部を有するようにエッチングされる。すなわち、上面視にて半導体膜１５の端から第２金属膜４０の端までの領域において、ゲート絶縁膜１２は、半導体膜１５の端から徐々に膜厚が減少するテーパー部を有する。これにより、後に成膜されるパッシベーション膜１９のカバレッジが改善でき、パッシベーション膜１９の成膜時の歩留を向上することができる。

第１のエッチング工程では、第１のエッチング条件でエッチングを行う。第１のエッチング条件では、エッチングガスとして、ＳＦ_６を流量３．３８×１０^−１Ｐａ・ｍ^３／ｓ（＝２００ｓｃｃｍ）、Ｃｌ_２を流量６．７６×１０^−２Ｐａ・ｍ^３／ｓ（＝４０ｓｃｃｍ）、Ｏ_２を流量８．４５×１０^−２Ｐａ・ｍ^３／ｓ（＝５０ｓｃｃｍ）で用いる。そして、処理圧力は２Ｐａ、印加電力は３０００Ｗとする。また、本実施の形態では、ＳＦ_６、Ｃｌ_２、及びＯ_２の混合ガスを用いたが、ＳＦ_６及びＯ_２の混合ガスを用いてもよい。

また、第１のエッチング条件におけるエッチングレートは、半導体膜１５が１０００ｎｍ／ｍｉｎ、第２の金属膜４０が２５０ｎｍ／ｍｉｎ、ゲート絶縁膜１２が２５０ｎｍ／ｍｉｎである。すなわち、第１のエッチング条件では、第２の金属膜４０の半導体膜１５に対する選択比が（２５０ｎｍ／ｍｉｎ）÷（１０００ｎｍ／ｍｉｎ）＝約０．２５と低い。なお、ここでは、選択比が約０．２５であるが、選択比が１以下であればよい。また、第２の金属膜４０のゲート絶縁膜１２に対する選択比が（２５０ｎｍ／ｍｉｎ）÷（２５０ｎｍ／ｍｉｎ）＝約１と低い。すなわち、ゲート絶縁膜１２は、第２の金属膜４０と同程度エッチングされる。また、第２の金属膜４０のゲート絶縁膜１２に対する選択比は、第２の金属膜４０の半導体膜１５に対する選択比よりも高くなっている。すなわち、ゲート絶縁膜１２は、半導体膜１５よりもエッチング量が少ない。

このため、第２の金属膜４０のエッチング中に、半導体膜１５のサイドエッチングが進みながら、ゲート絶縁膜１２をテーパー形状にエッチングする。半導体膜１５の端からゲート絶縁膜１２のテーパー部下端（テーパー部ボトム）までの、基板面に対して平行方向における距離ｄ２は、０．３ｕｍ以上１．５ｕｍ以下である。また、第１のエッチング工程でのゲート絶縁膜１２のエッチング量は、エッチング前の膜厚の１／８以上３／４以下である。すなわち、第２の金属膜４０のパターンより外側において、第１のエッチング工程後のゲート絶縁膜１２の膜厚は、エッチング前の膜厚の１／４以上７／８以下である。このように、ゲート絶縁膜１２を薄くすることでＣｓ容量を増加することができる。このため、Ｃｓ領域の縮小が可能となり、さらに開口率を向上させることができる。

好適な実施例として、第１のエッチング工程でのエッチング量は、３００ｎｍの第２の金属膜４０に対して１５０ｎｍである。このときの半導体膜１５のサイドエッチング量は０．７ｕｍである。すなわち、半導体膜１５の端から第２の金属膜４０の端までの、基板面に対して平行方向における距離は０．７ｕｍである。また、距離ｄ２も０．７ｕｍであり、上記の距離と一致する。従って、テーパー部下端と第２の金属膜４０の端とは、上面視にて略一致する。以上の工程により、図５（ｂ）に示す構成となる。

上記のように、第１のエッチング条件では、第２の金属膜４０の半導体膜１５に対する選択比が約０．２５と低い。このため、半導体膜１５のサイドエッチングが進む。ここで、半導体膜１５のサイドエッチング量、及び第２の金属膜４０のエッチング量が大きくなり過ぎる前に、エッチング条件を第１のエッチング条件とは異なる第２のエッチング条件に変更する。すなわち、第１のエッチング条件と比較して、第２の金属膜４０の半導体膜１５に対する選択比が高く、かつ第２の金属膜４０のゲート絶縁膜１２に対する選択比が高い第２のエッチング条件に変更する。具体的には、半導体膜１５のサイドエッチング量が大きくなり、半導体膜１５の端が、第２の金属膜４０の厚膜部より内側になる前に、エッチング条件を変更する。また、第２の金属膜４０のエッチング量が大きくなり、第２の金属膜４０下層の半導体膜１５が露出する前に、エッチング条件を変更する。

そして、フォトレジスト４１から露出し、半導体膜１５上に残った第２の金属膜４０をエッチングする第２のエッチング工程を実施する。第２のエッチング工程により、チャネル部１６上の第２の金属膜４０がエッチングされ、半導体膜１５が露出する。そして、第２の金属膜４０の外縁部がエッチングされる。すなわち、第１のエッチング工程により、上層がエッチングされて残った第２の金属膜４０を除去する。換言すると、第２の金属膜４０の薄膜部が除去され、第２の金属膜４０の厚膜部が残る。そして、第２の金属膜４０が半導体膜１５のパターンからはみ出さないようにパターニングされる。これにより、ソース電極１７及びドレイン電極１８が形成される。

ここで、第２のエッチング条件では、エッチングガスとして、Ｃｌ_２を流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、Ｏ_２を流量２．５３５×１０^−１Ｐａ・ｍ^３／ｓ（＝１５０ｓｃｃｍ）で用いる。そして、処理圧力は０．７Ｐａ、印加電力は３５００Ｗとする。また、Ｃｌ_２とＯ_２の混合ガスにおけるＯ_２の流量比は、３０〜７０％とする。すなわち、ここでの流量比は、Ｏ_２／（Ｃｌ_２＋Ｏ_２）＝３０〜７０％とする。また、第２のエッチング条件におけるエッチングレートは、半導体膜１５が５ｎｍ／ｍｉｎ、第２の金属膜４０が８０ｎｍ／ｍｉｎ、ゲート絶縁膜１２がおよそ０ｎｍ／ｍｉｎである。

すなわち、第２のエッチング条件では、第２の金属膜４０の半導体膜１５に対する選択比が（８０ｎｍ／ｍｉｎ）÷（５ｎｍ／ｍｉｎ）＝約１６となり、第１のエッチング条件よりも高い。このため、下層の半導体膜１５をほとんどエッチングすることなく、フォトレジスト４１から露出している第２の金属膜４０のみを選択的にエッチングすることができる。また、ゲート絶縁膜１２のエッチングレートがおよそ０ｎｍ／ｍｉｎであるので、第２の金属膜４０のゲート絶縁膜１２に対する選択比が第１のエッチング条件よりも高い。このため、ゲート絶縁膜１２は、ほとんどエッチングされない。

これにより、フォトレジスト４１から露出した第２の金属膜４０がエッチングされる。また、このときの第２の金属膜４０の端から半導体膜１５の端までの、基板面に対して平行方向における距離ｄ３は０．１５ｕｍである。すなわち、半導体膜１５の第２の金属膜４０からのはみ出し量は０．１５ｕｍである。なお、ここでは、半導体膜１５の第２の金属膜４０からのはみ出し量が０．１５ｕｍであるが、０以上３ｕｍ以下であればよい。また、この工程において、半導体膜１５の端からゲート絶縁膜１２のテーパー部下端までの、基板面に対して平行方向における距離ｄ４は、距離ｄ２と略同一である。

このように、第１のエッチング工程により、半導体膜１５をサイドエッチングする。そして、半導体膜１５に対して選択的にエッチングできる第２のエッチング工程により、残った第２の金属膜４０をエッチングする。これにより、チャネル部１６の半導体膜１５を削ることなく、半導体膜１５の第２の金属膜４０からのはみ出し量を減らすことができ、開口率を向上することができる。また、第１のエッチング工程及び第２のエッチング工程において、フォトレジスト４１はほとんどエッチングされない。すなわち、これらの工程において、フォトレジスト４１の端部は、ほとんど後退しない。このため、半導体膜１５のはみ出し量をさらに抑えることができる。以上の工程により、図５（ｃ）に示す構成となる。すなわち、図４（ｅ）に示す構成となる。

その後、露出した半導体膜１５をエッチングして、フォトレジスト４１を除去する。すなわち、半導体膜１５のオーミックコンタクト膜１４及び半導体能動膜１３の膜厚方向の一部を除去し、チャネル部１６を形成する。ここでは、公知のＳＦ_６とＨＣｌの混合ガスを用いたドライエッチングにより、半導体膜１５をエッチングする。その後、フォトレジスト４１を除去する。これにより、ソース・ドレイン領域及びチャネル部１６が形成される。そして、ＴＦＴが完成し、図４（ｆ）に示す構成となる。

次に、ゲート絶縁膜１２上に、ソース電極１７及びドレイン電極１８を覆うように、パッシベーション膜１９を成膜する。そして、３回目の写真製版法及びエッチング工程で、パッシベーション膜１９をパターニングする。これにより、ドレイン電極１８上のパッシベーション膜１９が除去され、ドレイン電極１８が露出する。すなわち、パッシベーション膜１９にドレイン電極１８まで貫通するコンタクトホール２０が形成される。そして、パッシベーション膜１９上に、透明導電膜を成膜する。また、透明導電膜は、コンタクトホール２０に埋設される。そして、４回目の写真製版法及びエッチング工程で、透明導電膜をパターニングする。これにより、画素電極２１が形成される。また、コンタクトホール２０を通じて、画素電極２１とドレイン電極１８とは電気的に接続される。以上の工程により、図４（ｇ）に示す構成となり、ＴＦＴ基板が完成する。

また、図５において、図３（ｄ）の第２の金属膜４０の右側（ソース電極１７）端面を拡大して、エッチング工程について説明したが、第２の金属膜４０の左側（ドレイン電極１８）端面においても同様の形状にエッチングされる。加えて、ＴＦＴ部だけでなく、その他の部分のソース・ドレイン配線においてもまた同様な形状にエッチングされる。従って、完成したＴＦＴ基板において、第２の金属膜４０が残存する部分では、上記と同様の方法により、同様な形状にエッチングされる。すなわち、これらの部分では、半導体膜１５のはみ出し量が小さく、ゲート絶縁膜１２がテーパー部を有するようにエッチングされる。

また、２回目の写真製版工程において形成されたフォトレジスト４１のパターン端部の形状と、後のチャネル部１６上のレジスト除去の工程におけるフォトレジスト４１のアッシング量により、半導体膜１５の第２の金属膜４０からのはみ出し量が異なる。このため、必要となる半導体膜１５のサイドエッチング量は変動する。半導体膜１５のサイドエッチング量は、第１のエッチング工程の処理時間と、第２の金属膜４０の半導体膜１５に対する選択比のいずれか、もしくは両方により制御することが可能である。換言すると、半導体膜１５のサイドエッチング量は、第１のエッチング工程の処理時間と、第２の金属膜４０や半導体膜１５のエッチングレートのいずれか、もしくは両方により制御することが可能である。

例えば、サイドエッチング量を減らす場合は、第１のエッチング工程の処理時間を短縮し、サイドエッチング量を増やす場合は、第１のエッチング工程の処理時間を延長する。このように、第１のエッチング工程の処理時間によって、半導体膜１５のサイドエッチング量を制御することができる。

また、第２の金属膜４０の半導体膜１５に対する選択比は、第１のエッチング条件のガス流量、処理圧力、印加電圧を調整することにより変化する。換言すると、第２の金属膜４０や半導体膜１５のエッチングレートは、第１のエッチング条件のガス流量、処理圧力、印加電圧を調整することにより変化する。サイドエッチング量を減らす場合は、第１のエッチング工程の第２の金属膜４０の半導体膜１５に対する選択比を大きくする。反対に、サイドエッチング量を増やす場合は、第１のエッチング工程の第２の金属膜４０の半導体膜１５に対する選択比を小さくする。このように、第１のエッチング工程の処理時間や、第２の金属膜４０の半導体膜１５に対する選択比によって、半導体膜１５のサイドエッチング量を制御することができる。

以上のように、本実施の形態では、２段階のエッチング工程によって、第２の金属膜４０をエッチングする。具体的に、第１のエッチング条件によって、第２の金属膜４０をエッチングする。また、第２の金属膜４０のエッチング中に、半導体膜１５はサイドエッチングされ、ゲート絶縁膜１２はテーパー形状にエッチングされる。そして、第２のエッチング条件によって、第２の金属膜４０をエッチングする。また、第２の金属膜４０をエッチング中には、半導体膜１５及びゲート絶縁膜１２は、ほとんどエッチングされない。このように、半導体膜１５の高選択比を実現することができ、チャネル部１６の第２の金属膜４０のエッチング時に、下層の半導体膜１５を削らないため、ＴＦＴ特性が向上する。また、半導体膜１５のはみ出し量を低減することができるため、開口率が向上する。なお、より高精細であるほど、開口率向上の寄与率が大きくなる。さらに、ゲート絶縁膜１２がテーパー形状を有するため、パッシベーション膜１９のカバレッジが改善し、歩留を向上できる。

また、別途、リフロー工程等を追加する必要がなく、生産性が向上する。また、２段階のエッチングの際には、同一エッチングチャンバー３０内で条件を切りかえるだけでエッチングが出来る。すなわち、エッチングチャンバー３０に供給するエッチングガス３７等を変更するだけでよく、生産性が向上する。エッチング条件は、段階的に変えてもよいし、連続的に変えてもよい。また、ガス流量を徐々に変えてもよい。また、チャネル部１６上の第２の金属膜４０のドライエッチングが可能となり、ウェットエッチングに比べて、薬液のしみ込みなどによる不良を低減できる。

また、本実施の形態では、グレートーンマスク、ハーフトーンマスク等を用いた多階調露光を実施し、少なくとも２段階の膜厚を有するフォトレジスト４１を形成する。すなわち、４枚マスクプロセスを適用する。このプロセスでは、ハーフアッシングを用いるため、フォトレジスト４１が後退する。この場合でも、半導体膜１５端部がサイドエッチングされ、半導体膜１５のはみ出し量を低減することができる。このように、本発明の適用には、グレートーンマスク、ハーフトーンマスク等を用いる場合に特に適している。

また、ここでは、２段階のエッチング工程を用いて、ＴＦＴを製造したが、これに限らない。すなわち、ソース電極１７、及びドレイン電極１８以外の電極、配線等の製造方法にも適用可能である。

１０ 絶縁性基板、１１ ゲート電極、１２ ゲート絶縁膜、１３ 半導体能動膜、
１４ オーミックコンタクト膜、１５ 半導体膜、１６ チャネル部、
１７ ソース電極、１８ ドレイン電極、１９ パッシベーション膜、
２０ コンタクトホール、２１ 画素電極、３０ エッチングチャンバー、
３１ 誘電体窓、３２ コイルユニット、３３ 高周波電源、３４ 下部電極、
３５ 基板、３６ 高周波電源、３７ エッチングガス、３８ 排気口、
４０ 第２の金属膜、４１ フォトレジスト

Claims (13)

1. 半導体膜と、
   前記半導体膜下において、前記半導体膜の端から徐々に膜厚が薄くなるテーパー部を有する下地膜と、
   前記半導体膜上において、前記半導体膜のパターンからはみ出さないように形成され、前記半導体膜の端からの距離が０以上０．３ｕｍ以下である導電膜を備える積層構造体。
2. 前記下地膜において、テーパー部下端における膜厚が、テーパー部上端における膜厚の１／４以上７／８以下であることを特徴とする請求項１に記載の積層構造体。
3. 前記半導体膜の端から前記テーパー部の下端までの距離が０．３ｕｍ以上１．５ｕｍ以下であることを特徴とする請求項１又は２に記載の積層構造体。
4. 前記導電膜は、Ｍｏ、Ｗ、Ｃｒ、Ａｌ、及びＴｉのうち、いずれか１つを主成分とする薄膜、若しくはこれらの積層膜であることを特徴とする請求項１乃至３のいずれか１項に記載の積層構造体。
5. 下地膜、半導体膜、及び導電膜を順次成膜する工程と、
   第１のエッチング条件による前記導電膜の上層のエッチング中に、前記半導体膜、及び前記下地膜がエッチングされ、前記半導体膜が、前記導電膜のパターンからはみ出さないようにパターニングされ、前記下地膜が、前記半導体膜の端から徐々に膜厚が減少するテーパー部を有するようにパターニングされる工程と、
   第１のエッチング条件によるエッチング工程後、第２のエッチング条件により、前記上層がエッチングされて残った前記導電膜をエッチングして除去し、前記導電膜が前記半導体膜のパターンからはみ出さないようにパターニングされる工程とを有する積層構造体の製造方法。
6. 第２のエッチング条件は、前記第１のエッチング条件と比較して、前記導電膜の前記半導体膜に対する選択比が高く、かつ前記導電膜の前記下地膜に対する選択比が高いことを特徴とする請求項５に記載の積層構造体の製造方法。
7. 前記第２のエッチング条件によるエッチング工程では、前記半導体膜のチャネル部となる領域上の前記導電膜がエッチングされ、前記半導体膜が露出し、
   前記第２のエッチング条件によるエッチング工程後、前記露出した半導体膜をエッチングし、前記チャネル部を形成する工程とを備える請求項５又は６に記載の積層構造体の製造方法。
8. 前記下地膜、前記半導体膜、及び前記導電膜を順次成膜する工程後、前記導電膜上に、薄膜部及び厚膜部を有するレジストを形成する工程と、
   前記薄膜部及び厚膜部を有するレジストをマスクとして、前記半導体膜及び前記導電膜をエッチングする工程とをさらに備え、
   前記薄膜部をアッシングさせて、前記チャネル部上の前記導電膜を露出させ、前記第１のエッチング条件によるエッチング工程を行うことを特徴とする請求項７に記載の積層構造体の製造方法。
9. 前記薄膜部及び厚膜部を有するレジストを形成する工程では、グレートーンマスク又はハーフトーンマスクを用いることを特徴とする請求項８に記載の積層構造体の製造方法。
10. 前記第２のエッチング条件によるエッチング工程後では、前記半導体膜の端から前記導電膜の端までの距離が０ｕｍ以上０．３ｕｍ以下となるようにパターニングされることを特徴とする請求項５乃至９のいずれか１項に記載の積層構造体の製造方法。
11. 前記第２のエッチング条件によるエッチング工程後では、前記下地膜において、テーパー部下端における膜厚が、テーパー部上端における膜厚の１／４以上７／８以下となるようにパターニングされることを特徴とする請求項５乃至１０のいずれか１項に記載の積層構造体の製造方法。
12. 前記第２のエッチング条件によるエッチング工程後では、前記半導体膜の端から前記テーパー部の下端までの距離が０．３ｕｍ以上１．５ｕｍ以下となるようにパターニングされることを特徴とする請求項５乃至１１のいずれか１項に記載の積層構造体の製造方法。
13. 前記導電膜は、Ｍｏ、Ｗ、Ｃｒ、Ａｌ、及びＴｉのうち、いずれか１つを主成分とする薄膜、若しくはこれらの積層膜であることを特徴とする請求項５乃至１２のいずれか１項に記載の積層構造体の製造方法。

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