JP5100997B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
薄膜トランジスタ基板の製造方法 Download PDFInfo
- Publication number
- JP5100997B2 JP5100997B2 JP2005303517A JP2005303517A JP5100997B2 JP 5100997 B2 JP5100997 B2 JP 5100997B2 JP 2005303517 A JP2005303517 A JP 2005303517A JP 2005303517 A JP2005303517 A JP 2005303517A JP 5100997 B2 JP5100997 B2 JP 5100997B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- pattern
- metal film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 56
- 238000000034 method Methods 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010409 thin film Substances 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 133
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 114
- 239000010408 film Substances 0.000 claims description 89
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 30
- 238000001312 dry etching Methods 0.000 claims description 16
- 229910052736 halogen Inorganic materials 0.000 claims description 16
- 150000002367 halogens Chemical class 0.000 claims description 16
- 230000007261 regionalization Effects 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 125000001309 chloro group Chemical group Cl* 0.000 claims description 5
- 125000001153 fluoro group Chemical group F* 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 description 93
- 239000007789 gas Substances 0.000 description 37
- 239000000463 material Substances 0.000 description 19
- 230000000694 effects Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 7
- 229910052697 platinum Inorganic materials 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000007864 aqueous solution Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000004090 dissolution Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018507 Al—Ni Inorganic materials 0.000 description 1
- 229910018525 Al—Pt Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Description
本発明は、膜のパターン形成方法、及び、液晶表示装置等に用いられる薄膜トランジスタの製造方法に関する。さらに、液晶表示装置等に用いられる薄膜トランジスタ基板の製造方法、及び薄膜トランジスタ基板に関する。
非晶質シリコン（Amorphous Silicon、以下「ａ−Ｓｉ」とも言う）を用いた薄膜トランジスタ（以下、「ＴＦＴ」と記す）をスイッチング素子に用いた液晶表示装置用のＴＦＴアクティブマトリックスアレイ基板（以下、「ＴＦＴアレイ基板」と記す）は、５回のフォトリソグラフィー工程を用いて製造される方法が一般的に知られている（例えば、特許文献１）。図５に、ＴＦＴアレイ基板の一般的な断面図を示す。このＴＦＴアレイ基板１００は、ガラス基板等の絶縁性基板１０１、ゲート電極１０２、ゲート絶縁層１０３、ａ−Ｓｉ半導体層１０４、ｎ型ａ−Ｓｉ半導体層１０５、ソース電極１０６、ドレイン電極１０７、パッシベーション膜１０８、表示画素電極１０９等を備える。ｎ型ａ−Ｓｉ半導体層１０５は、この直上に形成された金属層であるソース電極１０６及びドレイン電極１０７と、前記ａ−Ｓｉ半導体層１０４とのオーミックコンタクトを得るための層であり、不純物として例えばリン（Ｐ）がドーピングされている。ゲート絶縁層１０３は、例えば、窒化シリコン膜（Silicon Nitride、以下「ＳｉＮ」と記す）により構成することができる。
ゲート絶縁層１０３、ａ−Ｓｉ半導体層１０４、及びｎ型ａ−Ｓｉ半導体層１０５は、プラズマＣＶＤ（Chemical Vapor Doposition）法により連続成膜し、通常のフォトリソグラフィー工程とドライエッチング工程により、ａ−Ｓｉ半導体層１０４、及びｎ型ａ−Ｓｉ半導体層１０５を島状に素子分離する方法が知られている。上記ドライエッチング工程としては、フッ素原子を含むハロゲンガス、及び塩素原子を含むハロゲンガスを少なくとも含む混合ハロゲンガスを用いて行う方法が提案されている。
しかしながら、上記混合ガスを用いる方法においては、ａ−Ｓｉ半導体層１０４、及びｎ型ａ−Ｓｉ半導体層１０５の加工断面の形状が、図５に示すように、急峻なテーパー角度（約８０〜９０°）となってしまう。その結果、ｎ型ａ−Ｓｉ半導体層１０５上に形成されるソース電極１０６、及びドレイン電極１０７となる金属膜をスパッタリングにより成膜する際に、カバレッジが悪くなってしまうという問題があった。このカバレッジ不良に起因して、ソース電極、及びドレイン電極の断線や、高抵抗化が起こり、ＴＦＴアレイ基板の歩留が低下するという問題があった。
上記問題を解決するために、ドライエッチングのガスに酸素（Ｏ２）をある割合添加して、レジスト後退法によりａ−Ｓｉ半導体層１０４、及びｎ型ａ−Ｓｉ半導体層１０５をテーパー形状に加工する方法が開示されている（特許文献２）。
特許第３２３４１６８号公報（図４）
特開平６−１９６４５１号公報（図４）
ａ−Ｓｉ半導体層１０４及びｎ型ａ−Ｓｉ半導体層１０５の断面を、エッチャントを厳密に制御することなく、所望のテーパー角度にすることが理想的である。上記特許文献２の技術においては、テーパー形状を所望の角度とするためには、Ｏ２ガスを添加する必要があり、しかもその添加量を厳密に制御する必要があった。
なお、上記においては、液晶表示装置用のＴＦＴアレイ基板における問題点について述べたが、これに限定されるものではなく、半導体層を備える薄膜トランジスタ全般において同様の問題が生じ得る。また、上記においては、ａ−Ｓｉ半導体層における問題点について述べたが、これに限定されるものではなく、基板から離間するにつれて膜の加工両端部間の距離が短くなるようなテーパー形状（以降、「順テーパー形状」とも言う）を備えたい膜全般において同様の課題が生じ得る。
本発明は、上記問題点を解消するためになされたものであって、その第１の目的とするところは、エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、膜の加工両端部を基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状とし、当該テーパーの角度を所望の角度とすることが可能な膜のパターン形成方法、及び当該膜のパターン形成方法を用いた薄膜トランジスタの製造方法を提供することである。
また、第２の目的とするところは、エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、半導体層の加工両端部を、絶縁性基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状であって、当該テーパーの角度を所望の角度とすることが可能な半導体層とし、ソース電極及びドレイン電極等の断線、及び高抵抗化による不良を抑制して歩留まりの高い薄膜トランジスタ基板、及びその製造方法を提供することである。
また、第３の目的とするところは、半導体層とソース電極及びドレイン電極との界面におけるコンタミネーションを最小限に抑え、高い信頼性を有する薄膜トランジスタを提供することである。
また、第２の目的とするところは、エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、半導体層の加工両端部を、絶縁性基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状であって、当該テーパーの角度を所望の角度とすることが可能な半導体層とし、ソース電極及びドレイン電極等の断線、及び高抵抗化による不良を抑制して歩留まりの高い薄膜トランジスタ基板、及びその製造方法を提供することである。
また、第３の目的とするところは、半導体層とソース電極及びドレイン電極との界面におけるコンタミネーションを最小限に抑え、高い信頼性を有する薄膜トランジスタを提供することである。
本発明に係る第１の態様の薄膜トランジスタ基板の製造方法は、絶縁性基板、ゲート絶縁層、半導体層、ソース電極、ドレイン電極を備える薄膜トランジスタ基板の製造方法であって、前記絶縁性基板上に、前記ゲート絶縁層、前記半導体層、第１金属膜、フォトレジストをこの順に積層し、前記フォトレジストのパターンと前記第１金属膜のパターンとを、そのフォトレジストのパターンがその第１金属膜のパターン端から突出する庇部を有するように形成し、パターニングした前記フォトレジスト及び前記第１金属膜をマスクとして前記ゲート絶縁層をパターン形成せずに前記半導体層のパターンを形成し、前記フォトレジストを除去し、前記第１金属膜の上層に前記ソース電極及び前記ドレイン電極の少なくとも一部を構成する第２金属膜を成膜して、前記ソース電極及び前記ドレイン電極の少なくとも一部のパターンを形成する工程を備え、前記半導体層のパターン形成は、フッ硝酸を用いたウエットエッチング方法、若しくは、フッ素原子を含むハロゲンガス、及び塩素原子を含むハロゲンガスを少なくとも含み、かつ、Ｏ ２ ガスを含まない混合ハロゲンガスのプラズマ中で行うドライエッチング方法のいずれかにより行うものである。
本発明に係る第１の態様の薄膜トランジスタ基板の製造方法によれば、上記特許文献２のようにエッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、半導体層の加工両端部を、絶縁性基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状であって、当該テーパーの角度を所望の角度とすることが可能な半導体層とし、ソース電極及びドレイン電極等の断線、及び高抵抗化による不良を抑制して歩留まりの高い薄膜トランジスタ基板、及びその製造方法を提供することができる。以下
に、図２（ｂ）及び図４を用いて、当該膜が順テーパー形状になる理由について説明する。
に、図２（ｂ）及び図４を用いて、当該膜が順テーパー形状になる理由について説明する。
説明において、所望のテーパー形状を設ける膜としてａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の２層より構成された例について説明する。本態様においては、図２（ｂ）に示すように、第２マスキング層１１は第１マスキング層端から突出する庇部を備えているので、第２マスキング層１１の端部近傍とエッチング前のｎ型ａ−Ｓｉ半導体層５の上面（半導体層の最上面）との対向領域には、空隙１２が形成される。このようにパターニングされた第１マスキング層１０及び第２マスキング層１１を介して、非晶質シリコン膜のドライエッチングを行うと、膜厚方向にエッチングが進行する。それと同時に、上記空隙１２にドライエッチングガスが侵入し、ｎ型ａ−Ｓｉ半導体層５及びａ−Ｓｉ半導体層４の側面がエッチングされることになる。その結果、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５が順テーパー形状となる。
図４は、第１マスキング層１０、第２マスキング層１１、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の部分拡大断面図である。ここで、図４（ａ）に示すように、ａ−Ｓｉ半導体層４の下層に対するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の加工断面における順テーパー角度をθとし、第２マスキング層１１の最突出部のエッジから、第１マスキング層１０のエッジまでの後退距離（以下、「サイドエッチング量」とも言う）をＸ，ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の合計膜厚をＹとする。このとき、これらＸ，Ｙ、及びθは、下記数［１］の関係を満足する。
（数１） Ｘ＝Ｙ／ｔａｎθ ［１］
（数１） Ｘ＝Ｙ／ｔａｎθ ［１］
サイドエッチング量Ｘは、第１マスキング層１０のエッチング時間を制御することにより容易に制御することができる。ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の合計膜厚Ｙは、プラズマＣＶＤ法により容易に制御可能であることから、図４（ｂ）や図４（ｃ）に示すような所望の順テーパー角度θを有するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５を容易に製造することができる。
本発明に係る第２の態様の薄膜トランジスタ基板の製造方法は、上記態様において、前記ゲート絶縁層は、窒化シリコン膜であり、前記半導体層が、非晶質シリコン膜からなることを特徴とするものである。
本発明に係る第３の態様の薄膜トランジスタ基板の製造方法は、上記態様にお
いて、前記ソース電極と前記ドレイン電極は、それぞれ前記半導体層の最上面と略同一形状の最下面を有する前記第１金属膜と、当該第１金属膜の直上に形成される前記第２金属膜により形成されていることを特徴とするものである。
いて、前記ソース電極と前記ドレイン電極は、それぞれ前記半導体層の最上面と略同一形状の最下面を有する前記第１金属膜と、当該第１金属膜の直上に形成される前記第２金属膜により形成されていることを特徴とするものである。
上記特許文献２においては、上述した問題点に加えて、ａ−Ｓｉ半導体層の下層にあるＳｉＮからなるゲート絶縁層が膜減りしてしまうという問題があった。これは、ドライエッチングのガスとしてＯ２ガスを添加することで、下地の絶縁層とのエッチングレートの比が低下してしまうためである。その結果、ａ−Ｓｉ半導体層とゲート絶縁層との選択比が低下し、絶縁耐圧が低下してしまった。
本発明に係る薄膜トランジスタの製造方法によれば、Ｏ２ガスを用いずに所望のテーパー形状を有する非晶質シリコン膜のパターンを形成できるので、半導体層の下層となるゲート絶縁層のドライエッチング時の選択比を高く持たせて、ゲート絶縁層の膜厚減少を低減させることができる。その結果、絶縁耐圧が低下するのを抑制することができる。
本発明に係る薄膜トランジスタの製造方法によれば、Ｏ２ガスを用いずに所望のテーパー形状を有する非晶質シリコン膜のパターンを形成できるので、半導体層の下層となるゲート絶縁層のドライエッチング時の選択比を高く持たせて、ゲート絶縁層の膜厚減少を低減させることができる。その結果、絶縁耐圧が低下するのを抑制することができる。
本発明によれば、エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、膜の加工両端部を基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状とし、当該テーパーの角度を所望の角度とすることが可能な膜のパターン形成方法、及び当該膜のパターン形成方法を用いた薄膜トランジスタの製造方法を提供することができるという優れた効果がある。
また、エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、半導体層の加工両端部を、絶縁性基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状であって、当該テーパーの角度を所望の角度とすることが可能な半導体層とし、ソース電極及びドレイン電極等の断線、及び高抵抗化による不良を抑制して歩留まりの高い薄膜トランジスタ基板、及びその製造方法を提供することができるという優れた効果がある。
また、半導体層とソース電極及びドレイン電極との界面におけるコンタミネーションを最小限に抑え、高い信頼性を有する薄膜トランジスタを提供することができるという優れた効果がある。
また、エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、半導体層の加工両端部を、絶縁性基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状であって、当該テーパーの角度を所望の角度とすることが可能な半導体層とし、ソース電極及びドレイン電極等の断線、及び高抵抗化による不良を抑制して歩留まりの高い薄膜トランジスタ基板、及びその製造方法を提供することができるという優れた効果がある。
また、半導体層とソース電極及びドレイン電極との界面におけるコンタミネーションを最小限に抑え、高い信頼性を有する薄膜トランジスタを提供することができるという優れた効果がある。
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
［実施形態１］
図１は、本実施形態１に係るａ−Ｓｉを用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子に用いた液晶表示装置用のＴＦＴアクティブマトリックスアレイ基板（以下、「ＴＦＴアレイ基板」と記す）の断面図である。このＴＦＴアレイ基板５０は、ガラス基板等の絶縁性基板１、ゲート電極２、ゲート絶縁層３、第１の半導体層たるａ−Ｓｉ半導体層４、第２の半導体層たるｎ型ａ−Ｓｉ半導体層５、ソース電極６、ドレイン電極７、パッシベーション膜８、表示画素電極９、金属膜１０等を備えている。ｎ型ａ−Ｓｉ半導体層５は、ａ−Ｓｉ半導体層４と上部金属とのオーミックコンタクトを得るための役割を担う。
図１は、本実施形態１に係るａ−Ｓｉを用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子に用いた液晶表示装置用のＴＦＴアクティブマトリックスアレイ基板（以下、「ＴＦＴアレイ基板」と記す）の断面図である。このＴＦＴアレイ基板５０は、ガラス基板等の絶縁性基板１、ゲート電極２、ゲート絶縁層３、第１の半導体層たるａ−Ｓｉ半導体層４、第２の半導体層たるｎ型ａ−Ｓｉ半導体層５、ソース電極６、ドレイン電極７、パッシベーション膜８、表示画素電極９、金属膜１０等を備えている。ｎ型ａ−Ｓｉ半導体層５は、ａ−Ｓｉ半導体層４と上部金属とのオーミックコンタクトを得るための役割を担う。
ＴＦＴアレイ基板５０を構成する各層の構成材料としては、例えば、以下のものを用いることができる。ゲート電極２としてはＣｒ膜を、ゲート絶縁層３としては、例えば、ＳｉＮ膜を、ｎ型ａ−Ｓｉ半導体層５としては、ドーピングとしてリン（Ｐ）をドーピングしたものを、ソース電極６としてはＣｒ膜を、表示画素電極９としてはインジウムとスズの酸化物（Indium Tin Oxide（以下、「ＩＴＯ」と記す）を用いることができる。
本実施形態１に係るａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５とは、その断面形状が図１に示すように、順テーパー形状となるように形成されている。
次に、本実施形態１に係るＴＦＴアレイ基板５０の製造方法について説明する。なお、下記の製造工程は典型的な一例であり、本発明の趣旨に合致する限り他の製造方法を採用することができることは言うまでもない。
（Ａ）絶縁性基板１上に、ゲート電極を形成するための金属材料として、例えばＣｒ膜をスパッタリング法により例えば２００ｎｍの厚さで成膜する。その後、第１回目のフォトリソグラフィー工程により、ゲート電極形成用フォトレジスト（不図示）を用いてゲート電極を形成するためのパターンを形成し、硝酸第２セリウムアンモニウム水溶液等を用いてエッチングを行うことによりゲート電極２を形成する。その後、ゲート電極形成用フォトレジストパターンを除去する。なお、この工程において、ゲート電極以外の機能を有するパターンを同時に形成することができることは言うまでもない。
（Ｂ）プラズマＣＶＤ法によりゲート絶縁層３としてＳｉＮ膜を例えば４００ｎｍ、ａ−Ｓｉ半導体層４を２００ｎｍ、ｎ型ａ−Ｓｉ半導体層５を５０ｎｍの厚さでそれぞれ連続的に成膜せしめる。その後、第１金属膜として機能するＣｒ等の材料を１００ｎｍ等の厚さで成膜する。当該第１金属膜は、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５形成用の第１マスキング層１０として機能する。
次いで、第２回目のフォトリソグラフィー工程により、フォトレジスト材料を塗布してパターン形成を行う。当該膜は、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５形成用の第２マスキング層１１として機能する。フォトレジスト材料を塗布して乾燥後、第２マスキング層１１の最下面の形状を、ａ−Ｓｉ層４の所望のパターンにおける最下面の略対向位置であって略同一形状となるように第２マスキング層１１をパターン形成する（図２（ａ）参照）。図２（ａ）においては、第２マスキング層１１は、順テーパー形状を有する島状のパターンが形成せしめられている。
続いて、硝酸第２セリウムアンモニウム水溶液等を用いたエッチングにより、第１マスキング層１０のパターンを形成する（図２（ｂ）参照）。かかる工程により、図２（ｂ）に示すように、第１マスキング層１０は、第２マスキング層１１の最下面に対して後退した島状の形状、すなわち、第２マスキング層１１の最下面端部よりも所定の距離だけ第１マスキング層１０の端部が中に入り込んだ島状のパターンを得る。
（Ｃ）第１マスキング層１０及び第２マスキング層１１を用いて、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５のパターンを形成する。パターン形成には、ドライエッチング工程により行うことができる。これにより、図２（ｃ）に示すような、緩やかな順テーパー形状を持ったａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の島状のパターンを形成することができる。その理由については、後述する。
図３に、本実施形態１において使用したａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５をドライエッチングするための平行平板型プラズマエッチング装置２０の主要部の模式的断面図を示す。平行平板型プラズマエッチング装置２０は、同図に示すように、エッチングガス導入管２１、真空ポンプ２２、上部電極２３、下部電極２４、高周波電源２５等を備えている。
真空ポンプ２２によりエッチングチャンバー内を真空状態に保ちながら、エッチングガス導入管２１からエッチングガスがエッチングチャンバー内に導入されるように構成されている。上部電極２３、下部電極２４は、エッチングチャンバー内にて互いに平行となるように設置されている。下部電極２４は、絶縁性基板１のステージとしての機能も担う。上部電極２３は、高周波電源２５（１３．５６ＭＨｚ）と接続されて、高周波が印加可能なように構成されている。上部電極２３及び下部電極２４には、温調機能がついており、温度が一定に保たれるように構成されている。
なお、上記例においては高周波電源２５が上部電極２３に接続されている例について説明したが、下部電極２４に接続されていてもよい。
なお、上記例においては高周波電源２５が上部電極２３に接続されている例について説明したが、下部電極２４に接続されていてもよい。
エッチングガス導入管２１から導入されるエッチングガスとしては、フッ素原子を含むハロゲンガス、及び塩素原子を含むハロゲンガスを少なくとも含む混合ハロゲンガスを用いる。ドライエッチングは、これらの混合ハロゲンガスのプラズマ中で行われる。好適な具体例としては、ＳＦ６；９０ｍｌ／ｍｉｎ（０℃、１気圧下）（すなわち、９０ｓｃｃｍ）、ＨＣｌ；５００ｍｌ／ｍｉｎ（０℃、１気圧下）、Ｈｅ；３００ｍｌ／ｍｉｎ（０℃、１気圧下）、ガス圧を３３Ｐａとし、ＲＦパワーを８００Ｗとする条件を挙げることができる。
ここで、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５が順テーパー形状となる理由について説明する。図２（ｂ）に示すように、第２マスキング層１１は第１マスキング層端から突出する庇部を備えているので、第２マスキング層１１の端部近傍とエッチング前のｎ型ａ−Ｓｉ半導体層５の上面（半導体層の最上面）との対向領域には、空隙１２が形成される。このようにパターニングされた第１マスキング層１０及び第２マスキング層１１を介して、非晶質シリコン膜のドライエッチングを行うと、膜厚方向にエッチングが進行する。それと同時に、上記空隙１２にドライエッチングガスが侵入し、ｎ型ａ−Ｓｉ半導体層５及びａ−Ｓｉ半導体層４の側面がエッチングされることになる。その結果、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５が順テーパー形状となる。
図４（ａ）〜（ｃ）は、第１マスキング層１０、第２マスキング層１１、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の部分拡大断面図である。ここで、図４（ａ）に示すように、ゲート電極３に対するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の順テーパー角度をθとし、第２マスキング層１１の最突出部のエッジから、第１マスキング層１０のエッジまでの後退距離（以下、「サイドエッチング量」とも言う）をＸ，ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の合計膜厚をＹとする。このとき、これらＸ，Ｙ、及びθは、下記数［１］の関係を満足する。
（数２） Ｘ＝Ｙ／ｔａｎθ
（数２） Ｘ＝Ｙ／ｔａｎθ
サイドエッチング量Ｘは、第１マスキング層１０のエッチング時間を制御することにより容易に制御することができる。ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の合計膜厚Ｙは、プラズマＣＶＤ法により容易に制御可能であることから、図４（ｂ）や図４（ｃ）に示すような所望の順テーパー角度θを有するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５を容易に製造することができる。
ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の順テーパー形状を形成後、第１マスキング層１０はパターンとして残し、第２マスキング層１１を通常のフォトレジスト除去工程により除去する。第１マスキング層１０は、後述するように、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５を形成するためのマスクとして機能すると同時に、ソース電極６及びドレイン電極７の第１の層として機能する。
（Ｄ）ソース電極６及びドレイン電極７の第２の層１３を形成するための第２金属膜を、第１マスキング層１０の直上にスパッタリング法により形成する。例えば、Ｃｒ膜により形成することができる。本実施形態１においては、ソース電極６及びドレイン電極７は、それぞれ第１マスキング層１０により形成された第１の層と、その直上に形成された第２の層１３とにより構成されることになる。第２の層１３の膜厚は、第１マスキング層１０の膜厚を差し引いた分（例えば、２００ｎｍ）の厚さで成膜し、第３回目のフォトリソグラフィー工程により、ソース・ドレイン電極形成用フォトレジスト（不図示）を用いて、所望のパターンとなるようにパターニングを行う。
その後、硝酸第２セリウムアンモニウム水溶液等を用いたエッチングによって、ソース電極６及びドレイン電極７を形成せしめる。その後、ＨＣｌガスを用いたドライエッチングにより、ＴＦＴのチャネル部（不図示）を形成してから、通常のフォトレジスト除去工程によりソース・ドレイン電極形成用フォトレジストを除去する（図２（ｄ）参照）。
（Ｅ）ＣＶＤ法によりパッシベーション膜８を形成する。例えば、ＳｉＮ膜を３００ｎｍの膜厚で成膜することができる。次いで、第４回目のフォトリソグラフィー工程により、コンタクトホール形成用フォトレジスト（不図示）を用いて所望のパターンを形成し、その後にＣＦ４ガスを用いたドライエッチングにより、コンタクトホール１４を形成する。その後、通常のフォトレジスト除去工程によりコンタクトホール形成用フォトレジストを除去する。
（Ｆ）表示画素電極９を形成する。まず、例えば１００ｎｍの膜厚のＩＴＯ膜を形成する。次いで、第５回目のフォトリソグラフィー工程により、表示画素電極形成用フォトレジスト（不図示）により表示画素電極を形成するためのパターンを形成し、シュウ酸を用いてＩＴＯ膜等のエッチングを行うことにより表示画素電極９を形成する。その後、表示画素電極形成用のフォトレジストを除去せしめて、図２（ｅ）に示すようなＴＦＴアレイ基板５０を得る。
本実施形態１に係るＴＦＴアレイ基板５０の製造方法によれば、以下の効果が得られる。
［１］従来、ａ−Ｓｉ膜の加工断面が急峻であったことに起因して、ａーＳｉ膜をカバーするように形成されるソース電極及びドレイン電極等の断線及び高抵抗化が発生していた。本実施形態１によれば、所望の角度の順テーパー形状を有するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の島状のパターンを形成することができる。このため、ソース電極６及びドレイン電極７のカバレッジを良好にすることができ、歩留まりを向上させることができる。
［２］本実施形態１によれば、Ｏ２ガスを用いていないので、ａ−Ｓｉ半導体層４とその下層となるゲート絶縁層３のドライエッチング時の選択比を高く持たせて、ゲート絶縁層３の膜厚減少を低減させることができる。その結果、絶縁耐圧が低下するのを抑制することができる。
［１］従来、ａ−Ｓｉ膜の加工断面が急峻であったことに起因して、ａーＳｉ膜をカバーするように形成されるソース電極及びドレイン電極等の断線及び高抵抗化が発生していた。本実施形態１によれば、所望の角度の順テーパー形状を有するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の島状のパターンを形成することができる。このため、ソース電極６及びドレイン電極７のカバレッジを良好にすることができ、歩留まりを向上させることができる。
［２］本実施形態１によれば、Ｏ２ガスを用いていないので、ａ−Ｓｉ半導体層４とその下層となるゲート絶縁層３のドライエッチング時の選択比を高く持たせて、ゲート絶縁層３の膜厚減少を低減させることができる。その結果、絶縁耐圧が低下するのを抑制することができる。
［３］従来は、ｎ型ａ−Ｓｉ半導体層５を成膜してから、ソース電極６及びドレイン電極７を形成するまでに、島状パターンを形成するフォトリソグラフィー工程（洗浄、レジスト塗布等）とレジストを除去する工程（レジスト剥離液への浸漬やアッシング）と、ソース電極及びドレイン電極となる金属膜を成膜する前の洗浄工程等を経るために、ｎ型ａ−Ｓｉ半導体層５とソース電極６及びドレイン電極７との界面に様々なコンタミネーションが残留する可能性があった。その結果、ＴＦＴ特性を劣化させる恐れがあった。本実施形態１によれば、ソース電極６及びドレイン電極７の一部を構成する第１マスキング層１０を、ｎ型ａ−Ｓｉ半導体層５と連続して成膜しているので、これらの界面におけるコンタミネーションを最小限に抑えることができる。
これらの結果、良好なＴＦＴ特性と、高い信頼性を有するＴＦＴアレイ基板５０を提供することが可能となる。
これらの結果、良好なＴＦＴ特性と、高い信頼性を有するＴＦＴアレイ基板５０を提供することが可能となる。
なお、本実施形態１においては、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５の島状のパターンを形成する方法として、フッ素原子を含むハロゲンガス、及び塩素原子を含むハロゲンガスを少なくとも含む混合ハロゲンガスのプラズマ中で行うドライエッチングを用いたが、これに限定されるものではなく、例えば、フッ硝酸等を用いたウエットエッチング法を用いてもよい。
また、本実施形態１においては、島状のパターンを形成する第１マスキング層１０を、ソース電極６及びドレイン電極７を構成する第１の層となる例について説明したが、これに限定されるものではなく、オーミックコンタクト膜等として機能するようにしてもよい。この場合の例としては、第１マスキング層１０をＣｒ，ソース電極６及びドレイン電極７をＡｌ合金とすることができる。Ｃｒ膜は、本発明の機能の他に、非晶質シリコンとのオーミックコンタクト膜としても機能するため、ソース電極６及びドレイン電極７として、Ａｌ合金のような非晶質シリコンとオーミックコンタクトが取り難い金属膜の選択も可能となる。この他の例としては、第１マスキング層１０として、Ｔｉ，Ｗ，Ｍｏ，Ｔａ等のような高融点金属、ソース電極６及びドレイン電極７を構成する金属膜として、Ｃｕ，Ａｇ系の低抵抗金属を適用することもできる。また、第１マスキング層１０をｎ型ａ−Ｓｉ半導体層５、第２マスキング層１１を第１マスキング層１０の直上に形成する例について説明したが、これに限定されるものではなく、第１マスキング層１０とｎ型ａ−Ｓｉ半導体層５の間、あるいは、第２マスキング層１１と第１マスキング層１０の間に、別の層を備えていても本件発明を適用可能である。
さらに、本実施形態１においては、液晶表示用のＴＦＴアレイ基板５０への適用例を示したが、これに限定されるものではなく、ａ−Ｓｉ膜を用いる他の半導体デバイスや、ａ−Ｓｉ膜パターンを形成後に熱処理やレーザーアニール等の手段を用いて多結晶化させたシリコン（ｐ−Ｓｉ）膜を用いた半導体デバイスにも適用可能である。また、ａ−Ｓｉ層に限定されるものではなく、順テーパー形状であって、所望のテーパー角度を備えたい膜のパターン形成全般において、本件発明を適用可能である。特に、当該膜パターンの上層に新たな膜をカバレッジさせるような構造を有するデバイスにおいて、本発明の効果を有効に得ることができる。
［実施形態２］
次に、上記実施形態１のＴＦＴアレイ基板５０とは異なる変形例について説明する。なお、以降の説明において、上記実施形態１と同一の構成部材は、同一の符号を付し、適宜その説明を省略する。
次に、上記実施形態１のＴＦＴアレイ基板５０とは異なる変形例について説明する。なお、以降の説明において、上記実施形態１と同一の構成部材は、同一の符号を付し、適宜その説明を省略する。
本実施形態２に係るＴＦＴアレイ基板１００は、以下の点を除く基本的な構成は上記実施形態１と同じである。すなわち、上記実施形態１に係る第１マスキング層１０は、Ｃｒからなる金属膜を用いていたが、本実施形態２に係る第１マスキング層は、ＡｌにＰｔやＮｉ等の周期律表の８族に属する金属原子が少なくとも１種類以上添加されたＡｌ合金膜を用いている点が異なる。また、上記実施形態１に係る第１マスキング層１０は、ソース・ドレイン電極を構成する第１の層としての機能も兼ねていたが、本実施形態２に係る第１マスキング層は、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５を形成後に除去される点が異なる。また、上記実施形態１に係る第１マスキング層１０のパターン形成は、硝酸第２セリウムアンモニウム水溶液を用いてエッチングを行っていたが、本実施形態２に係る第１マスキング層のパターン形成は、第２マスキング層のパターン形成時に用いる現像液と同様のものを用いている点が異なる。
本実施形態２に係る第１マスキング層は、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５のパターンを形成するためのフォトレジスト材料から構成される第２マスキング層と共通の現像液によりパターン形成可能な材料を選定する。また、共通の現像液により現像した際に、第１マスキング層の現像液に対する溶解速度が、第２マスキング層の溶解速度よりも大きいものを選定する。これにより、第１マスキング層と、前記第１マスキング層端から突出する庇部を有する第２マスキング層とを同時にパターン形成することができる。
本実施形態２に係る第１マスキング層の構成材料の好適な例としては、５ａｔ％のＰｔを添加したＡｌ−５ａｔ％Ｐｔ膜を挙げることができる。例えば、１００ｎｍの膜厚とすることができる。Ａｌ−５ａｔ％Ｐｔ膜を用いることにより、フォトレジストの現像に一般的に用いられる有機アルカリ現像液である２．３８％ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）溶液に約１３０ｎｍ／ｍｉｎの速度でエッチングさせることができる。
ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５のパターンは、上記実施形態１と同様の方法により形成することができる。上記数式［１］におけるサイドエッチング量Ｘは、Ａｌに添加する金属原子の種類や量を制御することで、容易に制御可能である。ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５のパターン形成後には、第１マスキング層及び第２マスキング層を同時に除去せしめてもよいし、第２マスキング層と第１マスキング層を順を追って除去せしめてもよい。
本実施形態２によれば、上記実施形態１の効果［１］〜［２］を得ることができる。また、別の効果として、
［４］第１マスキング層、第２マスキング層を同時にパターン形成しているので、製造工程の短縮化を図ることができる。
なお、本実施形態２においては、Ａｌ−Ｐｔ合金を用いた例について説明したが、これに代えてＡｌ−Ｎｉ合金を用いてもよい。Ａｌに添加するＰｔあるいはＮｉの組成比は、１ａｔ％以上、１０ａｔ％以下であることが好ましい。１ａｔ％未満であると有機アルカリ現像液に対するエッチング速度が遅くなり、第２マスキング層の構成材料として用いたフォトレジストの現像と同時に第１マスキング層をエッチングすることが難しくなる恐れがあるためである。一方、１０ａｔ％を越えると、ＰｔやＮｉを主成分とする析出物がエッチングされずにエッチング残となる恐れがあるため好ましくない。
［４］第１マスキング層、第２マスキング層を同時にパターン形成しているので、製造工程の短縮化を図ることができる。
なお、本実施形態２においては、Ａｌ−Ｐｔ合金を用いた例について説明したが、これに代えてＡｌ−Ｎｉ合金を用いてもよい。Ａｌに添加するＰｔあるいはＮｉの組成比は、１ａｔ％以上、１０ａｔ％以下であることが好ましい。１ａｔ％未満であると有機アルカリ現像液に対するエッチング速度が遅くなり、第２マスキング層の構成材料として用いたフォトレジストの現像と同時に第１マスキング層をエッチングすることが難しくなる恐れがあるためである。一方、１０ａｔ％を越えると、ＰｔやＮｉを主成分とする析出物がエッチングされずにエッチング残となる恐れがあるため好ましくない。
なお、上記実施形態１のように第１マスキング層１０と第２マスキング層１１とを別々にエッチングする場合には、ＰｔやＮｉの組成比は上記に限定されるものではないし、Ａｌのみからなる膜を用いてもよい。また、上記実施形態１のように、第１マスキング層をソース電極６及びドレイン電極７を構成する第１の層として、あるいはオーミックコンタクト層等として残すようにしてもよい。この場合には、上記［３］の効果も得ることができる。
［実施形態３］
次に、上記実施形態１のＴＦＴアレイ基板５０とは異なる実施形態３について説明する。
次に、上記実施形態１のＴＦＴアレイ基板５０とは異なる実施形態３について説明する。
本実施形態３に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成は上記実施形態１と同じである。すなわち、上記実施形態１においては、第１マスキング層１０として金属膜を、第２マスキング層としてフォトレジストを用いていたが、本実施形態３においては、第１マスキング層として第１フォトレジスト材料を、第２マスキング層として第２フォトレジスト材料を用いている点が異なる。また、上記実施形態１に係る第１マスキング層１０は、ソース・ドレイン電極を構成する第１の層としての機能も兼ねていたが、本実施形態３に係る第１マスキング層は、ａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５を形成後に除去される点が異なる。また、上記実施形態１に係る第１マスキング層１０のパターン形成は、硝酸第２セリウムアンモニウム水溶液等を用いてエッチングを行っていたが、本実施形態３に係る第１マスキング層のパターン形成は、フォトリソグラフィー工程によりパターン形成される点が異なる。また、第２マスキング層のパターン形成時に用いる現像液と同様のものにより、同時にパターン形成を行っている点が異なる。
本実施形態３に係る第１マスキング層を塗布して乾燥後、露光まで行い、その後第２マスキング層を塗布して乾燥後、露光を行う。その後、共通の現像液により同時にパターン形成を行う。第１マスキング層を構成する第１フォトレジスト材料と第２マスキング層を構成する第２フォトレジスト材料の感光波長が異なる場合には、第１フォトレジスト材料を塗布して乾燥後、続けて第２フォトレジスト材料を塗布して乾燥し、まず、第１フォトレジスト材料の活性光線を照射して露光し、続いて第２フォトレジスト材料の活性光線を照射して露光せしめるようにしてもよい。
その後、共通の現像液により、一括して第１フォトレジスト材料及び第２フォトレジスト材料のパターン形成を行う。共通の現像液を選定する際には、第１マスキング層の現像液に対する溶解速度が、第２マスキング層の溶解速度よりも大きいものを選定する。これにより、第１マスキング層と、第１マスキング層端から突出する庇部を有する第２マスキング層とを同時にパターン形成することができる。
その後、共通の現像液により、一括して第１フォトレジスト材料及び第２フォトレジスト材料のパターン形成を行う。共通の現像液を選定する際には、第１マスキング層の現像液に対する溶解速度が、第２マスキング層の溶解速度よりも大きいものを選定する。これにより、第１マスキング層と、第１マスキング層端から突出する庇部を有する第２マスキング層とを同時にパターン形成することができる。
本実施形態３によれば、上記実施形態１と同様に順テーパー形状を有するａ−Ｓｉ半導体層４及びｎ型ａ−Ｓｉ半導体層５を得ることができる。その結果、上述した効果［１］、［２］、及び［４］を得ることができる。
１ 絶縁性基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
５ オーミックコンタクト層
６ ソース電極
７ ドレイン電極
８ バッシベーション膜
９ 画素電極
１０ 第１マスキング層（第１の層）
１１ 第２マスキング層
１２ 空隙
１３ 第２の層
１４ コンタクトホール
２０ 平行平板型プラズマエッチング装置
２１ エッチングガス導入管
２２ 真空ポンプ
２３ 上部電極
２４ 下部電極
２５ 高周波電源
５０ ＴＦＴアレイ基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
５ オーミックコンタクト層
６ ソース電極
７ ドレイン電極
８ バッシベーション膜
９ 画素電極
１０ 第１マスキング層（第１の層）
１１ 第２マスキング層
１２ 空隙
１３ 第２の層
１４ コンタクトホール
２０ 平行平板型プラズマエッチング装置
２１ エッチングガス導入管
２２ 真空ポンプ
２３ 上部電極
２４ 下部電極
２５ 高周波電源
５０ ＴＦＴアレイ基板
Claims (3)
- 絶縁性基板、ゲート絶縁層、半導体層、ソース電極、ドレイン電極を備える薄膜トランジスタ基板の製造方法であって、
前記絶縁性基板上に、前記ゲート絶縁層、前記半導体層、第１金属膜、フォトレジストをこの順に積層し、
前記半導体層の側壁を当該半導体層の加工両端部を基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状とするために、前記フォトレジストのパターンと前記第１金属膜のパターンとを、そのフォトレジストのパターンがその第１金属膜のパターン端から突出する庇部を有するように形成し、
パターニングした前記フォトレジスト及び前記第１金属膜をマスクとして、前記ゲート絶縁層をパターン形成せずに前記半導体層のパターンを形成し、
前記フォトレジストを除去し、
前記第１金属膜の上層に前記ソース電極及び前記ドレイン電極の少なくとも一部を構成する第２金属膜を成膜して、前記ソース電極及び前記ドレイン電極の少なくとも一部のパターンを形成する工程を備え、
前記半導体層のパターン形成は、フッ素原子を含むハロゲンガス、及び塩素原子を含むハロゲンガスを少なくとも含み、かつ、Ｏ２ガスを含まない混合ハロゲンガスのプラズマ中で行うドライエッチング方法により行う薄膜トランジスタ基板の製造方法。 - 前記ゲート絶縁層は、窒化シリコン膜であり、前記半導体層が、非晶質シリコン膜からなることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記ソース電極及び前記ドレイン電極の少なくとも一部のパターンを形成する工程において、前記ソース電極と前記ドレイン電極のパターンに対して露出する前記半導体層を、膜厚が減少するようにエッチングする工程を行い、
前記ソース電極と前記ドレイン電極は、当該ソース電極とドレイン電極と対向配置する前記半導体層の最上面と同一形状の最下面を有する前記第１金属膜と、当該第１金属膜の直上に形成される前記第２金属膜により形成されていることを特徴とする請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005303517A JP5100997B2 (ja) | 2005-10-18 | 2005-10-18 | 薄膜トランジスタ基板の製造方法 |
| TW095133041A TW200729504A (en) | 2005-10-18 | 2006-09-07 | Pattern forming method for thin film, making method for thin film transistor, making method for substrate of thin film transistor, and the substrate of thin film transistor |
| KR1020060099150A KR20070042451A (ko) | 2005-10-18 | 2006-10-12 | 막의 패턴형성방법 및 박막 트랜지스터의 제조 방법과 박막트랜지스터 기판의 제조 방법 및 박막 트랜지스터 기판 |
| CNA2006101374214A CN1953140A (zh) | 2005-10-18 | 2006-10-18 | 膜图案化法、薄膜晶体管制法、薄膜晶体管衬底及其制法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005303517A JP5100997B2 (ja) | 2005-10-18 | 2005-10-18 | 薄膜トランジスタ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007115779A JP2007115779A (ja) | 2007-05-10 |
| JP5100997B2 true JP5100997B2 (ja) | 2012-12-19 |
Family
ID=38059393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005303517A Active JP5100997B2 (ja) | 2005-10-18 | 2005-10-18 | 薄膜トランジスタ基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP5100997B2 (ja) |
| KR (1) | KR20070042451A (ja) |
| CN (1) | CN1953140A (ja) |
| TW (1) | TW200729504A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI469223B (zh) * | 2007-09-03 | 2015-01-11 | Semiconductor Energy Lab | 薄膜電晶體和顯示裝置的製造方法 |
| JP5546794B2 (ja) * | 2009-05-22 | 2014-07-09 | 富士フイルム株式会社 | 電界効果型トランジスタの製造方法、電界効果型トランジスタ、及び表示装置の製造方法 |
| WO2011135890A1 (ja) * | 2010-04-30 | 2011-11-03 | シャープ株式会社 | 半導体装置、表示装置、および半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196451A (ja) * | 1992-12-24 | 1994-07-15 | Hitachi Ltd | 非晶質シリコンのドライエッチング方法およびそれを用いた薄膜トランジスタの製造方法 |
| JP3238020B2 (ja) * | 1994-09-16 | 2001-12-10 | 株式会社東芝 | アクティブマトリクス表示装置の製造方法 |
| JPH09127555A (ja) * | 1995-11-01 | 1997-05-16 | Sony Corp | 積層配線の形成方法 |
| JP4264675B2 (ja) * | 1998-08-17 | 2009-05-20 | 栄 田中 | 液晶表示装置とその製造方法 |
| JP2000315683A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 多層配線とその形成方法およびレジスト軟化装置 |
| JP2001005035A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 液晶表示装置とその製造方法 |
| JP4700160B2 (ja) * | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2002111004A (ja) * | 2000-10-02 | 2002-04-12 | Toshiba Corp | アレイ基板の製造方法 |
| JP4461873B2 (ja) * | 2004-03-29 | 2010-05-12 | カシオ計算機株式会社 | 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法 |
-
2005
- 2005-10-18 JP JP2005303517A patent/JP5100997B2/ja active Active
-
2006
- 2006-09-07 TW TW095133041A patent/TW200729504A/zh unknown
- 2006-10-12 KR KR1020060099150A patent/KR20070042451A/ko active IP Right Grant
- 2006-10-18 CN CNA2006101374214A patent/CN1953140A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1953140A (zh) | 2007-04-25 |
| KR20070042451A (ko) | 2007-04-23 |
| JP2007115779A (ja) | 2007-05-10 |
| TW200729504A (en) | 2007-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5889791B2 (ja) | ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物ｔｆｔの製造方法 | |
| JP5294929B2 (ja) | 半導体装置、ｔｆｔ基板、および表示装置 | |
| US8199270B2 (en) | TFT-LCD array substrate and method of manufacturing the same | |
| US7785941B2 (en) | Method of fabricating thin film transistor | |
| US20080096332A1 (en) | Method of manufacturing a thin-film transistor substrate | |
| JP2001068679A (ja) | 薄膜トランジスタとその製造方法 | |
| JP2008010440A (ja) | アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法 | |
| US7824972B2 (en) | Producing a thin film transistor substrate by using a photoresist pattern having regions of different thicknesses | |
| US20150348999A1 (en) | Manufacturing Method of an Array Substrate | |
| JP5100997B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
| US6461968B1 (en) | Method for fabricating a semiconductor device | |
| JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
| US7928013B1 (en) | Display panel and rework method of gate insulating layer of thin film transistor | |
| US10497724B2 (en) | Manufacturing method of a thin film transistor and manufacturing method of an array substrate | |
| JP4579012B2 (ja) | 液晶表示装置の製造方法 | |
| US8647980B2 (en) | Method of forming wiring and method of manufacturing semiconductor substrates | |
| JP2006285163A (ja) | 薄膜トランジスタアレイの製造方法 | |
| KR100856544B1 (ko) | 박막트랜지스터 어레이 제조방법 | |
| KR100864209B1 (ko) | 박막트랜지스터 어레이 제조방법 | |
| JP5308831B2 (ja) | 積層構造体及びその製造方法 | |
| US20080280379A1 (en) | Method of manufacturing thin film transistor substrate and manufacturing system using the same | |
| JP2007221022A (ja) | 薄膜トランジスタ、ｔｆｔアレイ基板、及び薄膜トランジスタの製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2004165286A (ja) | 薄膜トランジスタの製造方法 | |
| KR20080057779A (ko) | 박막 트랜지스터 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080218 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120925 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151005 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5100997 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151005 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |