JP2007101873A - 表示装置 - Google Patents
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Abstract
【課題】表示品位の低下を招くことなく、製造歩留まりの改善が可能な表示装置を提供ことを目的とする。
【解決手段】マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、各画素に配置された半導体層41と、半導体層41を覆う第1絶縁膜42と、半導体層41と対向するように第1絶縁膜42上に配置された導電膜43と、導電膜43を覆う第2絶縁膜44と、第1絶縁膜42及び第2絶縁膜44を半導体層41まで貫通する第1コンタクトホール45と、第2絶縁膜44を導電膜43まで貫通する第2コンタクトホール46と、を備えたことを特徴とする。
【選択図】図3
【解決手段】マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、各画素に配置された半導体層41と、半導体層41を覆う第1絶縁膜42と、半導体層41と対向するように第1絶縁膜42上に配置された導電膜43と、導電膜43を覆う第2絶縁膜44と、第1絶縁膜42及び第2絶縁膜44を半導体層41まで貫通する第1コンタクトホール45と、第2絶縁膜44を導電膜43まで貫通する第2コンタクトホール46と、を備えたことを特徴とする。
【選択図】図3
Description
この発明は、表示装置に係り、特に、画素回路内の薄膜トランジスタや蓄積容量素子における絶縁膜での層間ショートを抑制するための構造に関する。
近年、平面表示装置として、有機エレクトロルミネッセンス(EL)表示装置が注目されている。この有機EL表示装置は、自発光性素子であることから、視野角が広く、バックライトを必要とせず薄型化が可能であり、消費電力が抑えられ、且つ応答速度が速いといった特徴を有している。
これらの特徴から、有機EL表示装置は、液晶表示装置に代わる、次世代平面表示装置の有力候補として注目を集めている。このような有機EL表示装置は、マトリクス状の画素毎に配置された画素回路と、この画素回路によって駆動制御される表示素子とを備えている。画素回路は、薄膜トランジスタや蓄積容量素子を含んでいる。例えば、表示素子に供給する電流量を制御する制御素子は、薄膜トランジスタによって構成されている。表示素子は、陽極と陰極との間に発光機能を有する有機化合物を含む有機活性層を保持している。
有機EL表示装置においては、液晶表示装置と比較して、画素回路に保持された映像信号の電位変化に敏感であるため、特に、画素回路内の薄膜トランジスタや蓄積容量素子において絶縁膜での層間ショートにより、表示不良が発生しやすい。一方で、ゲート電極及びCs電極とポリシリコン膜との間に配置されたゲート絶縁膜の耐圧不良を抑制するための技術が開示されている(例えば、特許文献1及び特許文献2参照)。
特開2001−291870号公報
特開2003−115594号公報
上述したような層間ショートは、絶縁膜の形成工程あるいはそれ以前の工程で発生したパーティクルに起因して発生するケースが多い。すなわち、絶縁膜の膜厚がパーティクルの粒径以下の場合、パーティクルを介して層間ショートが発生してしまう。また、絶縁膜の膜厚がパーティクルの粒径より若干厚い場合であっても、層間の電位差(例えば半導体層とこれに対向する電極との間の電位差)の増大に伴って、パーティクルを介して層間ショートを生ずるおそれがある。このような層間ショートの発生は、表示不良の発生を招く。
また、層間ショートに至らなくともパーティクルを介したソフトリークを生ずる場合がある。このようなソフトリークは、抵抗変動をもたらし、電位変化に敏感な有機EL表示装置においては、表示変動の発生を招くおそれがある。
したがって、従来の有機EL表示装置においては、製造歩留まりを向上しにくいといった課題を抱えている。
この発明は、上述した問題点に鑑みなされたものであって、その目的は、表示品位の低下を招くことなく、製造歩留まりの改善が可能な表示装置を提供することにある。
この発明の第1の態様による表示装置は、
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された半導体層と、
前記半導体層を覆う第1絶縁膜と、
前記半導体層と対向するように前記第1絶縁膜上に配置された導電膜と、
前記導電膜を覆う第2絶縁膜と、
前記第1絶縁膜及び前記第2絶縁膜を前記半導体層まで貫通する第1コンタクトホールと、
前記第2絶縁膜を前記導電膜まで貫通する第2コンタクトホールと、
を備えたことを特徴とする。
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された半導体層と、
前記半導体層を覆う第1絶縁膜と、
前記半導体層と対向するように前記第1絶縁膜上に配置された導電膜と、
前記導電膜を覆う第2絶縁膜と、
前記第1絶縁膜及び前記第2絶縁膜を前記半導体層まで貫通する第1コンタクトホールと、
前記第2絶縁膜を前記導電膜まで貫通する第2コンタクトホールと、
を備えたことを特徴とする。
この発明の第2の態様による表示装置は、
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
画素毎に配置された画素回路と、
画素回路によって駆動制御される表示素子と、を備え、
前記画素回路は、前記表示素子に供給する電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ素子と、前記駆動トランジスタのゲート電極と定電位端子との間に接続された蓄積容量素子と、を含み、
前記駆動トランジスタおよび前記スイッチ素子は同一構造の薄膜トランジスタで構成され、前記駆動トランジスタおよび前記スイッチ素子のゲート電極と半導体層との間、及び、前記蓄積容量素子の電極間に、共通の絶縁膜を備えたことを特徴とする。
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
画素毎に配置された画素回路と、
画素回路によって駆動制御される表示素子と、を備え、
前記画素回路は、前記表示素子に供給する電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ素子と、前記駆動トランジスタのゲート電極と定電位端子との間に接続された蓄積容量素子と、を含み、
前記駆動トランジスタおよび前記スイッチ素子は同一構造の薄膜トランジスタで構成され、前記駆動トランジスタおよび前記スイッチ素子のゲート電極と半導体層との間、及び、前記蓄積容量素子の電極間に、共通の絶縁膜を備えたことを特徴とする。
この発明によれば、表示品位の低下を招くことなく、製造歩留まりの改善が可能な表示装置を提供することができる。
以下、この発明の一実施の形態に係る表示装置について図面を参照して説明する。なお、この実施の形態では、表示装置として、自己発光型表示装置、例えば有機EL(エレクトロルミネッセンス)表示装置を例にして説明する。
有機EL表示装置1は、図1に示すように、画像を表示する表示エリア102を有する表示パネル100を備えている。表示エリア102は、マトリクス状に配置された複数の画素PXによって構成されている。各画素PXは、画素回路10及び画素回路10によって駆動制御される表示素子20を備えている。
画素回路10は、例えば、オン画素とオフ画素とを電気的に分離しかつオン画素への映像信号を保持する機能を有する画素スイッチ、画素スイッチを介して供給される映像信号に基づき表示素子20へ所望の駆動電流を供給する駆動トランジスタ、駆動トランジスタのゲート電極とソース電極との間の電位差を所定期間保持する蓄積容量素子、駆動トランジスタから表示素子20への駆動電流の供給制御を行う出力スイッチなどを有している。これら画素スイッチ及び駆動トランジスタ、出力スイッチは、例えば薄膜トランジスタにより構成され、ここでは、半導体層にポリシリコンを用いている。
図2に示すように、表示素子20は、自発光素子である有機EL素子によって構成されている。この表示素子20は、第1電極21と、第2電極22と、光活性層として機能する有機活性層23と、よって構成されている。図2に示した例では、表示パネル100は、配線基板120上に配置された複数の表示素子20をマトリクス状に備えている。なお、配線基板120は、ガラス基板やプラスチックシートなどの絶縁性支持基板上に、画素回路10、走査線駆動回路、信号線駆動回路、各種配線(走査線、信号線、電源供給線等)などを備えて構成されたものとする。
第1電極21は、画素PX毎に独立島状に配置され、ここでは陽極として機能する。第2電極22は、複数の画素PXの第1電極21に対向して配置され、ここでは陰極として機能する。有機活性層23は、第1電極21と第2電極22との間に保持され、少なくとも発光層を含んでいる。この有機活性層23は、発光層以外の層として、例えば、ホール注入層、ホール輸送層、ブロッキング層、電子輸送層、電子注入層などを含んでもよい。
また、表示パネル100は、表示エリア102において、少なくとも隣接する画素RX間を区画する隔壁30を備えている。この隔壁30は、各画素PXを分離するよう形成することが望ましく、各第1電極21の周縁に沿って格子状またはストライプ状に配置されている。
(第1実施形態)
上述した画素回路10は、薄膜トランジスタや蓄積容量素子を含んでいる。これらの薄膜トランジスタや蓄積容量素子は、図3に示すように、絶縁性支持基板40上に配置された半導体層41と、半導体層41を覆うように配置された絶縁膜42と、半導体層41と対向するように絶縁膜42上に配置された導電膜43と、を備えている。
上述した画素回路10は、薄膜トランジスタや蓄積容量素子を含んでいる。これらの薄膜トランジスタや蓄積容量素子は、図3に示すように、絶縁性支持基板40上に配置された半導体層41と、半導体層41を覆うように配置された絶縁膜42と、半導体層41と対向するように絶縁膜42上に配置された導電膜43と、を備えている。
半導体層41は、上述したように例えばポリシリコンである。薄膜トランジスタの構成においては、半導体層41は、例えばそれぞれソース領域及びドレイン領域を有し、ソース領域およびドレイン領域の間にチャネル領域を備えている。導電膜43は、半導体層41のチャネル領域に対向して配置されたゲート電極であり、MoWなどの金属材料が用いられる。絶縁膜42は、ゲート絶縁膜に相当する。
また、蓄積容量素子の構成においては、導電膜43は、一方の電極として機能し、駆動トランジスタのゲート電極と同電位であり、また、半導体層41は、他方の電極として機能し、例えば駆動トランジスタのソース電極と同電位である。絶縁膜42は、層間絶縁膜に相当する。
この実施の形態においては、これら半導体層41と導電膜43との間に配置された絶縁膜42の膜厚は、絶縁膜42の形成工程あるいはそれ以前の工程で発生したパーティクルに起因して発生する層間ショート(すなわち半導体層41と導電膜43とのショート)を抑制するように設定される。なお、ここで説明する絶縁膜42の膜厚tとは、半導体層41と導電膜43との間に介在する絶縁膜42の膜厚に相当し、換言すると、半導体層41と導電膜43とのギャップに相当する。
すなわち、発明者らは、絶縁層42に混入するパーティクルの粒径分布を計測したところ、ほぼ正規分布していることを見出し、さらに、製造歩留まりの低下を招くような頻度で層間ショートを生じ得る最大粒径が約900オングストロームであることを見出した。そして、絶縁膜42の膜厚は、パーティクルの最大粒径より大きく設定する必要があり、最大粒径の1.1倍以上に設定することが望ましいと推定した。
続いて、発明者らは、絶縁膜42の膜厚に対して、絶縁膜42に混入したパーティクルに起因した層間ショートによる不良率の関係を測定した。図4に示すように、絶縁膜42の膜厚が1000オングストローム以上になると、飛躍的に不良率が低減され、例えば、絶縁膜42の膜厚が1000オングストロームのとき、不良率は10%程度であった。さらに、絶縁膜42の膜厚が1100オングストローム以上となると、不良率は5%程度となり、十分に製造歩留まりを改善することが可能となる。
つまり、絶縁膜42の膜厚は、混入したパーティクルの最大粒径(約900オングストローム)の1.1倍以上に設定することが望ましいとする上述したような推定の裏付けが、図4に示したような測定結果に基づいて得られたことになる。
また、絶縁層42の膜厚を1000オングストローム以上に設定することにより、層間ショートに至らない程度のソフトリークについても、十分に抑制できたことが確認された。
なお、図4に示した結果からも明らかなように、絶縁膜42の膜厚が厚くなるほど、パーティクルに起因した層間ショートによる不良率は低減する。しかしながら、絶縁膜42の膜厚を厚くすることは、製造歩留まりの低下を招く原因となり得る。また、絶縁膜42の膜厚が厚すぎると、薄膜トランジスタとしての機能あるいは蓄積容量素子としての機能を十分維持することができず、表示品位の低下を招くおそれがある。このため、絶縁膜42の膜厚は、製造歩留まり及び表示品位の低下を招くことのないように設定されることが望ましく、1500オングストローム以下、より好ましくは1400オングストローム以下に設定されている。
要するに、半導体層41と導電膜43との間の絶縁膜42の膜厚は、1000オングストローム以上、より好ましくは1100オングストローム以上に設定されることにより、パーティクルに起因した層間ショートを抑制することが可能となり、また、絶縁膜42の膜厚は、1500オングストローム以下、より好ましくは1400オングストローム以下に設定されることにより、製造歩留まり及び表示品位の低下を抑制することが可能となる。
(第2実施形態)
この第2実施形態において、第1実施形態と同一の構成要素については同一の参照符号を付して詳細な説明を省略する。
この第2実施形態において、第1実施形態と同一の構成要素については同一の参照符号を付して詳細な説明を省略する。
上述した画素回路10に含まれる薄膜トランジスタや蓄積容量素子は、図5に示すように、絶縁性支持基板40上に配置された半導体層41と、半導体層41を覆うように配置された第1絶縁膜42と、半導体層41と対向するように第1絶縁膜42上に配置された導電膜43と、導電膜43を覆うように配置された第2絶縁膜44と、第1絶縁膜42及び第2絶縁膜44を半導体層41まで貫通する第1コンタクトホール45と、を備えている。この第1コンタクトホール45は、例えば、薄膜トランジスタの電極と半導体層41とを接続するための開口である。
このような構成においては、第1コンタクトホール45を形成した後の洗浄工程において、洗浄用の水流などにより第1コンタクトホール45を介して半導体層41が帯電する場合がある。このような帯電は、半導体層41と導電膜43との間に電位差を形成する。このため、表示パネルの製造過程において、絶縁膜42にパーティクルが混入した場合、このパーティクルを介して半導体層41と導電膜43との間での静電気破壊を生じやすい。
そこで、この第2実施形態に係る薄膜トランジスタや蓄積容量素子は、第2絶縁膜44を導電膜43まで貫通する第2コンタクトホール46を備えている。これにより、洗浄用の水流などにより第1コンタクトホール45を介して半導体層41が帯電したとしても、同様に、第2コンタクトホール46を介して導電膜43も帯電する。このため、半導体層41と導電膜43との間に高電位差が形成されにくくなり、パーティクルを介して半導体層41と導電膜43との間での静電気破壊を抑制することが可能となる。
この第2実施形態においても、絶縁膜42の膜厚は、1000オングストローム以上に設定される。このため、第1実施形態と同様に、絶縁膜42の形成工程あるいはそれ以前の工程で発生したパーティクルに起因して発生する層間ショートを抑制することが可能となるのに加えて、上述したように、表示パネル100の製造過程における半導体層41と導電膜43との間での静電気破壊を抑制することが可能となる。また、絶縁膜42の膜厚は、製造歩留まり及び表示品位の低下を抑制するために、1500オングストローム以下に設定することが望ましい。
なお、この第2コンタクトホール46は、第2絶縁膜44に第1コンタクトホール45を形成する工程で同時に形成可能である。このため、第2コンタクトホール46を形成するための別途の工程が不要であり、製造歩留まりの低下を招くことはない。
また、この第2コンタクトホール46には、第2絶縁膜44を形成した後に成膜される絶縁材料や金属材料を充填した充填部47が配置される。例えば、第1コンタクトホール45を介して半導体層41に接続される電極48を形成するための金属材料を成膜する工程において、第2コンタクトホール46に金属材料を充填する。その後、金属材料のパターニングにより、第1コンタクトホール45に配置された電極48を形成するとともに第2コンタクトホール46に充填された充填部47を形成する。この充填部47は、導電膜43と同電位の各種配線や他の電極と接続されても良いし、いずれとも接続されなくても良い。このため、第2コンタクトホール46に充填部47を形成するための別途の工程が不要であり、製造歩留まりの低下を招くことはない。
尚、薄膜トランジスタにおける導電膜43上に設けられる第2コンタクトホール46は、必ずしもゲート電極に対応した位置に設ける必要はなく、制御線上に配置してもよい。また、第2コンタクトホール46は、少なくとも3画素以内に1つ以上設けることが望ましく、1画素以上3画素以内に1つ設けることが望ましい。
(第3実施形態)
第3実施形態に係る表示パネル100は、各画素PXに電流駆動方式の画素回路10を備えている。すなわち、図6に示すように、画素回路10は、表示素子20に供給する電流量を制御する駆動トランジスタTrと、サンプル・ホールドスイッチとして機能する第1スイッチ素子Sw1及び第2スイッチ素子Sw2と、蓄積容量素子Csと、を含んでいる。さらに、画素回路10は、駆動トランジスタTrから表示素子20への駆動電流の供給制御をする第3スイッチ素子Sw3を含んでいる。第1スイッチ素子Sw1は、駆動トランジスタTrのゲート電極とドレイン電極との間に接続されている。蓄積容量素子Csは、駆動トランジスタTrのゲート電極と定電位端子、ここでは駆動トランジスタTrのソース電極との間に接続されている。
第3実施形態に係る表示パネル100は、各画素PXに電流駆動方式の画素回路10を備えている。すなわち、図6に示すように、画素回路10は、表示素子20に供給する電流量を制御する駆動トランジスタTrと、サンプル・ホールドスイッチとして機能する第1スイッチ素子Sw1及び第2スイッチ素子Sw2と、蓄積容量素子Csと、を含んでいる。さらに、画素回路10は、駆動トランジスタTrから表示素子20への駆動電流の供給制御をする第3スイッチ素子Sw3を含んでいる。第1スイッチ素子Sw1は、駆動トランジスタTrのゲート電極とドレイン電極との間に接続されている。蓄積容量素子Csは、駆動トランジスタTrのゲート電極と定電位端子、ここでは駆動トランジスタTrのソース電極との間に接続されている。
これら駆動トランジスタTr、第1スイッチ素子Sw1、第2スイッチ素子Sw2、及び、第3スイッチ素子Sw3は、薄膜トランジスタによって構成され、その半導体層は、ポリシリコンによって形成されている。
少なくとも駆動トランジスタTr、第1スイッチ素子Sw1、及び、蓄積容量素子Csは、例えば、図7に示すように、接続されている。すなわち、第1スイッチ素子Sw1のソース電極SSは、駆動トランジスタTrのドレイン電極TDに接続されている。駆動トランジスタTrのソース電極TSは、蓄積容量素子Csの半導体層C41に接続され、且つ定電位端子に接続されている。第1スイッチ素子Sw1のドレイン電極SDは、駆動トランジスタTrのゲート電極T43及び蓄積容量素子Csの電極C43に接続されている。
このような構成において、駆動トランジスタTrの半導体層T41とゲート電極T43との間、第1スイッチ素子Sw1の半導体層S41とゲート電極S43との間、及び、蓄積容量素子Csの半導体層C41と電極C43との間には、共通の絶縁膜42が配置されている。すなわち、駆動トランジスタTrのゲート絶縁膜、第1スイッチ素子Sw1のゲート絶縁膜、及び、蓄積容量素子Csの層間絶縁膜は、同一の絶縁膜42によって形成されている。
そして、この絶縁膜42の膜厚は、第1実施形態と同様に、パーティクルに起因して発生する層間ショートを抑制するために、1000オングストローム以上に設定される。また、絶縁膜42の膜厚は、製造歩留まり及び表示品位の低下を抑制するために、1500オングストローム以下に設定することが望ましい。
このように、絶縁膜42の膜厚が変更になったとき、表示素子20に供給する電流量を制御するための駆動トランジスタTrのゲート電位すなわち図中のA点の電位が変動する場合がある。このような電位変動は、表示素子20に供給する電流量のばらつきを招き、表示品位の低下を招くおそれがある。
このため、駆動トランジスタTr及び第1スイッチ素Sw1ゲート絶縁膜と、蓄積容量素子Csの層間絶縁膜とを同一工程で形成した絶縁膜42によって構成することにより、層間ショート対策で絶縁膜42の膜厚が変更になったとしても、スイッチングノイズ(制御線1のオン・オフ動作に伴う)による駆動トランジスタTrのA点の電位変動を抑制することができる。このため、表示素子20に安定して電流を供給することができ、表示品位の低下を抑制することが可能となる。
制御線1のスイッチング動作に伴うA点の電位変動ΔVについては、駆動トランジスタTr及び第1スイッチ素子Sw1のゲート容量をそれぞれC1及びC2とし、蓄積容量素子Csの容量をC3とし、制御線1の振幅をVdとすると、
ΔV=(C2/(2・C3+2・C1−C2))・Vd
であらわされる。このため、駆動トランジスタTr、第1スイッチ素Sw1、及び、蓄積容量素子Csの絶縁膜42を共通化し、膜厚が常に一定であれば、仮に絶縁膜42の膜厚が変更になったとしても、ΔVは維持される。
ΔV=(C2/(2・C3+2・C1−C2))・Vd
であらわされる。このため、駆動トランジスタTr、第1スイッチ素Sw1、及び、蓄積容量素子Csの絶縁膜42を共通化し、膜厚が常に一定であれば、仮に絶縁膜42の膜厚が変更になったとしても、ΔVは維持される。
一方、例えば駆動トランジスタTr及び第1スイッチ素子Sw1のゲート絶縁膜と、蓄積容量素子Csの層間絶縁膜とが別々であった場合、ゲート絶縁膜の膜厚のみ層間ショート対策でk倍すると、ΔVは、((2・k・C3+2・C1−C2)/(2・C3+C1−C2))倍となる。
このように、第3実施形態においては、製造過程で発生するパーティクルに起因した層間ショートを抑制するために絶縁膜42の膜厚を適宜変更しても、駆動トランジスタのゲート電位の変動を抑制することができる。このため、工程毎にパーティクルの粒径分布が変化しても、これに応じて適宜最適な膜厚の絶縁膜42を形成するように絶縁膜42の成膜条件を変更するのみで対応することができ、大幅な設計変更なしに高い製造歩留まりを維持することができる。
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
例えば、上述した実施の形態では、表示装置として有機EL表示装置を例に説明したが、この発明は、液晶表示装置にも適用可能である。すなわち、表示パネルにおいて、各画素は、画素電極と対向電極との間に液晶層を保持した表示素子と、画素電極に所定の電位を書き込むためのスイッチ素子としての薄膜トランジスタと、蓄積容量素子とを備えている。このような薄膜トランジスタにおけるゲート絶縁膜、及び、蓄積容量素子における層間絶縁膜は、1000オングストローム以上の膜厚を有するように形成することにより、製造工程で混入したパーティクルに起因した層間ショートを抑制することができる。なお、液晶表示装置の表示パネルにおいては、有機EL表示装置の表示パネルと比較して、各画素に配置される素子数が少ないため、図3に示したような絶縁膜の膜厚に対する不良率を測定したとき、全体的に不良率は小さく抑えられ、ゲート絶縁膜及び層間絶縁膜を1000オングストローム以上に設定することにより、不良率は約5%以下に抑えられる。
10…画素回路、20…表示素子、21…第1電極、22…第2電極、23…有機活性層、30…隔壁、40…支持基板、41…半導体層、42…絶縁膜(第1絶縁膜)、43…導電膜、44…第2絶縁膜、45…第1コンタクトホール、46…第2コンタクトホール、100…表示パネル、102…表示エリア、120…配線基板、PX…画素、Cs…蓄積容量素子、Tr…駆動トランジスタ、Sw1…第1スイッチ素子、Sw2…第2スイッチ素子、Sw3…第3スイッチ素子
Claims (14)
- マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された半導体層と、
前記半導体層を覆う第1絶縁膜と、
前記半導体層と対向するように前記第1絶縁膜上に配置された導電膜と、
前記導電膜を覆う第2絶縁膜と、
前記第1絶縁膜及び前記第2絶縁膜を前記半導体層まで貫通する第1コンタクトホールと、
前記第2絶縁膜を前記導電膜まで貫通する第2コンタクトホールと、
を備えたことを特徴とする表示装置。 - 前記第1絶縁膜の膜厚は、1000オングストローム以上であることを特徴とする請求項1に記載の表示装置。
- 前記第2コンタクトホールは、3画素以内に1つ以上配置されることを特徴とする請求項1に記載の表示装置。
- 前記第1絶縁膜の膜厚は、1500オングストローム以下であることを特徴とする請求項1に記載の表示装置。
- 前記半導体層は、ポリシリコンであることを特徴とする請求項1に記載の表示装置。
- 前記導電膜は、トランジスタのゲート電極であることを特徴とする請求項1に記載の表示装置。
- 前記画素は、画素毎に独立島状に配置された第1電極と、複数の画素の前記第1電極に対向して配置された第2電極と、前記第1電極と前記第2電極との間に保持された光活性層と、を備えた表示素子を有することを特徴とする請求項1に記載の表示装置。
- 前記光活性層は、有機活性層であることを特徴とする請求項7に記載の表示装置。
- マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
画素毎に配置された画素回路と、
画素回路によって駆動制御される表示素子と、を備え、
前記画素回路は、前記表示素子に供給する電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ素子と、前記駆動トランジスタのゲート電極と定電位端子との間に接続された蓄積容量素子と、を含み、
前記駆動トランジスタおよび前記スイッチ素子は同一構造の薄膜トランジスタで構成され、前記駆動トランジスタおよび前記スイッチ素子のゲート電極と半導体層との間、及び、前記蓄積容量素子の電極間に、共通の絶縁膜を備えたことを特徴とする表示装置。 - 前記絶縁膜の膜厚は、1000オングストローム以上であることを特徴とする請求項9に記載の表示装置。
- 前記絶縁膜の膜厚は、1500オングストローム以下であることを特徴とする請求項9に記載の表示装置。
- 前記表示素子は、
画素毎に独立島状に配置された第1電極と、
複数の画素の前記第1電極に対向して配置された第2電極と、
前記第1電極と前記第2電極との間に保持された光活性層と、
を備えたことを特徴とする請求項8に記載の表示装置。 - 前記光活性層は、有機活性層であることを特徴とする請求項12に記載の表示装置。
- 前記半導体層は、ポリシリコンであることを特徴とする請求項9に記載の表示装置。
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