CN112740405A - 显示装置及其制造方法 - Google Patents

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吴元植
李耀闲
李熙根
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Abstract

在用于制造显示装置的方法中，准备包括显示区域和非显示区域的基底，显示区域包括多个像素区域，非显示区域设置在显示区域的外围处。分别在像素区域中形成第一开关元件，并且形成电路元件层，电路元件层包括设置在非显示区域中并且电连接到第一开关元件的参考电压线。形成像素电极，像素电极包括第一像素电极和第二像素电极，第一像素电极分别在像素区域中设置在电路元件层上并且通过第一开关元件电连接到参考电压线，第二像素电极面对第一像素电极。在第一像素电极与第二像素电极之间设置多个发光元件。将第一电源电压施加到参考电压线并且将第二电源电压施加到第二像素电极，以使发光元件对准。

Description

显示装置及其制造方法
技术领域
本公开涉及一种包括发光二极管的显示装置以及制造该显示装置的方法。
背景技术
显示装置通过使用诸如发光二极管的发光元件作为像素的光源来显示高质量的图像。发光二极管即使在恶劣的环境条件下也表现出相对良好的耐久性，并且还表现出优异的寿命和亮度。
最近，已经进行了对使用具有高度可靠的无机晶体结构的材料制造微发光二极管以及将它们设置在显示面板中的研究，使得它们可以用作用于像素的下一代光源。作为这种研究的一部分，正在开发用作发光显示装置的每个像素的光源的微米级或纳米级的超小发光二极管。
发明内容
技术问题
本公开的方面提供了一种制造显示装置的方法以及通过该方法制造的显示装置，通过该方法可以容易地使发光元件对准并且可以提高制造效率。
在阅读下面的详细描述和权利要求之后，本公开的这些和其他方面、实施例和优点对于本领域普通技术人员将立即变得明显。
技术方案
根据本公开的一个方面，提供了一种制造显示装置的方法，该方法包括以下步骤：准备基底，基底包括显示区域和设置在显示区域外部的非显示区域，显示区域包括多个像素区域；在所述多个像素区域中的每个像素区域中形成第一开关元件，并且形成包括设置在非显示区域中并且电连接到第一开关元件的参考电压线的电路元件层；形成像素电极，像素电极在所述多个像素区域中的每个像素区域中设置在电路元件层上，并且包括第一像素电极和第二像素电极，第一像素电极通过第一开关元件电连接到参考电压线，并且第二像素电极面对第一像素电极；在第一像素电极与第二像素电极之间布置多个发光元件；以及通过将第一电源电压施加到参考电压线并且将第二电源电压施加到第二像素电极来使所述多个发光元件对准。
该方法还可以包括以下步骤：形成分别设置在所述多个发光元件的第一端上的第一接触电极，以及将所述多个发光元件与第一像素电极连接；以及形成分别设置在所述多个发光元件的第二端上的第二接触电极，以将所述多个发光元件与第二像素电极连接。
在使所述多个发光元件对准的步骤与形成第一接触电极的步骤之间可以不进行蚀刻工艺。
使所述多个发光元件对准的步骤可以包括将用于导通第一开关元件的第一控制信号施加到第一开关元件的控制电极。
电路元件层还可以包括连接在第一像素电极与第一电源端子之间的第二开关元件以及连接在第二开关元件的控制电极与数据线之间的第三开关元件。
使所述多个发光元件对准的步骤还可以包括：导通第二开关元件和第三开关元件中的每个，用于导通第二开关元件的导通电压被施加到数据线，并且第一电源电压施加到第一电源端子。
电路元件层还可以包括连接在第一像素电极与第二开关元件的控制电极之间的电容器。
使所述多个发光元件对准的步骤还可以包括导通第三开关元件，并且其中，第一电源电压施加到数据线。
形成像素电极的步骤还可以包括：在非显示区域中形成连接到参考电压线的第一线以及将第一线与第一像素电极连接的连接电极。
第一电源电压可以通过第一线施加到参考电压线。
该方法还可以包括去除连接电极以将第一线与第一像素电极分离。
电路元件层还可以包括在基底与显示元件层之间彼此顺序地堆叠的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。
参考电压线可以包括以下至少一者：第一子线，设置在第三绝缘层与第四绝缘层之间；第二子线，设置在第二绝缘层与第三绝缘层之间；第三子线，设置在第一绝缘层与第二绝缘层之间；以及第四子线，设置在基底与第一绝缘层之间。
第一电压线可以包括设置在电路元件层上并且直接连接到参考电压线的第一子电压线以及设置在第一子电压线上的第二子电压线，并且第二子电压线的导电率可以比第一子电压线的导电率大。
形成电路元件层的步骤可以包括：形成连接到第一开关元件的控制电极的扫描信号线以及将扫描信号线与非显示区域中的虚设线连接的第一虚设开关元件。
使发光元件对准的步骤可以包括：将用于导通第一开关元件的导通电压施加到虚设线；以及导通第一虚设开关元件。
电路元件层还可以包括第二虚设开关元件，第二虚设开关元件将扫描信号线与相邻的扫描信号线连接，并且其中，使所述多个发光元件对准的步骤还包括导通第二虚设开关元件。
根据本公开的另一方面，提供了一种显示装置，该显示装置包括：基底，包括显示区域和设置在显示区域外部的非显示区域，显示区域包括多个像素区域；电路元件层，包括形成在所述多个像素区域中的每个像素区域中的第一开关元件、设置在非显示区域中并且电连接到第一开关元件的参考电压线以及连接到第一开关元件的控制电极的扫描线；以及显示元件层，包括第一像素电极、第二像素电极和多个发光元件，第一像素电极在所述多个像素区域中的每个像素区域中设置在电路元件层上并且通过第一开关元件电连接到参考电压线，第二像素电极设置成面对第一像素电极，所述多个发光元件设置在第一像素电极与第二像素电极之间。电路元件层还包括形成在非显示区域中的虚设线以及连接在虚设线与扫描线之间的第一虚设开关元件。
电路元件层还可以包括将扫描信号线与相邻的扫描信号线连接的第二虚设开关元件。
根据本公开的又一方面，提供了一种显示装置，该显示装置包括：基底，包括显示区域和设置在显示区域外部的非显示区域，显示区域包括多个像素区域；电路元件层，包括设置在所述多个像素区域中的每个像素区域中的电路元件，以及设置在非显示区域中并且电连接到电路元件的参考电压线；以及显示元件层，包括第一像素电极、第二像素电极以及多个发光元件，第一像素电极在所述多个像素区域中的每个像素区域中设置在电路元件层上，第二像素电极设置成面对第一像素电极，所述多个发光元件设置在第一像素电极与第二像素电极之间。第二像素电极围绕第一像素电极。
在附图和下面的描述中阐述了本说明书中描述的主题的一个或更多个实施例的细节。
有益效果
根据本公开的示例性实施例，在显示装置中通过连接到像素电极的参考电压线施加对准电压，使得可以省略形成附加对准线的工艺。结果，可以改善制造显示装置的效率。
应当注意的是，本公开的效果不限于上述的效果，根据下面的描述，本公开的其他效果对于本领域技术人员而言将是明显的。
附图说明
图1是示意性地示出根据本公开的示例性实施例的显示装置的平面图。
图2和图3是根据本公开的示例性实施例的显示装置的平面图。
图4是示出沿着图3的线A-A'和B-B'截取的显示装置的示例的剖视图。
图5至图9是示出了沿着图3的线A-A'和B-B'截取的显示装置的各种示例的剖视图。
图10是示出图1的显示装置中包括的发光二极管的示例的透视图。
图11是示出图1的显示装置的示例的电路图。
图12是示出图11的显示装置中包括的像素中的一个像素的示例的电路图。
图13是示出图11的显示装置中包括的数据驱动器的示例的图。
图14是示出施加到图12的像素的信号的示例的波形图。
图15是示出设置在图14的显示装置中包括的像素区域中的像素的示例的电路图。
图16和图17是示出图14的显示装置中包括的像素的其他示例的电路图。
图18是示出在图17的像素中测量的信号的示例的波形图。
图19和图20是示出图1的显示装置的其他示例的电路图。
图21是示出图19的显示装置中包括的像素中的一个像素的示例的电路图。
图22是示出图19的显示装置中包括的扫描驱动器的示例的电路图。
图23是示出图19中示出的显示装置的另一示例的电路图。
图24至图26是示出图2的显示装置的其他示例的平面图。
图27至图34是示出根据各种示例性实施例的图1的显示装置中包括的像素的图。
图35是示出根据本公开的示例性实施例的用于制造显示装置的方法的流程图。
具体实施方式
通过下文参照附图对示例性实施例的描述，本公开的优点和特征以及实现它们的方法将变得明显。然而，本公开不限于这里公开的示例性实施例，而是可以以各种不同的方式实现。提供示例性实施例用于使本公开的公开内容彻底并且用于将本公开的范围充分地传达给本领域技术人员。将注意的是，本公开的范围仅由权利要求限定。
如这里所使用的，短语“元件B上的元件A”指元件A可以直接地设置在元件B上和/或元件A可以经由另一元件C间接地设置在元件B上。贯穿说明书，同样的附图标记表示同样的元件。
尽管诸如“第一”、“第二”等的术语用于在这样的术语描述的元件之间进行任意地区分，但是这些术语不一定旨在指示这样的元件的时间或其他优先级。这些术语仅用来将一个元件与另一元件区分开。因此，如这里所使用的，在本公开的技术范围内，第一元件可以是第二元件。
在下文中，将参照附图描述本公开的示例性实施例。
图1是示意性地示出根据本公开的示例性实施例的显示装置的平面图。
参照图1，显示装置100可以包括基底SUB和设置在基底SUB上的像素PXL。
基底SUB(或显示装置100)可以包括显示区域DA和非显示区域NDA。在显示区域DA中，可以显示图像。在非显示区域NDA中，可以不显示图像。显示区域DA可以设置在显示装置100的中心区域处，而非显示区域NDA可以设置在显示区域DA外部以围绕显示区域DA，或者可以设置在显示装置100的边缘处。然而，将理解的是，本公开不限于此。例如，非显示区域NDA可以仅设置在显示区域DA的一侧上。
基底SUB可以是刚性基底或柔性基底，并且其材料或物理性质在这里不受特别地限制。例如，基底SUB可以是由玻璃或钢化玻璃制成的刚性基底，或者是实现为由塑料或金属制成的薄膜的柔性基底。
像素PXL可以设置在基底SUB上的显示区域DA中。基底SUB(或显示区域DA)可以包括多个像素区域，并且像素PXL可以分别形成在像素区域中。在非显示区域NDA中，可以设置连接到显示区域DA中的像素PXL的线和/或嵌入其中的电路。
像素PXL可以包括电路元件和多个发光二极管LD。电路元件可以响应于外部提供的扫描信号和数据信号将电流(或驱动电流)传输到发光二极管LD，并且发光二极管LD可以发射具有与电流的大小成比例的亮度的光。发光二极管LD可以具有微米级或纳米级的尺寸，可以具有棒状形状，并且可以彼此并联连接。稍后将参照图13详细地描述发光二极管LD的构造。
图2和图3是根据本公开的示例性实施例的显示装置的平面图。
参照图2，显示装置100可以包括感测线SSL、参考电压线L_VINT、第一像素电极ELT1和第二像素电极ELT2以及第二线AL2。
感测线SSL可以在第二方向D2上延伸，并且可以跨(或穿过)显示区域DA设置。
参考电压线L_VINT可以在显示装置100的非显示区域NDA中在第一方向D1上延伸。参考电压线L_VINT可以连接到感测线SSL，并且参考电压线L_VINT可以与感测线SSL一体地形成。
第二像素电极ELT2可以在显示区域DA中在第二方向D2上延伸，并且可以跨多个像素区域PXA设置。第二像素电极ELT2可以包括在像素区域PXA中在第二方向D2上突出的分支电极。
第一像素电极ELT1可以在像素区域PXA中设置成分别面对第二像素电极ELT2。第一像素电极ELT1可以与分支电极间隔开一定距离，并且可以沿着分支电极的边缘延伸。
如图2中所示，当从顶部观看时，第二像素电极ELT2可以具有“T”形形状，并且当从顶部观看时，第一像素电极ELT1可以具有围绕“T”形形状的“凹”(或“U”)形形状。
第二线AL2可以在非显示区域NDA中在第一方向D1上延伸，并且可以连接到第二像素电极ELT2。第二线AL2和第二像素电极ELT2可以经由同一工艺一体地形成。
第一像素电极ELT1可以电连接到参考电压线L_VINT(或感测线SSL)。
在使发光二极管LD对准的工艺期间，第一像素电极ELT1电连接到参考电压线L_VINT(或感测线SSL)，因此可以通过参考电压线L_VINT将第一对准电压(例如，接地电压)施加到第一像素电极ELT1。另外，可以通过第二线AL2将第二对准电压(例如，AC电压)施加到第二像素电极ELT2。可以在像素区域PXA中的第一像素电极ETL1与第二像素电极ETL2之间产生电场，并且可以通过电场使发光二极管LD对准。
尽管在图1中示出的示例中显示装置100包括第一线AL1，但是本公开不限于此。例如，如图3中所示，显示装置100_1还可以包括第一线AL2。第一线AL1可以相对于显示区域DA设置在第二线AL2的相对侧上的非显示区域NDA中。第一线AL1可以与第一像素电极ETL2经由同一工艺一体地形成。第一线AL1可以与参考电压线L_VINT叠置或与参考电压线L_VINT相邻设置，并且可以通过第一接触孔CNT1与参考电压线L_VINT并联连接。因此，可以减小参考电压线L_VINT的电阻，可以减小施加到参考电压线L_VINT的电压(例如，对准电压、参考电压等)的下降，并且可以更有效地使发光二极管LD对准。
顺便提及，在基于通过参考电压线V_SEN和第二线AL2施加的对准电压将发光二极管LD布置在第一像素电极ELT1与第二像素电极ELT2之间之后，对于第一像素电极ELT1和第二像素电极ELT2，可以不需要附加的工艺。换句话说，第一像素电极ELT1和第二像素电极ELT2可以经由单个工艺(例如，使用一个掩模的蚀刻工艺)而不是多个工艺形成。结果，可以使制造显示装置100的工艺更简化，并且可以改善制造效率。
图4是示出沿着图3的线A-A'和B-B'截取的显示装置的示例的剖视图。图5至图9是示出沿着图3的线A-A'和B-B'截取的显示装置的各种示例的剖视图。
首先，参照图2和图4，电路元件层PCL和显示元件层LDL在显示区域DA中顺序地设置在基底SUB上。例如，电路元件层PCL可以形成在基底SUB的一个表面上，并且显示元件层LDL可以形成在电路元件层PCL上。
电路元件层PCL包括设置在显示区域DA中的电路元件。电路元件层PCL可以包括分别形成在像素区域PXA中的电路元件，以形成像素电路PXC。例如，电路元件层PCL可以包括设置在像素区域PXA中的每个中的至少一个晶体管T和存储电容器Cst。
尽管在图4中示出的示例中像素PXL仅包括一个晶体管T，但是这仅仅是说明性的。像素PXL可以包括多个晶体管，这些晶体管可以具有与晶体管T的剖面结构基本上相同或相似的剖面结构。另外，晶体管T的结构不限于于图7中示出的示例性实施例。例如，晶体管T可以具有本领域公知的各种剖面结构。形成像素电路PXC的晶体管可以具有不同的类型和/或结构。
电路元件层PCL包括多个绝缘层。电路元件层PCL可以包括顺序地堆叠在基底SUB的表面上的第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4。第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4可以在基底SUB与显示元件层LDL之间顺序地彼此堆叠。另外，电路元件层PCL还可以包括设置在基底SUB与电路元件之间的至少一个缓冲层BFL。第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4以及缓冲层BFL中的至少一者可以形成在包括显示区域DA和非显示区域NDA的基底SUB的表面上。
缓冲层BFL可以防止杂质在晶体管T中扩散。缓冲层BFL可以由单层或者两层或更多层的多层组成。当缓冲层BFL由多个层组成时，这些层可以由相同的材料或不同的材料制成。可以去除缓冲层BFL。
晶体管T包括半导体层SCL、栅电极GE、第一电极ET1和第二电极ET2。尽管在图7中示出的示例中，晶体管T包括与半导体层SCL分开形成的第一电极ET1和第二电极ET2，但是本公开不限于此。例如，设置在像素区域PXA中的至少一个晶体管T的第一电极ET1和/或第二电极ET2可以与半导体层SCL集成。
半导体层SCL可以设置在缓冲层BFL上。半导体层SCL可以设置在其上形成有缓冲层BFL的基底SUB与第一绝缘层INS1之间。半导体层SCL可以包括与第一电极ET1接触的第一区、与第二电极ET2接触的第二区以及位于第一区与第二区之间的沟道区。第一区和第二区中的一者可以是源区，并且另一者可以是漏区。
半导体层SCL可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。另外，半导体层SCL的沟道区可以是作为未掺杂杂质的半导体图案的本征半导体，并且半导体层SCL的第一区和第二区中的每者可以是掺杂有预定的某种杂质的半导体图案。
栅电极GE可以设置在半导体层SCL上，且第一绝缘层INS1置于其间。例如，栅电极GE可以设置在第一绝缘层INS1与第二绝缘层INS2之间，并且可以与半导体层SCL的至少一个区叠置。
第一电极ET1和第二电极ET2可以设置在半导体层SCL上，且至少一个绝缘层(例如，多个绝缘层)置于第一电极ET1和第二电极ET2与半导体层SCL之间。例如，第一电极ET1和第二电极ET2可以设置在第三绝缘层INS3与第四绝缘层INS4之间。第一电极ET1和第二电极ET2可以电连接到半导体层SCL。例如，第一电极ET1和第二电极ET2可以分别通过穿透第一绝缘层INS1至第三绝缘层INS3的接触孔与半导体层SCL的第一区和第二区接触。
第一电极ET1和第二电极ET2中的一者可以通过穿透第四绝缘层INS4的至少一个接触孔电连接到设置在第四绝缘层INS4上的第一像素电极ELT1。
存储电容器Cst可以包括设置在不同层上且彼此间隔开的第一电容器电极CSE1和第二电容器电极CSE2。第一电容器电极CSE1可以设置在第二绝缘层INS2与第三绝缘层INS3之间。第二电容器电极CST2可以与形成晶体管T的至少一个导电层(例如，半导体层SCL、栅电极GE以及第一电极ET1和第二电极ET2中的至少一者)设置在同一层上。例如，第二电容器电极CST2可以与晶体管T的栅电极GE一起设置在第一绝缘层INS1与第二绝缘层INS2之间。
尽管为了便于说明，在图4中示出的示例中，第一电容器电极CSE1和第二电容器电极CSE2中的每者由单层组成，但是本公开不限于此。例如，第一电容器电极CSE1和第二电容器电极CSE2中的至少一者可以由多层组成。可以以各种方式更改第一电容器电极CSE1和第二电容器电极CSE2的堆叠结构和/或位置。
根据本公开的示例性实施例，显示元件层LDL可以包括在电路元件层PCL上方设置在显示区域DA中的多个发光二极管LD。例如，显示元件层LDL可以包括在各个像素区域PXA中形成在电路元件层PCL上方并且构成发光单元的发光二极管LD。
尽管为了便于说明，图4中仅示出了一个发光二极管LD，但是多个发光二极管LD可以设置在像素区域PXA内部。另外，在像素区域PXA中，发光二极管LD可以设置在基本上同一层上，并且可以具有相同或相似的剖面结构和/或连接结构。另外，发光二极管LD的结构和布置不限于图4中示出的示例性实施例。例如，发光二极管LD可以具有本领域已知的各种剖面结构和/或连接结构。
显示元件层LDL可以包括设置在像素区域PXA中的每个中的第一像素电极ELT1和第二像素电极ELT2、设置在彼此面对的第一像素电极ELT1与第二像素电极ELT2之间的发光二极管LD以及设置在发光二极管LD中的每个的第一端EP1和第二端EP2上的第一接触电极CNE1和第二接触电极CNE2。另外，显示元件层LDL还可以包括至少一个导电层和/或绝缘层。显示元件层LDL还可以包括第一分隔壁PW1和第二分隔壁PW2、第一盖层CPL1和第二盖层CPL2以及第五绝缘层INS5至第七绝缘层INS7中的至少一者。
第一分隔壁PW1和第二分隔壁PW2可以设置在电路元件层PCL的第四绝缘层INS4上。第一分隔壁PW1和第二分隔壁PW2可以设置在第四绝缘层INS4上，使得它们彼此间隔开预定距离。第一分隔壁PW1和第二分隔壁PW2可以在像素区域PXA中的每个内限定发射区域。
第一分隔壁PW1和第二分隔壁PW2中的每者可以包括含有无机材料或有机材料的绝缘材料，但是形成第一分隔壁PW1和第二分隔壁PW2的构成材料不限于此。第一分隔壁PW1和第二分隔壁PW2中的每者具有具备以一定角度倾斜的侧表面的梯形形状，但是第一分隔壁PW1和第二分隔壁PW2的形状不限于此。例如，如图9中所示，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有半椭圆形形状，或者可以具有诸如圆形和正方形的各种形状。
第一像素电极ELT1和第二像素电极ELT2可以设置在设置有第一分隔壁PW1和第二分隔壁PW2的像素区域PXA中。第一像素电极ELT1和第二像素电极ELT1可以设置在其上形成有第一分隔壁PW1和第二分隔壁PW2的基底SUB上方，并且可以彼此间隔开预定距离。
第一像素电极ELT1可以设置在第一分隔壁PW1上，并且第二像素电极ELT2可以设置在第二分隔壁PW2上。第一像素电极ELT1和第二像素电极ELT2中的一者可以是阳极电极，并且另一者可以是阴极电极。
第一像素电极ELT1和第二像素电极ELT2可以具有与第一分隔壁PW1和第二分隔壁PW2的形状一致的形状。例如，第一像素电极ELT1可以具有与第一分隔壁PW1的斜率相等的斜率，并且第二像素电极ELT2可以具有与第二分隔壁PW2的斜率相等的斜率。
另外，第一像素电极ELT1和第二像素电极ELT2可以设置在同一平面上并且可以具有相同的高度。当第一像素电极ELT1和第二像素电极ELT2具有相同的高度时，发光二极管LD可以更稳定地连接在第一像素电极ELT1与第二像素电极ELT2之间。然而，将理解的是，本公开不限于此。可以以各种方式更改第一像素电极ELT1和第二像素电极ELT2的形状、结构和/或布置关系。
第一像素电极ELT1和第二像素电极ELT2可以是但不限于反射电极。例如，第一像素电极ELT1和第二像素电极ELT2可以由具有反射率的导电材料制成。例如，第一像素电极ELT1和第二像素电极ELT2可以包括但不限于金属(诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr和合金)、诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和氧化铟锡锌(ITZO)的导电氧化物以及诸如PEDOT的导电聚合物中的至少一种。另外，第一像素电极ELT1和第二像素电极ELT2中的每者可以由单层或多层组成，并且其堆叠结构不限于此。
第一像素电极ELT1和第二像素电极ELT2可以将从发光二极管LD中的每个的两端EP1和EP2发射的光朝向其上显示图像的一侧(例如，朝向显示装置100的前侧)引导。当第一像素电极ELT1和第二像素电极ELT2具有与第一分隔壁PW1和第二分隔壁PW2的形状一致的倾斜度时，从发光二极管LD的两端EP1和EP2发射的光可以被第一像素电极ELT1和第二像素电极ELT2反射，以朝向前侧行进。因此，可以改善从发光二极管LD发射的光的效率。
另外，第一分隔壁PW1和第二分隔壁PW2也可以用作反射构件。第一分隔壁PW1和第二分隔壁PW2可以与设置在其上的第一像素电极ELT1和第二像素电极ELT2一起用作改善从发光二极管LD中的每个发射的光的效率的反射构件。
第一盖层CPL1和第二盖层CPL2可以设置在设置有第一像素电极ELT1和第二像素电极ELT1的像素区域PXA中。例如，第一盖层CPL1可以设置在第一像素电极ELT1上以覆盖第一像素电极ELT1，并且第二盖层CPL2可以设置在第二像素电极ELT2上以覆盖第二像素电极ELT2。
第一盖层CPL1和第二盖层CPL2可以由诸如IZO的透明导电材料制成，以减小从发光二极管LD中的每个发射的光的损失。然而，将理解的是，本公开不限于此。可以改变第一盖层CPL1和第二盖层CPL2的构成材料。
第一盖层CPL1和第二盖层CPL2可以防止由于在制造发光显示装置的工艺期间出现的缺陷而损坏第一像素电极ELT1和第二像素电极ELT1，并且可以增强第二像素电极ELT1和第二像素电极ELT1与电路元件层PCL之间的粘合力。然而，将理解的是，可以除去第一盖层CPL1和第二盖层CPL2中的至少一者。
第一绝缘图案INP1可以设置在其中设置有第一盖层CPL1和第二盖层CPL2的像素区域PXA中。第一绝缘图案INP1可以设置在电路元件层PCL与发光二极管LD中的每个之间，并且可以覆盖第一盖层CPL1和第二盖层CPL2的一定区域。第一绝缘图案INP1可以稳定地支撑发光二极管LD并且可以防止发光二极管LD偏移。第一绝缘图案INP1可以与形成在显示元件层LDL中的绝缘层中的一个同时形成，或者可以独立地形成。
可以在设置有第一绝缘图案INP1等的像素区域PXA中供应发光二极管LD并且使发光二极管LD对准。发光二极管LD被引导，使得它们通过形成在第一像素电极ELT1与第二像素电极ELT2之间的电场而自对准，并且可以布置在像素区域PXA的第一像素电极ELT1与第二像素电极ELT2之间。
第二绝缘图案INP2可以设置在设置有发光二极管LD的像素区域PXA中，以覆盖发光二极管LD的上表面的一部分。第二绝缘图案INP2可以与形成在显示元件层LDL中的绝缘层中的一个同时形成，或者可以独立地形成。
第五绝缘层INS5可以形成在第一盖层CPL1的上表面的一部分上。第五绝缘层INS可以与第一绝缘图案INP1和第二绝缘图案INP2中的一者同时形成，或者可以独立地形成。可以去除第五绝缘层INS。
第一接触电极CNE1可以设置在设置有第二绝缘图案INP2、第五绝缘层INS5等的像素区域PXA中。第一接触电极CNE1可以覆盖第一盖层CPL1，并且可以通过第一盖层CPL1电连接到第一像素电极ELT1。当去除第一盖层CPL1时，第一接触电极CNE1可以直接地设置在第一像素电极ELT1上，并且可以直接地连接到第一像素电极ELT1。另外，第一接触电极CNE1可以覆盖设置在像素区域PXA中的至少一个发光二极管LD的第一端EP1，并且可以将至少一个发光二极管LD的第一端EP1与各个第一像素电极ELT1连接。
第六绝缘层INS6可以设置在像素区域PXA中的第一接触电极CNE1上。第六绝缘层INS6可以设置为覆盖第一接触电极CNE1和第五绝缘层INS5。
第二接触电极CNE2可以设置在设置有第六绝缘层INS6等的像素区域PXA中。第二接触电极CNE2可以覆盖第二盖层CPL2，并且可以通过第二盖层CPL2电连接到第二像素电极ELT2。当去除第二盖层CPL2时，第二接触电极CNE2可以直接地设置在第二像素电极ELT2上，并且可以直接地连接到第二像素电极ELT2。另外，第二接触电极CNE2可以覆盖设置在像素区域PXA中的至少一个发光二极管LD的第二端EP2，并且可以将至少一个发光二极管LD的第二端EP2与第二像素电极ELT2连接。
第七绝缘层INS7、外覆层OC等可以设置在设置有第二接触电极CNE2等的像素区域PXA中。根据示例性实施例，第七绝缘层INS7可以设置在基底SUB的包括显示区域DA和非显示区域NDA的表面上，并且外覆层OC可以覆盖第七绝缘层INS7的上表面。
参考电压线L_SEN和第一线AL1(和第二线AL2)可以设置在非显示区域NDA中。参考电压线L_SEN可以设置在基底SUB上的非显示区域NDA中，并且第一线AL1可以设置为与参考电压线L_SEN叠置。
最初，第一线AL1可以设置在电路元件层PCL的第四绝缘层INS4上。第一线AL1可以与第一像素电极ELT1和第二像素电极ELT2中的至少一者设置在同一层上。在形成第一像素电极ELT1和第二像素电极ELT2的工艺期间，第一线AL1可以与第一像素电极ELT1和第二像素电极ELT2形成在同一层上。
第一线AL1可以与第一盖层CPL1和第二盖层CPL2以及第一接触电极CNE1和第二接触电极CNE2中的至少一者设置在同一层上。第一线AL1可以在形成第一盖层CPL1和第二盖层CPL2的工艺期间与第一盖层CPL1和第二盖层CPL2形成在同一层上，或者可以在形成接触电极CNE1和CNE2的工艺期间与第一接触电极CNE1和第二接触电极CNE2形成在同一层上。
第一线AL1可以具有多层结构，该多层结构包括第一像素电极ELT1和第二像素电极ELT2、第一盖层CPL1和第二盖层CPL2以及第一接触电极CNE1和第二接触电极CNE2之中的设置在不同层上的电极和设置在同一层上的导电层。例如，如图8中所示，第一线AL1可以包括第一导电线AL1a和设置为与第一导电线AL1a叠置的第二导电线AL1b。第一导电线AL1a可以与第一像素电极ELT1和第二像素电极ELT2或者第一盖层CPL1和第二盖层CPL2设置在同一层上。第二导电线AL1b可以与第一盖层CPL1和第二盖层CPL2或者第一接触电极CNE1和第二接触电极CNE2设置在同一层上。
参考电压线L_SEN可以与形成在电路元件层PCL中的至少一个电极设置在同一层上。
例如，如图4中所示，参考电压线L_SEN可以包括与晶体管T的第一电极ET1一起设置在第三绝缘层INS3与第四绝缘层INS4之间的第一子线SUL1。在这种情况下，第一线AL1可以通过穿透第四绝缘层INS4的第一接触孔CNT1与第一子线SUL1接触。
作为另一示例，参考电压线L_SEN还可以包括与第一电容器电极CSE1一起设置在第二绝缘层INS2与第三绝缘层INS3之间的第二子线SUL2(如图5中所示)，或者可以包括与第二电容器电极CSE2和晶体管T的栅电极GE一起设置在第一绝缘层INS1与第二绝缘层INS2之间的第三子线SUL3(如图6中所示)。作为另一示例，如图7中所示，参考电压线L_SEN可以包括与晶体管T的半导体层SCL一起设置在基底SUB上的缓冲层BFL与第一绝缘层INS1之间的第四子线SUL4。
参考电压线L_SEN可以具有包括以下各者中的至少两者的多层结构：在第一对准线AL1和第二对准线AL2中的每者的子线之中的设置在第三绝缘层INS3与第四绝缘层INS4之间的第一子线SUL1、设置在第二绝缘层INS2与第三绝缘层INS3之间的第二子线SUL2、设置在第一绝缘层INS1与第二绝缘层INS2之间的第三子线SUL3以及设置在基底SUB与第一绝缘层INS1之间的第四子线SUL4。
如以上参照图4至图9所描述的，参考电压线L_SEN和第一线AL1可以在非显示区域NDA中设置在基底SUB上，并且可以具有单层结构或多层结构。因此，可以减小参考电压线L_SEN和第一线AL1的电阻，并且还可以防止在使发光二极管LD对准的工艺期间施加的对准电压的下降。结果，可以更有效地使发光二极管LD对准。另外，可以防止在驱动显示装置100时施加的参考电压的下降，使得可以更精确地获得像素PXL的特性信息。
图10是示出图1的显示装置中包括的发光二极管的示例的透视图。
参照图10，发光二极管LD可以包括第一导电半导体层11、第二导电半导体层13、设置在第一导电半导体层11与第二导电半导体层13之间的活性层12。发光二极管LD可以构造为堆叠体，在堆叠体中，第一导电半导体层11、活性层12和第二导电半导体层13以该顺序彼此堆叠。
发光二极管LD可以具有在一个方向上延伸的棒状形状。这里，发光二极管LD延伸所沿着的方向被称为长度方向。发光二极管LD可以沿着长度方向具有第一端和第二端。
第一导电半导体层11和第二导电半导体层13中的一者可以设置在发光二极管LD的第一端处，而第一导电半导体层11和第二导电半导体层13中的另一者可以设置在发光二极管LD的第二端处。
发光二极管LD可以制造成棒状形状。如这里所使用的，术语“棒状形状”包括在纵向方向上较长的棒状形状或条状形状(即，纵横比大于1)，诸如圆柱和多棱柱。然而，将理解的是，剖面的形状在这里不受特别地限制。例如，发光二极管LD的长度可以比其直径(或剖面的宽度)大。
发光二极管LD可以具有微米级或纳米级的尺寸，例如，微米级或纳米级的直径和/或长度。将注意的是，发光二极管LD的尺寸不限于此。例如，发光二极管LD的尺寸可以根据使用发光二极管LD的发光显示装置的设计条件而变化。
第一导电半导体层11可以包括至少一个n型半导体层。例如，第一导电半导体层11可以包括选自于InAlGaN、GaN、AlGaN、InGaN、AlN和InN的半导体材料，并且可以包括掺杂有诸如Si、Ge和Sn的第一导电掺杂剂的n型半导体层。将注意的是，第一导电半导体层11的构成材料不限于此，并且第一导电半导体层11可以包括各种材料。
活性层12可以设置在第一导电半导体层11上，并且可以形成为单量子阱结构或多量子阱结构。掺杂有导电掺杂剂的包覆层(未示出)可以形成在活性层12上和/或活性层12下面。例如，包覆层可以形成为AlGaN层或InAlGaN层。可以使用诸如AlGaN和AlInGaN的材料来形成活性层12，并且各种其他材料可以形成活性层12。
当跨发光二极管LD施加等于或高于预定电平的电压的电场时，在活性层12中产生电子-空穴对，以允许发光二极管LD发光。通过控制发光二极管LD的发射，发光二极管LD可以用作像素的光源。
第二导电半导体层13可以设置在活性层12上，并且可以包括与第一导电半导体层11的类型不同的类型的半导体层。第二导电半导体层13可以包括至少一个p型半导体层。例如，第二导电半导体层13可以包括选自于InAlGaN、GaN、AlGaN、InGaN、AlN和InN的至少一种半导体材料，并且可以包括掺杂有诸如Mg的第二导电掺杂剂的p型半导体层。将注意的是，第二导电半导体层13的构成材料不限于此，并且第二导电半导体层13可以包括各种材料。
除了第一导电半导体层11、活性层12和第二导电半导体层13之外，发光二极管LD还可以包括附加元件。发光二极管LD还可以包括设置在第一导电半导体层11、活性层12和/或第二导电半导体层13上和/或第一导电半导体层11、活性层12和/或第二导电半导体层13下面的至少一个磷光体层、活性层、半导体层和/或电极层。
另外，发光二极管LD还可以包括绝缘膜14。绝缘膜14可以形成为至少围绕活性层12的外围表面，并且还可以围绕第一导电半导体层11和第二导电半导体层13的至少一部分。
将注意的是，为了清楚地示出发光二极管LD的堆叠结构，在图10中去除了绝缘膜14的一部分。绝缘膜14可以完全覆盖发光二极管LD的除了两端之外的外围表面(例如，圆柱的侧表面)。可选地，绝缘膜14可以仅覆盖第一导电半导体层11、活性层12和/或第二导电半导体层13的侧表面的一部分。另外，可以去除绝缘膜14。
绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括但是不限于从由SiO2、Si3N4、Al2O3和TiO2组成的组中选择的至少一种绝缘材料。也就是说，绝缘膜14可以由本领域公知的各种绝缘材料中的任何一种制成。
当发光二极管LD包括绝缘膜14时，能够防止发光二极管LD的活性层12电连接到以上描述的第一像素电极ELT1和第二像素电极ELT2(见图4)。因此，可以确保发光二极管LD的电稳定性。另外，由于减少了发光二极管LD的表面缺陷，所以可以改善发光二极管LD的寿命和效率。此外，即使当发光二极管LD彼此靠近地布置时，也能够防止发光二极管LD之间的不期望的短路。
发光二极管LD可以在包括发光显示装置的各种类型的显示装置中用作光源。例如，通过在显示面板的每个像素区域中设置至少一个发光二极管LD，能够形成每个像素的发光单元。将注意的是，发光二极管LD可以找到除了显示装置之外的更多应用。例如，发光二极管LD还可以用于需要光源的其他类型的发光装置，诸如照明器。
尽管在图10中示出的示例中发光二极管LD是具有圆柱形状的棒状发光二极管，但是这仅仅是说明性的。发光二极管LD的类型和/或形状不限于此。
在下文中，将描述在驱动显示装置100时以及在制造显示装置100的工艺(例如，使发光二极管LD对准的工艺)期间的参考电压线L_SEN的功能。
图11是示出图1的显示装置的示例的电路图。图12是示出图11的显示装置中包括的像素中的一个像素的示例的电路图。图13是示出图11的显示装置中包括的数据驱动器的示例的图。图14是示出施加到图12的像素的信号的示例的波形图。
首先参照图1、图2和图11，显示装置100可以包括显示面板110、数据驱动器120、时序控制器130、扫描驱动器140和电源(未示出)。
显示面板110可以包括数据线DL1至DLm、扫描线SL1至SLn、感测线SSL1至SSLm以及感测控制线L1至Ln，其中，m和n是大于1的整数。数据线DL1至DLm和感测线SSL1至SSLm可以在第一方向D1上延伸，并且可以在第二方向D2上布置。扫描线SL1至SLn和感测控制线L1至Ln可以在第二方向D2上延伸，并且可以在第一方向D1上布置。像素PXL可以设置在数据线DL1至DLm、扫描线SL1至SLn、感测线SSL1至SSLm和感测控制线L1至Ln彼此交叉的位置处。像素PXL可以连接到数据线DL1至DLm中的一条、扫描线SL1至SLn中的一条、感测线SSL1至SSLm中的一条以及感测控制线L1至Ln中的一条。另外，像素PXL可以接收第一电源电压VDD和第二电源电压VSS。
数据驱动器120可以通过数据线DL1至DLm和感测线SSL1至SSLm连接到显示面板110。数据驱动器120可以在时序控制器130的控制下通过数据线DL1至DLm将数据信号D1至Dm提供到像素PXL。另外，数据驱动器120可以通过感测线SSL1至SSLm将参考电压VINT提供到像素PXL，并且可以通过感测线SSL1至SSLm从像素PXL接收感测电流。
时序控制器130可以从外部系统接收控制信号CS和图像信号R、G和B。控制信号CS可以包括垂直同步信号(Vsync)、水平同步信号(Hsync)等。图像信号R、G和B可以包含像素PXL的亮度信息，并且亮度可以具有1024、256或64个灰度级。时序控制器130可以响应于垂直同步信号(Vsync)按帧划分图像信号R、G和B，并且可以响应于水平同步信号(Hsync)按扫描线划分图像信号R、G和B，从而产生图像数据DATA。时序控制器130可以根据控制信号CS和图像信号R、G和B分别将控制信号CONT1和CONT2提供到数据驱动器120和扫描驱动器140。时序控制器130可以将图像数据DATA与控制信号CONT1一起提供到数据驱动器120，并且数据驱动器120可以响应于控制信号CONT1对输入的图像数据DATA进行采样和保持，并且将其转换为模拟电压以产生数据信号。随后，数据驱动器120可以通过数据线DL1至DLm将数据信号提供到像素PXL。时序控制器130可以将用于控制感测开关SW1和SW2至SWm(见图15)的开关操作的开关控制信号
Figure BDA0002981745080000181
至
Figure BDA0002981745080000182
提供到数据驱动器120。
扫描驱动器140可以通过扫描线SL1至SLn和感测控制线L1至Ln连接到显示面板110。扫描驱动器140可以响应于从时序控制器130提供的控制信号CONT2将扫描信号顺序地施加到扫描线SL1至SLn。在感测时段期间，扫描驱动器140可以通过感测线L1至Ln将感测信号提供到像素PXL，以测量像素PXL的电流。
电源(未示出)可以响应于从时序控制器130接收的控制信号将驱动电压供应到像素PXL。驱动电压可以包括第一电源电压VDD和第二电源电压VSS，并且第一电源电压VDD可以具有比第二电源电压VSS的电平高的电平。
参照图12，像素PXL可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、存储电容器CST和发光二极管LD。
第一晶体管T1可以包括接收第一电源电压VDD的第一电极、连接到第一节点N1的第二电极以及连接到第二节点N2的栅电极(或控制电极)。第一晶体管T1可以基于第二节点N2处的电压将驱动电流传输到第一节点N1。
第二晶体管T2可以包括连接到数据线的第一电极、连接到第二节点N2的第二电极以及接收扫描信号SC的栅电极。第二晶体管T2可以响应于扫描信号SC将通过数据线提供的数据信号DATA提供到第二节点N2。
第三晶体管T3可以包括连接到感测线的第一电极、连接到第一节点N1的第二电极以及接收感测控制信号SS的栅电极。第三晶体管T3可以响应于感测控制信号SS将通过感测线提供的参考电压VINT提供到第一节点N1。
存储电容器CST可以连接在第一节点N1与第二节点N2之间，并且可以存储数据信号DATA或者将其保持预定时间段。
发光二极管LD可以连接在第一节点N1与接收第二电源电压VSS的第二电力线之间。发光二极管LD可以基于通过第一晶体管T1提供的驱动电流发光。
参照图11和图13，数据驱动器120可以包括电流测量单元121、开关单元123和数据提供单元125。
电流测量单元121可以通过感测线SSL1至SSLm连接到像素PX11至PXnm。电流测量单元121可以在感测时段期间用作电流积分器。感测时段可以指用于测量流过发光二极管LD(见图15)的电流并且可以基于测量的电流确定用于数据信号的补偿值的时间段。例如，电流测量单元121可以包括运算放大器、电容器等，并且可以通过使用它们来对从像素PX11至PXnm中的至少一些提供的感测电流进行积分。
电流测量单元121可以通过开关单元123连接到感测线SSL1至SSLm。开关单元123可以包括开关SW1至SWm，并且开关SW1至SWm可以将感测线SSL1至SSLm与电流测量单元121连接。开关SW1至SWm可以基于从时序控制器130提供的开关控制信号而单独地工作。例如，可以仅导通第一开关SW1，然后电流测量单元121可以通过第一感测线SL1测量包括在第一像素列中的第11像素PX11至第n1像素PXn1中的每个的特性。又例如，当仅导通第二开关SW2时，然后电流测量单元121可以通过第二感测线SL2测量包括在第二像素列中的第12像素PX12至第n2像素PXn2中的每个的特性。作为又一示例，当第一开关SW1至第m开关SWm中的全部导通时，电流测量单元121可以通过第一感测线SSL1至第m感测线SSLm测量像素行(例如，包括第11像素PX11至第1m像素PX1m的第一像素行)中包括的所有像素的特性。
如上所述，由于第一感测线SSL1至第m感测线SSLm连接到参考电压线V_SEN，因此能够在测量特定像素行中包括的所有像素的特性时减小用于感测的感测电压的下降和感测电流的衰减。
数据提供单元125可以包括多个数模转换器DAC。DAC中的每个可以通过主数据线接收数据信号DATA，并且可以将数据信号DATA转换为模拟信号以通过多条数据线DL1至DLm将其提供到像素PX11至PXnm。
参照图12和图14，帧1F可以包括数据写入时段PER_W、发射时段PER_E和沿时段。如这里所使用的，帧1F是其中显示帧图像的持续时间。例如，帧1F可以比1/60秒小。单个帧1F可以包括与像素列(即，显示装置100中包括的像素列)的数量相等数量的水平时间。例如，帧1F可以包括与800列对应的800个水平时间(800H)，并且一个水平时间(1H)可以是例如近似16ms。
数据写入时段PER_W是用于将数据信号DATA提供到像素PXL中的每个的时间，并且可以比一个水平时间(1H)小。数据写入时段PER_W一个接一个地顺序地分配给像素，并且分配给每个像素行的数据写入时段PER_W可以由特定时间段PER_OE分开。例如，在起始点P0处，数据写入时段PER_W可以分配给第一像素行。随后，在第一时间点P1处，数据写入时段PER_W可以分配给第二像素行。
发射时段PER_E指像素PXR中的每个响应于数据信号DATA而发光的时间，并且可以是例如719个水平时间(719H)。可以在自数据写入时段PER_W起已经经过特定时间段PER_OE之后分配发射时段PER_E。
可以在发射时段PER_E之后分配沿时段PER_P。沿时段PER_P可以将当前帧与后续帧区分开，并且可以是例如80个水平时间(80H)。
第一电源电压VDD、第二电源电压VSS和参考电压VINT中的每者可以在单个帧1F期间具有恒定的电压电平。
例如，数据电压Vdata可以响应于数据信号DATA而在每个水平时间(1H)变化，并且可以具有在近似1V与10V之间的电压电平。
在第一像素行的数据写入时段PER_W期间，第一扫描信号SC[1]和第一感测控制信号SS[1]可以具有逻辑高电平(或导通电压电平)。然后，像素PXL(见图11)的第二晶体管T2可以响应于第一扫描信号SC[1]而导通，并且可以将与数据信号DATA对应的数据电压施加到第二节点N2。另外，第三晶体管T3可以响应于第一感测控制信号SS[1]而导通，并且参考电压VINT可以施加到第一节点N1。第一晶体管T1可以响应于第二节点N2处的节点电压(即，数据电压)而导通，并且可以将其传输到第一节点N1。将注意的是，电流路径(即，感测路径)通过第三晶体管T3形成，因此驱动电流可以通过感测线移动到电流测量单元121(见图13)。换句话说，在将数据写入像素PXL的同时，可以同时测量像素PXL的特性。
如图14中所示，由于数据写入时段PER_W顺序地分配给像素行，因此显示装置100可以测量每个像素行的像素PXL的特性。
如以上参照图11至图14所描述的，显示装置100可以通过外部补偿方法来测量像素PXL的特性。显示装置100可以在将数据写入像素PXL的同时测量像素PXL的特性。用于测量像素PXL的特性的参考电压VINT可以通过感测线SSL1和SSL2至SSLm提供到像素PXL，并且感测线SSL1和SSL2至SSLm通过参考电压线V_SEN彼此连接。因此，可以减小参考电压VINT的下降。另外，可以减小感测电流通过感测线SSL1和SSL2至SSLm的衰减，并且可以更精确地测量像素PXL的特性。
图15是示出设置在图14的显示装置中包括的像素区域中的像素的示例的电路图。图15的像素PXL与图12的像素PXL基本上相同或相似；因此，将省略冗余的描述。
参照图12和图15，在使发光二极管LD对准的工艺期间，AC电压可以通过第二线AL2施加到第二像素电极ELT2(即，第二电源端子VSS)，并且接地电压GND可以通过参考电压线V_SEN(或感测线SSL)施加到第一像素电极ELT1。
更具体地，当处于导通电压电平的感测控制信号SS施加到图15的像素PXL的第三晶体管T3时，第三晶体管T3可以导通，并且感测线SSL可以电连接到第一节点N1。因此，施加到参考电压线V_SEN的接地电压GND可以通过感测线SSL和第三晶体管T3施加到第一节点N1(即，第一像素电极ELT1)。
根据本公开的示例性实施例，在使发光二极管LD对准的工艺期间，接地电压GND可以通过数据线附加地施加到第二节点N2。例如，当处于导通电压电平的扫描信号SC施加到第二晶体管T2时，第二晶体管T2可以导通，并且第二节点N2可以电连接到数据线，使得接地电压GND可以通过数据线和第二晶体管T2施加到第二节点N2。可以通过第二节点N2处的节点电压来减小第一节点N1处的电压波动，并且可以在第一像素电极ELT1与第二像素电极ELT2之间更有效地使发光二极管LD对准。
根据本公开的示例性实施例，在使发光二极管LD对准的工艺期间，接地电压GND可以通过第一电源端子VDD附加地施加到第一节点N1。例如，当施加处于导通电压电平的数据信号、施加处于导通电压电平的扫描信号并且第一电源电压具有接地电压电平时，第一晶体管T1可以导通，并且第一电源端子VDD可以电连接到第一节点N1。通过第一电源端子VDD施加的接地电压GND使通过第三晶体管T3施加到第一节点N1的接地电压GND增大，从而抑制接地电压GND的波动。另外，可以更有效地使发光二极管LD对准。
如以上参照图15所描述的，接地电压GND通过显示装置100中的像素PXL的第三晶体管T3施加到第一像素电极ELT1，因此在没有形成或去除单独的第一线LINE1的工艺的情况下，可以使发光二极管LD在像素区域PXA中在第一像素电极ELT1与第二像素电极ELT2之间对准。另外，通过施加接地电压GND作为数据信号并导通像素PXL的第二晶体管T2，能够通过存储电容器CST减轻施加到第一像素电极ELT1的接地电压GND的波动。此外，通过将处于导通电压电平的数据信号和处于接地电压GND电平的第一电源电压VDD施加到像素PXL并且导通第二晶体管T2和第三晶体管T3，能够增大施加到第一像素电极ELT1的接地电压GND。因此，在第一像素电极ELT1与第二像素电极ELT2之间施加期望的电压差，并且可以更有效地使发光二极管LD对准。
尽管在图15中示出的示例中像素PXL包括三个晶体管，但是本公开不限于此。像素PXL可以具有与稍后将参照图21描述的像素PXL_1的像素结构相同的像素结构。
图16和图17是示出图14的显示装置中包括的像素的其他示例的电路图。图16和图17示出了图15的像素的对应像素。图18是示出在图17的像素中测量的信号的示例的波形图。
参照图16，由于共电极MD1连接到参考电压线L_SEN，因此在使发光二极管LD对准的工艺中，施加到第一线AL1的接地电压GND可以通过共电极MD1施加到参考电压线L_SEN。就这一点而言，当第三晶体管T3响应于感测控制信号SS而导通时，第一节点N1可以电连接到参考电压线L_SEN。可以从以上参照图11描述的扫描驱动器140提供感测控制信号SS。
如图15中所示，由于共电极MD1和第二像素电极ELT2彼此相邻地设置，因此共电极MD1和第二像素电极ELT2可以彼此电容耦合。因此，如图18中所示，第一节点N1处的节点电压V_N1可以具有交流波形，而不是像接地电压V_GND那样的恒定电压波形。随着从施加接地电压V_GND的点到第一节点N1的路径变长，路径的电阻分量增加，因此，节点电压V_N1的第三幅度(或幅值)AP3会增大。由于从施加接地电压V_GND的点到第一节点N1的路径是通过共电极MD1和参考电压线L_SEN的并联连接形成的，因此可以减小路径的电阻分量，并且可以减小节点电压V_N1的幅度AP3。
通过第二线AL2施加的AC电压V_AC可以因第二像素电极ELT2的电阻分量而降低，并且第二像素电极ELT2处的电极电压V_CAT可以具有比AC电压V_AC的第一幅度AP1小的第二幅度AP2。
随着电极电压V_CAT与节点电压V_N1之间的电压差增大，在像素区域PXA中在共电极MD1与第二像素电极ELT2之间形成更大的电场，从而可以更有效地使发光二极管LD对准。
根据示例性实施例，在使发光二极管LD对准的工艺期间，接地电压GND可以施加到数据线DL，并且具有导通电压的扫描信号SC可以施加到第二晶体管T2。
如图17中所示，当第二晶体管T2响应于扫描信号SC而导通时，第二节点N2可以电连接到数据线DL。另外，数据线DL和第一节点N1(即，共电极MD1和参考电压线L_SEN)可以通过存储电容器CST彼此电容连接。当施加具有接地电压GND的数据信号DATA时，可以通过存储电容器CST更多地抑制节点电压V_N1的波动。
[表1]
Figure BDA0002981745080000231
表1示出了根据第二晶体管T2和第三晶体管T3是导通还是截止的像素区域PXA中的共电极MD1与第二电极ELT2之间的电压差(ΔV)(即，电极电压V_CAT的第二幅度AP2与节点电压V_N1的第三幅度AP3之间的差)。当第二晶体管T2和第三晶体管T3截止时，电压差ΔV等于AC电压AC的近似20％。当第二晶体管T2导通时(即，当使用存储电容器CST时)，电压差ΔV增大到AC电压AC的近似49％。当第三晶体管T3导通时(即，当使用参考电压线L_SEN时)，电压差ΔV增大到AC电压AC的近似62％。当第二晶体管T2和第三晶体管T3导通时，电压差ΔV增大到AC电压AC的近似87％。也就是说，在使发光二极管LD对准的工艺期间，通过导通第二晶体管T2和第三晶体管T3，可以将对准效率改善到近似4倍。
返回参照图15，一旦发光二极管LD已经被供应并对准，第一像素电极ELT1在像素区域PXA之间分离，使得像素PXL可以独立地驱动。例如，第一像素电极ELT1可以通过经由蚀刻工艺等去除共电极MD1的连接电极A_E来形成。连接电极A_E可以是共电极MD1的位于像素区域PXA与另一像素区域之间以及像素区域PXA与第一线AL1之间的一部分。
第二像素电极ELT2可以保持连接在像素区域PXA之间。另外，第二线AL2可以保持连接到显示区域DA中的像素PXL。然而，将理解的是，本公开不限于此。根据另一示例性实施例，第二像素电极ELT2也可以在像素区域PXA之间彼此分离。
随后，尽管图15中未示出，但是第一接触电极CNE1和第二接触电极CNE2分别形成在发光二极管LD中的每个的两端处，使得发光二极管LD中的每个的两端分别物理和/或电连接到第一像素电极ELT1和第二像素电极ELT2，如参照图4所描述的。形成第一接触电极CNE1和第二接触电极CNE2的工艺可以优先于形成第一像素电极ELT1的工艺进行。
如以上参照图16至图18所描述的，在使发光二极管LD对准的工艺期间，像素PXL中的第三晶体管T3导通，并且施加接地电压GND的数据信号DATA以导通第二晶体管T2，使得可以极大地改善发光二极管LD的对准效率。
图19和图20是示出图1的显示装置的其他示例的电路图。图19和图20是图11的电路图的对应电路图。图21是示出图19的显示装置中包括的像素中的一个像素的示例的电路图。
最初，除了感测线SSL1至SSLm之外，图19的显示装置100_6与图11的显示装置100基本上等同；因此，将省略冗余的描述。
感测线SSL1至SSLm可以在第一方向D1上延伸以穿过显示面板110，并且可以在第二方向D2上彼此间隔开。感测线SSL1至SSLm可以在显示面板110的一端(例如，以上描述的非显示区域NDA)处通过参考电压线彼此电连接。感测线SSL1至SSLm不连接到数据驱动器120，而是连接到电源(未示出)，并且参考电压VINT可以从电源(未示出)施加到感测线SSL1至SSLm。
尽管在图19中示出的示例中，感测线SSL1至SSLm在第一方向D1上延伸，但是本公开不限于此。
参照图20，感测线SSL1至SSLn可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。另外，感测线SSL1至SSLn可以通过参考电压线彼此电连接，并且可以从电源(未示出)接收参考电压VINT。
参照图21，像素PXL_1可以包括用于产生具有与数据信号对应的亮度的光的发射单元EMU和用于驱动发射单元EMU的像素电路PXC。
发射单元EMU可以包括并联连接在第一电源电压VDD与第二电源电压VSS(或第一电源电压端子和第二电源电压端子)之间的发光二极管LD。第一电源电压VDD和第二电源电压VSS可以具有不同的电位，使得发光二极管LD可以发光。例如，第一电源电压VDD可以设置为高电平电源电压，并且第二电源电压VSS可以设置为低电平电源电压。在像素PXL的发射时段期间，第一电源电压VDD与第二电源电压VSS之间的差可以设置为等于或大于发光二极管LD的阈值电压。
发射单元EMU可以发射具有与通过像素电路PXC供应的驱动电流成比例的亮度的光。
像素电路PXC可以连接到像素PXL的扫描线Si和数据线Dj。例如，当像素PXL设置在显示区域DA的第i行和第j列中时，像素PXL的像素电路PXC可以连接到显示区域DA的第i扫描线Si和第j数据线Dj。
另外，像素电路PXC还可以连接到至少另一扫描线。例如，布置在显示区域DA的第i行中的像素PXL中的每个还可以连接到第i-1扫描线Si-1和/或第i+1扫描线Si+1(或第i感测控制线SLi)。另外，除了第一电源电压VDD和第二电源电压VSS之外，像素电路PXC还可以连接到第三电压源。例如，像素电路PXC还可以连接到参考电压VINT(或参考电压电源或初始化电压源)。
像素电路PXC可以包括第一晶体管T1至第七晶体管T7和存储电容器CST。
第一晶体管T1(驱动晶体管)的一个电极(例如，源电极)可以经由第五晶体管T5连接到第一电源电压VDD。第一晶体管T1的另一电极(例如，漏电极)可以经由晶体管T6连接到发光二极管LD中的每个的一端。第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1响应于第一节点N1处的电压来控制经由发光二极管LD在第一电源电压VDD与第二电源电压VSS之间流动的驱动电流。
第二晶体管T2(开关晶体管)连接在数据线Dj与第一晶体管T1的源电极之间。另外，第二晶体管T2的栅电极连接到扫描线Si。第二晶体管T2在从扫描线Si供应栅极导通电压(例如，低电压)的扫描信号时导通，以将数据线Dj与第一晶体管T1的源电极电连接。因此，当第二晶体管T2导通时，从数据线Dj供应的数据信号传送到第一晶体管T1。
第三晶体管T3连接在第一晶体管T1的漏电极与第一节点N1之间。另外，第三晶体管T3的栅电极连接到扫描线Si。第三晶体管T3在从扫描线Si供应栅极导通电压的扫描信号时导通，以将第一晶体管T1的漏电极与第一节点N1电连接。因此，当第三晶体管T3导通时，第一晶体管T1二极管连接。
第四晶体管T4连接在第一节点N1与参考电压VINT之间。另外，第四晶体管T4的栅电极连接到前一扫描线，例如，第i-1扫描线Si-1。第四晶体管T4在栅极导通电压的扫描信号供应到第i-1扫描线Si-1时导通，以将参考电压VINT的电压传送到第一节点N1。参考电压VINT可以具有等于或小于数据信号的最小电压的电压。
第五晶体管T5连接在第一电源电压VDD与第一晶体管T1之间。另外，第五晶体管T5的栅电极连接到发射控制线，例如，第i发射控制线Ei。第五晶体管T5在栅极截止电压的发射控制信号供应到发射控制线Ei时截止，否则导通。
第六晶体管T6连接在第一晶体管T1与发光二极管LD中的每个的一端之间。另外，第六晶体管T6的栅电极连接到发射控制线，例如，第i发射控制线Ei。第六晶体管T6在栅极截止电压的发射控制信号供应到发射控制线Ei时截止，否则导通。
第七晶体管T7连接在发光二极管LD中的每个的一端与参考电压VINT之间。另外，第七晶体管T7的栅电极连接到下一级的扫描线中的一条，例如，第i+1扫描线Si+1(或第i感测控制线SLi)。第七晶体管T7在栅极导通电压的扫描信号供应到第i+1扫描线Si+1(或第i感测控制线SLi)时导通，以将参考电压VINT供应到发光二极管LD中的每个的一端。
存储电容器Cst连接在第一电源电压VDD与第一节点N1之间。存储电容器Cst在每帧中存储供应到第一节点N1的数据信号和与第一晶体管T1的阈值电压对应的电压。
尽管在图21中示出的示例中，像素电路PXC中包括的晶体管(例如，第一晶体管T1至第七晶体管T7)都是p型晶体管，但是本公开不限于此。例如，第一晶体管T1至第七晶体管T7中的至少一个可以更改为n型晶体管。
返回参照图21，在使像素PXL中的发光二极管LD对准的工艺期间，发射单元EMU的第一像素电极ELT1和第二像素电极ELT2可以连接到第一线AL1和第二线AL2。AC电压AC可以施加到第一线AL1，例如，连接到第一线AL1的第二电源电压VSS，并且接地电压GND可以施加到第二线AL2，例如，连接到第二线AL2的第二节点N2。另外，接地电压GND可以施加到连接到第一线AL1的参考电压线L_VINT(或感测线SSL)，并且第七晶体管T7导通，使得可以补充或增强施加到第二节点N2的接地电压GND。
当不同电平的电压施加到第一线AL1和第二线AL2时，在第一像素电极ELT1与第二像素电极ELT2之间形成电场，使得使发光二极管LD可以在两个像素电极之间对准。
如以上参照图19至图21所描述的，显示装置100_5和100_6包括连接到第一线AL1的参考电压线L_VINT，并且接地电压GND通过第一线AL1和参考电压线L_VINT施加到第一像素电极ELT1(或图21的像素PXL_1的第二节点N2)。以这种方式，可以更有效地使发光二极管LD对准。
图22是示出图19的显示装置中包括的扫描驱动器的示例的电路图。
参照图20和图22，扫描驱动器140可以包括分别连接到多个像素行的多个级STATE[n]。
第n级STAGE[n]可以包括第一薄膜晶体管M1至第七薄膜晶体管M7以及第一电容器C1和第二电容器C2。
第一薄膜晶体管M1可以包括接收起始信号FLM的第一电极、连接到第一控制节点Q的第二电极以及接收第一时钟信号clk1的栅电极。起始信号FLM可以指示扫描的开始。第一时钟信号clk1可以是在一定时间段(例如，一个参考水平时间1H)内具有逻辑高电平和逻辑低电平的方波。稍后将描述的第二时钟信号clk2可以具有第一时钟信号clk1的反向波形。高电平电压VGH和低电平电压VGL可以是驱动级STAGE[n](或扫描驱动器140)所需的电源电压。高电平电压VGH可以具有比低电平电压VGL高的电位。
第二薄膜晶体管M2包括连接到高电平电压VGH的第一电极、电连接到第一控制节点Q的第二电极以及连接到第二控制节点QB的栅电极。
第三薄膜晶体管M3包括连接到第二薄膜晶体管M2的第二电极的第一电极、连接到第一控制节点Q的第二电极以及接收第二时钟信号clk2的栅电极。
第四薄膜晶体管M4包括连接到第二控制节点QB的第一电极、接收第一时钟信号clk1的第二电极以及连接到第一控制节点Q的栅电极。
第五薄膜晶体管M5包括连接到第二控制节点QB的第一电极、接收低电平电压VGL的第二电极以及接收第一时钟信号clk1的栅电极。
第六薄膜晶体管M6包括用于接收高电平电压VGH的第一电极、连接到输出端子的第二电极以及连接到第二控制节点QB的栅电极。
第七薄膜晶体管M7包括连接到第二时钟信号clk2的第一电极、连接到输出端子的第二电极以及连接到第一控制节点Q的栅电极。
第一电容器C1可以连接在输出端子与第一控制节点Q之间，以基于第一控制节点Q处的电压提升输出端子的输出电压。第二电容器C2可以连接在第二控制节点QB与高电平电压VGH之间。
第n级STAGE[n]可以通过第一薄膜晶体管M1、第七薄膜晶体管M7和第一电容器C1输出处于导通电压电平(例如，逻辑低电平)的信号scan[n]，并且可以使用第二薄膜晶体管M2至第六薄膜晶体管M6和第二电容器C2输出处于截止电压电平(例如，逻辑高电平)的信号。
在使发光二极管LD对准的工艺中，高电平电压VGH和起始信号FLM中的每者可以具有第一电压电平(或导通电压电平，例如，-5V)，并且低电平电压VGL可以具有比第一电压电平大的第二电压电平(例如，-7.5V)。由于低电平电压VGL比高电平电压VGH大薄膜晶体管的阈值电压Vth或更多，因此第六薄膜晶体管M6可以导通。
第一时钟信号clk1和第二时钟信号clk2中的每者可以具有第二电压电平，例如，-10V。在这种情况下，第五薄膜晶体管M5可以导通，并且从第n级STAGE[n]输出具有与高电平电压VGH的电压电平(即，第一电压电平)相同的电压电平的输出信号。
如以上参照图22描述的，在使发光二极管LD对准的工艺中，当施加到扫描驱动器140的起始信号FLM、高电平电压VGH、低电平电压VGL以及第一时钟信号clk1和第二时钟信号clk2设置为所述电压时，扫描驱动器140可以将具有导通电压电平的控制信号输出到感测线SSL。因此，通过参考电压线L_VINT施加的接地电压GND(或对准电压)可以通过像素PXL中的一些晶体管提供到第一像素电极ELT1。即使在没有附加的第一对准线的情况下也可以使发光二极管LD对准，因此不需要用于独立地去除第一对准线或形成第一像素电极ELT1的附加工艺。结果，可以简化显示装置100的制造工艺。
图23是示出图19中示出的显示装置的另一示例的电路图。图23示意性地示出了图20的显示装置中包括的显示面板110和扫描驱动器140中的每者的一部分。
参照图23，显示装置100还可以包括设置在扫描驱动器140与感测线SSL和虚设控制线L_EN之间的第一虚设晶体管TD1和第二虚设晶体管TD2中的至少一者。
第一虚设晶体管TD1可以包括接收感测控制信号GB的第一电极、连接到感测线SSL的第二电极以及连接到虚设控制线L_EN的栅电极。第一虚设晶体管TD1可以响应于处于导通电压电平(例如，逻辑低电平)的虚设控制信号EN而导通，并且可以将处于导通电压电平的感测控制信号GB提供到像素PXL。在这样的情况下，像素PXL的第七晶体管T7(或连接在第一像素电极与参考电压之间的晶体管)可以导通。
第二虚设晶体管TD2可以包括连接到前一感测线的第一电极、连接到感测线SSL的第二电极以及连接到虚设控制线L_EN的栅电极。与第一虚设晶体管TD1相似，第二虚设晶体管TD2可以响应于处于导通电压电平(例如，逻辑低电平)的虚设控制信号EN而导通，并且可以将处于导通电压电平的感测控制信号GB提供到像素PXL。在这种情况下，像素PXL的第七晶体管T7(或连接在第一像素电极与参考电压之间的晶体管)可以导通。
也就是说，在使发光二极管LD对准的工艺期间，接地电压GND可以通过虚设控制线L_EN以及虚设晶体管TD1和TD2从参考电压线L_VINT施加到第一像素电极。
如以上参照图23所描述的，在使发光二极管LD对准的工艺期间，通过使用设置在扫描驱动器140与感测线SSL之间的虚设晶体管TD1和TD2，像素PXL的感测晶体管(例如，第七晶体管T7)可以导通，并且接地电压GND(即，对准电压)可以从参考电压线L_SEN施加到第一像素电极。在这样的情况下，可以降低参照图30所描述的扫描驱动器140的应力(即，由于扫描驱动器140的DC驱动所导致的扫描驱动器140中的晶体管电路上的应力)。
图24至图26是示出图2的显示装置的其他示例的平面图。
除了第一像素电极ELT1之外，图32的显示装置100_2与图2的显示装置100基本上相同；因此，将省略冗余的描述。
图24中示出的第一像素电极ELT1可以与第二像素电极ELT2和第二线AL2经由同一工艺形成。
第一像素电极ELT1中的每个可以包括设置成面对第二像素电极ELT2的主体部(即，在第二方向D2上延伸以到达其他像素区域PXA的部分)的连接部以及设置成面对第二像素电极ELT2的分支部(即，在第一方向D1上从主体部延伸的部分)的分支部。
第一像素电极ELT1的连接部从第二像素电极ELT2的分支部的外侧向外延伸，并且当从顶部观看时，第一像素电极ELT1具有
Figure BDA0002981745080000301
字符(或相反的“Π”字符)的形状。也就是说，第一像素电极ELT1可以包括在第二方向D2上从第一像素电极ELT1的连接部突出的短截线。
参照图25，显示装置100_3可以包括第一像素电极ELT1，第一像素电极ELT1不包括以上参照图32描述的连接部，而是仅包括设置成面对第二像素电极ELT2的分支部的分支部。
第一像素电极ELT1的分支部可以通过接触孔(未示出)、连接线图案(未示出)等电连接到参考电压线L_VINT(或感测线SSL)。
参照图26，显示装置100_4可以包括第一像素电极ELT1和第二像素电极ELT2。第一像素电极ELT1可以在第一方向D1上延伸，并且可以独立于其他电极形成，如以上参照图25描述的第一像素电极ELT1的分支部一样。第二像素电极ELT2可以设置成分别围绕第一像素电极ELT1。当第二像素电极ELT2中的每个在像素区域PXA中形成闭环时，电阻减小，因此，可以减小通过第二像素电极ELT2施加的电压(例如，作为对准电压的交流电压)的下降。
尽管第二像素电极ELT2在附图中具有矩形形状，但是这仅仅是说明性的。当从顶部观看时，第二像素电极ELT2可以具有诸如圆形和多边形(例如，五边形、六边形等)的形状。
如以上参照图24至图26所描述的，第一像素电极ELT1可以连接到参考电压线L_VINT，因此在它们已经与第二像素电极ELT2一起形成之后，不需要附加的工艺，例如，将它们与其他像素电极分离的蚀刻工艺。因此，第一像素电极ELT1的形状不限于此，可以应用由第二像素电极ELT2围绕的像素PXL。
图27至图34是示出根据各种示例性实施例的图1的显示装置中包括的像素的图。
参照图1和图27，第二像素电极ELT2包括在第二方向D2上延伸的主体部(或主干、主干电极)，以及在像素区域PXA中在第一方向D1上从主体部延伸的分支部(或者突起或突起电极)。主体部可以延伸到其他像素区域PXA。
第一像素电极ELT1可以设置成面对第二像素电极ELT2的分支部，并且可以在第一方向D1上延伸。第一像素电极ELT1可以在第一方向D1上从第二像素电极ELT2突出。在这样的情况下，可以在第一像素电极ELT1与第二像素电极ELT2的分支部之间限定对准区域A_AL(即，设置有发光二极管LD的区域)。
第一像素电极ELT1通过其连接到晶体管(未示出)的接触孔CNT可以形成在第一像素电极ELT1的突出部(即，不与对准区域A_AL叠置的部分)中。晶体管可以是例如以上参照图12描述的第一晶体管T1，第一晶体管T1可以是设置在以上参照图4描述的电路元件层PCL中的晶体管。
参照图28，第一像素电极ELT1和第二像素电极ELT2可以分别与以上参照图27描述的第一像素电极ELT1和第二像素电极ELT2基本上相同；因此，将省略冗余的描述。
第一像素电极ELT1可以在像素区域PXA中设置成面对第一像素电极ELT2的分支部，并且第一像素电极ELT1在第一方向D1上的一端(例如，下端)可以与第二像素电极ELT2在第一方向D1上的分支部的一端(例如，下端)对准。也就是说，第一像素电极ELT1可以不在第一方向D1上从第二像素电极ELT2的分支部突出。在这样的情况下，对准区域A_AL可以与第一像素电极ELT1的整个侧面(即，面对第二像素电极ELT2的分支部的侧面)叠置。另外，接触孔CNT可以遍及第一像素电极ELT1分布。
参照图29，第二像素电极ELT2可以与以上参照图27描述的第二像素电极ELT2基本上相同；因此，将省略冗余的描述。
第一像素电极ELT1可以设置成面对第二像素电极ELT2的分支部的所有侧面。
如图29中所示，除了与主体部接触的侧面之外，第二像素电极ELT2的分支部的三个侧面可以暴露。在这种情况下，第一像素电极ELT1可以包括：第一分支部，设置成面对第二像素电极ELT2的分支部的一个较长侧面并且在第一方向D1上延伸；连接部，从第一分支部的一端在第二方向D2上延伸并且设置成面对第二像素电极ELT2的分支部的一个较短侧面；以及第二分支部，在第一方向D1上从连接部的一端延伸并且设置成面对第二像素电极ELT2的分支部的另一较长侧面。也就是说，第一像素电极ELT1在从顶部观看时具有“凹”形形状或“U”形形状，并且可以设置成围绕第二像素电极ELT2的分支部。第一像素电极ELT1的第一分支部和第二分支部与连接部交汇处的角部具有钝角或具有边缘处理形状(例如，圆形边缘形状)，并且不包括短截线。
布置区域A_AL可以与第二像素电极ELT2的分支部的较长侧面以及第一像素电极ELT1的第一分支部和第二分支部叠置。接触孔CNT可以形成在第一像素电极ELT1的第二部分中，并且可以不与对准区域A_AL叠置。
除了第二像素电极ELT2包括两个分支部之外，图30的第一像素电极ELT1和第二像素电极ELT2分别与以上参照图27描述的第一像素电极ELT1和第二像素电极ELT2基本上相同；因此，将省略冗余的描述。
第二像素电极ELT2的分支部可以设置成分别面对第一像素电极ELT1的两个较长侧面。在这样的情况下，对准区域A_AL可以形成在第二像素电极ELT2的分支部之间，或者可以与它们叠置。接触孔CNT可以形成在第一像素电极ELT1的不与对准区域A_AL叠置的一端处。
除了第二像素电极ELT2包括两个分支部之外，图31的第一像素电极ELT1和第二像素电极ELT2分别与以上参照图28描述的第一像素电极ELT1和第二像素电极ELT2基本上相同；因此，将省略多余的描述。
第二像素电极ELT2的分支部可以设置成分别面对第一像素电极ELT1的两个较长侧面。对准区域A_AL可以形成在第二像素电极ELT2的分支部之间，并且可以与第一像素电极ELT1叠置。接触孔CNT可以遍及第一像素电极ELT1分布。
除了第二像素电极ELT2包括两个主体部之外，图32的第一像素电极ELT1和第二像素电极ELT2分别与以上参照图26描述的第一像素电极ELT1和第二像素电极ELT2基本上相同；因此，将省略冗余的描述。
第二像素电极ELT2可以围绕第一像素电极ELT1。当从顶部观看时，第一像素电极ELT1可以由于第二像素电极ELT2而具有岛结构。第二像素电极ELT2可以包括彼此面对并且在第二方向D2上延伸的两个主体部以及在主体部之间在第一方向D1上延伸并将主体部彼此连接的两个分支部。在这样的情况下，当从顶部观看时，第一像素电极ELT1可以设置在由主体部和分支部形成的内部空间中。第二像素电极ELT2的两个主体部可以在第二方向D2上延伸到其他像素区域PXA。在这种情况下，通过两个主体部可以降低第二像素电极ELT2的电阻，并且可以减小施加到第二像素电极ELT2的电压(例如，对准电压、电源电压等)的下降。
对准区域A_AL可以形成在第二像素电极ETL2的分支部之间，并且可以与第一像素电极ELT1叠置。另外，接触孔CNT可以遍及第一像素电极ELT1分布。
参照图33，第二像素电极ELT2可以包括两个分支部，并且第一像素电极ELT1可以包括三个分支部。除此之外，第一像素电极ELT1和第二像素电极ELT2可以分别与以上参照图29描述的第一像素电极ELT1和第二像素电极ELT2基本上相同；因此，将省略冗余的描述。
第二像素电极ELT2可以包括在第二方向D2上延伸的主体部和从主体部在第一方向D1上延伸并且彼此间隔开的两个分支部。第一像素电极ELT1可以包括设置成面对第二像素电极ELT2的较长侧面的贯通分支部和将贯通分支部连接的连接部。如图33中所示，当从顶部观看时，第二像素电极ELT2可以具有大致
Figure BDA0002981745080000331
形形状或“Π”形形状，并且第一像素电极ELT1可以具有面对第二像素电极ELT2的三叉戟形状。
尽管在图33中第一像素电极ELT1的分支部和连接部中的每者形成直角，但是本公开不限于此。例如，如图34中所示，第一像素电极ELT1的分支部和连接部中的每者可以形成钝角或具有边缘处理的形状，并且可以不包括短截线。
如以上参照图27至图34所描述的，像素PXL可以包括具有各种形状的第一像素电极ELT1和第二像素电极ELT2，只要第二像素电极ELT2不包括短截线即可。
图35是示出根据本公开的示例性实施例的用于制造显示装置的方法的流程图。
参照图1、图2和图35，图1的显示装置可以通过图35的方法来制造。
图35的方法开始于准备用于制造显示装置100的基底SUB(步骤S3510)。
基底SUB可以是用于单独制造显示装置100的基体。然而，将理解的是，本公开不限于此。例如，基底SUB可以是用于同时制造多个显示装置100的母玻璃的基体。
在基底SUB上，可以限定显示区域DA和非显示区域NDA。显示区域DA可以包括多个像素区域PXA，并且非显示区域NDA可以设置在显示区域DA外部。
一旦准备好基底SUB，图35的方法可以包括在显示区域DA中在基底SUB上形成电路元件层PCL(步骤S3520)。电路元件层PCL可以包括参考电压线L_SEN。
如以上参照图2所描述的，参考电压线L_SEN可以形成在非显示区域DNA中，并且可以连接到感测线SSL。参考电压线L_SEN可以由单层或多层组成。当参考电压线L_SEN包括至少一条子线SUL时，子线SUL可以在与形成在电路元件层PCL中的至少一个电极的工艺相同的工艺期间形成在相同的层上。根据图35的方法，可以在电路元件层PCL中形成至少一个电极，并且同时，可以在与所述至少一个电极的层相同的层上形成至少一条子线，例如，以上参照图7至图10描述的第一子线SUL1至第四子线SUL4中的至少一条。
可以在显示区域DA中在基底SUB上形成第一像素电极ETL1和第二像素电极ETL2(步骤S3530)。另外，可以在非显示区域NDA中在基底SUB上形成第一线AL1和第二线AL2。
第一线AL1和第二线AL2可以分别连接到第一像素电极ELT1和第二像素电极ELT2。第一对准线AL1可以通过第一接触孔CNT1电连接到参考电压线L_SEN。
随后，图35的方法可以包括在形成第一像素电极ELT1和第二像素电极ELT2以及第一线AL1和第二线AL2的基底SUB上供应或设置发光二极管LD(步骤S3540)。
例如，图35的方法可以包括使用包括喷墨印刷的各种技术在显示区域DA的像素区域PXA上供应发光二极管LD。
随后，图35的方法可以包括将第一电源电压(或对准电压，例如接地电压GND)施加到参考电压线L_SEN以使发光二极管LD对准(步骤S3550)。
例如，根据图35的方法，在供应发光二极管LD的同时或在供应发光二极管LD之后，将电压施加到参考电压线L_SEN和第二线AL2，因此发光二极管LD可以在连接到参考电压线L_SEN和第二线AL2的第一像素电极ELT1与第二像素电极ELT2之间对准。
随后，图35的方法可以包括在发光二极管LD在其上对准的基底SUB上形成第一接触电极CNE1和第二接触电极CNE2(步骤S3560)。
如以上参照图7所描述的，第一接触电极CNE1可以将至少一个发光二极管LD的第一端EP1与设置在像素区域PXA中的第一像素电极ELT1连接。另外，第二接触电极CNE2可以将发光二极管LD中的至少一个的第二端EP2和设置在像素区域PXA中的第二像素电极ELT2连接。
尽管已经参照附图描述了本公开的示例性实施例，但是本领域技术人员将理解的是，在不脱离本公开的技术构思或基本特征的情况下，可以进行各种修改和改变。因此，应当理解的是，以上提及的实施例在所有方面都不是限制性的而是说明性的。

Claims (20)

1.一种制造显示装置的方法，所述方法包括以下步骤：
准备基底，所述基底包括显示区域和设置在所述显示区域外部的非显示区域，所述显示区域包括多个像素区域；
在所述多个像素区域中的每个像素区域中形成第一开关元件，并且形成包括设置在所述非显示区域中并且电连接到所述第一开关元件的参考电压线的电路元件层；
形成像素电极，所述像素电极在所述多个像素区域中的每个像素区域中设置在所述电路元件层上，并且包括第一像素电极和第二像素电极，所述第一像素电极通过所述第一开关元件电连接到所述参考电压线，并且所述第二像素电极面对所述第一像素电极；
在所述第一像素电极与所述第二像素电极之间布置多个发光元件；以及
通过将第一电源电压施加到所述参考电压线并且将第二电源电压施加到所述第二像素电极来使所述多个发光元件对准。
2.根据权利要求1所述的方法，所述方法还包括以下步骤：
形成分别设置在所述多个发光元件的第一端上的第一接触电极，以将所述多个发光元件与所述第一像素电极连接；以及
形成分别设置在所述多个发光元件的第二端上的第二接触电极，以将所述多个发光元件与所述第二像素电极连接。
3.根据权利要求2所述的方法，其中，在使所述多个发光元件对准的所述步骤与形成所述第一接触电极的所述步骤之间不进行蚀刻工艺。
4.根据权利要求1所述的方法，其中，使所述多个发光元件对准的所述步骤包括：
将用于导通所述第一开关元件的第一控制信号施加到所述第一开关元件的控制电极。
5.根据权利要求4所述的方法，其中，所述电路元件层还包括连接在所述第一像素电极与第一电源端子之间的第二开关元件以及连接在所述第二开关元件的控制电极与数据线之间的第三开关元件。
6.根据权利要求5所述的方法，其中，使所述多个发光元件对准的所述步骤还包括：
导通所述第二开关元件和所述第三开关元件中的每者，
其中，用于导通所述第二开关元件的导通电压施加到所述数据线，并且
其中，所述第一电源电压施加到所述第一电源端子。
7.根据权利要求5所述的方法，其中，所述电路元件层还包括连接在所述第一像素电极与所述第二开关元件的所述控制电极之间的电容器。
8.根据权利要求7所述的方法，其中，使所述多个发光元件对准的所述步骤还包括导通所述第三开关元件，并且
其中，所述第一电源电压施加到所述数据线。
9.根据权利要求1所述的方法，其中，形成所述像素电极的所述步骤还包括：
在所述非显示区域中形成连接到所述参考电压线的第一线以及将所述第一线与所述第一像素电极连接的连接电极。
10.根据权利要求9所述的方法，其中，所述第一电源电压通过所述第一线施加到所述参考电压线。
11.根据权利要求9所述的方法，所述方法还包括：去除所述连接电极以将所述第一线与所述第一像素电极分离。
12.根据权利要求1所述的方法，其中，所述电路元件层还包括在所述基底与显示元件层之间彼此顺序地堆叠的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。
13.根据权利要求12所述的方法，其中，所述参考电压线包括以下至少一者：第一子线，设置在所述第三绝缘层与所述第四绝缘层之间；第二子线，设置在所述第二绝缘层与所述第三绝缘层之间；第三子线，设置在所述第一绝缘层与所述第二绝缘层之间；以及第四子线，设置在所述基底与所述第一绝缘层之间。
14.根据权利要求1所述的方法，其中，所述第一电压线包括设置在所述电路元件层上并且直接连接到所述参考电压线的第一子电压线以及设置在所述第一子电压线上的第二子电压线，并且其中，所述第二子电压线的导电率比所述第一子电压线的导电率大。
15.根据权利要求1所述的方法，其中，形成所述电路元件层的所述步骤包括：
形成连接到所述第一开关元件的控制电极的扫描信号线以及将所述扫描信号线与所述非显示区域中的虚设线连接的第一虚设开关元件。
16.根据权利要求15所述的方法，其中，使所述多个发光元件对准的所述步骤包括：
将用于导通所述第一开关元件的导通电压施加到所述虚设线；以及导通所述第一虚设开关元件。
17.根据权利要求15所述的方法，其中，所述电路元件层还包括第二虚设开关元件，所述第二虚设开关元件将所述扫描信号线与相邻的扫描信号线连接，并且
其中，使所述多个发光元件对准的所述步骤还包括导通所述第二虚设开关元件。
18.一种显示装置，所述显示装置包括：
基底，包括显示区域和设置在所述显示区域外部的非显示区域，所述显示区域包括多个像素区域；
电路元件层，包括形成在所述多个像素区域中的每个像素区域中的第一开关元件、设置在所述非显示区域中并且电连接到所述第一开关元件的参考电压线以及连接到所述第一开关元件的控制电极的扫描线；以及
显示元件层，包括第一像素电极、第二像素电极和多个发光元件，所述第一像素电极在所述多个像素区域中的每个像素区域中设置在所述电路元件层上并且通过所述第一开关元件电连接到所述参考电压线，所述第二像素电极设置成面对所述第一像素电极，所述多个发光元件设置在所述第一像素电极与所述第二像素电极之间，
其中，所述电路元件层还包括形成在所述非显示区域中的虚设线以及连接在所述虚设线与所述扫描线之间的第一虚设开关元件。
19.根据权利要求18所述的显示装置，其中，所述电路元件层还包括将所述扫描信号线与相邻的扫描信号线连接的第二虚设开关元件。
20.一种显示装置，所述显示装置包括：
基底，包括显示区域和设置在所述显示区域外部的非显示区域，所述显示区域包括多个像素区域；
电路元件层，包括设置在所述多个像素区域中的每个像素区域中的电路元件以及设置在所述非显示区域中并且电连接到所述电路元件的参考电压线；以及
显示元件层，包括第一像素电极、第二像素电极以及多个发光元件，所述第一像素电极在所述多个像素区域中的每个像素区域中设置在所述电路元件层上，所述第二像素电极设置成面对所述第一像素电极，所述多个发光元件设置在所述第一像素电极与所述第二像素电极之间，
其中，所述第二像素电极围绕所述第一像素电极。
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