CN116758863A - 像素电路、阵列基板和显示面板 - Google Patents

像素电路、阵列基板和显示面板 Download PDF

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Abstract

本发明实施例公开了一种像素电路、阵列基板和显示面板。像素电路包括：驱动模块、发光模块、第一初始化模块和第二初始化模块；第一初始化模块连接于第一初始化信号线和驱动模块的控制端之间，用于在发光阶段之前将第一初始化信号线输入的第一初始化电压传输至驱动模块的控制端，对驱动模块的控制端的电压进行初始化；第二初始化模块连接于第二初始化信号线和驱动模块的第二端之间，用于在发光阶段之前将第二初始化信号线输入的第二初始化电压传输至驱动模块的第二端；第一初始化电压大于第二初始化电压，第一初始化模块的导通时刻晚于第二初始化模块的导通时刻。本发明实施例的技术方案，有利于降低功耗，并改善显示效果。

Description

像素电路、阵列基板和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种像素电路、阵列基板和显示面板。
背景技术
随着显示技术的不断发展，显示面板的应用越来越广泛，人们对于显示面板的性能要求也越来越高。目前，现有显示面板存在功耗较大和显示效果欠佳的问题，有待进一步改善。
发明内容
本发明实施例提供了一种像素电路、阵列基板和显示面板，以降低功耗，并改善显示效果。
第一方面，本发明实施例提供了一种像素电路，包括：
驱动模块和发光模块，连接于第一电源线和第二电源线之间，所述驱动模块用于在发光阶段，根据自身的控制端和第一端的电压驱动所述发光模块；
第一初始化模块，连接于第一初始化信号线和所述驱动模块的控制端之间，用于在所述发光阶段之前，将所述第一初始化信号线输入的电压传输至所述驱动模块的控制端，对所述驱动模块的控制端的电压进行初始化；
第二初始化模块，连接于第二初始化信号线和所述驱动模块的第二端之间，用于在所述发光阶段之前，将所述第二初始化信号线输入的电压传输至所述驱动模块的第二端；
其中，所述第一初始化信号线输入第一初始化电压，所述第二初始化信号线输入第二初始化电压，所述第一初始化电压大于所述第二初始化电压，所述第一初始化模块的导通时刻晚于所述第二初始化模块的导通时刻。
可选地，所述第一初始化模块的控制端连接第一扫描线，所述第二初始化模块的控制端连接第二扫描线；
所述第一扫描线输入第一扫描信号，所述第二扫描线输入第二扫描信号，所述第一初始化模块响应所述第一扫描信号在所述初始化阶段导通，以将所述第一初始化电压传输至所述驱动模块的控制端，对所述驱动模块的控制端的电压进行初始化，并控制所述驱动模块导通；
所述第二初始化模块响应所述第二扫描信号在所述初始化阶段导通，以将所述第二初始化电压传输至所述驱动模块的第二端，使所述驱动模块、所述第二初始化模块和所述第二初始化信号线之间形成放电通路；
优选地，所述第一初始化模块包括第一晶体管，所述第二初始化模块包括第二晶体管；所述第一晶体管的栅极连接所述第一扫描线，所述第一晶体管连接于所述第一初始化信号线和所述驱动模块的控制端之间；所述第二晶体管的栅极连接所述第二扫描线，所述第二晶体管连接于所述第二初始化信号线和所述驱动模块的第二端之间；
优选地，所述第一初始化模块还包括第九晶体管，所述第九晶体管的栅极连接所述第一扫描线，所述第一晶体管的第一极连接所述第一初始化信号线，所述第一晶体管的第二极连接所述第九晶体管的第一极，所述第九晶体管的第二极连接所述驱动模块的控制端；
优选地，所述第九晶体管为垂直双栅晶体管，所述第九晶体管的第一栅极连接所述第一扫描线，所述第九晶体管的第二栅极输入跳变电压信号，以通过所述跳变电压信号在所述发光阶段对所述第九晶体管的第一极和第二极的电压进行耦合，从而减小所述第九晶体管的第一极和第二极的电压差；
优选地，所述第九晶体管的第二栅极连接发光控制信号线；
优选地，所述像素电路还包括第三电容，所述第三电容的第一端输入固定电压信号，所述第三电容的第二端连接所述第一晶体管的第二极和所述第九晶体管的第一极。
可选地，所述像素电路还包括：
开关模块，连接于所述驱动模块的第二端和所述第二初始化模块之间，用于导通或断开所述驱动模块的第二端和所述第二初始化模块之间的路径；
优选地，所述开关模块的控制端连接第一扫描线，所述开关模块响应第一扫描信号在所述初始化阶段导通，以将所述第二初始化信号线输入的电压传输至所述驱动模块的第二端，使所述驱动模块、所述开关模块、所述第二初始化模块和所述第二初始化信号线之间形成放电通路；
优选地，所述开关模块包括第三晶体管，所述第三晶体管的栅极连接所述第一扫描线，所述第三晶体管连接于所述驱动模块的第二端和所述第二初始化模块之间；
优选地，所述像素电路还包括：
第一发光控制模块和第二发光控制模块，所述第一发光控制模块和所述第二发光控制模块的控制端均连接发光控制信号线，所述第一发光控制模块连接于所述第一电源线和所述驱动模块的第一端之间，所述第二发光控制模块连接于所述驱动模块的第二端和所述发光模块的第一端之间，所述第一发光控制模块和所述第二发光控制模块用于响应所述发光控制信号线输入的信号在所述发光阶段导通；
优选地，所述第一发光控制模块还用于在初始化阶段导通，以使所述第一电源线、所述第一发光控制模块、所述驱动模块、所述第二初始化模块和所述第二初始化信号线之间形成放电通路，所述第二发光控制模块还用于在初始化阶段导通，以将所述第二初始化电压传输至所述发光模块的第一端，对所述发光模块的第一端的电压进行初始化；
优选地，所述第一发光控制模块包括第四晶体管，所述第二发光控制模块包括第五晶体管；所述第四晶体管和所述第五晶体管的栅极均连接发光控制信号线，所述第四晶体管连接于所述第一电源线和所述驱动模块的第一端之间，所述第五晶体管连接于所述驱动模块的第二端和所述发光模块的第一端之间。
可选地，所述像素电路还包括：
存储模块，所述存储模块的第一端连接所述驱动模块的控制端，所述存储模块的第二端连接所述驱动模块的第一端，所述存储模块用于存储所述驱动模块的控制端和所述驱动模块的第一端的电压差；
耦合模块，所述耦合模块的第一端连接所述驱动模块的第一端，所述耦合模块用于将自身的第二端的电压变化量耦合至自身的第一端；
第三初始化模块，连接于第三初始化信号线和所述耦合模块的第二端之间，用于在初始化阶段和阈值补偿阶段，将所述第三初始化信号线输入的电压传输至所述耦合模块的第二端，对所述耦合模块的第二端的电压进行初始化；
所述第一初始化模块还用于在阈值补偿阶段，将所述第一初始化信号线输入的电压传输至所述驱动模块的控制端，所述第二初始化模块还用于在阈值补偿阶段导通，使所述驱动模块通过所述第二初始化模块放电，以使所述存储模块存储所述驱动模块的阈值电压；
优选地，所述第一电源线复用为所述第三初始化信号线；
优选地，开关模块还用于在阈值补偿阶段导通，使所述驱动模块通过所述开关模块和所述第二初始化模块放电；
优选地，所述像素电路还包括：
数据写入模块，连接于数据线和所述耦合模块的第二端之间，用于在所述数据写入阶段，将所述数据线输入的电压传输至所述耦合模块的第二端；
优选地，所述存储模块包括第一电容，所述第一电容的第一端连接所述驱动模块的控制端，所述第一电容的第二端连接所述驱动模块的第一端；
所述耦合模块包括第二电容，所述第二电容的第一端作为所述耦合模块的第一端连接至所述驱动模块的第一端，所述第二电容的第二端作为所述耦合模块的第二端；
所述第三初始化模块包括第六晶体管，所述第六晶体管的栅极连接第二扫描线，所述第六晶体管连接于所述第三初始化信号线和所述耦合模块的第二端之间；
所述数据写入模块包括第七晶体管，所述第七晶体管的栅极连接第三扫描线，所述第七晶体管连接于所述数据线和所述耦合模块的第二端之间；
所述驱动模块包括驱动晶体管，所述发光模块包括发光器件，所述驱动晶体管和所述发光器件连接于所述第一电源线和所述第二电源线之间。
第二方面，本发明实施例提供了一种阵列基板，包括基底和位于所述基底上的多个如第一方面所述的像素电路，还包括：
多条第一初始化信号线和多条第二初始化信号线，位于所述基底上，所述第一初始化信号线和所述第二初始化信号线异层设置，所述第一初始化信号线和所述第二初始化信号线的延伸方向相交。
可选地，所述第一初始化模块包括第一晶体管，所述第二初始化模块包括第二晶体管，所述驱动模块包括驱动晶体管；
所述第一晶体管连接于所述第一初始化信号线和所述驱动晶体管的栅极之间，所述第二晶体管连接于所述第二初始化信号线和所述驱动晶体管的第二极之间，所述第一初始化信号线和所述第二初始化信号线中的一者与所述第二晶体管的第一极和第二极同层设置，另一者位于所述第二晶体管的第一极和第二极远离所述基底一侧的金属层中。
可选地，所述阵列基板还包括层叠设置于所述基底一侧的半导体层和多个金属层；
所述半导体层包括第一半导体部、第二半导体部和第三半导体部；所述第一半导体部用于形成第一晶体管的半导体部，所述第二半导体部用于形成第二晶体管的半导体部，所述第三半导体部用于形成驱动晶体管的半导体部；所述第一半导体部的第一端连接所述第一初始化信号线，所述第一半导体部的第二端连接所述驱动晶体管的栅极，所述第二半导体部连接于所述第二初始化信号线和所述第三半导体部之间；
所述金属层包括第一金属层，所述第一金属层位于所述半导体层远离所述基底的一侧，所述第一金属层包括多条第一扫描线和多条第二扫描线，所述第一扫描线和所述第二扫描线均沿第一方向延伸；所述第一扫描线在所述基底上的垂直投影与所述第一半导体部在所述基底上的垂直投影相交叠，所述第二扫描线在所述基底上的垂直投影与所述第二半导体部在所述基底上的垂直投影相交叠。
可选地，所述像素电路还包括第三晶体管；所述半导体层还包括第四半导体部，所述第四半导体部用于形成所述第三晶体管的半导体部；
所述第二半导体部的第一端通过过孔连接所述第二初始化信号线，所述第二半导体部的第二端连接所述第四半导体部的第一端，所述第四半导体部的第二端连接所述第三半导体部；所述第四半导体部在所述基底上的垂直投影与所述第一扫描线在所述基底上的垂直投影相交叠；
优选地，沿第二方向，第二半导体部在所述基底上的垂直投影、所述第四半导体部在所述基底上的垂直投影、所述第一扫描线在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影，均位于所述第三半导体部在所述基底上的垂直投影的同一侧；其中，所述第一方向和所述第二方向相交；
优选地，所述第一半导体部和所述第三半导体部，均位于所述第二半导体部和所述第四半导体部的同一侧，所述第四半导体部位于所述第二半导体部靠近所述第三半导体部的一侧；沿所述第二方向，所述第一扫描线在所述基底上的垂直投影，位于所述第二扫描线在所述基底上的垂直投影和所述第三半导体部在所述基底上的垂直投影之间；所述第一半导体部在所述基底上的垂直投影，位于所述第二扫描线在所述基底上的垂直投影和所述第三半导体部在所述基底上的垂直投影之间；
优选地，所述像素电路还包括第一电容和第二电容；所述金属层还包括第二金属层和第三金属层，所述第二金属层位于所述第三金属层和所述第一金属层之间；所述第一金属层还包括第一极板，所述第二金属层包括第二极板，所述第三金属层包括第三极板；
沿所述第二方向，所述第三半导体部在所述基底上的垂直投影、所述第一极板在所述基底上的垂直投影、所述第二极板在所述基底上的垂直投影和所述第三极板在所述基底上的垂直投影，均位于所述第一扫描线在所述基底上的垂直投影的同一侧；沿垂直于所述基底的方向：所述第二极板与所述第一极板具有交叠区域，所述第三极板与所述第二极板具有交叠区域，且所述第一极板、所述第二极板和所述第三极板均与所述第三半导体部具有交叠区域；
所述第一极板和所述第二极板构成所述第一电容，所述第二极板和所述第三极板构成所述第二电容，所述第一电容的第一端自所述第一极板引出，所述第一电容的第二端和所述第二电容的第一端自所述第二极板引出，所述第二电容的第二端自所述第三极板引出。
可选地，沿第二方向，第二半导体部在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影，位于所述第三半导体部在所述基底上的垂直投影的一侧，所述第一半导体部在所述基底上的垂直投影和所述第一扫描线在所述基底上的垂直投影，位于所述第三半导体部在所述基底上的垂直投影的另一侧；
优选地，相邻两行所述像素电路中，前一行所述像素电路连接的所述第一扫描线，复用为后一行所述像素电路连接的所述第二扫描线；
优选地，所述像素电路还包括第一电容和第二电容；所述金属层还包括第二金属层，所述第二金属层位于所述第一金属层远离所述基底的一侧；所述第一金属层还包括相互独立的第一极板和第二极板，所述第二金属层包括第三极板；
沿垂直于所述基底的方向：所述第一极板和所述第三半导体部具有交叠区域，所述第三极板分别与所述第一极板和所述第二极板具有交叠区域；所述第二极板在所述基底上的垂直投影，位于所述第一极板在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影之间；
所述第一极板和所述第三极板构成所述第一电容，所述第二极板和所述第三极板构成所述第二电容，所述第一电容的第一端自所述第一极板引出，所述第一电容的第二端和所述第二电容的第一端自所述第三极板引出，所述第二电容的第二端自所述第二极板引出；
优选地，所述像素电路还包括第六晶体管和第七晶体管；所述半导体层还包括第五半导体部、第六半导体部和第七半导体部；所述第五半导体部用于形成所述第六晶体管的半导体部，所述第六半导体部用于形成所述第七晶体管的半导体部；
所述第五半导体部的第一端通过过孔连接所述第二扫描线，所述第六半导体部的第一端通过过孔连接数据线，所述第五半导体部的第二端连接所述第六半导体部的第二端和所述第七半导体部的第一端，所述第七半导体部的第二端通过过孔连接所述第二极板；所述第五半导体部在所述基底上的垂直投影，与所述第二扫描线在所述基底上的垂直投影相交叠；
沿所述第二方向，所述第五半导体部在所述基底上的垂直投影、所述第六半导体部在所述基底上的垂直投影、所述第七半导体部在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影，均位于所述第三半导体部在所述基底上的垂直投影的同一侧，所述第六半导体部在所述基底上的垂直投影和所述第七半导体部在所述基底上的垂直投影，位于所述第五半导体部在所述基底上的垂直投影和所述第三半导体部在所述基底上的垂直投影之间；
所述第一金属层中还设置有连接部，所述金属层还包括位于所述第二金属层远离所述基底一侧的第三金属层，所述第三金属层中设置有多条沿所述第一方向延伸的第三扫描线；所述连接部在所述基底上的垂直投影，与所述第六半导体部在所述基底上的垂直投影相交叠，并与所述第七半导体部在所述基底上的垂直投影相分离，所述连接部通过过孔连接所述第三扫描线。
第三方面，本发明实施例提供了一种显示面板，包括第二方面所述的阵列基板。
本发明实施例提供的像素电路、阵列基板和显示面板，通过设置第一初始化模块连接于第一初始化信号线和驱动模块的控制端之间，第二初始化模块连接于第二初始化信号线和驱动模块的第二端之间，以在发光阶段之前，通过第一初始化模块将第一初始化信号线输入的第一初始化电压传输至驱动模块的控制端，通过第二初始化模块将第二初始化信号线输入的第二初始化电压传输至驱动模块的第二端和发光模块的第一端，使得驱动模块的控制端输入的初始化电压和发光模块的第一端输入的初始化电压可以不同，以分别向驱动模块的控制端和发光模块的第一端提供相应的初始化电压，有利于提升显示对比度及显示均一性，从而改善显示效果。通过设置第一初始化电压大于第二初始化电压，有利于减小驱动模块、第二初始化模块和第二初始化信号线这一放电通路的电流，从而降低功耗。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种像素电路的结构示意图；
图2是本发明实施例提供的另一种像素电路的结构示意图；
图3是本发明实施例提供的另一种像素电路的结构示意图；
图4是本发明实施例提供的一种像素电路的驱动时序示意图；
图5是本发明实施例提供的另一种像素电路的结构示意图；
图6是本发明实施例提供的又一种像素电路的结构示意图；
图7是本发明实施例提供的又一种像素电路的结构示意图；
图8是本发明实施例提供的一种阵列基板的俯视结构示意图；
图9是图8中的A1区域的一种放大图；
图10是图9中的阵列基板沿剖线AA’进行剖切得到的剖面结构示意图；
图11至图13为图9中不同膜层的结构示意图；
图14是图13中的阵列基板沿剖线BB’进行剖切得到的剖面结构示意图；
图15是图8中的A1区域的另一种放大图；
图16至图18为图14中不同膜层的结构示意图；
图19是图15中的阵列基板沿剖线CC’进行剖切得到的剖面结构示意图；
图20是图8中的A1区域的另一种放大图；
图21至图23为图19中不同膜层的结构示意图；
图24是图20中的阵列基板沿剖线DD’进行剖切得到的剖面结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1是本发明实施例提供的一种像素电路的结构示意图。参见图1，该像素电路包括：驱动模块110、发光模块120、第一初始化模块130和第二初始化模块140。驱动模块110和发光模块120连接于第一电源线VDD和第二电源线VSS之间，驱动模块110用于在发光阶段，根据自身的控制端G和第一端的电压驱动发光模块120。第一初始化模块130连接于第一初始化信号线Vref1和驱动模块110的控制端G之间，用于在发光阶段之前，将第一初始化信号线Vref1输入的电压传输至驱动模块110的控制端G，对驱动模块110的控制端G的电压进行初始化。第二初始化模块140连接于第二初始化信号线Vref2和驱动模块110的第二端之间，用于在发光阶段之前，将第二初始化信号线Vref2输入的电压传输至驱动模块110的第二端。
其中，第一初始化信号线Vref1输入第一初始化电压，第二初始化信号线Vref2输入第二初始化电压，第一初始化电压大于第二初始化电压，第一初始化模块130的导通时刻晚于第二初始化模块140的导通时刻。
具体地，第一电源线VDD、第二电源线VSS、第一初始化信号线Vref1和第二初始化信号线Vref2均输入直流电压信号。第一电源线VDD输入第一电源电压，第二电源线VSS输入第二电源电压，第一电源电压大于第二电源电压，例如，第一电源电压为正压，第二电源电压为负压或为零。该像素电路的工作阶段至少包括：初始化阶段、数据写入阶段和发光阶段。下面对像素电路在各阶段的工作原理进行说明。
示例性地，在初始化阶段，控制第一初始化模块130和第二初始化模块140导通，通过第一初始化模块130将第一初始化信号线Vref1输入的电压传输至驱动模块110的控制端G，对驱动模块110的控制端G的电压进行初始化，通过第二初始化模块140将第二初始化信号线Vref2输入的电压传输至驱动模块110的第二端，对驱动模块110的第二端的电压进行初始化。可选地，第二初始化模块140的第一端连接第二初始化信号线Vref2，第二初始化模块140的第二端连接驱动模块110的第二端，第二初始化模块140的第二端还可以直接或间接连接发光模块120的第一端，以在初始化阶段将第二初始化信号线Vref2输入的电压传输至发光模块120的第一端，对发光模块120的第一端的电压进行初始化。在数据写入阶段，驱动模块110的控制端G写入数据电压。在发光阶段，控制第一电源线VDD和第二电源线VSS之间形成放电通路，使驱动模块110根据自身的控制端G和第一端的电压差产生驱动电流，驱动发光模块120以相应的亮度进行发光。
通过设置第一初始化模块130连接第一初始化信号线Vref1，第二初始化模块140连接第二初始化信号线Vref2，能够向第一初始化信号线Vref1和第二初始化信号线Vref2提供不同的电压，使得在初始化阶段，驱动模块110的控制端G输入的初始化电压和发光模块120的第一端输入的初始化电压可以不同，以分别向驱动模块110的控制端G和发光模块120的第一端提供相应的初始化电压，从而改善驱动模块110的控制端G和发光模块120的第一端的电压初始化效果，有利于提升显示对比度及显示均一性，从而改善显示效果。
为便于区分，以V1表示第一初始化信号线Vref1输入的第一初始化电压，V2表示第二初始化信号线Vref2输入第二初始化电压，则V1＞V2。在初始化阶段，驱动模块110的控制端G写入的第一初始化电压V1能够控制驱动模块110导通，驱动模块110、第二初始化模块140和第二初始化信号线Vref2之间会形成放电通路，与V1＝V2的情况相比，通过设置V1＞V2，有利于减小驱动模块110的电流。示例性地，V2＜0，例如可以设置V2≈-3V，以保证发光模块120的第一端的电压初始化效果，可以设置V1＝-1V，以使V1＞V2。驱动模块110产生的电流的大小，与自身的控制端G和第一端的电压差的绝对值的大小呈正相关，与V1＝V2≈-3V的情况相比，通过设置V1＝-1V，使得在初始化阶段，驱动模块110的导通程度更小，驱动模块110的控制端G和第一端的电压差的绝对值更小，驱动模块110产生的电流更小，有利于减小驱动模块110、第二初始化模块140和第二初始化信号线Vref2这一放电通路的电流，从而降低功耗。
第一初始化模块130的导通时刻晚于第二初始化模块140的导通时刻，使得第一初始化模块130和第二初始化模块140的控制信号能够由显示面板中同一组级联的扫描电路来生成，例如相邻的两级扫描电路中，后一级扫描电路输出的脉冲信号的时序晚于前一级扫描电路输出的脉冲信号的时序，后一级扫描电路输出的脉冲信号可用于控制第一初始化模块130，前一级扫描电路输出的脉冲信号可用于控制第二初始化模块140，无需分别在显示面板中分别设置两组不同的扫描电路来向第一初始化模块130和第二初始化模块140提供控制信号，有利于实现窄边框设计。
综上，本发明实施例的技术方案，设置第一初始化模块连接于第一初始化信号线和驱动模块的控制端之间，第二初始化模块连接于第二初始化信号线和驱动模块的第二端之间，以在发光阶段之前，通过第一初始化模块将第一初始化信号线输入的第一初始化电压传输至驱动模块的控制端，通过第二初始化模块将第二初始化信号线输入的第二初始化电压传输至驱动模块的第二端和发光模块的第一端，使得驱动模块的控制端输入的初始化电压和发光模块的第一端输入的初始化电压可以不同，以分别向驱动模块的控制端和发光模块的第一端提供相应的初始化电压，有利于提升显示对比度及显示均一性，从而改善显示效果。通过设置第一初始化电压大于第二初始化电压，有利于减小驱动模块、第二初始化模块和第二初始化信号线这一放电通路的电流，从而降低功耗。
在上述实施例的基础上，继续参见图1，第一初始化模块130的控制端连接第一扫描线Re1，第二初始化模块140的控制端连接第二扫描线Re2，第一扫描线Re1输入导通电平的时刻晚于第二扫描线Re2输入导通电平的时刻。第一扫描线Re1输入的导通电平是用于控制第一初始化模块130导通的电平，第二扫描线Re2的导通电平是用于控制第二初始化模块140导通的电平，通过设置第一扫描线Re1输入导通电平的时刻晚于第二扫描线Re2输入导通电平的时刻，使得第一初始化模块130的导通时刻晚于第二初始化模块140的导通时刻，以通过显示面板中同一组级联的扫描电路来向第一扫描线Re1和第二扫描线Re2提供信号，例如相邻的两级扫描电路中，后一级扫描电路输出的脉冲信号的时序晚于前一级扫描电路输出的脉冲信号的时序，后一级扫描电路可用于向第一扫描线Re1提供信号，前一级扫描电路可用于向第二扫描线Re2提供信号，无需分别在显示面板中分别设置两组不同的扫描电路来向第一扫描线Re1和第二扫描线Re2提供控制信号，有利于实现窄边框设计。
可选地，第一扫描线Re1输入第一扫描信号，第二扫描线Re2输入第二扫描信号，第一初始化模块130响应第一扫描信号在初始化阶段导通，以将第一初始化电压传输至驱动模块110的控制端G，对驱动模块110的控制端G的电压进行初始化，并控制驱动模块110导通。第二初始化模块140响应第二扫描信号在初始化阶段导通，以将第二初始化电压传输至驱动模块110的第二端，使驱动模块110、第二初始化模块140和第二初始化信号线Vref2之间形成放电通路。由于第一初始化电压V1大于第二初始化电压V2，与V1＝V2的情况相比，使得在初始化阶段，驱动模块110的导通程度更小，驱动模块110的控制端G和第一端的电压差的绝对值更小，驱动模块110产生的电流更小，有利于减小驱动模块110、第二初始化模块140和第二初始化信号线Vref2这一放电通路的电流，从而降低功耗。
图2是本发明实施例提供的另一种像素电路的结构示意图。参见图2，可选地，像素电路还包括开关模块150，开关模块150连接于驱动模块110的第二端和第二初始化模块140之间，用于导通或断开驱动模块110的第二端和第二初始化模块140。
具体地，在初始化阶段，控制开关模块150和第二初始化模块140导通，使第二初始化信号线Vref2输入的第二初始化电压依次通过第二初始化模块140和开关模块150传输至驱动模块110的第二端和发光模块120的第一端，并使驱动模块110、开关模块150、第二初始化模块140和第二初始化信号线Vref2之间形成放电通路。在发光阶段，控制开关模块150和第二初始化模块140关断，通过在驱动模块110的第二端和第二初始化模块140之间设置开关模块150，有利于在发光阶段抑制驱动模块110的第二端与第二初始化信号线Vref2之间的漏电流，从而改善显示效果。
可选地，开关模块150的控制端连接第一扫描线Re1，开关模块150响应第一扫描信号在初始化阶段导通，以将第二初始化信号线Vref2输入的电压传输至驱动模块110的第二端，使驱动模块110、开关模块150、第二初始化模块140和第二初始化信号线Vref2之间形成放电通路，使得开关模块150的控制端和第一初始化模块130的控制端均可连接第一扫描线Re1，二者均由第一扫描信号进行控制，无需在显示面板中额外设置连接开关模块150的控制端的扫描线，有利于减少显示面板中的信号线的数量，从而优化版图布局。
继续参见图2，可选地，像素电路还包括第一发光控制模块160和第二发光控制模块170。第一发光控制模块160和第二发光控制模块170的控制端均连接发光控制信号线EM，第一发光控制模块160连接于第一电源线VDD和驱动模块110的第一端之间，第二发光控制模块170连接于驱动模块110的第二端和发光模块120的第一端之间，第一发光控制模块160和第二发光控制模块170用于响应发光控制信号线EM输入的信号在发光阶段导通，以使第一电源线VDD和第二电源线VSS之间形成放电通路，通过驱动模块110产生驱动电流，驱动发光模块120发光。可选地，第一发光控制模块160还用于在初始化阶段导通，以使第一电源线VDD、第一发光控制模块160、驱动模块110、第二初始化模块140和第二初始化信号线Vref2之间形成放电通路，第二发光控制模块170还用于在初始化阶段导通，以将第二初始化信号线Vref2输入的第二初始化电压传输至发光模块120的第一端，对发光模块120的第一端的电压进行初始化。
进一步地，像素电路还包括：存储模块180、耦合模块190、第三初始化模块210和数据写入模块220。其中，存储模块180的第一端连接驱动模块110的控制端G，存储模块180的第二端连接驱动模块110的第一端，存储模块180用于存储驱动模块110的控制端G和驱动模块110的第一端的电压差。耦合模块190的第一端连接驱动模块110的第一端，耦合模块190用于将自身的第二端的电压变化量耦合至自身的第一端。第三初始化模块210连接于第三初始化信号线Vini和耦合模块190的第二端之间，用于在初始化阶段和阈值补偿阶段，将第三初始化信号线Vini输入的电压传输至耦合模块190的第二端，对耦合模块190的第二端的电压进行初始化。第一初始化模块130还用于在阈值补偿阶段，将第一初始化信号线Vref1输入的电压传输至驱动模块110的控制端G，第二初始化模块140还用于在阈值补偿阶段导通，使驱动模块110通过第二初始化模块140放电，以使存储模块180存储驱动模块110的阈值电压。开关模块150还用于在阈值补偿阶段导通，使驱动模块110通过开关模块150和第二初始化模块140放电。数据写入模块220连接于数据线Data和耦合模块190的第二端之间，用于在数据写入阶段，将数据线Data输入的电压传输至耦合模块190的第二端。
其中，第三初始化信号线Vini输入直流电压信号，第三初始化信号线Vini可以输入第三初始化电压。可选地，在一些实施方式中，还可以将第一电源线VDD复用为第三初始化信号线Vini，使得第一电源电压复用为第三初始化电压，也即第三初始化模块210还可以连接于第一电源线VDD和耦合模块190的第二端之间，以通过第一电源电压对耦合模块190的第二端的电压进行初始化。
示例性地，该像素电路的工作阶段包括：初始化阶段、数据写入阶段、阈值补偿阶段和发光阶段。下面结合图2，对像素电路在各阶段的工作原理作进一步说明，为便于描述，以下各实施例中将第一初始化信号线Vref1输入的第一初始化电压记为V1，第二初始化信号线Vref2输入的第二初始化电压记为V2，第三初始化信号线Vini输入的第三初始化电压记为V3。
在初始化阶段，控制第一发光控制模块160、第二发光控制模块170、第一初始化模块130、第二初始化模块140、开关模块150和第三初始化模块210导通。第一初始化模块130将第一初始化电压V1传输至存储模块180的第一端和驱动模块110的控制端G，对存储模块180的第一端和驱动模块110的控制端G的电压进行初始化，使得驱动模块110导通，此时第一节点N1的电压为第一初始化电压V1。第二初始化电压V2依次通过第二初始化模块140、开关模块150和第二发光控制模块170传输至发光模块120的第一端，对发光模块120的第一端的电压进行初始化，使第二节点N2的电压为第二初始化电压V2。第三初始化模块210将第三初始化电压V3传输至耦合模块190的第一端，对耦合模块190的第一端的电压进行初始化，使第三节点N3的电压为第三初始化电压V3。第一电源线VDD、第一发光控制模块160、驱动模块110、开关模块150、第二初始化模块140和第二初始化信号线Vref2之间形成放电通路。
在阈值补偿阶段，控制第一发光控制模块160和第二发光控制模块170关断，并控制第一初始化模块130、第二初始化模块140、开关模块150和第三初始化模块210导通。第一节点N1的电压保持为第一初始化电压V1，第三节点N3的电压保持为第三初始化电压V3。驱动模块110通过开关模块150和第二初始化模块140进行放电，直到驱动模块110的控制端G和第一端的电压差为驱动模块110的阈值电压Vth时，驱动模块110关断，第四节点N4的电压为V1-Vth。存储模块180的第一端存储第一节点N1的电压，存储模块180的第二端存储第四节点N4的电压，存储模块180两端的电压差为驱动模块110的阈值电压Vth，使得存储模块180存储了驱动模块110的阈值电压Vth。
在数据写入阶段，控制第二初始化模块140、第一发光控制模块160、第二发光控制模块170和第三初始化模块210关断，并控制第一初始化模块130和数据写入模块220导通。第一节点N1的电压保持为第一初始化电压V1。数据线Data输入的数据电压(记为Vdata)通过数据写入模块220传输至耦合模块190的第二端，即第三节点N3，使第三节点N3的电压由第三初始化电压V3跳变为数据电压Vdata，第三节点N3的电压变化量△V＝Vdata-V3，耦合模块190能够将自身的第二端的电压变化量耦合至自身的第一端，也即将第三节点N3的电压变化量△V耦合至第四节点N4，使第四节点N4的电压变为V1-Vth+△V*K＝V1-Vth+(Vdata-V3)*K，其中K的大小与驱动模块110的控制端G和第一端之间的电容值相关。存储模块180两端的电压差变为V1-(V1-Vth+(Vdata-V3)*K)＝Vth-(Vdata-V3)*K。
在发光阶段，控制第一初始化模块130、第二初始化模块140、开关模块150、第三初始化模块210和数据写入模块220关断，并控制第一发光控制模块160和第二发光控制模块170导通，使第一电源线VDD和第二电源线VSS之间形成放电通路，驱动模块110产生驱动电流，驱动发光模块120发光，且驱动电流是关于Vgs-Vth的函数，其中Vgs表示驱动模块110的控制端G与第一端之间的电压差，即为存储模块180两端的电压差，使得驱动电流为关于(Vdata-V3)*K的函数，而K为常数，驱动电流实际为关于Vdata-V3的函数。可见，驱动电流的大小与驱动模块110的阈值电压Vth无关，实现了阈值电压补偿。
本发明实施例的技术方案，将像素电路的数据电压写入过程与阈值电压补偿过程分开进行，使得阈值电压补偿的时长不会受到数据电压写入的时长限制，从而避免阈值电压的补偿程度受到数据电压的大小的影响，以避免出现不同显示灰阶下的阈值电压补偿程度差异，有利于提升显示亮度均一性，从而提升显示效果。当该像素电路应用于驱动高分辨率及高刷新率的显示面板时，行扫描时间(即每行像素电路进行扫描驱动的时间)较短，即使数据写入阶段的时长较短，阈值补偿阶段的时长也不会受到数据写入阶段的时长限制，使得本方案在高分辨率及高刷新率的显示驱动场景下，仍有利于改善显示亮度均一性。
图3是本发明实施例提供的另一种像素电路的结构示意图。参见图3，可选地，在一种实施方式中，第一初始化模块130包括第一晶体管T1，第一晶体管T1的栅极连接第一扫描线Re1，第一晶体管T1连接于第一初始化信号线Vref1和驱动模块110的控制端G之间。第二初始化模块140包括第二晶体管T2，第二晶体管T2的栅极连接第二扫描线Re2，第二晶体管T2连接于第二初始化信号线Vref2和驱动模块110的第二端之间。开关模块150包括第三晶体管T3，第三晶体管T3的栅极连接第一扫描线Re1，第三晶体管T3连接于驱动模块110的第二端和第二初始化模块140之间。第一发光控制模块160包括第四晶体管T4，第二发光控制模块170包括第五晶体管T5。第四晶体管T4和第五晶体管T5的栅极均连接发光控制信号线EM，第四晶体管T4连接于第一电源线VDD和驱动模块110的第一端之间，第五晶体管T5连接于驱动模块110的第二端和发光模块120的第一端之间。存储模块180包括第一电容Cst1，第一电容Cst1的第一端连接驱动模块110的控制端G，第一电容Cst1的第二端连接驱动模块110的第一端。耦合模块190包括第二电容Cst2，第二电容Cst2的第一端作为耦合模块190的第一端连接至驱动模块110的第一端，第二电容Cst2的第二端作为耦合模块190的第二端。第三初始化模块210包括第六晶体管T6，第六晶体管T6的栅极连接第二扫描线Re2，第六晶体管T6连接于第三初始化信号线Vini和耦合模块190的第二端之间。数据写入模块220包括第七晶体管T7，第七晶体管T7的栅极连接第三扫描线Sn，第七晶体管T7连接于数据线Data和耦合模块190的第二端之间。驱动模块110包括驱动晶体管DT，发光模块120包括发光器件D1，驱动晶体管DT和发光器件D1连接于第一电源线VDD和第二电源线VSS之间。
其中，像素电路中的各个晶体管可以是P型晶体管，或N型晶体管。发光器件D1可以是有机发光二极管(Organic Light-Emitting Diode，OLED)或微米级发光二极管(Micro-LED)等。第二晶体管T2的第一极连接第二初始化信号线Vref2，第二晶体管T2的第二极连接第三晶体管T3的第一极，第三晶体管T3的第二极连接驱动晶体管DT的第二极，也即第三晶体管T3连接于第二晶体管T2的第二极和驱动晶体管DT的第二极之间。这样设置的好处在于，可以利用显示面板中第二晶体管T2的半导体层和驱动晶体管DT的半导体层之间的区域来形成第三晶体管T3的半导体层，使得第三晶体管T3的半导体层位于第二晶体管T2的半导体层和驱动晶体管DT的半导体层之间，以提升显示面板的版图空间利用率，且第二晶体管T2的半导体层可以通过第三晶体管T3的半导体层连接驱动晶体管DT的半导体层，实现第二晶体管T2和驱动晶体管DT的连接，与未设置第三晶体管T3的方案相比，无需通过显示面板中位于半导体层之上的金属层将第二晶体管T2的半导体层和驱动晶体管DT的半导体层进行桥接，以减少显示面板中的过孔数量，从而避免设置过多的过孔而影响显示面板的可靠性，并简化显示面板的制作工艺。
图4是本发明实施例提供的一种像素电路的驱动时序示意图，适用于驱动图1至图3中的像素电路工作。下面结合图3和图4，以像素电路中的各个晶体管均是P型晶体管为例，对像素电路的工作原理进行说明。
示例性地，在第一阶段t1，发光控制信号线EM输入低电平信号，第一扫描线Re1、第二扫描线Re2和第三扫描线Sn输入高电平信号。第四晶体管T4、第五晶体管T5和驱动晶体管DT导通，其余晶体管关断。驱动晶体管DT产生驱动电流，驱动发光器件D1发光。
在第二阶段t2，即初始化阶段，发光控制信号线EM继续输入低电平信号，第四晶体管T4和第五晶体管T5保持导通。第三扫描线Sn继续输入高电平信号，第七晶体管T7保持关断。第二扫描线Re2和第一扫描线Re1依次输入低电平信号，使第一晶体管T1、第二晶体管T2、第三晶体管T3和第六晶体管T6分别响应各自的栅极输入的低电平信号而导通。第一晶体管T1将第一初始化电压V1传输至第一电容Cst1的第一端和驱动晶体管DT的栅极，对第一电容Cst1的第一端和驱动晶体管DT的栅极的电压进行初始化，使得驱动晶体管DT导通，此时第一节点N1的电压为第一初始化电压V1。第二初始化电压V2依次通过第二晶体管T2、第三晶体管T3和第五晶体管T5传输至发光器件D1的第一极(例如阳极)，对发光器件D1的第一极的电压进行初始化，使第二节点N2的电压为第二初始化电压V2。第六晶体管T6将第三初始化电压V3传输至第二电容Cst2的第一端，对第二电容Cst2的第一端的电压进行初始化，使第三节点N3的电压为第三初始化电压V3。第一电源线VDD、第四晶体管T4、驱动晶体管DT、第三晶体管T3、第二晶体管T2和第二初始化信号线Vref2之间形成放电通路。当驱动晶体管DT为P型晶体管时，由于第一初始化电压V1大于第二初始化电压V2，与V1＝V2的情况相比，使得在初始化阶段，驱动晶体管DT的导通程度更小，驱动晶体管DT的栅极与第一极的电压差的绝对值更小，驱动晶体管DT产生的电流更小，有利于减小驱动晶体管DT、第二晶体管T2和第二初始化信号线Vref2这一放电通路的电流，从而降低功耗。
在第三阶段t3，即阈值补偿阶段，发光控制信号线EM输入的信号由低电平信号跳变为高电平信号，使第四晶体管T4和第五晶体管T5关断。第一扫描线Re1、第二扫描线Re2和第三扫描线Sn输入的信号与第二阶段t2相同，第一晶体管T1、第二晶体管T2、第三晶体管T3和第六晶体管T6仍处于导通状态，第七晶体管T7保持关断。第一节点N1的电压保持为第一初始化电压V1，第三节点N3的电压保持为第三初始化电压V3。驱动晶体管DT通过第三晶体管T3和第二晶体管T2进行放电，直到驱动晶体管DT的栅极和第一极的电压差为驱动晶体管DT的阈值电压Vth时，驱动晶体管DT关断，第四节点N4的电压为V1-Vth。第一电容Cst1的第一端存储第一节点N1的电压，第一电容Cst1的第二端存储第四节点N4的电压，第一电容Cst1的第一端和第二端的电压差为驱动晶体管DT的阈值电压Vth，使得第一电容Cst1存储了驱动晶体管DT的阈值电压Vth。
在第四阶段t4，即数据写入阶段，发光控制信号线EM继续输入高电平信号，第四晶体管T4和第五晶体管T5保持关断。第二扫描线Re2输入的信号由低电平信号跳变为高电平信号，使第二晶体管T2和第六晶体管T6关断。第一扫描线Re1继续输入低电平信号，第一晶体管T1和第三晶体管T3仍处于导通状态，第一节点N1的电压保持为第一初始化电压V1。第三扫描线Sn输入的信号由高电平信号跳变为低电平信号，使第七晶体管T7导通，将数据线Data输入的数据电压(记为Vdata)传输至第二电容Cst2的第二端，即第三节点N3，第三节点N3的电压由第三初始化电压V3跳变为数据电压Vdata，第三节点N3的电压变化量△V＝Vdata-V3，由于第二电容Cst2具有耦合作用，能够将自身的第二端的电压变化量耦合至自身的第一端，也即将第三节点N3的电压变化量△V耦合至第四节点N4，使第四节点N4的电压变为V1-Vth+△V*K＝V1-Vth+(Vdata-V3)*K，其中K＝(C02)/(C01+C02+Cgs)，C01表示第一电容Cst1的电容值，C02表示第二电容Cst2的电容值，Cgs表示驱动晶体管DT的栅极与第一极之间的电容对应的电容值，且K为常数。相应的，第一电容Cst1两端的电压差变为Vth-(Vdata-V3)*K。
在第五阶段t5，即发光阶段，发光控制信号线EM输入低电平信号，第一扫描线Re1、第二扫描线Re2和第三扫描线Sn输入高电平信号。第四晶体管T4、第五晶体管T5和驱动晶体管DT导通，其余晶体管关断。第一电源线VDD和第二电源线VSS之间形成放电通路，驱动晶体管DT产生驱动电流，驱动发光器件D1发光，且驱动电流是关于Vgs-Vth的函数，其中Vgs表示驱动晶体管DT的栅极与第一极之间的电压差，即为第一电容Cst1两端的电压差，使得驱动电流为关于(Vdata-V3)*K的函数，而K为常数，驱动电流实际为关于Vdata-V3的函数。可见，驱动电流的大小与驱动晶体管DT的阈值电压Vth无关，实现了阈值电压补偿。
本发明实施例的技术方案，通过将像素电路的数据电压写入过程与阈值电压补偿过程分开进行，使得阈值电压补偿的时长不会受到数据电压写入的时长限制，从而避免阈值电压的补偿程度受到数据电压的大小的影响，以避免出现不同显示灰阶下的阈值电压补偿程度差异，有利于提升显示亮度均一性，从而提升显示效果，并且能够兼顾高分辨率及高刷新率的显示驱动应用。
本发明实施例提供的像素电路包括多种结构。图5是本发明实施例提供的另一种像素电路的结构示意图。图4所示的驱动时序，同样适用于驱动图5中的像素电路工作，与图3相比，图5中的像素电路的区别之处在于未设置第三晶体管T3。
图6是本发明实施例提供的又一种像素电路的结构示意图。与图3相比，图6中的像素电路的区别之处在于：未设置耦合模块190，第二初始化模块140和开关模块150串联于第二初始化信号线Vref2和发光模块120的第一端之间，存储模块180连接于驱动模块110的控制端G和第一电源线VDD之间；另外，该像素电路还包括连接于驱动模块110的控制端G和第二端之间的阈值补偿模块230，阈值补偿模块230用于对驱动模块110的阈值电压进行补偿，阈值补偿模块230包括第八晶体管T8。其中，各模块中的晶体管或电容的连接关系，可参照对应的模块与模块之间的关系进行理解，不再赘述。
图7是本发明实施例提供的又一种像素电路的结构示意图。参见图7，在上述各实施例的基础上，可选地，第一初始化模块130还包括第九晶体管T9，第九晶体管T9的栅极连接第一扫描线Re1，第一晶体管T1的第一极连接第一初始化信号线Vref1，第一晶体管T1的第二极连接第九晶体管T9的第一极，第九晶体管T9的第二极连接驱动模块110的控制端G。
具体地，第九晶体管T9的栅极与第一晶体管T1的栅极均连接第一扫描线Re1，输入相同的信号，因此第九晶体管T9与第一晶体管T1的导通阶段与关断阶段相同。通过将第九晶体管T9连接在第一晶体管T1和驱动模块110的控制端G之间，有助于减少驱动模块110的控制端G的漏电，也即减少驱动晶体管DT的栅极的漏电，从而增加驱动晶体管DT的栅极电压的稳定性。
可选地，第九晶体管T9为垂直双栅晶体管，第九晶体管T9的第一栅极连接第一扫描线Re1，第九晶体管T9的第二栅极输入跳变电压信号，以通过跳变电压信号在发光阶段对第九晶体管T9的第一极和第二极的电压进行耦合，从而减小第九晶体管T9的第一极和第二极的电压差。
其中，上述跳变电压信号的电压可以在发光阶段开始时发生跳变，使得第九晶体管T9的第二栅极的电压在发光阶段开始时发生跳变，以通过第九晶体管T9的第二栅极的跳变电压对第九晶体管T9的第一极和第二极的电压进行耦合，即对第一节点N1和第五节点N5的电压进行耦合，使第一节点N1和第五节点N5的电压趋于一致，以减小第一节点N1和第五节点N5的电压差，从而缓解第九晶体管T9的漏电问题，有助于进一步提升驱动晶体管DT的栅极电压的稳定性。
结合图4和图7，在一种实施方式中，第九晶体管T9的第二栅极连接发光控制信号线EM，发光控制信号线EM输入发光控制信号，发光控制信号复用为跳变电压信号。示例性地，在第五阶段t5(即发光阶段)开始时，发光控制信号线EM输入的发光控制信号由高电平信号跳变为低电平信号，使得第九晶体管T9的第二栅极的电压在此刻发生相同幅度的电压跳变，从而对第九晶体管T9的第一极和第二极的电压进行耦合，以减小第一节点N1和第五节点N5的电压差，从而缓解第九晶体管T9的漏电问题。
继续参见图7，优选地，像素电路还包括第三电容Cst3，第三电容Cst3的第一端输入固定电压信号，该固定电压信号可以是任意固定电压信号，例如第三电容Cst3的第一端连接第一初始化信号线Vref1，使第三电容Cst3的第一端输入第一初始化电压，第三电容Cst3的第二端连接第一晶体管T1的第二极和第九晶体管T9的第一极。第三电容Cst3能够存储第五节点N5的电压，以提升第五节点N5的电压的稳定性，从而减少驱动晶体管DT的栅极的漏电，提升驱动晶体管DT的栅极电压的稳定性。
基于同样的发明构思，本发明实施例还提供了一种阵列基板，该阵列基板包括上述任意实施例中的像素电路。图8是本发明实施例提供的一种阵列基板的俯视结构示意图；图9是图8中的A1区域的一种放大图；图10是图9中的阵列基板沿剖线AA’进行剖切得到的剖面结构示意图。结合图3、图8至图10，该阵列基板包括基底10和位于基底10上的多个像素电路100，还包括：多条第一初始化信号线Vref1和多条第二初始化信号线Vref2。第一初始化信号线Vref1和第二初始化信号线Vref2均设置在基底10上，且第一初始化信号线Vref1和第二初始化信号线Vref2异层设置，第一初始化信号线Vref1和第二初始化信号线Vref2的延伸方向相交。
其中，基底10可以为显示面板提供保护、缓冲和支撑等作用。基底10可以是柔性基底，柔性基底的材料可以是聚酰亚胺(PI)、聚萘二甲酸乙二醇酯(PEN)或者聚对苯二甲酸乙二醇酯(PET)等，也可以是上述多种材料的混合材料。基底10也可以为采用玻璃等材料形成的硬质基底。
该阵列基板还包括在基底10的一侧层叠设置的半导体层20和多个金属层，相邻的半导体层20和金属层之间，以及相邻的金属层之间均通过绝缘层进行绝缘。半导体层20具体可以是有源层，有源层可由多晶硅、金属氧化物等材料形成。像素电路100形成于半导体层20和多个金属层中。示例性地，各条第二初始化信号线Vref2均沿第一方向X延伸，各条第一初始化信号线Vref1均沿第二方向Y延伸，第一方向X与第二方向Y，相交，例如第一方向X和第二方向Y中的一者可以是像素电路100排布的行方向，另一者可以是像素电路100排布的列方向。各条第一初始化信号线Vref1均位于多个金属层中的一层，各条第二初始化信号线Vref2均位于多个金属层中的另一层，且第一初始化信号线Vref1和第二初始化信号线Vref2绝缘设置，以便于向第一初始化信号线Vref1和第二初始化信号线Vref2提供不同的电压，使得在初始化阶段，驱动模块110的控制端G输入的初始化电压和发光模块120的第一端输入的初始化电压可以不同，以分别向驱动模块110的控制端G和发光模块120的第一端提供相应的初始化电压，从而改善驱动模块110的控制端G和发光模块120的第一端的电压初始化效果，有利于提升显示对比度及显示均一性，从而改善显示效果。并且，将第一初始化信号线Vref1和第二初始化信号线Vref2分设在不同的金属层中，还有利于提升阵列基板的版图空间利用率，以实现高PPI布局。
综上，通过将阵列基板中的第一初始化信号线和第二初始化信号线异层设置，且第一初始化信号线和第二初始化信号线的延伸方向相交，能够便于向第一初始化信号线和第二初始化信号线提供不同的电压，有利于改善驱动模块的控制端和发光模块的第一端的电压初始化效果，以提升显示对比度及显示均一性，从而改善显示效果，同时还有利于提升阵列基板的版图空间利用率，以实现高PPI布局。
需要说明的是，上述实施例仅以第二初始化信号线Vref2沿第一方向X延伸，第一初始化信号线Vref1沿第二方向Y延伸为例进行示意，在其他实施例中，还可以设置第一初始化信号线Vref1沿第一方向X延伸，第二初始化信号线Vref2沿第二方向Y延伸，本发明实施例对于第一初始化信号线Vref1和第二初始化信号线Vref2的具体延伸方向不做限定。
图11至图13为图9中不同膜层的结构示意图，其中仅示出了图9中的部分膜层，以便于清晰示出各膜层的具体结构。结合图3、图9至图11，可选地，第一初始化模块130包括第一晶体管T1，第二初始化模块140包括第二晶体管T2，驱动模块110包括驱动晶体管DT。第一晶体管T1连接于第一初始化信号线Vref1和驱动晶体管DT的栅极之间，第二晶体管T2连接于第二初始化信号线Vref2和驱动晶体管DT的第二极之间，第一初始化信号线Vref1和第二初始化信号线Vref2中的一者与第二晶体管T2的第一极和第二极同层设置，另一者位于第二晶体管T2的第一极和第二极远离基底10一侧的金属层中。
其中，第二晶体管T2的第一极和第二极中的一者为源极，另一者为漏极，像素电路中的各个晶体管的第一极和第二极一般同层设置。可选地，在一种实施方式中，由于第二晶体管T2的第一极连接第二初始化信号线Vref2，因此可以将第二初始化信号线Vref2与第二晶体管T2的第一极和第二极同层设置，将第一初始化信号线Vref1设置在第二晶体管T2的第一极和第二极远离基底10一侧的金属层中。例如，示例性地，多个金属层包括依次设置在半导体层20远离基底10一侧的第一金属层M1至第五金属层M5，当第二晶体管T2的第一极和第二极位于第四金属层M4时，可以将第二初始化信号线Vref2设置在第四金属层M4，将第一初始化信号线Vref1设置在第五金属层M5，这样能够在形成第二初始化信号线Vref2同时将其与第二晶体管T2的第一极电连接，以便于将第二初始化信号线Vref2与第二晶体管T2的第一极电连接，使得二者无需通过过孔进行电连接，有利于减少阵列基板中的过孔的数量，并简化阵列基板的制作工艺。
在其他实施方式中，第二晶体管T2的第一极和第二极还可以设置在第三金属层M3，相应地，第二初始化信号线Vref2可以设置在第三金属层M3中，第一初始化信号线Vref1可以设置在第四金属层M4中。或者，还可以将第一初始化信号线Vref1与第一晶体管T1的第一极和第二极同层设置，并将第二初始化信号线Vref2设置在第一晶体管T1的第一极和第二极远离基底10一侧的金属层中，以便于将第一初始化信号线Vref1与第一晶体管T1的第一极电连接，使得二者无需通过过孔进行电连接，同样有利于减少阵列基板中的过孔的数量，并简化阵列基板的制作工艺。
结合图3、图9至图13，可选地，半导体层20包括第一半导体部21、第二半导体部22和第三半导体部23。第一半导体部21用于形成第一晶体管T1的半导体部，第二半导体部22用于形成第二晶体管T2的半导体部，第三半导体部23用于形成驱动晶体管DT的半导体部。第一半导体部21的第一端连接第一初始化信号线Vref1，第一半导体部21的第二端连接驱动晶体管DT的栅极，第二半导体部22连接于第二初始化信号线Vref2和第三半导体部23之间。金属层包括第一金属层M1，第一金属层M1位于半导体层20远离基底10的一侧，第一金属层M1包括多条第一扫描线Re1和多条第二扫描线Re2，第一扫描线Re1和第二扫描线Re2均沿第一方向X延伸。第一扫描线Re1在基底10上的垂直投影与第一半导体部21在基底10上的垂直投影相交叠，使得二者相交叠形成第一晶体管T1，第二扫描线Re2在基底10上的垂直投影与第二半导体部22在基底10上的垂直投影相交叠，使得二者相交叠形成第二晶体管T2，图11至图13中在第一金属层M1与半导体层20相交叠的区域示意性地标注出了二者相交叠所形成的晶体管。
进一步地，像素电路还包括第三晶体管T3。半导体层20还包括第四半导体部24，第四半导体部24用于形成第三晶体管T3的半导体部。第二半导体部22的第一端通过过孔连接第二初始化信号线Vref2，第二半导体部22的第二端连接第四半导体部24的第一端，第四半导体部24的第二端连接第三半导体部23。第四半导体部24在基底10上的垂直投影与第一扫描线Re1在基底10上的垂直投影相交叠，以形成第三晶体管T3。
其中，第四半导体部24连接于第二半导体部22和第三半导体部23之间，即第三晶体管T3的半导体部连接于第二晶体管T2的半导体部和驱动晶体管DT的半导体部之间。这样设置的好处在于，可以利用第二半导体部22和第三半导体部23之间的区域来形成第四半导体部24，使得第三晶体管T3的半导体部位于第二晶体管T2的半导体部和驱动晶体管DT的半导体部之间，以提升阵列基板的版图空间利用率，且第二半导体部22通过第四半导体部24连接第三半导体部23，实现第二晶体管T2和驱动晶体管DT的连接，与未设置第三晶体管T3的方案相比，无需通过半导体层20之上的金属层将第二半导体部22的第二端与第三半导体部23进行桥接，以减少显示面板中的过孔数量，从而避免设置过多的过孔而影响显示面板的可靠性，并简化显示面板的制作工艺。
结合图3、图9至图13，可选地，沿第二方向Y，第二半导体部22在基底10上的垂直投影、第四半导体部24在基底10上的垂直投影、第一扫描线Re1在基底10上的垂直投影和第二扫描线Re2在基底10上的垂直投影，均位于第三半导体部23在基底10上的垂直投影的同一侧，以利用阵列基板中位于第三半导体部23同一侧的空间来形成第一晶体管T1、第二晶体管T2、第三晶体管T3、第一扫描线Re1和第二扫描线Re2，有利于提升阵列基板的版图空间利用率。
进一步地，第一半导体部21和第三半导体部23，均位于第二半导体部22和第四半导体部24的同一侧，第四半导体部24位于第二半导体部22靠近第三半导体部23的一侧。沿第二方向Y，第一扫描线Re1在基底10上的垂直投影，位于第二扫描线Re2在基底10上的垂直投影和第三半导体部23在基底10上的垂直投影之间。第一半导体部21在基底10上的垂直投影，位于第二扫描线Re2在基底10上的垂直投影和第三半导体部23在基底10上的垂直投影之间。这样设置的好处在于，能够将第一晶体管T1和第一扫描线Re1靠近驱动晶体管DT设置，以避免阵列基板中的其他金属线靠近驱动晶体管DT的栅极g并与其相交叠形成寄生电容，起到减少驱动晶体管DT的栅极g的寄生电容的作用，从而避免影响显示效果。
图14是图13中的阵列基板沿剖线BB’进行剖切得到的剖面结构示意图。结合图3、图9至图14，可选地，像素电路还包括第一电容Cst1和第二电容Cst2。金属层还包括第二金属层M2和第三金属层M3，第二金属层M2位于第三金属层M3和第一金属层M1之间。第一金属层M1还包括第一极板C1，第二金属层M2包括第二极板C2，第三金属层M3包括第三极板C3。沿第二方向Y，第三半导体部23在基底10上的垂直投影、第一极板C1在基底10上的垂直投影、第二极板C2在基底10上的垂直投影和第三极板C3在基底10上的垂直投影，均位于第一扫描线Re1在基底10上的垂直投影的同一侧。沿垂直于基底10的方向，即第三方向Z：第二极板C2与第一极板C1具有交叠区域，第三极板C3与第二极板C2具有交叠区域，且第一极板C1、第二极板C2和第三极板C3均与第三半导体部23具有交叠区域。第一极板C1和第二极板C2构成第一电容Cst1，第二极板C2和第三极板C3构成第二电容Cst2，第一电容Cst1的第一端自第一极板C1引出，第一电容Cst1的第二端和第二电容Cst2的第一端自第二极板C2引出，第二电容Cst2的第二端自第三极板C3引出。
具体地，第一极板C1在基底10上的垂直投影与第二极板C2在基底10上的垂直投影相交叠，以形成第一电容Cst1，第二极板C2在基底10上的垂直投影与第三极板C3在基底10上的垂直投影相交叠，以形成第二电容Cst2，且第一极板C1、第二极板C2和第三极板C3均位于第一扫描线Re1的同一侧，以利用第一扫描线Re1靠近第三半导体部23一侧的空间来形成第一电容Cst1和第二电容Cst2，有利于节约阵列基板的版图空间，从而实现高PPI布局。
结合图3、图9至图14，本实施例中，金属层还包括第四金属层M4和第五金属层M5，第四金属层M4位于第三金属层M3远离基底10的一侧，第五金属层M5位于第四金属层M4远离基底10的一侧。第二初始化信号线Vref2可以设置在第四金属层M4中，第一初始化信号线Vref1、数据线Data和第一电源线VDD可以设置在第五金属层M5中。
图15是图8中的A1区域的另一种放大图；图16至图18为图14中不同膜层的结构示意图。结合图5、图15至图18，在一种实施方式中，沿第二方向Y，第二半导体部22在基底10上的垂直投影和第二扫描线Re2(即Re2(n-1))在基底10上的垂直投影，位于第三半导体部23在基底10上的垂直投影的一侧，第一半导体部21在基底10上的垂直投影和第一扫描线Re1(即Re1(n-1))在基底10上的垂直投影，位于第三半导体部23在基底10上的垂直投影的另一侧，以使第二半导体部22和第二扫描线Re2垂直叠形成第二晶体管T2和第六晶体管T6，第一半导体部21和第一扫描线Re1垂直叠形成第一晶体管T1，使第二晶体管T2和第六晶体管T6位于第三半导体部23的一侧，第一晶体管T1位于第三半导体部23的另一侧，以利用第三半导体部23两侧的空间来分别形成第一晶体管T1、第二晶体管T2和第六晶体管T6，有利于提升阵列基板的版图空间利用率。其中，图15至图18示出了第一晶体管T1为双栅晶体管的情况，以减小驱动晶体管DT的栅极g的漏电流。
进一步地，相邻两行像素电路中，前一行像素电路连接的第一扫描线Re1，复用为后一行像素电路连接的第二扫描线Re2。图15至图18中以Re1(n-1)表示前一行像素电路连接的第一扫描线Re1，Re2(n-1)表示前一行像素电路连接的第二扫描线Re2，Re2(n)表示后一行像素电路连接的第二扫描线Re2。通过将前一行像素电路连接的第一扫描线Re1(n-1)，复用为后一行像素电路连接的第二扫描线Re2(n)，使得前一行像素电路输入的第一扫描信号可复用为后一行像素电路的第二扫描信号，且前一行像素电路与后一行像素电路共用一条扫描线，有利于节约阵列基板的版图空间。
图19是图15中的阵列基板沿剖线CC’进行剖切得到的剖面结构示意图。结合图5、图15和图19，可选地，在一种实施方式中，金属层还包括第二金属层M2，第二金属层M2位于第一金属层M1远离基底10的一侧。第一金属层M1还包括相互独立的第一极板C1和第二极板C2，第二金属层M2包括第三极板C3。沿垂直于基底10的方向，即第三方向Z：第一极板C1和第三半导体部23具有交叠区域，第三极板C3分别与第一极板C1和第二极板C2具有交叠区域。第二极板C2在基底10上的垂直投影，位于第一极板C1在基底10上的垂直投影和第二扫描线Re2在基底10上的垂直投影之间。第一极板C1和第三极板C3构成第一电容Cst1，第二极板C2和第三极板C3构成第二电容Cst2，第一电容Cst1的第一端自第一极板C1引出，第一电容Cst1的第二端和第二电容Cst2的第一端自第三极板C3引出，第二电容Cst2的第二端自第二极板C2引出。
具体地，第一极板C1在基底10上的垂直投影与第三极板C3在基底10上的垂直投影相交叠，以形成第一电容Cst1，第二极板C2在基底10上的垂直投影与第三极板C3在基底10上的垂直投影相交叠，以形成第二电容Cst2，且第一极板C1、第二极板C2和第三极板C3均位于第二扫描线Re2的同一侧，以利用第二扫描线Re2靠近第三半导体部23一侧的空间来形成第一电容Cst1和第二电容Cst2，有利于节约阵列基板的版图空间，从而实现高PPI布局，并且，第一电容Cst1和第二电容Cst2共用第三极板C3，仅需两层金属层即可形成第一电容Cst1和第二电容Cst2，有利于提升阵列基板的版图空间利用率。
结合图5、图15至图19，本实施例中，金属层还包括位于第三金属层M3远离基底10一侧的第四金属层M4，第二初始化信号线Vref2可以设置在第三金属层M3中，第一初始化信号线Vref1、数据线Data和第一电源线VDD可以设置在第四金属层M4中。可选地，阵列基板还包括位于第三金属层M3的第一连接部31，第一半导体部21的第一端通过过孔连接第一初始化信号线Vref1，第一半导体部21的第二端通过第一连接部31连接第三半导体部23，第一连接部31在基底10上的垂直投影，与发光控制信号线EM在基底10上的垂直投影相交叠，发光控制信号线EM位于第一金属层M1中，以使第一晶体管T1通过位于第三金属层M3的第一连接部31跨越发光控制信号线EM与驱动晶体管DT的栅极进行电连接。
图20是图8中的A1区域的另一种放大图；图21至图23为图19中不同膜层的结构示意图；图24是图20中的阵列基板沿剖线DD’进行剖切得到的剖面结构示意图。结合图5、图20至图24，在一种实施方式中，像素电路还包括第六晶体管T6和第七晶体管T7。半导体层20还包括第五半导体部25、第六半导体部26和第七半导体部27，第五半导体部25用于形成第六晶体管T6的半导体部，第六半导体部26用于形成第七晶体管T7的半导体部。第五半导体部25的第一端通过过孔连接第二扫描线Re2，第六半导体部26的第一端通过过孔连接数据线Data，第五半导体部25的第二端连接第六半导体部26的第二端和第七半导体部27的第一端，第七半导体部27的第二端通过过孔连接第二极板C2。第五半导体部25在基底10上的垂直投影，与第二扫描线Re2在基底10上的垂直投影相交叠。
沿第二方向Y，第五半导体部25在基底10上的垂直投影、第六半导体部26在基底10上的垂直投影、第七半导体部27在基底10上的垂直投影和第二扫描线Re2在基底10上的垂直投影，均位于第三半导体部23在基底10上的垂直投影的同一侧，第六半导体部26在基底10上的垂直投影和第七半导体部27在基底10上的垂直投影，位于第五半导体部25在基底10上的垂直投影和第三半导体部23在基底10上的垂直投影之间。
第一金属层M1中还设置有连接部，例如第二连接部32，金属层还包括位于第二金属层M2远离基底10一侧的第三金属层M3，第三金属层M3中设置有多条沿第一方向X延伸的第三扫描线Sn。第二连接部32在基底10上的垂直投影，与第六半导体部26在基底10上的垂直投影相交叠，并与第七半导体部27在基底10上的垂直投影相分离，第二连接部32通过过孔连接第三扫描线Sn。
具体地，第五半导体部25在基底10上的垂直投影，与第二扫描线Re2在基底10上的垂直投影相交叠，以形成第六晶体管T6。第二连接部32在基底10上的垂直投影，与第六半导体部26在基底10上的垂直投影相交叠，以形成第七晶体管T7，第二连接部32通过过孔连接第三扫描线Sn，使第七晶体管T7的栅极连接第三扫描线Sn。第五半导体部25的第二端和第六半导体部26的第二端均通过第七半导体部27连接第二极板C2，以使第六晶体管T6和第七晶体管T7均通过第七半导体部27连接第二电容Cst的第二端，且第二连接部32在基底10上的垂直投影，与第七半导体部27在基底10上的垂直投影相分离，以避免第二连接部32与第七半导体部27相交叠形成多余的晶体管。
结合图5、图20至图24，本实施例中，设置第一初始化信号线Vref1沿第一方向X延伸，第二初始化信号线Vref2沿第二方向Y延伸，金属层还包括位于第三金属层M3远离基底10一侧的第四金属层M4，第一初始化信号线Vref1可以设置在第三金属层M3中，第二初始化信号线Vref2、数据线Data和第一电源线VDD可以设置在第四金属层M4中。
基于同样的发明构思，本发明实施例还提供了一种显示面板。该显示面板可以是有机发光二极管OLED显示面板或微米级发光二极管Micro-LED显示面板等。本发明实施例提供的显示面板，包括上述任意实施例中的阵列基板，因此具备阵列基板相应的结构及有益效果，这里不再赘述。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种像素电路，其特征在于，包括：
驱动模块和发光模块，连接于第一电源线和第二电源线之间，所述驱动模块用于在发光阶段，根据自身的控制端和第一端的电压驱动所述发光模块；
第一初始化模块，连接于第一初始化信号线和所述驱动模块的控制端之间，用于在所述发光阶段之前，将所述第一初始化信号线输入的电压传输至所述驱动模块的控制端，对所述驱动模块的控制端的电压进行初始化；
第二初始化模块，连接于第二初始化信号线和所述驱动模块的第二端之间，用于在所述发光阶段之前，将所述第二初始化信号线输入的电压传输至所述驱动模块的第二端；
其中，所述第一初始化信号线输入第一初始化电压，所述第二初始化信号线输入第二初始化电压，所述第一初始化电压大于所述第二初始化电压，所述第一初始化模块的导通时刻晚于所述第二初始化模块的导通时刻。
2.根据权利要求1所述的像素电路，其特征在于，所述第一初始化模块的控制端连接第一扫描线，所述第二初始化模块的控制端连接第二扫描线；
所述第一扫描线输入第一扫描信号，所述第二扫描线输入第二扫描信号，所述第一初始化模块响应所述第一扫描信号在所述初始化阶段导通，以将所述第一初始化电压传输至所述驱动模块的控制端，对所述驱动模块的控制端的电压进行初始化，并控制所述驱动模块导通；
所述第二初始化模块响应所述第二扫描信号在所述初始化阶段导通，以将所述第二初始化电压传输至所述驱动模块的第二端，使所述驱动模块、所述第二初始化模块和所述第二初始化信号线之间形成放电通路；
优选地，所述第一初始化模块包括第一晶体管，所述第二初始化模块包括第二晶体管；所述第一晶体管的栅极连接所述第一扫描线，所述第一晶体管连接于所述第一初始化信号线和所述驱动模块的控制端之间；所述第二晶体管的栅极连接所述第二扫描线，所述第二晶体管连接于所述第二初始化信号线和所述驱动模块的第二端之间；
优选地，所述第一初始化模块还包括第九晶体管，所述第九晶体管的栅极连接所述第一扫描线，所述第一晶体管的第一极连接所述第一初始化信号线，所述第一晶体管的第二极连接所述第九晶体管的第一极，所述第九晶体管的第二极连接所述驱动模块的控制端；
优选地，所述第九晶体管为垂直双栅晶体管，所述第九晶体管的第一栅极连接所述第一扫描线，所述第九晶体管的第二栅极输入跳变电压信号，以通过所述跳变电压信号在所述发光阶段对所述第九晶体管的第一极和第二极的电压进行耦合，从而减小所述第九晶体管的第一极和第二极的电压差；
优选地，所述第九晶体管的第二栅极连接发光控制信号线；
优选地，所述像素电路还包括第三电容，所述第三电容的第一端输入固定电压信号，所述第三电容的第二端连接所述第一晶体管的第二极和所述第九晶体管的第一极。
3.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
开关模块，连接于所述驱动模块的第二端和所述第二初始化模块之间，用于导通或断开所述驱动模块的第二端和所述第二初始化模块之间的路径；
优选地，所述开关模块的控制端连接第一扫描线，所述开关模块响应第一扫描信号在所述初始化阶段导通，以将所述第二初始化信号线输入的电压传输至所述驱动模块的第二端，使所述驱动模块、所述开关模块、所述第二初始化模块和所述第二初始化信号线之间形成放电通路；
优选地，所述开关模块包括第三晶体管，所述第三晶体管的栅极连接所述第一扫描线，所述第三晶体管连接于所述驱动模块的第二端和所述第二初始化模块之间；
优选地，所述像素电路还包括：
第一发光控制模块和第二发光控制模块，所述第一发光控制模块和所述第二发光控制模块的控制端均连接发光控制信号线，所述第一发光控制模块连接于所述第一电源线和所述驱动模块的第一端之间，所述第二发光控制模块连接于所述驱动模块的第二端和所述发光模块的第一端之间，所述第一发光控制模块和所述第二发光控制模块用于响应所述发光控制信号线输入的信号在所述发光阶段导通；
优选地，所述第一发光控制模块还用于在初始化阶段导通，以使所述第一电源线、所述第一发光控制模块、所述驱动模块、所述第二初始化模块和所述第二初始化信号线之间形成放电通路，所述第二发光控制模块还用于在初始化阶段导通，以将所述第二初始化电压传输至所述发光模块的第一端，对所述发光模块的第一端的电压进行初始化；
优选地，所述第一发光控制模块包括第四晶体管，所述第二发光控制模块包括第五晶体管；所述第四晶体管和所述第五晶体管的栅极均连接发光控制信号线，所述第四晶体管连接于所述第一电源线和所述驱动模块的第一端之间，所述第五晶体管连接于所述驱动模块的第二端和所述发光模块的第一端之间。
4.根据权利要求1-3中任一所述的像素电路，其特征在于，所述像素电路还包括：
存储模块，所述存储模块的第一端连接所述驱动模块的控制端，所述存储模块的第二端连接所述驱动模块的第一端，所述存储模块用于存储所述驱动模块的控制端和所述驱动模块的第一端的电压差；
耦合模块，所述耦合模块的第一端连接所述驱动模块的第一端，所述耦合模块用于将自身的第二端的电压变化量耦合至自身的第一端；
第三初始化模块，连接于第三初始化信号线和所述耦合模块的第二端之间，用于在初始化阶段和阈值补偿阶段，将所述第三初始化信号线输入的电压传输至所述耦合模块的第二端，对所述耦合模块的第二端的电压进行初始化；
所述第一初始化模块还用于在阈值补偿阶段，将所述第一初始化信号线输入的电压传输至所述驱动模块的控制端，所述第二初始化模块还用于在阈值补偿阶段导通，使所述驱动模块通过所述第二初始化模块放电，以使所述存储模块存储所述驱动模块的阈值电压；
优选地，所述第一电源线复用为所述第三初始化信号线；
优选地，开关模块还用于在阈值补偿阶段导通，使所述驱动模块通过所述开关模块和所述第二初始化模块放电；
优选地，所述像素电路还包括：
数据写入模块，连接于数据线和所述耦合模块的第二端之间，用于在所述数据写入阶段，将所述数据线输入的电压传输至所述耦合模块的第二端；
优选地，所述存储模块包括第一电容，所述第一电容的第一端连接所述驱动模块的控制端，所述第一电容的第二端连接所述驱动模块的第一端；
所述耦合模块包括第二电容，所述第二电容的第一端作为所述耦合模块的第一端连接至所述驱动模块的第一端，所述第二电容的第二端作为所述耦合模块的第二端；
所述第三初始化模块包括第六晶体管，所述第六晶体管的栅极连接第二扫描线，所述第六晶体管连接于所述第三初始化信号线和所述耦合模块的第二端之间；
所述数据写入模块包括第七晶体管，所述第七晶体管的栅极连接第三扫描线，所述第七晶体管连接于所述数据线和所述耦合模块的第二端之间；
所述驱动模块包括驱动晶体管，所述发光模块包括发光器件，所述驱动晶体管和所述发光器件连接于所述第一电源线和所述第二电源线之间。
5.一种阵列基板，其特征在于，包括基底和位于所述基底上的多个如权利要求1-4中任一所述的像素电路，还包括：
多条第一初始化信号线和多条第二初始化信号线，位于所述基底上，所述第一初始化信号线和所述第二初始化信号线异层设置，所述第一初始化信号线和所述第二初始化信号线的延伸方向相交。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一初始化模块包括第一晶体管，所述第二初始化模块包括第二晶体管，所述驱动模块包括驱动晶体管；
所述第一晶体管连接于所述第一初始化信号线和所述驱动晶体管的栅极之间，所述第二晶体管连接于所述第二初始化信号线和所述驱动晶体管的第二极之间，所述第一初始化信号线和所述第二初始化信号线中的一者与所述第二晶体管的第一极和第二极同层设置，另一者位于所述第二晶体管的第一极和第二极远离所述基底一侧的金属层中。
7.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括层叠设置于所述基底一侧的半导体层和多个金属层；
所述半导体层包括第一半导体部、第二半导体部和第三半导体部；所述第一半导体部用于形成第一晶体管的半导体部，所述第二半导体部用于形成第二晶体管的半导体部，所述第三半导体部用于形成驱动晶体管的半导体部；所述第一半导体部的第一端连接所述第一初始化信号线，所述第一半导体部的第二端连接所述驱动晶体管的栅极，所述第二半导体部连接于所述第二初始化信号线和所述第三半导体部之间；
所述金属层包括第一金属层，所述第一金属层位于所述半导体层远离所述基底的一侧，所述第一金属层包括多条第一扫描线和多条第二扫描线，所述第一扫描线和所述第二扫描线均沿第一方向延伸；所述第一扫描线在所述基底上的垂直投影与所述第一半导体部在所述基底上的垂直投影相交叠，所述第二扫描线在所述基底上的垂直投影与所述第二半导体部在所述基底上的垂直投影相交叠。
8.根据权利要求7所述的阵列基板，其特征在于，所述像素电路还包括第三晶体管；所述半导体层还包括第四半导体部，所述第四半导体部用于形成所述第三晶体管的半导体部；
所述第二半导体部的第一端通过过孔连接所述第二初始化信号线，所述第二半导体部的第二端连接所述第四半导体部的第一端，所述第四半导体部的第二端连接所述第三半导体部；所述第四半导体部在所述基底上的垂直投影与所述第一扫描线在所述基底上的垂直投影相交叠；
优选地，沿第二方向，第二半导体部在所述基底上的垂直投影、所述第四半导体部在所述基底上的垂直投影、所述第一扫描线在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影，均位于所述第三半导体部在所述基底上的垂直投影的同一侧；其中，所述第一方向和所述第二方向相交；
优选地，所述第一半导体部和所述第三半导体部，均位于所述第二半导体部和所述第四半导体部的同一侧，所述第四半导体部位于所述第二半导体部靠近所述第三半导体部的一侧；沿所述第二方向，所述第一扫描线在所述基底上的垂直投影，位于所述第二扫描线在所述基底上的垂直投影和所述第三半导体部在所述基底上的垂直投影之间；所述第一半导体部在所述基底上的垂直投影，位于所述第二扫描线在所述基底上的垂直投影和所述第三半导体部在所述基底上的垂直投影之间；
优选地，所述像素电路还包括第一电容和第二电容；所述金属层还包括第二金属层和第三金属层，所述第二金属层位于所述第三金属层和所述第一金属层之间；所述第一金属层还包括第一极板，所述第二金属层包括第二极板，所述第三金属层包括第三极板；
沿所述第二方向，所述第三半导体部在所述基底上的垂直投影、所述第一极板在所述基底上的垂直投影、所述第二极板在所述基底上的垂直投影和所述第三极板在所述基底上的垂直投影，均位于所述第一扫描线在所述基底上的垂直投影的同一侧；沿垂直于所述基底的方向：所述第二极板与所述第一极板具有交叠区域，所述第三极板与所述第二极板具有交叠区域，且所述第一极板、所述第二极板和所述第三极板均与所述第三半导体部具有交叠区域；
所述第一极板和所述第二极板构成所述第一电容，所述第二极板和所述第三极板构成所述第二电容，所述第一电容的第一端自所述第一极板引出，所述第一电容的第二端和所述第二电容的第一端自所述第二极板引出，所述第二电容的第二端自所述第三极板引出。
9.根据权利要求7所述的阵列基板，其特征在于，沿第二方向，第二半导体部在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影，位于所述第三半导体部在所述基底上的垂直投影的一侧，所述第一半导体部在所述基底上的垂直投影和所述第一扫描线在所述基底上的垂直投影，位于所述第三半导体部在所述基底上的垂直投影的另一侧；
优选地，相邻两行所述像素电路中，前一行所述像素电路连接的所述第一扫描线，复用为后一行所述像素电路连接的所述第二扫描线；
优选地，所述像素电路还包括第一电容和第二电容；所述金属层还包括第二金属层，所述第二金属层位于所述第一金属层远离所述基底的一侧；所述第一金属层还包括相互独立的第一极板和第二极板，所述第二金属层包括第三极板；
沿垂直于所述基底的方向：所述第一极板和所述第三半导体部具有交叠区域，所述第三极板分别与所述第一极板和所述第二极板具有交叠区域；所述第二极板在所述基底上的垂直投影，位于所述第一极板在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影之间；
所述第一极板和所述第三极板构成所述第一电容，所述第二极板和所述第三极板构成所述第二电容，所述第一电容的第一端自所述第一极板引出，所述第一电容的第二端和所述第二电容的第一端自所述第三极板引出，所述第二电容的第二端自所述第二极板引出；
优选地，所述像素电路还包括第六晶体管和第七晶体管；所述半导体层还包括第五半导体部、第六半导体部和第七半导体部；所述第五半导体部用于形成所述第六晶体管的半导体部，所述第六半导体部用于形成所述第七晶体管的半导体部；
所述第五半导体部的第一端通过过孔连接所述第二扫描线，所述第六半导体部的第一端通过过孔连接数据线，所述第五半导体部的第二端连接所述第六半导体部的第二端和所述第七半导体部的第一端，所述第七半导体部的第二端通过过孔连接所述第二极板；所述第五半导体部在所述基底上的垂直投影，与所述第二扫描线在所述基底上的垂直投影相交叠；
沿所述第二方向，所述第五半导体部在所述基底上的垂直投影、所述第六半导体部在所述基底上的垂直投影、所述第七半导体部在所述基底上的垂直投影和所述第二扫描线在所述基底上的垂直投影，均位于所述第三半导体部在所述基底上的垂直投影的同一侧，所述第六半导体部在所述基底上的垂直投影和所述第七半导体部在所述基底上的垂直投影，位于所述第五半导体部在所述基底上的垂直投影和所述第三半导体部在所述基底上的垂直投影之间；
所述第一金属层中还设置有连接部，所述金属层还包括位于所述第二金属层远离所述基底一侧的第三金属层，所述第三金属层中设置有多条沿所述第一方向延伸的第三扫描线；所述连接部在所述基底上的垂直投影，与所述第六半导体部在所述基底上的垂直投影相交叠，并与所述第七半导体部在所述基底上的垂直投影相分离，所述连接部通过过孔连接所述第三扫描线。
10.一种显示面板，其特征在于，包括权利要求5-9中任一所述的阵列基板。
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