CN114120909A - 像素电路及显示面板 - Google Patents

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Abstract

本发明公开了一种像素电路及显示面板，像素电路的第一初始化模块用于在初始化阶段通过漏电抑制模块向驱动晶体管的栅极写入初始化电压；补偿模块用于在数据写入阶段将包括驱动晶体管的阈值电压的信息通过漏电抑制模块写入到驱动晶体管的栅极；漏电抑制模块用于在自身控制端所接入控制信号的控制下导通或关断；其中，漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同。本发明实施例仅存在漏电抑制模块一条漏电路径，有利于维持驱动晶体管的栅极的电位的稳定，提升显示效果。漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同，可以减少信号线的数量，进而简化显示面板的布线结构。

Description

像素电路及显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种像素电路及显示面板。
背景技术
随着显示产品的更长待机时间的需求增大，低频显示是大势所趋。
现有显示面板中通常包括像素电路，像素电路包括驱动晶体管和开关晶体管，至少部分开关晶体管与驱动晶体管的栅极电连接。
低温多晶硅晶体管具有迁移率高、驱动能力强、工艺成本低的优点，从而被广泛用于像素电路中。但是低温多晶硅晶体管漏电流较大，低频显示时，使得驱动晶体管的栅极电压无法长时间保持，导致显示时会发生闪烁现象。
发明内容
本发明提供一种像素电路及显示面板，以实现减少驱动晶体管栅极的漏电路径，降低漏电路径中的漏电流，提升显示效果。
第一方面，本发明实施例提供了一种像素电路，包括：数据写入模块、驱动晶体管、发光模块、第一初始化模块、漏电抑制模块和补偿模块；
第一初始化模块用于在初始化阶段通过漏电抑制模块向驱动晶体管的栅极写入初始化电压；
数据写入模块用于在数据写入阶段向驱动晶体管的栅极写入数据信号；
补偿模块用于在自身控制端所接入控制信号的控制下，在数据写入阶段将包括驱动晶体管的阈值电压的信息通过漏电抑制模块写入到驱动晶体管的栅极；
驱动晶体管和发光模块连接于第一电源线和第二电源线之间，驱动晶体管用于在发光阶段根据数据信号输出驱动信号驱动发光模块发光；
漏电抑制模块用于在自身控制端所接入控制信号的控制下导通或关断；
其中，漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同。
可选的，第一初始化模块的第一端连接初始化信号线，第一初始化模块的第二端连接漏电抑制模块的第一端，第一初始化模块的控制端连接第一扫描线，漏电抑制模块的第二端连接驱动晶体管的栅极，驱动晶体管的第一极连接数据写入模块，补偿模块的控制端连接第二扫描线，补偿模块的第一端连接驱动晶体管的第二极，补偿模块的第二端连接漏电抑制模块的第一端；
第一扫描线所接入的第一扫描信号的有效电位信号和第二扫描线所接入的第二扫描信号的有效电位信号在初始化阶段交叠；
可选的，数据写入模块的第一端连接数据信号线，数据写入模块的控制端连接第二扫描线，数据写入模块的第二端连接驱动晶体管的第一极。
可选的，第一初始化模块还用于在预初始化阶段，将初始化电压传输至漏电抑制模块的第一端，预初始化阶段与初始化阶段连续并在初始化阶段之前。
可选的，像素电路还包括第一电容，第一电容的第一端连接漏电抑制模块的第一端，第一电容的第二端连接固定电位信号线；
可选的，固定电位信号线为初始化信号线或第一电源线。
可选的，第一初始化模块包括串联的至少两个第一子晶体管，相邻的第一子晶体管通过二者之间的第一中间节点电连接，至少一个第一中间节点连接第二电容的第一端，第二电容的第二端连接固定电位信号线；
和/或补偿模块包括串联的至少两个第二子晶体管，相邻的第二子晶体管通过二者之间的第二中间节点电连接，至少一个第二中间节点连接第三电容的第一端，第三电容的第二端连接固定电位信号线；
可选的，固定电位信号线为初始化信号线或第一电源线。
可选的，像素电路还包括第一发光控制模块和第二发光控制模块；
第一发光控制模块连接于第一电源线和驱动晶体管的第一极之间，第二发光控制模块连接于驱动晶体管的第二极和发光模块的第一端之间，发光模块的第二端连接第二电源线，第一发光控制模块的控制端接连接第一发光控制信号线，第二发光控制模块的控制端连接第二发光控制信号线；
可选的，像素电路还包括存储模块，存储模块连接于驱动晶体管的栅极，用于存储驱动晶体管的栅极的电压；
可选的，还包括第二初始化模块，第二初始化模块用于在初始化阶段或数据写入阶段，向发光模块的第一端传输初始化电压。
第二方面，本发明实施例还提供了一种显示面板，该显示面板包括第一方面任一项的像素电路。
可选的，显示面板包括基底，设置于基底一侧的有源层，以及有源层远离基底一侧层叠设置的第一金属层、第二金属层和第三金属层；
其中，第一金属层包括沿第一方向延伸的第一扫描线和第二扫描线，第二金属层包括沿第一方向延伸的初始化信号线，第三金属层包括沿第二方向延伸的第一电源线，其中第一方向与第二方向相交；
第一扫描线、第二扫描线沿第二方向交替排布，第一扫描线与有源层的第一有源部交叠形成第一初始化模块，第二扫描线与有源层的第二有源部交叠形成漏电抑制模块，第二扫描线与有源层的第三有源部交叠形成补偿模块；
其中，属于同一像素电路的形成第一初始化模块的第一有源部、形成漏电抑制模块的第二有源部和形成补偿模块的第三有源部在有源层中相互连接。
可选的，属于同一像素电路的形成第一初始化模块的第一有源部、形成漏电抑制模块的第二有源部和形成补偿模块的第三有源部通过有源层中的连接部连接；
连接同一像素电路中第一有源部、第二有源部和第三有源部的连接部位于该像素电路连接的第一扫描线和第二扫描线之间；
第二金属层或第三金属层包括第一固定电位结构，第一固定电位结构与初始化信号线连接，第一固定电位结构与连接部交叠形成第一电容；
可选的，第一初始化模块包括串联的至少两个第一子晶体管，第一有源部还包括有源层中连接不同第一子晶体管的第二子有源部，第二子有源部位于同一像素电路中第一扫描线远离第二扫描线的一侧，第二子有源部与初始化信号线交叠形成一第二电容；
和/或补偿模块包括串联的至少两个第二子晶体管，第三有源部包括有源层中连接不同第二子晶体管的第三子有源部，第二金属层或第三金属层包括第二固定电位结构，第二固定电位结构与第一固定电位结构连接，第二固定电位结构与第三子有源部交叠形成一第三电容。
可选的，显示面板包括n行像素电路，显示面板还包括扫描驱动电路，扫描驱动电路至少包括n+1级移位寄存器，其中，第j级移位寄存器的输出端与第(j+2)级移位寄存器的输入端电连接，且第一级移位寄存器接入的第一起始信号与第二级移位寄存器接入的第二起始信号的有效电位信号存在交叠，且第一起始信号的有效电位信号的起始点在第二起始信号的有效电位信号的起始点之前，且第一起始信号的有效电位信号的结束点在第二起始信号的有效电位信号的结束点之前，其中1≤j≤n-1；
第i行像素电路分别连接第i级移位寄存器和第(i+1)级移位寄存器，连接第i行像素电路与第i级移位寄存器的扫描线作为与第i行像素电路连接的第一扫描线，连接第i行像素电路与第(i+1)级移位寄存器的扫描线作为与第i行像素电路连接的第二扫描线，1≤i≤n。
本发明实施例提供了一种像素电路及显示面板，像素电路包括数据写入模块、驱动晶体管、发光模块、第一初始化模块、漏电抑制模块和补偿模块。第一初始化模块用于在初始化阶段通过漏电抑制模块向驱动晶体管的栅极写入初始化电压；补偿模块用于在自身控制端所接入控制信号的控制下，在数据写入阶段将包括驱动晶体管的阈值电压的信息通过漏电抑制模块写入到驱动晶体管的栅极；漏电抑制模块用于在自身控制端所接入控制信号的控制下导通或关断；其中，漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同。本发明实施例中，第一初始化模块将初始化电压写入驱动晶体管的栅极以及补偿模块将包括驱动晶体管的阈值电压的信息写入到驱动晶体管的栅极时，均需经过漏电抑制模块，使得驱动晶体管的栅极仅能通过漏电抑制模块这一条漏电路径漏电，减少漏电路径及漏电流的大小，有利于维持驱动晶体管的栅极的电位的稳定，改善因驱动晶体管的驱动电流变化造成的发光模块发光时闪烁的现象，提升显示效果。同时，漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同，可以减少像素电路中信号线的数量，进而简化显示面板布线结构，有利于高分辨率显示。
附图说明
图1是本发明实施例提供的一种像素电路的结构示意图；
图2是本发明实施例提供的另一种像素电路的结构示意图；
图3是本发明实施例提供的另一种像素电路的结构示意图；
图4是本发明实施例提供的另一种像素电路的结构示意图；
图5是本发明实施例提供的一种像素电路的驱动时序图；
图6是本发明实施例提供的一种显示面板的结构示意图；
图7是本发明实施例提供的显示面板中有源层和第一金属层的结构示意图；
图8是现有技术提供的一种显示面板的结构示意图；
图9是现有技术的显示面板提供的有源层和第一金属层的结构示意图；
图10是本发明实施例提供的另一种显示面板的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术中所述，显示面板在进行显示时，存在闪烁的现象，影响显示效果。经发明人研究发现，出现上述问题的原因在于，开关晶体管包括初始化晶体管和补偿晶体管，现有像素电路中，初始化晶体管和补偿晶体管分别直接与驱动晶体管的栅极电连接，从而造成驱动晶体管的栅极存在两条漏电路径，可同时通过初始化晶体管和补偿晶体管漏电，使得漏电流较大，栅极的电压不稳定。驱动晶体管驱动发光模块发光的驱动电流的大小与驱动晶体管的栅极电压的大小有关，栅极电压不稳定，造成驱动电流的大小不断变化，而发光亮度又与驱动电流的大小有关，因此最终会造成发光亮度不稳定，最终造成发光模块闪烁的问题。
基于上述原因，本发明实施例提供了一种像素电路。图1为本发明实施例提供的一种像素电路的结构示意图，参考图1，像素电路包括数据写入模块10、驱动晶体管T0、发光模块11、第一初始化模块12、漏电抑制模块13和补偿模块14；
第一初始化模块12用于在初始化阶段通过漏电抑制模块13向驱动晶体管T0的栅极写入初始化电压；
数据写入模块10用于在数据写入阶段向驱动晶体管T0的栅极写入数据信号；
补偿模块14用于在自身控制端所接入控制信号的控制下，在数据写入阶段将包括驱动晶体管T0的阈值电压的信息通过漏电抑制模块13写入到驱动晶体管T0的栅极；
驱动晶体管T0和发光模块11连接于第一电源线Vdd和第二电源线Vss之间，驱动晶体管T0用于在发光阶段根据数据信号输出驱动信号驱动发光模块11发光；
漏电抑制模块13用于在自身控制端所接入控制信号的控制下导通或关断；
其中，漏电抑制模块13的控制端所接入的控制信号与补偿模块14的控制端所接入的控制信号相同。
示例性的，发光模块11可以为有机发光二极管(Organic Light Emitting Diode，OLED)。发光模块11根据驱动晶体管T0输出的驱动信号发光，其中，驱动信号可以为驱动晶体管T0根据其栅极和第一极的电压输出的驱动电流。漏电抑制模块13的控制端所接入的控制信号与补偿模块14的控制端所接入的控制信号相同，可以减少像素电路中信号线的数量，有利于简化显示面板的布线结构。
像素电路在一帧内的工作过程包括初始化阶段、数据写入阶段、发光阶段。初始化阶段，第一初始化模块12将初始化电压经漏电抑制模块13写入驱动晶体管T0的栅极。数据写入阶段，数据写入模块10将数据信号写入驱动晶体管T0的栅极，同时，补偿模块14在数据写入阶段将包括驱动晶体管T0的阈值电压的信息通过漏电抑制模块13写入到驱动晶体管T0的栅极，完成对驱动晶体管T0的数据电压的写入和阈值电压的补偿。第一初始化模块12将初始化电压写入驱动晶体管T0的栅极以及补偿模块14将包括驱动晶体管T0的阈值电压的信息写入到驱动晶体管T0的栅极时，均需经过漏电抑制模块13，使得驱动晶体管T0的栅极仅能通过漏电抑制模块13这一条路径漏电，相比于现有技术，减少了漏电路径。发光阶段，驱动晶体管T0根据其栅极和第一极的电压输出驱动电流驱动发光模块11发光。现有技术中，驱动晶体管T0的栅极分别直接与初始化晶体管和补偿晶体管连接，而数据写入阶段后，驱动晶体管T0的栅极的电压和初始化电压之间的差值较大，使得漏电流较大。本实施例中，数据写入阶段后，驱动晶体管T0的栅极的电压和漏电抑制模块13的第一端之间的电压的差值较小，使得漏电流减小，因此，本实施例可减小漏电流的大小，使得驱动晶体管T0的栅极的电压较为稳定，驱动电流也较为稳定，进而使得发光亮度保持稳定，改善闪烁现象。
本实施例的像素电路，第一初始化模块将初始化电压写入驱动晶体管的栅极以及补偿模块将包括驱动晶体管的阈值电压的信息写入到驱动晶体管的栅极时，均需经过漏电抑制模块，使得驱动晶体管的栅极仅能通过漏电抑制模块这一条漏电路径漏电，减少漏电路径及漏电流的大小，有利于维持驱动晶体管的栅极的电位的稳定，改善因驱动晶体管的驱动电流变化造成的发光模块发光时闪烁的现象，提升显示效果。同时，漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同，可以减少像素电路中信号线的数量，进而简化显示面板的布线结构，有利于高分辨率显示。
继续参考图1，可选的，第一初始化模块12的第一端连接初始化信号线Vref，第一初始化模块12的第二端连接漏电抑制模块13的第一端，第一初始化模块12的控制端连接第一扫描线S1，漏电抑制模块13的第二端连接驱动晶体管T0的栅极，驱动晶体管T0的第一极连接数据写入模块10，补偿模块14的控制端连接第二扫描线S2，补偿模块14的第一端连接驱动晶体管T0的第二极，补偿模块14的第二端连接漏电抑制模块13的第一端；
第一扫描线S1所接入的第一扫描信号的有效电位信号和第二扫描线S2所接入的第二扫描信号的有效电位信号在初始化阶段交叠；
可选的，数据写入模块10的第一端连接数据信号线Vdata，数据写入模块10的控制端连接第二扫描线S2，数据写入模块10的第二端连接驱动晶体管T0的第一极。
第一扫描信号的有效电位信号为使得第一初始化模块12导通的信号，第二扫描信号的有效电位信号为使得漏电抑制模块13、补偿模块14以及数据写入模块10导通的信号。
初始化阶段，第一扫描线S1上的第一扫描信号为有效电位信号，第一初始化模块12在其控制端连接的第一扫描线S1上提供的第一扫描信号的控制下导通，第二扫描线S2上的第二扫描信号为有效电位信号，漏电抑制模块13及补偿模块14在第二扫描线S2上提供的第二扫描信号的控制下导通，第一初始化模块12将初始化信号线Vref提供的初始化电压经漏电抑制模块13写入驱动晶体管T0的栅极，完成对驱动晶体管T0的初始化。同时，数据写入模块10在初始化阶段，在其控制端连接的第二扫描线S2上提供的第二扫描信号的控制下导通，因数据写入模块10所连接的数据信号线Vdata提供的数据电压和初始化信号线Vref提供的初始化电压之间的压差较大，所以数据信号线Vdata、驱动晶体管T0、补偿模块14、第一初始化模块12和初始化信号线Vref之间会流过大电流，驱动晶体管T0流过大电流后，可补偿驱动晶体管T0本身阈值电压的漂移，进而缓解残影问题，提升显示效果。在数据写入阶段，第二扫描线S2上的第二扫描信号为有效电位信号，数据写入模块10在自身控制端所接入的第二扫描信号的控制下导通，进而经补偿模块14和漏电抑制模块13向驱动晶体管T0的栅极写入数据信号，其中数据信号为数据电压，同时，补偿模块14将包括驱动晶体管T0的阈值电压的信息通过漏电抑制模块13写入到驱动晶体管T0的栅极。在发光阶段，驱动晶体管T0根据其栅极的电压和第一极的电压产生驱动电流，驱动发光模块11发光。
本实施例中，第一扫描线所接入的第一扫描信号的有效电位信号和第二扫描线所接入的第二扫描信号的有效电位信号在初始化阶段交叠，可以使得驱动晶体管中流过较大的电流，进而补偿驱动晶体管本身阈值电压的漂移，缓解残影问题，进一步提升显示效果。
继续参考图1，可选的，第一初始化模块12还用于在预初始化阶段，将初始化电压传输至漏电抑制模块13的第一端，预初始化阶段与初始化阶段连续并在初始化阶段之前。
预初始化阶段，第一扫描线S1上的第一扫描信号为有效电位信号，第二扫描线S2上的第二扫描信号为无效电位信号(第二扫描线S2上的无效电位信号为使第二扫描线S2所连接的模块无法导通的信号)，第一初始化模块12在第一扫描信号的控制下导通，漏电抑制模块13不导通，第一初始化模块12将初始化电压传输至漏电抑制模块13的第一端，以便在初始化阶段漏电抑制模块13导通后，可直接将其第一端的初始化电压传输至驱动晶体管T0的栅极。
图2为本发明实施例提供的另一种像素电路的结构示意图，参考图2，可选的，像素电路还包括第一发光控制模块15和第二发光控制模块16；
第一发光控制模块15连接于第一电源线Vdd和驱动晶体管T0的第一极之间，第二发光控制模块16连接于驱动晶体管T0的第二极和发光模块11的第一端之间，发光模块11的第二端连接第二电源线Vss，第一发光控制模块15的控制端连接第一发光控制信号线E1，第二发光控制模块16的控制端连接第二发光控制信号线E2。
第一发光控制信号线E1和第二发光控制信号线E2可以提供相同的控制信号，也可以提供不同的控制信号，本实施例在此不做具体限定，当第一发光控制信号线E1和第二发光控制信号线E2提供相同的控制信号时，第一发光控制信号线E1和第二发光控制信号线E2可以是同一条信号线。
第一发光控制模块15和第二发光控制模块16仅在发光阶段导通，第一发光控制模块15导通后，将第一电源线Vdd提供的第一电源电压传输至驱动晶体管T0的第一极，驱动晶体管T0根据其栅极和第一极的电压产生驱动电流驱动发光模块11发光。
继续参考图2，可选的，还包括存储模块Cst，存储模块Cst连接于驱动晶体管T0的栅极，用于存储驱动晶体管T0的栅极的电压。
本实施例中示例性示出存储模块Cst为电容，电容的一端连接第一电源线Vdd，电容的另一端连接驱动晶体管T0的栅极，存储模块Cst用于存储驱动晶体管T0的栅极的电压。
继续参考图2，可选的，像素电路还包括第二初始化模块17，第二初始化模块17用于在初始化阶段或数据写入阶段，向发光模块11的第一端传输初始化电压。可选的，第二初始化模块17的第一端连接初始化信号线Vref，第二初始化模块17的第二端连接发光模块11的第一端，第二初始化模块17的控制端连接第一扫描线S1或第二扫描线S2。
在其他实施例中，第二初始化模块17还可以连接第三扫描线，第三扫描线上的信号在发光阶段之前的时段可控制第二初始化模块17导通，第二初始化模块17导通的时段可以是与预初始化阶段、初始化阶段以及数据写入阶段为不同的时段，使得在发光阶段之前，第二初始化模块17将初始化电压写入发光模块11的第一端。本实施例中示例性示出第二初始化模块17连接第一扫描线，初始化阶段，第二初始化模块17在第一扫描线S1提供的第一扫描信号的控制下导通，将初始化电压写入发光模块11的第一端，降低前一帧的发光模块11的第一端的残留电荷对当前帧的发光亮度的影响。
图3为本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，像素电路还包括第一电容C1，第一电容C1的第一端连接漏电抑制模块13的第一端，第一电容C1的第二端连接固定电位信号线。
在第一初始化模块12的控制端所连接的第一扫描线S1上的第一扫描信号发生跳变，或者补偿模块14或漏电抑制模块13的控制端所连接的第二扫描线S2上的第二扫描信号发生跳变时，均会引起漏电抑制模块13的第一端(同时连接补偿模块14和第一初始化模块12的一端)的电压产生波动。因第一电容C1具有稳定电压的作用，可以降低漏电抑制模块13的第一端的电压的波动，因漏电抑制模块13的第一端的电压大幅漂移后，驱动晶体管T0的栅极的电压才会有较大变化。因此，漏电抑制模块13的第一端的电压保持稳定，可以降低驱动晶体管T0的栅极的漏电，保证驱动晶体管T0栅极的电压的稳定，改善闪烁现象，提升显示效果。
继续参考图3，可选的，固定电位信号线为初始化信号线Vref或第一电源线Vdd。
本实施例中固定电位信号线为初始化信号线Vref，在其他实施例中，固定电位信号线可以为第一电源线Vdd。固定电位信号线为初始化信号线Vref或第一电源线Vdd，可以无需为第一电容C1额外设置信号线，有利于减少信号线的数量，简化布线结构。
图4为本发明实施例提供的另一种像素电路的结构示意图，参考图4，第一初始化模块包括串联的至少两个第一子晶体管T1，相邻的第一子晶体管T1通过二者之间的第一中间节点N1电连接，至少一个第一中间节点N1连接第二电容C2的第一端，第二电容C2的第二端连接固定电位信号线。
可选的，补偿模块包括串联的至少两个第二子晶体管T2，相邻的第二子晶体管T2通过二者之间的第二中间节点N2电连接，至少一个第二中间节点N2连接第三电容C3的第一端，第三电容C3的第二端连接固定电位信号线。
可选的，固定电位信号线为初始化信号线Vref或第一电源线Vdd。
本实施例中，示例性示出第一初始化模块和补偿模块均为双栅晶体管，即第一初始化模块包括两个串联的第一子晶体管T1，补偿模块包括两个串联的第二子晶体管T2。第一初始化模块包括一个第一中间节点N1，补偿模块包括一个第二中间节点N2。
可选的，数据写入模块包括第三晶体管T3，第三晶体管T3的第一极连接数据信号线Vdata，第三晶体管T3的第二极连接驱动晶体管T0的第一极，第三晶体管T3的栅极连接第二扫描线S2。漏电抑制模块包括第四晶体管T4，第四晶体管T4的第一极连接第一子晶体管T1的第二极，第四晶体管T4的第二极连接驱动晶体管T0的栅极，第四晶体管T4的栅极连接第二扫描线S2。第一发光控制模块包括第五晶体管T5，第二发光控制模块包括第六晶体管T6，第五晶体管T5的第一极连接第一电源线Vdd，第五晶体管T5的第二极连接驱动晶体管T0的第一极，第五晶体管T5的栅极连接第一发光控制信号线E1，第六晶体管T6的第一极连接驱动晶体管T0的第二极，第六晶体管T6的第二极连接发光模块11的第一端，第六晶体管T6的栅极连接第二发光控制信号线E2。第二初始化模块包括第七晶体管T7，第七晶体管T7的第一极连接初始化信号线Vref，第七晶体管T7的第二极连接发光模块11的第一端，第七晶体管T7的栅极连接第一扫描线S1。
当第一扫描线S1上的第一扫描信号发生跳变时，会引起第一中间节点N1的电位发生变化，使得驱动晶体管T0的栅极与第一中间节点N1之间的漏电流增大，造成驱动晶体管T0的栅极电压的不稳定。第二电容C2可以在第一扫描线S1上的第一扫描信号发生跳变时，保持第一中间节点N1电位的稳定，减小漏电流的大小，使得第四晶体管T4的第一极的电位保持稳定，最终保持驱动晶体管T0的栅极电位的稳定，保持驱动电流的稳定，进而保证发光亮度的一致，有利于提升显示效果。
当第二扫描线S2上的第二扫描信号发生跳变时，会引起第二中间节点N2的电位发生变化，使得驱动晶体管T0的栅极与第一中间节点N1之间的漏电流增大，造成驱动晶体管T0的栅极电压的不稳定。第三电容C3可以在第二扫描线S2上的第二扫描信号发生跳变时，保持第二中间节点N2电位的稳定，减小漏电流的大小，使得第四晶体管T4的第一极的电位保持稳定，最终保持驱动晶体管T0的栅极电位的稳定，保持驱动电流的稳定，进而保证发光亮度的一致，有利于提升显示效果。
图5为本发明实施例提供的一种像素电路的驱动时序图，图5所示的驱动时序可适用于图4所示的像素电路，示例性的图4中所有晶体管均为P型晶体管，第七晶体管T7的栅极连接第一扫描线S1，第一发光控制信号线E1和第二发光控制信号线E2提供的控制信号相同。
参考图4和图5，一帧内，预初始化阶段t1，第一扫描线S1上的第一扫描信号为低电平、第二扫描线S2上的第二扫描信号为高电平、第一发光控制信号线E1和第二发光控制信号线E2上的信号为高电平，串联的两个第一子晶体管T1导通、第七晶体管T7导通、第三晶体管T3关断、串联的两个第二子晶体管T2关断、第四晶体管T4关断、第五晶体管T5关断、第六晶体管T6关断。导通的第一子晶体管T1将初始化信号线Vref提供的初始化电压写入第四晶体管T4的第一极，以便在初始化阶段t2，第四晶体管T4直接将其第一极的电压写入驱动晶体管T0的栅极。同时，导通的第七晶体管T7将初始化电压写入发光模块11的第一端，降低发光模块11的第一端残留的上一帧的电荷对当前帧的发光亮度的影响。
初始化阶段t2，第一扫描线S1上的第一扫描信号为低电平、第二扫描线S2上的第二扫描信号为低电平、第一发光控制信号线E1和第二发光控制信号线E2上的信号为高电平，串联的两个第一子晶体管T1导通、第七晶体管T7导通、第三晶体管T3导通、串联的两个第二子晶体管T2导通、第四晶体管T4导通、第五晶体管T5关断、第六晶体管T6关断，因第一子晶体管T1为开关晶体管，驱动晶体管T0为驱动晶体管，所以驱动晶体管T0的宽长比小于第一子晶体管T1的宽长比，驱动晶体管T0产生的驱动电流相对开关晶体管流过的电流小，因此，初始化电压被写入驱动晶体管T0的栅极，保证初始化阶段t2完成对驱动晶体管T0的初始化。同时，在初始化阶段t2，数据信号线Vtata、第三晶体管T3、驱动晶体管T0、串联的两个第二子晶体管T2、串联的两个第一子晶体管T1和初始化信号线Vref流过大电流，补偿驱动晶体管T0本身阈值电压的漂移，缓解残影问题，提升显示效果。在初始化阶段t2，初始化电压经第七晶体管T7依然能继续写入发光模块11的第一端，使得发光模块11的初始化更为充分。第二电容C2在初始化阶段t2结束，进入数据写入阶段t3、第一扫描线S1上的第一扫描信号由低电平跳变为高电平时，可以稳定第一中间节点N1的电位，最终稳定驱动晶体管T0的栅极的电位。
数据写入阶段t3，第一扫描线S1上的第一扫描信号为高电平、第二扫描线S2上的第二扫描信号为低电平、第一发光控制信号线E1和第二发光控制信号线E2上的信号为高电平，串联的两个第一子晶体管T1关断、第七晶体管T7关断、第三晶体管T3导通、串联的两个第二子晶体管T2导通、第四晶体管T4导通、第五晶体管T5关断、第六晶体管T6关断，数据电压经第三晶体管T3、第二子晶体管T2和第四晶体管T4写入驱动晶体管T0的栅极，同时，第二子晶体管T2将驱动晶体管T0的阈值电压写入到驱动晶体管T0的栅极，实现对数据电压的写入和阈值电压的补偿。第三电容C3在数据写入阶段t3结束、第二扫描线S2上的第二扫描信号由低电平跳变为高电平时，可以稳定第二中间节点N2的电位，最终稳定驱动晶体管T0的栅极的电位。
发光阶段t4，第一扫描线S1上的第一扫描信号为高电平、第二扫描线S2上的第二扫描信号为高低电平、第一发光控制信号线E1和第二发光控制信号线E2上的信号为低电平，串联的两个第一子晶体管T1关断、第七晶体管T7关断、第三晶体管T3关断、串联的两个第二子晶体管T2关断、第四晶体管T4关断、第五晶体管T5导通、第六晶体管T6导通，第五晶体管T5导通后，将第一电源线Vdd提供的第一电源电压传输至驱动晶体管T0的第一极，驱动晶体管T0根据其栅极和第一极的电压产生驱动电流，驱动电流经第六晶体管T6流入发光模块11，进而驱动发光模块11发光。
本实施例中，驱动晶体管的栅极仅能通过漏电抑制模块这一条漏电路径漏电，减少漏电路径及漏电流的大小，有利于维持驱动晶体管的栅极的电位的稳定，改善因驱动晶体管的驱动电流变化造成的发光模块发光时闪烁的现象，提升显示效果。同时，漏电抑制模块的控制端所接入的控制信号与补偿模块的控制端所接入的控制信号相同，可以减少像素电路中信号线的数量，进而简化显示面板的布线结构，有利于高分辨率显示。且第一扫描信号和第二扫描信号在初始化阶段存在交叠，使得驱动晶体管在初始化阶段流过较大的电流，可补偿驱动晶体管本身阈值电压的漂移，进而缓解残影问题，进一步提升显示效果。第一电容、第二电容和第三电容可以保证驱动晶体管的栅极的电压的稳定，有利于改善闪烁现象，提升显示面板的显示效果。
本发明实施例还提供了一种显示面板，显示面板包括上述任意实施例中的像素电路。
图6为本发明实施例提供的一种显示面板的结构示意图，图7为本发明实施例提供的显示面板中有源层和第一金属层的结构示意图，参考图6和图7，可选的，显示面板包括基底(图中未示出)，设置于基底一侧的有源层，以及有源层远离基底一侧层叠设置的第一金属层、第二金属层和第三金属层；
其中，第一金属层包括沿第一方向X延伸的第一扫描线S1和第二扫描线S2，第二金属层包括沿第一方向X延伸的初始化信号线Vref，第三金属层包括沿第二方向延伸Y的第一电源线Vdd，其中第一方向X与第二方向Y相交；
第一扫描线S1、第二扫描线S2沿第二方向Y交替排布，第一扫描线S1与有源层的第一有源部021交叠形成第一初始化模块12，第二扫描线S2与有源层的第二有源部022交叠形成漏电抑制模块13，第二扫描线S2与有源层的第三有源部023交叠形成补偿模块14；
其中，属于同一像素电路的形成第一初始化模块12的第一有源部021、形成漏电抑制模块13的第二有源部022和形成补偿模块14的第三有源部023在有源层中相互连接。
第二扫描线S2还与有源层交叠形成数据写入模块10，本实施例中，像素电路的第一金属层还包括沿第一方向X延伸的第一发光控制信号线E1，第一发光控制信号线E1与有源层交叠形成第一发光控制模块15和第二发光控制模块16。第三金属层还包括第二方向延伸Y的数据信号线Vdata，数据写入模块10的第一端与数据信号线Vdata连接。图6中显示面板仅示例性示出了一个像素电路，即图中数据写入模块10、第一初始化模块12、漏电抑制模块13、补偿模块14、驱动晶体管T0、第一发光控制模块15和第二发光控制模块16构成一个像素电路。
同一像素电路中，第一有源部021位于第二有源部022以及第三有源部023靠近初始化信号线Vref的一侧，第二有源部022位于第三有源部023靠近第一电源线的一侧，第二有源部022与第三有源部沿023第一方向X交替排布。
图8为现有技术提供的一种显示面板的结构示意图，图9为现有技术的显示面板提供的有源层和第一金属层的结构示意图，参考图8和图9，图8和图9中附图标记与图7和图8中相同的附图标记表示相同的含义，在此不再赘述。现有技术中，漏电抑制模块13的控制端连接漏电抑制信号线EMB，补偿模块14连接第二扫描线S2，现有技术的显示面板的形成漏电抑制模块13的第二有源部022和形成补偿模块14的第三有源部023在有源层中未连通，现有技术中漏电抑制模块13和补偿模块14的连接关系与本实施例中相同，即漏电抑制模块13的第一端和补偿模块14的第二端连接，漏电抑制模块13的第一端通过第一过孔06与第三金属层包括的连接结构07连接，而连接结构07通过第二过孔08与补偿模块14的第二端连接，进而实现漏电抑制模块13的第一端和补偿模块14的第二端的连接。
参考图6-图9，因本实施例中第二有源部022和第三有源部023在有源层中直接连接，所以漏电抑制模块13的第一端和补偿模块14的第二端可在有源层中直接实现连接，而无需通过第一过孔06和第二过孔08。
因此，相比于现有技术，本实施例中的漏电抑制模块的控制端和补偿模块的控制端连接同一信号线不仅可以减少信号线的数量，还能减少过孔的数量，简化显示面板的版图布局，使得显示面板的制备工艺更为简单。
继续参考图6-图7，属于同一像素电路的形成第一初始化模块12的第一有源部021、形成漏电抑制模块13的第二有源部022和形成补偿模块14的第三有源部023通过有源层中的连接部024连接；
连接同一像素电路中第一有源部021、第二有源部022和第三有源部023的连接部024位于该像素电路连接的第一扫描线S1和第二扫描线S2之间；
第二金属层或第三金属层包括第一固定电位结构051，第一固定电位结构051与初始化信号线Vref连接，第一固定电位结构051与连接部024交叠形成第一电容C1。
本实施例中，示例性示出第三金属层包括第一固定电位结构051，在其他实施例中还可以为第二金属层包括第一固定电位结构051。连接部024作为第一电容C1的一个极板，第一固定电位结构051作为第一电容C1的另一个极板，使得第一初始化模块12、漏电抑制模块13或补偿模块14关断时，稳定漏电抑制模块13的第一端的电位，进而降低漏电抑制模块13的漏电，保证驱动晶体管的栅极的电位的稳定，提升显示效果。第一固定电位结构051位于第二金属层或第三金属层，使得第一固定电位结构051与初始化信号线Vref，或第一电源线Vdd同层设置，进而使得无需在显示面板中额外设置金属层等形成第一固定电位结构051，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。
继续参考图6-图7，可选的，第一初始化模块12包括串联的至少两个第一子晶体管T1，第一有源部021还包括有源层中连接不同第一子晶体管T1的第二子有源部0211，第二子有源部0211位于同一像素电路中第一扫描线S1远离第二扫描线S2的一侧，第二子有源部0211与初始化信号线Vref交叠形成一第二电容C2。
本实施例中示例性示出第一初始化模块12包括两个串联的第一子晶体管T1，第二子有源部0211作为第二电容C2的一个极板，初始化信号线Vref作为第二电容C2的另一个极板，使得在第一初始化模块12关断时，第一初始化模块12的第一中间节点的电位可以保持稳定，进而降低第一初始化模块12的漏电，保证漏电抑制模块13的第一端的电位的稳定，进而保证驱动晶体管T0的栅极的电位的稳定，提升显示效果。初始化信号线Vref作为第二电容C2的另一个极板，使得无需在显示面板中额外设置金属层，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。
继续参考图6-图7，可选的，补偿模块14包括串联的至少两个第二子晶体管T2，第三有源部023包括有源层中连接不同第二子晶体管T2的第三子有源部0231，第二金属层或第三金属层包括第二固定电位结构052，第二固定电位结构052与第一固定电位结构051连接，第二固定电位结构052与第三子有源部0231交叠形成一第三电容C3。
本实施例中示例性示出补偿模块14包括两个串联的第二子晶体管T2，第三金属层包括第二固定电位结构052。第三子有源部0213作为第三电容C3的一个极板，初始化信号线Vref作为第三电容C3的另一个极板，使得在补偿模块14关断时，补偿模块14的第二中间节点的电位可以保持稳定，进而降低补偿模块14的漏电，保证漏电抑制模块13的第一端的电位的稳定，进而保证驱动晶体管T0的栅极的电位的稳定，提升显示效果。初始化信号线Vref作为第三电容C3的另一个极板，使得无需在显示面板中额外设置金属层，使得显示面板的膜层数量不会增加，有利于实现显示面板的轻薄化。
图10为本发明实施例提供的另一种显示面板的结构示意图，参考图10，可选的，显示面板001包括n行像素电路002，显示面板001还包括扫描驱动电路，扫描驱动电路至少包括n+1级移位寄存器003，其中，第j级移位寄存器003的输出端与第(j+2)级移位寄存器003的输入端电连接，且第一级移位寄存器003接入的第一起始信号V1与第二级移位寄存器003接入的第二起始信号V2的有效电位信号存在交叠，且第一起始信号V1的有效电位信号的起始点在第二起始信号V2的有效电位信号的起始点之前，且第一起始信号V1的有效电位信号的结束点在第二起始信号V2的有效电位信号的结束点之前，其中1≤j≤n-1；
第i行像素电路002分别连接第i级移位寄存器003和第(i+1)级移位寄存器003，连接第i行像素电路002与第i级移位寄存器003的扫描线作为与第i行像素电路002连接的第一扫描线S1，连接第i行像素电路002与第(i+1)级移位寄存器003的扫描线作为与第i行像素电路002连接的第二扫描线S2，1≤i≤n。
n为大于或等于2的正整数。本实施例中示例性示出显示面板001包括四行像素电路002，第一级移位寄存器003的输出与第一行像素电路002对应的第一扫描线S1连接，第二级移位寄存器003的输出与第一行像素电路002对应的第二扫描线S2连接，第一级移位寄存器003的输出还作为第三级移位寄存器003的输入，第二级移位寄存器003的输出与第二行像素电路002对应的第一扫描线S1连接，第三级移位寄存器003的输出与第二行像素电路002对应的第二扫描线S2连接，第三行像素电路以及第四行像素电路对应的第一扫描线S1和第二扫描线S2的原理与上述类似，在此不再赘述。第一起始信号V1和第二起始信号V2的波形可参照图5中第一扫描线S1和第二扫描线S2上的信号的波形。
本实施例中，通过一组扫描电路、两组起始信号即可产生有效电位信号交叠的第一扫描信号和第二扫描信号，进而实现对像素电路的控制，无需额外增设扫描电路，简化显示面板的结构。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：数据写入模块、驱动晶体管、发光模块、第一初始化模块、漏电抑制模块和补偿模块；
所述第一初始化模块用于在初始化阶段通过所述漏电抑制模块向所述驱动晶体管的栅极写入初始化电压；
所述数据写入模块用于在数据写入阶段向所述驱动晶体管的栅极写入数据信号；
所述补偿模块用于在自身控制端所接入控制信号的控制下，在所述数据写入阶段将包括所述驱动晶体管的阈值电压的信息通过所述漏电抑制模块写入到所述驱动晶体管的栅极；
所述驱动晶体管和所述发光模块连接于第一电源线和第二电源线之间，所述驱动晶体管用于在发光阶段根据所述数据信号输出驱动信号驱动所述发光模块发光；
所述漏电抑制模块用于在自身控制端所接入控制信号的控制下导通或关断；
其中，所述漏电抑制模块的控制端所接入的控制信号与所述补偿模块的控制端所接入的控制信号相同。
2.根据权利要求1所述的像素电路，其特征在于，所述第一初始化模块的第一端连接初始化信号线，所述第一初始化模块的第二端连接所述漏电抑制模块的第一端，所述第一初始化模块的控制端连接第一扫描线，所述漏电抑制模块的第二端连接所述驱动晶体管的栅极，所述驱动晶体管的第一极连接所述数据写入模块，所述补偿模块的控制端连接第二扫描线，所述补偿模块的第一端连接所述驱动晶体管的第二极，所述补偿模块的第二端连接所述漏电抑制模块的第一端；
所述第一扫描线所接入的第一扫描信号的有效电位信号和所述第二扫描线所接入的第二扫描信号的有效电位信号在所述初始化阶段交叠；
优选的，所述数据写入模块的第一端连接数据信号线，所述数据写入模块的控制端连接所述第二扫描线，所述数据写入模块的第二端连接所述驱动晶体管的第一极。
3.根据权利要求2所述的像素电路，其特征在于，所述第一初始化模块还用于在预初始化阶段，将所述初始化电压传输至所述漏电抑制模块的第一端，所述预初始化阶段与所述初始化阶段连续并在所述初始化阶段之前。
4.根据权利要求2所述的像素电路，其特征在于，还包括第一电容，所述第一电容的第一端连接所述漏电抑制模块的第一端，所述第一电容的第二端连接固定电位信号线；
优选的，所述固定电位信号线为所述初始化信号线或所述第一电源线。
5.根据权利要求2所述的像素电路，其特征在于，所述第一初始化模块包括串联的至少两个第一子晶体管，相邻的所述第一子晶体管通过二者之间的第一中间节点电连接，至少一个所述第一中间节点连接第二电容的第一端，所述第二电容的第二端连接固定电位信号线；
和/或所述补偿模块包括串联的至少两个第二子晶体管，相邻的所述第二子晶体管通过二者之间的第二中间节点电连接，至少一个所述第二中间节点连接第三电容的第一端，所述第三电容的第二端连接固定电位信号线；
优选的，所述固定电位信号线为所述初始化信号线或所述第一电源线。
6.根据权利要求1所述的像素电路，其特征在于，还包括第一发光控制模块和第二发光控制模块；
所述第一发光控制模块连接于所述第一电源线和所述驱动晶体管的第一极之间，所述第二发光控制模块连接于所述驱动晶体管的第二极和所述发光模块的第一端之间，所述发光模块的第二端连接所述第二电源线，所述第一发光控制模块的控制端连接第一发光控制信号线，所述第二发光控制模块的控制端连接第二发光控制信号线；
优选的，还包括存储模块，所述存储模块连接于所述驱动晶体管的栅极，用于存储所述驱动晶体管的栅极的电压；
优选的，还包括第二初始化模块，所述第二初始化模块用于在所述初始化阶段或所述数据写入阶段，向所述发光模块的第一端传输所述初始化电压。
7.一种显示面板，其特征在于，包括权利要求1-6任一项所述的像素电路。
8.根据权利要求7所述的显示面板，其特征在于，所述显示面板包括基底，设置于基底一侧的有源层，以及所述有源层远离所述基底一侧层叠设置的第一金属层、第二金属层和第三金属层；
其中，所述第一金属层包括沿第一方向延伸的第一扫描线和第二扫描线，所述第二金属层包括沿所述第一方向延伸的初始化信号线，所述第三金属层包括沿第二方向延伸的第一电源线，其中所述第一方向与所述第二方向相交；
所述第一扫描线、所述第二扫描线沿所述第二方向交替排布，所述第一扫描线与所述有源层的第一有源部交叠形成所述第一初始化模块，所述第二扫描线与所述有源层的第二有源部交叠形成所述漏电抑制模块，所述第二扫描线与所述有源层的第三有源部交叠形成所述补偿模块；
其中，属于同一所述像素电路的形成所述第一初始化模块的所述第一有源部、形成所述漏电抑制模块的所述第二有源部和形成所述补偿模块的所述第三有源部在所述有源层中相互连接。
9.根据权利要求8所述的显示面板，其特征在于，属于同一所述像素电路的形成所述第一初始化模块的所述第一有源部、形成所述漏电抑制模块的所述第二有源部和形成所述补偿模块的所述第三有源部通过所述有源层中的连接部连接；
连接同一所述像素电路中所述第一有源部、所述第二有源部和所述第三有源部的连接部位于该像素电路连接的所述第一扫描线和所述第二扫描线之间；
所述第二金属层或第三金属层包括第一固定电位结构，所述第一固定电位结构与初始化信号线连接，所述第一固定电位结构与连接部交叠形成第一电容；
优选的，所述第一初始化模块包括串联的至少两个第一子晶体管，所述第一有源部还包括有源层中连接不同所述第一子晶体管的第二子有源部，所述第二子有源部位于同一像素电路中第一扫描线远离所述第二扫描线的一侧，所述第二子有源部与所述初始化信号线交叠形成一第二电容；
和/或所述补偿模块包括串联的至少两个第二子晶体管，所述第三有源部包括有源层中连接不同所述第二子晶体管的第三子有源部，所述第二金属层或第三金属层包括第二固定电位结构，所述第二固定电位结构与所述第一固定电位结构连接，所述第二固定电位结构与所述第三子有源部交叠形成一第三电容。
10.根据权利要求8所述的显示面板，其特征在于，所述显示面板包括n行像素电路，所述显示面板还包括扫描驱动电路，所述扫描驱动电路至少包括n+1级移位寄存器，其中，第j级移位寄存器的输出端与第(j+2)级移位寄存器的输入端电连接，且第一级移位寄存器接入的第一起始信号与第二级移位寄存器接入的第二起始信号的有效电位信号存在交叠，且第一起始信号的有效电位信号的起始点在所述第二起始信号的有效电位信号的起始点之前，且第一起始信号的有效电位信号的结束点在所述第二起始信号的有效电位信号的结束点之前，其中1≤j≤n-1；
第i行像素电路分别连接第i级移位寄存器和第(i+1)级移位寄存器，连接第i行像素电路与第i级移位寄存器的扫描线作为与第i行像素电路连接的第一扫描线，连接第i行像素电路与第(i+1)级移位寄存器的扫描线作为与第i行像素电路连接的第二扫描线，1≤i≤n。
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