CN115578978A - 像素电路及其驱动方法、显示面板 - Google Patents

Abstract

本发明公开了一种像素电路及其驱动方法、显示面板，像素电路包括：驱动模块、补偿模块、数据写入模块、开关存储模块和发光模块；开关存储模块连接于数据写入模块和驱动模块的第一端之间，用于在导通时将数据写入模块传输的数据电压传输至驱动模块，还用于在导通时存储数据电压，并在数据写入模块关断后继续导通，以向驱动模块继续传输数据电压；补偿模块连接于驱动模块的控制端和第二端之间，用于基于开关存储模块传输的数据电压向驱动模块的控制端传输补偿电压。本实施例延长了像素电路中驱动模块的阈值电压的补偿时间，有利于提高显示均一性。

Description

像素电路及其驱动方法、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及像素电路及其驱动方法、显示面板。

背景技术

低温多晶硅(Low Temperature Poly-silicon，LTPS)晶体管具有迁移率高、驱动能力强、技术成熟等优点，被广泛应用于像素电路中。

像素电路包括驱动模块和发光模块，其中驱动模块包括驱动晶体管，驱动模块用于生成驱动电流驱动发光模块发光。现有的像素电路通常可以实现驱动晶体管的阈值电压的补偿，但是补偿效果较差，导致显示均一性较差。

发明内容

本发明提供了一种像素电路及其驱动方法、显示面板，以延长像素电路中驱动模块的阈值电压的补偿时间，提高显示均一性。

根据本发明的一方面，提供了一种像素电路，包括：发光模块、驱动模块、补偿模块、数据写入模块和开关存储模块；

所述开关存储模块连接于所述数据写入模块和所述驱动模块的第一端之间，所述开关存储模块用于在导通时将所述数据写入模块传输的数据电压传输至所述驱动模块；

所述开关存储模块还用于在导通时存储所述数据电压，并在所述数据写入模块关断后继续导通，以向所述驱动模块继续传输存储的数据电压；

所述补偿模块连接于所述驱动模块的控制端和第二端之间，用于基于所述开关存储模块传输的数据电压向所述驱动模块的控制端传输补偿电压；

所述驱动模块用于根据所述控制端的电压输出驱动电流，驱动所述发光模块发光。

可选的，所述开关存储模块、所述数据写入模块和所述补偿模块均包括晶体管，所述开关存储模块包括的晶体管的沟道长度大于所述数据写入模块和所述补偿模块包括的晶体管的沟道长度，所述开关存储模块包括的晶体管的沟道宽度大于所述数据写入模块和所述补偿模块包括的晶体管的沟道宽度。

可选的，所述的像素电路还包括第一存储模块、第一发光控制模块、第二发光控制模块、第一初始化模块和第二初始化模块，所述第一发光控制模块、所述驱动模块、所述第二发光控制模块和所述发光模块连接于第一电源线和第二电源线之间，所述第一发光控制模块和所述第二发光控制模块用于根据发光控制信号线上的信号，控制所述发光模块根据所述驱动模块输出的驱动电流发光；

所述第一初始化模块用于根据第一扫描线上的信号将初始化信号线提供的初始化电压写入所述驱动模块的控制端，所述第二初始化模块用于根据第二扫描线上的信号将所述初始化电压写入所述发光模块的第一端；

所述第一存储模块与所述驱动模块的控制端连接，用于存储所述驱动模块的控制端的电压。

可选的，所述第一发光控制模块包括第一晶体管，所述第二发光控制模块包括第二晶体管，所述第一晶体管的第一极与所述第一电源线电连接，所述第一晶体管的第二极与所述驱动模块的第一端电连接，所述第二晶体管的第一极与所述驱动模块的第二端电连接，所述第二晶体管的第二极与所述发光模块的第一端电连接，所述第一晶体管的栅极和所述第二晶体管的栅极均与所述发光控制信号线电连接；

所述第一初始化模块包括第三晶体管，所述第二初始化模块包括第四晶体管，所述第三晶体管的第一极与所述初始化信号线电连接，所述第三晶体管的第二极与所述驱动模块的控制端电连接，所述第三晶体管的栅极与所述第一扫描线电连接，所述第四晶体管的第一极与所述初始化信号线电连接，所述第四晶体管的第二极与所述发光模块的第一端电连接，所述第四晶体管的栅极与所述第二扫描线电连接。

可选的，所述像素电路还包括第二存储模块和/或第三存储模块，所述数据写入模块的第一端与数据线电连接，所述数据写入模块的第二端与所述开关存储模块的第一端电连接，所述数据写入模块的控制端与第三扫描线电连接，所述开关存储模块的第二端与所述驱动模块的第一端电连接，所述开关存储模块的控制端与第四扫描线电连接；所述补偿模块的控制端与所述第四扫描线电连接；

所述第二存储模块与所述数据写入模块的第二端电连接，所述第三存储模块与所述开关存储模块的第二端电连接；

可选的，所述第二存储模块包括第一电容，所述第三存储模块包括第二电容，所述第一电容的第一极板与所述第一电源线或所述初始化信号线电连接，所述第一电容的第二极板与所述数据写入模块的第二端电连接，所述第二电容的第一极板与所述第一电源线或所述初始化信号线电连接，所述第二电容的第二极板与所述开关存储模块的第二端电连接。

可选的，所述驱动模块包括第五晶体管，所述第一存储模块包括第三电容，所述补偿模块包括第六晶体管，所述数据写入模块包括第七晶体管，所述开关存储模块包括第八晶体管；

所述第三电容的第一端与所述第一电源线电连接，所述第三电容的第二端与所述第五晶体管的栅极电连接；

所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第五晶体管的栅极电连接，所述第六晶体管的栅极与所述第四扫描线电连接；

所述第七晶体管的第一极与所述数据线电连接，所述第七晶体管的第二极与所述第八晶体管的第一极电连接，所述第七晶体管的栅极与所述第三扫描线电连接；

所述第八晶体管的第二极与所述第五晶体管的第一极电连接，所述第八晶体管的栅极与所述第四扫描线电连接。

可选的，所述的像素电路包括层叠设置的有源层、第一金属层和第二金属层；

所述第一电源线、所述初始化信号线位于所述第二金属层，所述初始化信号线与所述有源层交叠形成所述第一电容，所述第一电源线与所述有源层交叠形成所述第二电容；

所述第四扫描线位于所述第一金属层，所述第四扫描线与所述有源层的垂直距离小于所述初始化信号线与所述有源层的垂直距离。

根据本发明的另一方面，提供了一种像素电路的驱动方法，用于驱动上一方面任一项所述的像素电路；所述像素电路的工作过程包括数据写入阶段、阈值电压补偿阶段和发光阶段；

所述像素电路的驱动方法包括：

在数据写入阶段，所述数据写入模块经导通的所述开关存储模块将数据电压传输至所述驱动模块，且所述开关存储模块还存储所述数据电压；

在阈值电压补偿阶段，所述开关存储模块继续向所述驱动模块传输存储的所述数据电压，且所述补偿模块基于所述开关存储模块传输的数据电压向所述驱动模块的控制端传输补偿电压；

在发光阶段，所述驱动模块响应其控制端的电压产生驱动电流，驱动所述发光模块发光。

可选的，所述数据写入模块的第一端与数据线电连接，所述数据写入模块的第二端与所述开关存储模块的第一端电连接，所述数据写入模块的控制端与第三扫描线电连接，所述开关存储模块的第二端与所述驱动模块的第一端电连接，所述开关存储模块的控制端与第四扫描线电连接；所述补偿模块的控制端与所述第四扫描线电连接；

所述第三扫描线的脉冲与所述第四扫描线的脉冲部分交叠；

可选的，所述补偿模块的导通时间大于所述数据写入模块的导通时间，且小于或等于所述数据写入模块的导通时间的2倍。

根据本发明的另一方面，提供了一种显示面板，包括任一项所述像素电路。

本发明提供了一种像素电路，包括：驱动模块、第一存储模块、补偿模块、数据写入模块、开关存储模块和发光模块；开关存储模块连接于数据写入模块和驱动模块的第一端之间；补偿模块连接于驱动模块的控制端和第二端之间，用于基于开关存储模块传输的数据电压向驱动模块的控制端传输补偿电压；第一存储模块与驱动模块的控制端连接，用于存储驱动模块的控制端的电压。开关存储模块在导通时，一方面将数据写入模块传输的数据电压写入至驱动模块，另一方面还能存储数据电压，以在数据写入模块关断后，能够继续将自身存储的数据电压向驱动模块传输，进而延长向驱动模块写入数据电压的时间，也进一步延长补偿模块向驱动模块的控制端传输补偿电压的时间，提高像素电路的补偿效果和显示面板显示的均一性。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种像素电路的结构示意图；

图2是本发明实施例提供的一种像素电路的结构示意图；

图3是本发明实施例提供的另一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的一种像素电路的驱动时序图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的另一种像素电路的结构示意图；

图8是本发明实施例提供的一种像素电路的版图示意图；

图9是本发明实施例提供的一种像素电路的驱动方法的流程图；

图10是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术所述，现有的像素电路补偿效果较差，导致显示面板的显示均一性较差。经发明人研究发现，出现上述问题的原因在于，现有的像素电路对驱动模块的阈值电压补偿与数据电压写入同时进行，数据电压写入结束后，阈值电压的补偿过程也立即结束。而在较高的刷新频率下，数据电压写入的时间较短，导致阈值电压补偿过程短，补偿不充分、补偿效果较差。图1为一种像素电路的结构示意图，以图1所示的像素电路为例，图1所示的像素电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管T7、发光模块10和存储电容Cst，具体连接关系可参考图1，本实施例在此不再赘述。第二晶体管M2的第一极与数据线Vdata连接，用于传输数据电压，第四晶体管M4的第一极连接初始化信号线Vref，第七晶体管M7的第一极连接初始化信号线Vref，第五晶体管M5的第一极连接第一电源线Vdd，发光模块10的第二端连接第二电源线Vss，第四晶体管M4的栅极连接第一扫描线S1、第二晶体管M2和第三晶体管M3的栅极均连接第二扫描线S2，第七晶体管M7的栅极连接第三扫描线S3，第五晶体管M5和第六晶体管M6的栅极连接发光控制信号线EM。数据电压经导通的第二晶体管M2、第一晶体管M1和第三晶体管M3写入存储电容Cst，完成第一晶体管M1的阈值电压的补偿和数据电压的写入，因第二晶体管M2和第三晶体管M3连接相同的扫描线，第二晶体管M2和第三晶体管M3同时导通和关断，因此，阈值电压的补偿受数据电压写入时间的限制。在较高的刷新频率下，数据电压写入的时间较短，导致阈值电压补偿过程短，补偿不充分，补偿效果较差。

针对上述问题，本发明提供了一种新型的像素电路。图2为本发明实施例提供的一种像素电路的结构示意图，参考图2，可选的，像素电路，包括：发光模块10、驱动模块11、补偿模块13、数据写入模块14和开关存储模块15；

开关存储模块15连接于数据写入模块14和驱动模块11的第一端之间，开关存储模块15用于在导通时将数据写入模块14传输的数据电压传输至驱动模块11；

开关存储模块15还用于在导通时存储数据电压，并在数据写入模块14关断后继续导通，以向驱动模块11继续传输存储的数据电压；

补偿模块13连接于驱动模块11的控制端和第二端之间，用于基于开关存储模块15传输的数据电压向驱动模块11的控制端传输补偿电压；

驱动模块11用于根据控制端的电压输出驱动电流，驱动发光模块10发光。

可选的，像素电路还包括第一存储模块12、第一发光控制模块161、第二发光控制模块162和第一初始化模块17，第一发光控制模块161、驱动模块11、第二发光控制模块162和发光模块10连接于第一电源线Vdd和第二电源线Vss之间。示例性的，第一发光控制模块161连接于第一电源线Vdd和驱动模块11的第一端之间，第二发光控制模块162连接于驱动模块11的第二端和发光模块10的第一端之间。第一初始化模块17用于将初始化信号线Vref提供的初始化电压写入驱动模块11的控制端。第一存储模块12与驱动模块11的控制端连接，用于存储驱动模块11的控制端的电压。

发光模块10可以为有机发光二极管(Organic Light Emitting Diode，OLED)，OLED在驱动电流的驱动下发光。数据写入模块14还与数据线Vdata连接，数据线Vdata用于提供数据电压。在数据写入模块14导通期间，开关存储模块15和补偿模块13均导通，导通的数据写入模块14和开关存储模块15将数据电压写入驱动模块11的第一端，导通的补偿模块13基于数据电压向驱动模块11的控制端传输补偿电压。数据写入模块14关断后，开关存储模块15和补偿模块13可导通一段时间，导通的开关存储模块15将自身存储的数据电压继续传输至驱动模块11的第一端，以使补偿模块13继续基于数据电压向驱动模块11的控制端传输补偿电压。

本实施例中，除驱动模块11和第一存储模块12外，剩余的每一模块的控制端均连接有一信号线，以使模块根据自身连接的信号线上的信号导通或关断。示例性的，像素电路的工作过程包括初始化阶段、数据写入阶段、阈值电压补偿阶段和发光阶段。

在初始化阶段，控制第一初始化模块17导通、控制数据写入模块14、开关存储模块15、补偿模块13、第一发光控制模块161和第二发光控制模块162关断，导通的第一初始化模块17将初始化电压写入驱动模块11的控制端，实现对驱动模块11的初始化。

在数据写入阶段，控制第一初始化模块17、第一发光控制模块161和第二发光控制模块162关断，控制数据写入模块14、开关存储模块15和补偿模块13导通，驱动模块11在初始化阶段，其控制端写入初始化电压后导通。导通的数据写入模块14和开关存储模块15将数据电压写入驱动模块11的第一端，以使补偿模块13基于数据电压向驱动模块11的控制端传输补偿电压。

在阈值电压补偿阶段，控制第一初始化模块17、第一发光控制模块161、第二发光控制模块162和数据写入模块14关断，控制开关存储模块15和补偿模块13导通。因开关存储模块15除了作为电荷流通的通道外，还具备存储电荷的作用，因此，开关存储模块15在数据写入阶段还可存储数据电压。在阈值电压补偿阶段，开关存储模块15继续导通，以将数据电压继续写入驱动模块11的第一端，进而使得补偿模块13可继续基于数据电压向驱动模块11的控制端传输补偿电压。驱动模块11包括晶体管，以包括的晶体管为P型晶体管为例，补偿模块13向驱动模块11不断传输补偿电压，直至将驱动模块11的控制端的电压写至数据电压与驱动模块11包括的晶体管的阈值电压之差，驱动模块11关断，补偿过程结束。补偿模块13在数据写入阶段和阈值电压补偿阶段均可向驱动模块11的控制端传输补偿电压，相较于现有技术中仅在数据写入阶段传输补偿电压而言，延长了补偿时间，驱动模块11的阈值电压补偿更为充分。

在发光阶段，控制数据写入模块14、开关存储模块15、补偿模块13和第一初始化模块17关断，控制第一发光控制模块161和第二发光控制模块162导通。驱动模块11根据其控制端和第一端的电压生成驱动电流驱动发光模块10发光。

开关存储模块15在导通时，一方面将数据写入模块14传输的数据电压写入至驱动模块11，另一方面还能存储数据电压，以在数据写入模块14关断后，能够继续将自身存储的数据电压向驱动模块11传输，进而延长向驱动模块11写入数据电压的时间，也进一步延长补偿模块13向驱动模块11的控制端传输补偿电压的时间，提高像素电路的补偿效果和显示面板显示的均一性。

继续参考图2，可选的，开关存储模块15、数据写入模块14和补偿模块13均包括晶体管，开关存储模块15包括的晶体管的沟道长度大于数据写入模块14和补偿模块13包括的晶体管的沟道长度，开关存储模块15包括的晶体管的沟道宽度大于数据写入模块14和补偿模块13包括的晶体管的沟道宽度。

开关存储模块15相较于起开、关作用的数据写入模块14和补偿模块13，其包括的晶体管的沟道长度和宽度越大，存储电压的能力越强。因此，设置开关存储模块15包括的晶体管的沟道长度和宽度较大，可以更充分地存储数据电压，进而保证即使数据写入模块14关断后，开关存储模块15存储的电压也可经补偿模块13使驱动模块11充分地进行电压补偿。示例性的，数据写入模块14和补偿模块包括的晶体管的沟道长度和宽度一般均设置在4μm，本实施例中的开关存储模块的沟道长度和宽度均可设置在4μm-10μm之间。

图3为本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，像素电路还包括第二初始化模块18，第一发光控制模块161和第二发光控制模块162用于根据发光控制信号线EM上的信号，控制发光模块10根据驱动模块11输出的驱动电流发光；

第一初始化模块17用于根据第一扫描线S1上的信号将初始化信号线Vref提供的初始化电压写入驱动模块11的控制端，第二初始化模块18用于根据第二扫描线S2上的信号将初始化电压写入发光模块10的第一端。

第一发光控制模块161和第二发光控制模块162在发光控制信号线EM上的信号的控制下导通或关断，并在均导通时，使得第一电源线Vdd、驱动模块11、发光模块10和第二电源线Vss之间形成通路，进而使得驱动模块11可输出驱动电流至发光模块10，驱动发光模块10发光。第一初始化模块17在第一扫描线S1上的信号的控制下导通或关断，并在导通时，将初始化信号线Vref与驱动模块11的控制端连通。第二初始化模块18在第二扫描线S2上的信号的控制下导通或关断，并在导通时，将初始化信号线Vref与发光模块10的第一端连通。通过控制第二扫描线S2上的信号可以控制第二初始化模块18在上述初始化阶段导通，或者在数据写入阶段导通，或者在数据写入阶段与发光阶段之间导通，还可以同时在上述任意两个或三个阶段均导通，以将初始化电压写入发光模块10的第一端，完成对发光模块10的初始化，避免发光模块10的第一端残存的上一帧的电荷对本帧发光的影响，提高显示的均一性。

继续参考图3，可选的，数据写入模块14的第一端与数据线Vdata电连接，数据写入模块14的第二端与开关存储模块15的第一端电连接，数据写入模块14的控制端与第三扫描线S3电连接，开关存储模块15的第二端与驱动模块11的第一端电连接，开关存储模块15的控制端与第四扫描线S4电连接；补偿模块13的控制端与第四扫描线S4电连接。

数据写入模块14可以在第三扫描线S3的控制下导通或关断，并在导通时，将数据线Vdata与开关存储模块15的第一端连通。开关存储模块15在第四扫描线S4的控制下导通或关断，并在导通时，将数据线Vdata上的数据电压传输至驱动模块11的第一端。

图4为本发明实施例提供的另一种像素电路的结构示意图，图4为图3所示的一种具体结构，参考图3和图4，可选的，第一发光控制模块161包括第一晶体管M1，第二发光控制模块162包括第二晶体管M2，第一晶体管M1的第一极与第一电源线Vdd电连接，第一晶体管M1的第二极与驱动模块11的第一端电连接，第二晶体管M2的第一极与驱动模块11的第二端电连接，第二晶体管M2的第二极与发光模块10的第一端电连接，第一晶体管M1的栅极和第二晶体管M2的栅极均与发光控制信号线EM电连接；

第一初始化模块17包括第三晶体管M3，第二初始化模块18包括第四晶体管M4，第三晶体管M3的第一极与初始化信号线Vref电连接，第三晶体管M3的第二极与驱动模块11的控制端电连接，第三晶体管M3的栅极与第一扫描线S1电连接，第四晶体管M4的第一极与初始化信号线Vref电连接，第四晶体管M4的第二极与发光模块10的第一端电连接，第四晶体管M4的栅极与第二扫描线S2电连接。

第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4可以为N型晶体管，也可以为P型晶体管，本实施例对此不做具体限定。可选的，第三晶体管M3为双栅晶体管，即第一初始化模块17包括第一子晶体管M3-1和第二子晶体管M3-2，第一子晶体管M3-1的第一极与初始化信号线Vref电连接，第一子晶体管M3-1的第二极与第二子晶体管M3-2的第一极电连接，第二子晶体管M3-2的第二极与驱动模块11的控制端电连接，第一子晶体管M3-1的栅极和第二子晶体管M3-2的栅极均与第一扫描线S1电连接。第三晶体管M3为双栅晶体管，可以降低漏电流的大小，进而降低驱动模块11的控制端的电位变化程度，有利于提高显示的均一性。

继续参考图3和图4，可选的，驱动模块11包括第五晶体管M5，第一存储模块12包括第三电容C3，补偿模块13包括第六晶体管M6，数据写入模块14包括第七晶体管M7，开关存储模块15包括第八晶体管M8；

第三电容C3的第一端与第一电源线Vdd电连接，第三电容C3的第二端与第五晶体管M5的栅极电连接；

第六晶体管M6的第一极与第五晶体管M5的第二极电连接，第六晶体管M6的第二极与第五晶体管M5的栅极电连接，第六晶体管M6的栅极与第四扫描线S4电连接；

第七晶体管M7的第一极与数据线Vdata电连接，第七晶体管M7的第二极与第八晶体管M8的第一极电连接，第七晶体管M7的栅极与第三扫描线S3电连接；

第八晶体管M8的第二极与第五晶体管M5的第一极电连接，第八晶体管M8的栅极与第四扫描线S4电连接。

第五晶体管M5的第一极作为驱动模块11的第一端与第一晶体管M1的第二极电连接，第五晶体管M5的第二极作为驱动模块11的第二端与第二晶体管M2的第一极电连接，第五晶体管M5的栅极作为驱动模块11的控制端。第六晶体管M6、第七晶体管M7和第八晶体管M8可以为N型晶体管，也可以为P型晶体管，本实施例对此不做具体限定。补偿模块13、数写入模块14和开关存储模块15均仅包括一个晶体管，结构简单，有利于简化版图设计。

图5为本发明实施例提供的一种像素电路的驱动时序图，图5可适用于图3和图4所示的像素电路，且示例性示出，图4中所有晶体管均为P型晶体管，且第二扫描线S2和第三扫描线S3上的信号相同。参考图4和图5，一帧内，像素电路的工作过程包括初始化阶段t1、数据写入阶段t2、阈值电压补偿阶段t3和发光阶段t4。在初始化阶段t1之前，像素电路的工作过程还包括第一起始阶段t01和第二起始阶段t02。

在第一起始阶段t01，第一扫描线S1、第二扫描线S2、第三扫描线S3和第四扫描线S4上的信号均为高电平，发光控制信号线EM上的信号为低电平。第三晶体管T3响应于第一扫描线S1上的高电平关断，第四晶体管M4响应第二扫描线S2上的高电平关断，第七晶体管M7响应第三扫描线S3上的高电平关断，第六晶体管M6和第八晶体管M8响应于第四扫描线S4上的高电平关断，第一晶体管M1和第二晶体管M2响应于发光控制信号线EM上的低电平导通。在扫描信号到来之前，第五晶体管M5、第一晶体管M1和第二晶体管M2导通。

在第二起始阶段t02，第一扫描线S1、第二扫描线S2、第三扫描线S3、第四扫描线S4和发光控制信号线EM上的信号均为高电平。第三晶体管T3响应于第一扫描线S1上的高电平关断，第四晶体管M4响应第二扫描线S2上的高电平关断，第七晶体管M7响应第三扫描线S3上的高电平关断，第六晶体管M6和第八晶体管M8响应于第四扫描线S4上的高电平关断，第一晶体管M1和第二晶体管M2响应于发光控制信号线EM上的高电平关断。

在初始化阶段t1，第一扫描线S1上的信号为低电平、第四扫描线S4和发光控制信号线EM上的信号为高电平，第二扫描线S2和第三扫描线S3上的信号均先为高电平后变为低电平。第一晶体管M1和第二晶体管M2响应于发光控制信号线EM上的高电平关断，第六晶体管M6和第八晶体管M8响应于第四扫描线S4上的高电平关断。第三晶体管M3响应于第一扫描线S1上的低电平导通，初始化电压经导通的第三晶体管M3写入至第五晶体管M5的栅极和第三电容C3的第二端，完成对第五晶体管M5和第三电容C3的初始化。第七晶体管M7先响应第三扫描线S3上的高电平关断，后响应第三扫描线S3上的低电平导通，第七晶体管M7导通期间，第八晶体管M8关断，此时，不进行数据电压向第五晶体管M5的传输。同理，第四晶体管M4先响应第二扫描线S2上的高电平关断，后响应第二扫描线S2上的低电平导通。第四晶体管M4导通后，初始化电压经导通的第四晶体管M4传输至发光模块10的第一端，完成对发光模块10的初始化。

在数据写入阶段t2，第一扫描线S1上的信号和发光控制信号线EM上的信号均为高电平，第二扫描线S2、第三扫描线S3和第四扫描线S4上的信号均为低电平。第三晶体管M3响应于第一扫描线S1上的高电平关断，第一晶体管M1和第二晶体管M2响应于发光控制信号线EM上的高电平关断。第四晶体管M4响应第二扫描线S2上的低电平导通，导通的第四晶体管M4将初始化电压传输至发光模块10的第一端，实现对发光模块10的初始化。第七晶体管M7响应第三扫描线S3上的低电平导通，第六晶体管M6和第八晶体管M8响应于第四扫描线S4上的低电平导通，导通的第七晶体管M7和第八晶体管M8将数据电压传输至第五晶体管M5的第一极，因第五晶体管M5导通，第五晶体管M5的第二极的电压被抬升，导通的第六晶体管M6将第五晶体管M5的第二极的电压传输至第五晶体管M5的栅极。在数据写入阶段t2，同时进行数据电压的写入和阈值电压的补偿。

在阈值电压补偿阶段t3，第一扫描线S1、第二扫描线S2、第三扫描线S3和发光控制信号线EM上的信号均为高电平，第四扫描线S4上的信号为低电平。第一晶体管M1和第二晶体管M2响应于发光控制信号线EM上的高电平关断，第三晶体管M3响应于第一扫描线S1上的高电平关断，第四晶体管M4响应第二扫描线S2上的高电平关断，第七晶体管M7响应第三扫描线S3上的高电平关断。第六晶体管M6和第八晶体管M8响应于第四扫描线S4上的低电平导通，导通的第八晶体管M8继续将自身在数据写入阶段t2存储的数据电压向第五晶体管M5传输，以使第六晶体管M6继续对阈值电压进行补偿，直至第五晶体管M5栅极的电压被抬升至数据电压与第五晶体管M5的阈值电压的绝对值之差为止，补偿结束。本实施例在数据写入阶段t2和阈值电压补偿阶段t3均进行阈值电压的补偿，相较于仅在数据写入阶段t2进行阈值电压的补偿，延长了补偿时间，使得补偿更为充分，不受刷新频率的限制，有利于提高显示面板显示的均一性。

在发光阶段t4，第一扫描线S1、第二扫描线S2、第三扫描线S3和第四扫描线S4上的信号均为高电平，发光控制信号线EM上的信号为低电平。第三晶体管M3响应于第一扫描线S1上的高电平关断，第四晶体管M4响应第二扫描线S2上的高电平关断，第七晶体管M7响应第三扫描线S3上的高电平关断，第六晶体管M6和第八晶体管M8响应于第四扫描线S4上的高电平关断。第一晶体管M1和第二晶体管M2响应于发光控制信号线EM上的低电平导通，导通的第一晶体管M1将第一电源线Vdd提供的第一电源电压传输至第五晶体管M5的第一极，第五晶体管M5根据自身栅极和第一极的电压生成驱动电流，导通的第二晶体管M2将驱动电流传输至发光模块10以驱动发光模块10发光。

图6为本发明实施例提供的另一种像素电路的结构示意图，参考图6，可选的，像素电路还包括第二存储模块19和/或第三存储模块20，第二存储模块19与数据写入模块14的第二端电连接，第三存储模块20与开关存储模块15的第二端电连接。

像素电路可以仅包括第二存储模块19，也可以仅包括第三存储模块20，还可以同时包括第二存储模块19和第三存储模块20，本实施例中示例性示出同时包括第二存储模块19和第三存储模块20。第二存储模块19和第三存储模块20用于存储数据电压，以加强对数据电压存储的能力，以便在数据写入模块14关断，且开关存储模块15导通时，继续向驱动模块11传输数据电压，弥补开关存储模块15存储的电压不足，造成驱动模块11的阈值电压补偿不充分的问题。

图7为本发明实施例提供的另一种像素电路的结构示意图，图7为图6所示的像素电路的一种具体的电路结构，参考图6和参考图7，可选的，第二存储模块19包括第一电容C1，第三存储模块20包括第二电容C2，第一电容C1的第一极板与第一电源线Vdd或初始化信号线Vref电连接，第一电容C1的第二极板与数据写入模块14的第二端电连接，第二电容C2的第一极板与第一电源线Vdd或初始化信号线Vref电连接，第二电容C2的第二极板与开关存储模块15的第二端电连接。

图7所示的像素电路同样适用于图5所示的驱动时序，且图7所示的像素电路的工作过程与图4所示的像素电路的工作过程相同，本实施例在此不再赘述。

图8为本发明实施例提供的一种像素电路的版图示意图，图8为图7所示的像素电路对应的版图，参考图7和图8，可选的，像素电路包括层叠设置的有源层01、第一金属层02和第二金属层03；

第一电源线Vdd、初始化信号线Vref位于第二金属层03，初始化信号线Vref与有源层01交叠形成第一电容C1，第一电源线Vdd与有源层01交叠形成第二电容C2；

第四扫描线S4位于第一金属层02，第四扫描线S4与有源层01的垂直距离小于初始化信号线Vref与有源层01的垂直距离。

初始化信号线Vref与有源层01交叠部分的有源层作为第一电容C1的第二极板、初始化信号线Vref作为有源层的第一极板，第一电源线Vdd与有源层01交叠部分的有源层作为第二电容C2的第二极板，第一电源线Vdd作为第一极板。第四扫描线S4与有源层01交叠的部分形成第八晶体管M8，第四扫描线S4与有源层01的垂直距离小于初始化信号线Vref与有源层01的垂直距离，也即第四扫描线S4位于更靠近有源层01的第一金属层02，相较于，第二金属层03与有源层01交叠形成第八晶体管M8，形成同样大小的第八晶体管M8时，第一金属层02与有源层01交叠形成的第八晶体管M8的寄生电容的电容值更大，储存数据电压的能力更强，进而形成电容值满足需求的第八晶体管M8时，可以节省版图空间，有利于高分辨率的设计。值得注意的是，形成第八晶体管M8时，伴随形成寄生电容(寄生电容的一个极板为第四扫描线S4与有源层01交叠部分对应的有源层01，寄生电容的另一个极板为第四扫描线S4与有源层01交叠部分对应的第四扫描线S4)，进而才使得第八晶体管M8具备存储电压的作用。本实施例中，

本发明还提供了一种像素电路的驱动方法，用于驱动上述任一像素电路，像素电路的工作过程包括数据写入阶段、阈值电压补偿阶段和发光阶段，图9为本发明实施例提供的一种像素电路的驱动方法的流程图，参考图2和图9，像素电路的驱动方法包括：

S10：在数据写入阶段，数据写入模块经导通的开关存储模块将数据电压传输至驱动模块，且开关存储模块还存储数据电压。

在数据写入阶段，数据写入模块14、开关存储模块15和补偿模块均导通，数据写入模块14经导通的开关存储模块15将数据电压传输至驱动模块11的第一端，且因驱动模块11导通，驱动模块11的第一端的电压向第二端充电以抬升第二端的电压。补偿模块13将驱动模块11的第二端的电压传输至驱动模块11的控制端。在数据写入阶段，同时进行数据电压的写入和驱动模块11的阈值电压的补偿。且在数据写入阶段，开关存储模块15一方面作为数据电压流通的通道，另一方面还将数据电压进行存储。

S20：在阈值电压补偿阶段，开关存储模块继续向驱动模块传输存储的数据电压，且补偿模块基于开关存储模块传输的数据电压向驱动模块的控制端传输补偿电压。

阈值电压补偿阶段，数据写入模块14关断，开关存储模块15和补偿模块13继续导通，开关存储模块15继续向驱动模块11的第一端传输数据电压，以抬升驱动模块11的第二端的电压。补偿模块13将驱动模块11的第二端的电压传输至驱动模块11的控制端。在数据写入阶段，继续进行驱动模块11的阈值电压的补偿，直至驱动模块11的控制端的电压被抬升至数据电压与阈值电压的差值为止(以驱动模块11包括的晶体管为P型晶体管为例)。在数据写入阶段和阈值补偿阶段均可进行驱动模块11阈值电压的补偿，相较于现有技术中仅在数据写入阶段进行阈值电压的补偿而言，延长了补偿时间，使得驱动模块11的阈值电压补偿更为充分。

S30：在发光阶段，驱动模块响应其控制端的电压产生驱动电流，驱动发光模块发光。

本实施例提供的像素电路的驱动方法的有益效果与上述像素电路的有益效果相同，在此不再赘述。

继续参考图3和图5，可选的，数据写入模块14的第一端与数据线Vdata电连接，数据写入模块14的第二端与开关存储模块15的第一端电连接，数据写入模块14的控制端与第三扫描线S3电连接，开关存储模块15的第二端与驱动模块11的第一端电连接，开关存储模块15的控制端与第四扫描线S4电连接；补偿模块13的控制端与第四扫描线S4电连接；

第三扫描线S3的脉冲与第四扫描线S4的脉冲部分交叠。

第三扫描线S3上的信号控制数据写入模块14导通或关断，第四扫描线S4上的信号控制开关存储模块15和补偿模块13导通或关断。第三扫描线S3的脉冲与第四扫描线S4的脉冲部分交叠，可以保证数据写入模块14、开关存储模块15和补偿模块13存在均导通的时段，以便进行数据电压的写入和阈值电压的补偿。其中，第三扫描线S3的脉冲与第四扫描线S4的脉冲部分交叠的时段，即为数据写入阶段。

可选的，补偿模块13的导通时间大于数据写入模块14的导通时间，且小于或等于数据写入模块14的导通时间的2倍，也即第四扫描线S4的脉冲宽度小于或等于第三扫描线S3的脉冲与第四扫描线S4的脉冲交叠部分的宽度的2倍。第三扫描线S3的脉冲与第四扫描线S4的脉冲交叠的部分为数据写入的时间，而数据写入的时间与刷新频率、像素电路的行数等参数有关系，当上述参数固定后，数据写入的时间固定。示例性的，当根据刷新频率、行数等确定出每一行写入数据电压的时间最大为5ms(逐行扫描的时间)时，因每一行像素电路写入的数据电压不同，数据电压每隔5ms会发生变化。为了使得数据电压写入的更为充分，数据写入阶段的时长一般设置为5ms，此时，第四扫描线S4的脉冲最大可设置在10ms之内。因第三扫描线S3与第四扫描线S4的下降沿之间的间隔时间为逐行扫描的时间即5ms，如果第四扫描线S4的脉冲对应的时间大于2倍的逐行扫描的时间，则第三扫描线S3与第四扫描线S4交叠时段的时长会大于逐行扫描的时间，即大于5ms，此时数据电压可能已经变化为下一行像素电路对应的数据电压，导致下一行的数据电压误写入本行像素电路中，像素电路的发光出现异常，因此，第四扫描线S4的脉冲宽度需小于或等于第三扫描线S3的脉冲与第四扫描线S4的脉冲交叠宽度的2倍。扫描线(第一扫描线S1、第二扫描线S2、第三扫描线S3和第四扫描线S4)上的信号由扫描电路产生，扫描电路一般由晶体管构成，如果扫描线上的信号的脉冲宽度过窄，因晶体管的开、关等动作均需时间响应，也即晶体管具有的迟滞效应会导致扫描电路可能无法输出正常的扫描信号。而本实施例中扫描线输出的信号的脉冲宽度较大，可以降低扫描电路出现异常的概率，保证扫描电路可以准确输出扫描线上的信号。

本发明还提供了一种显示面板，包括上述的像素电路。显示面板具备的有益效果与像素电路具备的有益效果相同，本实施例在此不再赘述。

本发明还提供了一种显示装置，图10为本发明实施例提供的一种显示装置的结构示意图，参考图10，该显示装置04包括上述所述的显示面板05。显示装置04可以为图10所示的手机，也可以为电脑、电视机、智能穿戴显示装置等，本发明实施例对此不作特殊限定。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种像素电路，其特征在于，包括：发光模块、驱动模块、补偿模块、数据写入模块和开关存储模块；

所述开关存储模块连接于所述数据写入模块和所述驱动模块的第一端之间，所述开关存储模块用于在导通时将所述数据写入模块传输的数据电压传输至所述驱动模块；

所述开关存储模块还用于在导通时存储所述数据电压，并在所述数据写入模块关断后继续导通，以向所述驱动模块继续传输存储的数据电压；

所述补偿模块连接于所述驱动模块的控制端和第二端之间，用于基于所述开关存储模块传输的数据电压向所述驱动模块的控制端传输补偿电压；

所述驱动模块用于根据所述控制端的电压输出驱动电流，驱动所述发光模块发光。

2.根据权利要求1所述的像素电路，其特征在于，所述开关存储模块、所述数据写入模块和所述补偿模块均包括晶体管，所述开关存储模块包括的晶体管的沟道长度大于所述数据写入模块和所述补偿模块包括的晶体管的沟道长度，所述开关存储模块包括的晶体管的沟道宽度大于所述数据写入模块和所述补偿模块包括的晶体管的沟道宽度。

3.根据权利要求1所述的像素电路，其特征在于，还包括第一存储模块、第一发光控制模块、第二发光控制模块、第一初始化模块和第二初始化模块，所述第一发光控制模块、所述驱动模块、所述第二发光控制模块和所述发光模块连接于第一电源线和第二电源线之间，所述第一发光控制模块和第二发光控制模块用于根据发光控制信号线上的信号，控制所述发光模块根据所述驱动模块输出的驱动电流发光；

所述第一初始化模块用于根据第一扫描线上的信号将初始化信号线提供的初始化电压写入所述驱动模块的控制端，所述第二初始化模块用于根据第二扫描线上的信号将所述初始化电压写入所述发光模块的第一端；

所述第一存储模块与所述驱动模块的控制端连接，用于存储所述驱动模块的控制端的电压。

4.根据权利要求3所述的像素电路，其特征在于，所述第一发光控制模块包括第一晶体管，所述第二发光控制模块包括第二晶体管，所述第一晶体管的第一极与所述第一电源线电连接，所述第一晶体管的第二极与所述驱动模块的第一端电连接，所述第二晶体管的第一极与所述驱动模块的第二端电连接，所述第二晶体管的第二极与所述发光模块的第一端电连接，所述第一晶体管的栅极和所述第二晶体管的栅极均与所述发光控制信号线电连接；

所述第一初始化模块包括第三晶体管，所述第二初始化模块包括第四晶体管，所述第三晶体管的第一极与所述初始化信号线电连接，所述第三晶体管的第二极与所述驱动模块的控制端电连接，所述第三晶体管的栅极与所述第一扫描线电连接，所述第四晶体管的第一极与所述初始化信号线电连接，所述第四晶体管的第二极与所述发光模块的第一端电连接，所述第四晶体管的栅极与所述第二扫描线电连接。

5.根据权利要求3所述的像素电路，其特征在于，还包括第二存储模块和/或第三存储模块，所述数据写入模块的第一端与数据线电连接，所述数据写入模块的第二端与所述开关存储模块的第一端电连接，所述数据写入模块的控制端与第三扫描线电连接，所述开关存储模块的第二端与所述驱动模块的第一端电连接，所述开关存储模块的控制端与第四扫描线电连接；所述补偿模块的控制端与所述第四扫描线电连接；

所述第二存储模块与所述数据写入模块的第二端电连接，所述第三存储模块与所述开关存储模块的第二端电连接；

优选的，所述第二存储模块包括第一电容，所述第三存储模块包括第二电容，所述第一电容的第一极板与所述第一电源线或所述初始化信号线电连接，所述第一电容的第二极板与所述数据写入模块的第二端电连接，所述第二电容的第一极板与所述第一电源线或所述初始化信号线电连接，所述第二电容的第二极板与所述开关存储模块的第二端电连接。

6.根据权利要求5所述的像素电路，其特征在于，所述驱动模块包括第五晶体管，所述第一存储模块包括第三电容，所述补偿模块包括第六晶体管，所述数据写入模块包括第七晶体管，所述开关存储模块包括第八晶体管；

所述第三电容的第一端与所述第一电源线电连接，所述第三电容的第二端与所述第五晶体管的栅极电连接；

所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第五晶体管的栅极电连接，所述第六晶体管的栅极与所述第四扫描线电连接；

所述第七晶体管的第一极与所述数据线电连接，所述第七晶体管的第二极与所述第八晶体管的第一极电连接，所述第七晶体管的栅极与所述第三扫描线电连接；

所述第八晶体管的第二极与所述第五晶体管的第一极电连接，所述第八晶体管的栅极与所述第四扫描线电连接。

7.根据权利要求5所述的像素电路，其特征在于，包括层叠设置的有源层、第一金属层和第二金属层；

所述第一电源线、所述初始化信号线位于所述第二金属层，所述初始化信号线与所述有源层交叠形成所述第一电容，所述第一电源线与所述有源层交叠形成所述第二电容；

所述第四扫描线位于所述第一金属层，所述第四扫描线与所述有源层的垂直距离小于所述初始化信号线与所述有源层的垂直距离。

8.一种像素电路的驱动方法，其特征在于，用于驱动权利要求1-7任一项所述的像素电路；所述像素电路的工作过程包括数据写入阶段、阈值电压补偿阶段和发光阶段；

所述像素电路的驱动方法包括：

在数据写入阶段，所述数据写入模块经导通的所述开关存储模块将数据电压传输至所述驱动模块，且所述开关存储模块还存储所述数据电压；

在阈值电压补偿阶段，所述开关存储模块继续向所述驱动模块传输存储的所述数据电压，且所述补偿模块基于所述开关存储模块传输的数据电压向所述驱动模块的控制端传输补偿电压；

在发光阶段，所述驱动模块响应其控制端的电压产生驱动电流，驱动所述发光模块发光。

9.根据权利要求8所述的像素电路的驱动方法，其特征在于，所述数据写入模块的第一端与数据线电连接，所述数据写入模块的第二端与所述开关存储模块的第一端电连接，所述数据写入模块的控制端与第三扫描线电连接，所述开关存储模块的第二端与所述驱动模块的第一端电连接，所述开关存储模块的控制端与第四扫描线电连接；所述补偿模块的控制端与所述第四扫描线电连接；

所述第三扫描线的脉冲与所述第四扫描线的脉冲部分交叠；

优选的，所述补偿模块的导通时间大于所述数据写入模块的导通时间，且小于或等于所述数据写入模块的导通时间的2倍。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述像素电路。

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