CN114023263A - 像素电路、像素电路的驱动方法和显示面板 - Google Patents
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Abstract
本发明实施例公开了一种像素电路、像素电路的驱动方法和显示面板，该像素电路包括驱动模块、数据写入模块、第一存储模块、第二存储模块、第一发光控制模块和发光模块；第一存储模块的第一端接入固定电压，第一存储模块的第二端与驱动模块的控制端连接，第二存储模块的第一端接入固定电压，第二存储模块的第二端通过第一发光控制模块与驱动模块的控制端连接，第一发光控制模块被配置为在发光阶段导通；数据写入模块用于将数据线输出的数据电压写入至驱动模块的控制端，同时将数据电压写入至第二存储模块的第二端。本发明实施例提供的技术方案，实现了在兼容多种驱动频率下，保证显示面板就有良好的显示效果。
Description
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种像素电路、像素电路的驱动方法和显示面板。
背景技术
随着显示技术的不断发展，有机发光二极管(Organic Light Emitting Diode，OLED)显示面板凭借自发光、高亮度、宽视角等优良特性，其应用越来越广泛。
OLED显示面板中通常包括驱动显示的像素电路，然而，现有技术中的显示面板在显示过程中存在黑团的现象，导致显示效果不佳。
发明内容
本发明实施例提供一种像素电路、像素电路的驱动方法和显示面板，以改善显示效果。
第一方面，本发明实施例提供了一种像素电路，包括：驱动模块、数据写入模块、第一存储模块、第二存储模块、第一发光控制模块和发光模块；
所述第一存储模块的第一端接入固定电压，所述第一存储模块的第二端与所述驱动模块的控制端连接，所述第二存储模块的第一端接入所述固定电压，所述第二存储模块的第二端通过所述第一发光控制模块与所述驱动模块的控制端连接，所述第一发光控制模块被配置为在发光阶段导通；
所述数据写入模块用于将数据线输出的数据电压写入至所述驱动模块的控制端，同时将所述数据电压写入至所述第二存储模块的第二端；
所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述驱动模块用于根据控制端的电压产生驱动信号，驱动所述发光模块发光。
可选地，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述第一电容的第一极与所述第一电源线连接，所述第一电容的第二极与所述驱动模块的控制端连接，所述第二电容的第一极与所述第一电源线连接，所述第二电容的第二极通过所述第一发光控制模块与所述驱动模块的控制端连接。
可选地，所述第一电容的容值小于或等于所述第二电容的容值。
可选地，还包括第二发光控制模块、第三发光控制模块和补偿模块，所述驱动模块包括第一晶体管，所述数据写入模块包括第二晶体管和第七晶体管，所述第一发光控制模块包括第三晶体管，所述第二发光控制模块包括第四晶体管，所述第三发光控制模块包括第五晶体管，所述补偿模块包括第六晶体管，所述发光模块包括发光二极管；
所述第二晶体管的第一极连接所述数据线，所述第二晶体管的第二极与所述第一晶体管的第一极连接，所述第二晶体管的栅极连接第一扫描线，所述第六晶体管的第一极与所述第一晶体管的第二极连接，所述第六晶体管的第二极与所述第一晶体管的栅极连接，所述第六晶体管的栅极与第四扫描线连接；
所述第五晶体管的第一极连接所述第一电源线，所述第五晶体管的第二极与所述第一晶体管的第一极连接，所述第一晶体管的第二极与所述第四晶体管的第一极连接，所述第四晶体管的第二极与所述发光二极管的第一极连接，所述发光二极管的第二极连接所述第二电源线；
所述第一电容的第一极连接所述第一电源线，所述第一电容的第二极与所述第一晶体管的栅极连接，所述第二电容的第一极连接所述第一电源线，所述第二电容的第二极与所述第三晶体管的第一极连接，所述第三晶体管的第二极与所述第一晶体管的栅极连接，所述第三晶体管的栅极连接第一发光控制信号线，所述第四晶体管的栅极连接第二发光控制信号线，所述第五晶体管的栅极连接第三发光控制信号线；
所述第七晶体管的栅极连接所述第一扫描线，所述第七晶体管的第一极连接所述数据线，所述第七晶体管的第二极与所述第二电容的第二极连接。
可选地，所述第一发光控制信号线复用为所述第二发光控制信号线，或所述第三发光控制信号线复用为所述第二发光控制信号线；
所述像素电路还包括第一初始化模块和第二初始化模块，所述第一初始化模块包括第八晶体管，所述第二初始化模块包括第九晶体管，所述第八晶体管的栅极连接第二扫描线，所述第八晶体管的第一极连接所述初始化信号线，所述第八晶体管的第二极与所述发光二极管的第一极连接，所述第九晶体管的栅极连接第三扫描线，所述第九晶体管的第一极连接初始化信号线，所述第九晶体管的第二极与所述第一晶体管的栅极连接。
可选地，所述第一扫描线、所述第二扫描线、所述第三扫描线、所述第四扫描线、所述第一发光控制信号线和所述第三发光控制信号线被配置为输出扫描信号以满足：
在初始化阶段，所述第八晶体管和所述第九晶体管导通；
在数据写入阶段，所述第二晶体管、所述第六晶体管和所述第七晶体管导通；
在发光阶段，所述第三晶体管、所述第四晶体管和所述第五晶体管导通。
可选地，所述第一发光控制信号线复用为所述第三发光控制信号线；所述像素电路还包括第一初始化模块，所述第一初始化模块包括第八晶体管，所述第八晶体管的栅极连接第二扫描线，所述第八晶体管的第一极连接所述初始化信号线，所述第八晶体管的第二极与所述发光二极管的第一极连接。
可选地，所述第一扫描线、所述第二扫描线、所述第四扫描线、所述第一发光控制信号线和所述第二发光控制信号线被配置为输出扫描信号以满足：
在初始化阶段，所述第四晶体管、所述第六晶体管和所述第八晶体管导通；
在数据写入阶段，所述第二晶体管、所述第六晶体管和所述第七晶体管导通；
在发光阶段，所述第三晶体管、所述第四晶体管和所述第五晶体管导通。
第二方面，本发明实施例还提供了一种像素电路的驱动方法，所述像素电路包括驱动模块、数据写入模块、第一存储模块、第二存储模块、第一发光控制模块和发光模块，所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述第一存储模块的第一端接入固定电压，所述第一存储模块的第二端与所述驱动模块的控制端连接，所述第二存储模块的第一端接入所述固定电压，所述第二存储模块的第二端通过所述第一发光控制模块与所述驱动模块的控制端连接；
所述像素电路的驱动方法包括：
在数据写入阶段，控制所述数据写入模块导通，将数据线输出的数据电压写入至所述驱动模块的控制端，同时将所述数据电压写入至所述第二存储模块的第二端；
在发光阶段，控制所述第一发光控制模块导通，以使得所述第二存储模块连接至所述驱动模块的控制端。
第三方面，本发明实施例还提供了一种显示面板，该显示面板包括本发明任意实施例所提供的像素电路，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述第一电容的第一极和所述第二电容的第一极为一体结构。
本发明实施例提供的技术方案，通过将第二存储模块的第二端通过第一发光控制模块连接至驱动模块的控制端，实现在数据写入阶段仅有第一存储模块接入像素电路，使得数据线上传输的数据电压能够充分写入至第一存储模块，避免了因数据电压写入不充分导致黑态电压升高后在发光阶段出现黑团等不良显示问题；同时在发光阶段，控制第一发光控制模块将第二存储模块切入至像素电路中，使得第一存储模块和第二存储模块均与驱动模块的控制端连接，以保证驱动模块控制端的电位能够在较长时间内保持稳定，从而使得驱动电流能够在较长时间内保持稳定，有效地避免了发光模块因驱动电流不稳定而出现显示画面闪烁的问题。本发明实施例提供的技术方案实现了在兼容多种驱动频率下，保证显示面板就有良好的显示效果。
附图说明
图1为本发明实施例提供的一种像素电路的结构示意图；
图2为本发明实施例提供的另一种像素电路的结构示意图；
图3为本发明实施例提供的另一种像素电路的结构示意图；
图4为本发明实施例提供的一种像素电路的驱动时序图；
图5为本发明实施例提供的另一种像素电路的结构示意图；
图6为本发明实施例提供的另一种像素电路的驱动时序图；
图7为本发明实施例提供的另一种像素电路的结构示意图；
图8为本发明实施例提供的另一种像素电路的驱动时序图；
图9为本发明实施例提供的另一种像素电路的结构示意图；
图10本发明实施例提供的另一种像素电路的驱动时序图；
图11为本发明实施例提供的一种像素电路的驱动方法的流程图；
图12为本发明实施例提供的一种显示面板的结构示意图；
图13为本发明实施例提供的一种显示面板的局部剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术所述，现有技术中的显示面板在显示过程中存在黑团的现象，经发明人研究发现，产生上述问题的原因在于：OLED显示面板由像素电路进行驱动显示，面板刷新操作有多个频率兼容的需求，以此实现节省功耗等目的。当显示面板在低频驱动时，像素电路通常需要较大的电容来保持驱动晶体管的栅极电位，以保证像素电路在发光阶段产生的驱动电流均一。然而显示面板在高频驱动时，在电容较大的情况下，在数据写入阶段，由于数据写入持续的时间较短，造成电容上的数据写入不充分，从而导致黑态电压升高，而黑态电压升高后容易产生黑团等一系列不良问题，严重降低显示面板的显示效果。
针对上述问题，本发明实施例提供一种像素电路，以实现在兼容多个刷新频率的同时，具有良好的显示效果。
图1为本发明实施例提供的一种像素电路的结构示意图，参考图1，该像素电路包括驱动模块110、数据写入模块120、第一存储模块130、第二存储模块140、第一发光控制模块150和发光模块160；第一存储模块130的第一端接入固定电压，第一存储模块130的第二端与驱动模块110的控制端G连接，第二存储模块140的第一端接入固定电压，第二存储模块140的第二端通过第一发光控制模块150与驱动模块110的控制端G连接，第一发光控制模块150被配置为在发光阶段导通；数据写入模块120用于将数据线Data输出的数据电压写入至驱动模块110的控制端G，同时将数据电压写入至第二存储模块140的第二端；驱动模块110和发光模块160连接于第一电源线ELVDD和第二电源线ELVSS之间，驱动模块110用于根据控制端的电压产生驱动信号，驱动发光模块160发光。
具体地，发光模块160可以为电流型驱动元件，在发光阶段，第一电源线ELVDD和第二电源线ELVSS之间形成通路，驱动模块110输出的驱动电流流经发光模块160，发光模块160正常发光，实现画面显示。其中第一电源线ELVDD上传输的电压可以为正电压，第二电源线ELVSS上传输的电压可以为负电压。在非发光阶段，可以控制第二发光控制模块210响应其控制端的使能信号EM关断，第一电源线ELVDD和第二电源线ELVSS之间的通路，避免发光模块160误发光，或者，也可以不设置第二发光控制模块210，通过调整第二电源线ELVSS上传输的电压，保证发光模块160不发光。第一存储模块130和第二存储模块140接入的固定电压可以为第一电源线ELVDD上传输的电压，也可以为其他稳定的电压。
本发明实施例提供的像素电路的工作过程至少包括数据写入阶段和发光阶段，当该像素电路在低频驱动时，例如，驱动频率小于60Hz，在数据写入阶段，数据写入模块120响应其控制端的扫描信号Scan导通，第二发光控制模块210响应其控制端的使能信号EM关断，由于第一发光控制模块150被配置为仅在发光阶段导通，因此在数据写入阶段，仅有第一存储模块130工作，第二存储模块140没有接入像素电路中，则在数据写入阶段像素电路中的等效存储电容值仅为第一存储模块130的电容值，等效电容值较小。数据线Data上传输的数据电压写入至第一存储模块130的第二端和驱动模块110的控制端G，由于等效电容值较小，因此数据电压能够充分写入至第一存储模块130中，不会出现因写入不充分而导致的黑态电压升高的问题，从而能够避免出现黑团现象。在发光阶段，数据写入模块120关断，第一发光控制模块150被导通，第二存储模块140接入至像素电路中，并且与第一存储模块130并联，此时像素电路中的等效电容等于第一存储模块130中的电容值与第二存储模块140中的电容值之和，相比于数据写入阶段的等效电容来说，相当于在发光阶段增大了像素电路的等效电容。在大电容的作用下，放电较为缓慢，使得放电时间较长，由于第一存储模块130和第二存储模块140均与驱动模块110的控制端G连接，因此能够使得驱动模块110控制端G的电位维持较长的时间，也就是说，在较长的时间内，驱动模块110控制端G的电位均能保持稳定，从而使得其产生的驱动电流保持稳定，进而使得发光模块160能够在较长时间内稳定发光，避免了显示不均一的问题。
此外，当驱动频率切换至高频时，导致扫描时间缩短，也即数据写入的时间变短，但是由于在数据写入阶段像素电路的等效存储电容的电容值较小，因此仍能够充分写入数据线Data传输的数据电压，保证驱动模块110控制端G的电压被写入完全，从而不会出现黑态电压升高的现象，也就避免了出现黑团的现象，使得显示面板在兼容多个刷新频率时仍具有良好的显示效果。
进一步地，当第一发光控制模块150导通时，第二存储模块140与驱动模块110的控制端G连接，并对第二存储模块140进行充电，由于充电过程较为缓慢，为了防止驱动模块110控制端G的电位降低，在数据写入阶段，数据写入模块120在向驱动模块110的控制端G以及第一存储模块130的第二端写入数据电压的同时，还将该数据线Data上传输的数据电压传输至第二存储模块140的第二端，使得第二存储模块140第二端的电压升高，进而减小对第二存储模块140的充电时间。换句话说，在数据写入阶段先对第二存储模块140进行预充电，提高第二存储模块140第二端的电位，当第一发光控制模块150导通时，由于第二存储模块140第二端的电位为数据电压，因此能够快速拉高驱动模块110控制端G的电位，防止控制端G的电位因第二存储模块140充电缓慢而降低，有利于实现发光模块160稳定发光。
本发明实施例提供的技术方案，通过将第二存储模块的第二端通过第一发光控制模块连接至驱动模块的控制端，实现在数据写入阶段仅有第一存储模块接入像素电路，使得数据线上传输的数据电压能够充分写入至第一存储模块，避免了因数据电压写入不充分导致黑态电压升高后在发光阶段出现黑团等不良显示问题；同时在发光阶段，控制第一发光控制模块将第二存储模块切入至像素电路中，使得第一存储模块和第二存储模块均与驱动模块的控制端连接，以保证驱动模块控制端的电位能够在较长时间内保持稳定，从而使得驱动电流能够在较长时间内保持稳定，有效地避免了发光模块因驱动电流不稳定而出现显示画面闪烁的问题。本发明实施例提供的技术方案实现了在兼容多种驱动频率下，保证显示面板就有良好的显示效果。
可选地，图2为本发明实施例提供的另一种像素电路的结构示意图，参考图2，在上述技术方案的基础上，第一存储模块130包括第一电容C1，第二存储模块140包括第二电容C2，第一电容C1的第一极与第一电源线ELVDD连接，第一电容C1的第二极与驱动模块110的控制端G连接，第二电容C2的第一极与第一电源线ELVDD连接，第二电容C2的第二极通过第一发光控制模块150与驱动模块110的控制端G连接。
具体地，在数据写入阶段，第二电容C2与驱动模块110的控制端G无连接关系，在不考虑寄生电容的情况下，此时像素电路的等效电容为第一电容C1的容值。在发光阶段，第一发光控制模块150被导通，将第二电容C2切入像素电路中，第一电容C1与第二电容C2并联连接，此时像素电路的等效电容为第一电容C1的容值与第二电容C2的容值之和，相当于增大了驱动模块110控制端G的电容值。在发光阶段下，由于驱动模块110控制端G的电容值较大，其放电速率较为缓慢，使得放电时间较长，因此能够使得驱动模块110控制端G的电位维持较长的时间，也就是说，在较长的时间内，驱动模块110控制端G的电位均能保持稳定，从而使得其产生的驱动电流保持稳定，进而使得发光模块160能够在较长时间内稳定发光，避免了低频下因驱动电流不稳定导致显示画面出现闪烁的问题。
在本实施例中，第一电容C1的容值小于或等于第二电容C2的容值，在数据写入阶段，仅有第一电容C1工作，由于第一电容C1的容值较小，其充电速率较快，即使在高频驱动下也能保证数据线Data上的传输的数据电压充分写入至第一电容C1，避免出现因数据电压写入不充分导致黑态电压升高后出现显示黑团的现象。
在发光阶段，第一发光控制模块150被配置为导通，将第二电容C2切入至像素电路中，使得第一电容C1和第二电容C2并联，等效电容等于第一电容C1和第二电容C2的容值之和，相当于增大了驱动模块110控制端G的存储电容值，此时的存储电容放电速率较为缓慢，在低频驱动下，能够在较长时间内保持驱动模块110控制端G的电位稳定，使得驱动模块110输出的驱动电流稳定，进而改善发光模块160发光闪烁的问题，提高了显示效果。进一步地，由于第二电容C2的容值较大，其充电速率相对较慢，因此，在发光阶段之前，通过数据写入模块120对第二电容C2进行预充电，使其第二端的电压充电至数据电压，这样在第一发光控制模块150导通后，能够快速拉高驱动模块110控制端G的电压，防止因第二电容C2充电缓慢而导致驱动模块110控制端G电压下降的问题，有利于进一步提高控制端G电压的稳定性。
在本实施例中，第一电容C1和第二电容C2可以由同一电容拆分而成，也就是说，第一电容C1的第一极和第二电容C2的第一极为一体结构，通过将电容的第二极拆分为两部分，分别形成第一电容C1的第二极和第二电容C2的第二极，由此可以不增加电容在版图中的占用面积，有利于简化版图设计难度，以及提高PPI。
可选地，图3为本发明实施例提供的另一种像素电路的结构示意图，参考图3，在上述技术方案的基础上，该像素电路还包括第二发光控制模块210、第三发光控制模块220和补偿模块170，驱动模块110包括第一晶体管T1，数据写入模块120包括第二晶体管T2和第七晶体管T7，第一发光控制模块150包括第三晶体管T3，第二发光控制模块210包括第四晶体管T4，第三发光控制模块220包括第五晶体管T5，补偿模块170包括第六晶体管T6，发光模块160包括发光二极管OLED。
第二晶体管T2的第一极连接数据线Data，第二晶体管T2的第二极与第一晶体管T1的第一极连接，第二晶体管T2的栅极连接第一扫描线S1，第六晶体管T6的第一极与第一晶体管T1的第二极连接，第六晶体管T6的第二极与第一晶体管T1的栅极连接，第六晶体管T6的栅极与第四扫描线S4连接。
第五晶体管T5的第一极连接第一电源线ELVDD，第五晶体管T5的第二极与第一晶体管T1的第一极连接，第一晶体管T1的第二极与第四晶体管T4的第一极连接，第四晶体管T4的第二极与发光二极管OLED的第一极连接，发光二极管OLED的第二极连接第二电源线ELVSS；
第一电容C1的第一极连接第一电源线ELVDD，第一电容C1的第二极与第一晶体管T1的栅极连接，第二电容C2的第一极连接第一电源线ELVDD，第二电容C2的第二极与第三晶体管T3的第一极连接，第三晶体管T3的第二极与第一晶体管T1的栅极连接，第三晶体管T3的栅极连接第一发光控制信号线EM1，第四晶体管T4的栅极连接第二发光控制信号线EM2，第五晶体管T5的栅极连接第三发光控制信号线EM3；第七晶体管T7的栅极连接第一扫描线S1，第七晶体管T7的第一极连接数据线Data，第七晶体管T7的第二极与第二电容C2的第二极连接。
具体地，图4为本发明实施例提供的一种像素电路的驱动时序图，可以适用于图3所示的像素电路，结合图3和图4对本发明实施例提供的像素电路的工作过程进行说明，其中，各晶体管的类型可以为P型管，也可以为N型管。本实施例以各晶体管均为P型管为例进行说明。该像素电路的工作过程至少包括数据写入阶段t2和发光阶段t3：
在数据写入阶段t2，第一扫描线S1输出的第一扫描信号为低电平，第四扫描线S4输出的第四扫描信号为低电平，第一发光控制信号线EM1输出的第一发光控制信号为高电平，第二发光控制信号线EM2输出的第二发光控制信号为高电平，第三发光控制信号线EM3输出的第三发光控制信号为高电平，第二晶体管T2、第六晶体管T6和第七晶体管T7导通，第三晶体管T3、第四晶体管T4和第五晶体管T5关断。数据线Data上传输的数据电压通过第二晶体管T2、第一晶体管T1和第六晶体管T6写入至第一电容C1，由于第一电容C1的容值较小，即使数据写入阶段t2的持续时间较短，数据电压也能够充分写入至第一电容C1，不会出现写入不完全的现象；并且通过第六晶体管T6实现对第一晶体管T1的阈值补偿。与此同时数据电压还通过第七晶体管T7写入至第二电容C2的第二端，实现对第二电容C2的预充电。
在发光阶段t3，第一扫描线S1输出的扫描信号为高电平，第四扫描线S4输出的第四扫描信号为高电平，第一发光控制信号线EM1输出的第一发光控制信号为低电平，第二发光控制信号线EM2输出的第二发光控制信号为低电平，第三发光控制信号线EM3输出的第三发光控制信号为低电平，第二晶体管T2、第六晶体管T6和第七晶体管T7关断，第三晶体管T3、第四晶体管T4和第五晶体管T5导通。第二电容C2切入至像素电路中，此时像素电路的存储电容值较大，放电速率较为缓慢，能够在较长时间内保持第一晶体管T1栅极电位稳定，从而保证第一晶体管T1产生的驱动电流稳定，发光二极管OLED在驱动电流作用下稳定发光。此外，由于在第三晶体管T3导通前，第二电容C2第二端的电压已经等于数据电压，当第三晶体管T3导通时，第二电容C2和第一电容C1并联，能够迅速拉高第一晶体管T1栅极的电位，使得第一晶体管T1的栅极电位不会在第二电容C2充电过程中降低。
表1为本发明实施例提供的一组对比数据，其中，第一电容C1和第二电容C2的容值相同，均为50fF，在驱动频率为10Hz时，采用现有技术中的技术方案得到的Flicker(闪烁)值为23.30％，而采用本发明实施例提供的方案得到的Flicker(闪烁)值为11.11％，从而能够大大提高显示面板的显示效果。
表1
需要说明的是，在其他实施例中，第七晶体管T7的第一极还可以连接其他电压，只需能够拉高第二电容C2第二端的电压，以实现第二电容C2在发光阶段快速充电即可。
上述技术方案第一发光控制信号线EM1输出的第一发光控制信号、第二发光控制信号线EM2输出的第二发光控制信号和第三发光控制信号线EM3输出的第三发光控制信号相同，当然，在其他实施例中，三个发光控制信号也可以不同。
图5为本发明实施例提供的另一种像素电路的结构示意图，参考图5，在上述各技术方案的基础上，该像素电路还包括第一初始化模块180和第二初始化模块190，第一初始化模块180包括第八晶体管T8，第二初始化模块190包括第九晶体管T9，第八晶体管T8的栅极连接第二扫描线S2，第八晶体管T8的第一极连接初始化信号线Vref，第八晶体管T8的第二极与发光二极管OLED的第一极连接，第九晶体管T9的栅极连接第三扫描线S3，第九晶体管T9的第一极连接初始化信号线Vref，第九晶体管T9的第二极与第一晶体管T1的栅极连接。
具体地，图6为本发明实施例提供的另一种像素电路的驱动时序图，可适用于图5所示的像素电路，在本实施例中，第一发光控制信号线EM1复用为第二发光控制信号线EM2，也即第三晶体管T3和第四晶体管T4均连接第一发光控制信号线EM1，该像素电路的工作过程至少包括初始化阶段t1、数据写入阶段t2和发光阶段t3：
在初始化阶段t1，第一扫描线S1输出的第一扫描信号为高电平，第二扫描线S2输出的第二扫描信号为低电平，第三扫描线S3输出的第三扫描信号为低电平，第四扫描线S4输出的第四扫描信号为高电平，第一发光控制信号线EM1输出的第一发光控制信号为高电平，第三发光控制信号线EM3输出的第三发光控制信号为高电平，第八晶体管T8和第九晶体管T9导通，第二晶体管T2、第六晶体管T6、第七晶体管T7、第三晶体管T3、第四晶体管T4和第五晶体管T5关断。初始化信号线Vref上传输的初始化电压分别传输至发光二极管OLED的第一极和第一晶体管T1的栅极，完成对发光二极管OLED的第一极和第一晶体管T1的栅极电位的初始化。
在数据写入阶段t2，第一扫描线S1输出的第一扫描信号为低电平，第二扫描线S2输出的第二扫描信号为高电平，第三扫描线S3输出的第三扫描信号为高电平，第四扫描线S4输出的第四扫描信号为低电平，第一发光控制信号线EM1输出的第一发光控制信号为高电平，第三发光控制信号线EM3输出的第三发光控制信号为高电平，第八晶体管T8和第九晶体管T9关断，第二晶体管T2、第六晶体管T6和第七晶体管T7导通，第三晶体管T3、第四晶体管T4和第五晶体管T5关断。数据线Data上传输的数据电压通过第二晶体管T2、第一晶体管T1和第六晶体管T6写入至第一电容C1，由于第一电容C1的容值较小，即使数据写入阶段t2的持续时间较短，数据电压也能够充分写入至第一电容C1，不会出现写入不完全的现象；并且通过第六晶体管T6实现对第一晶体管T1的阈值补偿。与此同时数据电压还通过第七晶体管T7写入至第二电容C2的第二端，实现对第二电容C2的预充电。
在发光阶段t3，第一扫描线S1输出的第一扫描信号为高电平，第二扫描线S2输出的第二扫描信号为高电平，第三扫描线S3输出的第三扫描信号为高电平，第四扫描线S4输出的第四扫描信号为高电平，第一发光控制信号线EM1输出的第一发光控制信号为低电平，第三发光控制信号线EM3输出的第三发光控制信号为低电平，第八晶体管T8和第九晶体管T9关断，第二晶体管T2、第六晶体管T6和第七晶体管T7导通，第三晶体管T3、第四晶体管T4和第五晶体管T5关断。第二电容C2切入至像素电路中，此时像素电路的存储电容值较大，放电速率较为缓慢，能够在较长时间内保持第一晶体管T1栅极电位稳定，从而保证第一晶体管T1产生的驱动电流稳定，发光二极管OLED在驱动电流作用下稳定发光。此外，由于在第三晶体管T3导通前，第二电容C2第二端的电压已经等于数据电压，当第三晶体管T3导通时，第二电容C2和第一电容C1并联，能够迅速拉高第一晶体管T1栅极的电位，使得第一晶体管T1的栅极电位不会在第二电容C2充电过程中降低。
此外，在发光阶段t3，第三发光控制信号为多脉冲信号，用于调光。而第一发光控制信号不用做调光，只控制第三晶体管T3和第四晶体管T4导通。
可选地，图7为本发明实施例提供的另一种像素电路的结构示意图，与图5所示像素电路不同之处在于，第三晶体管T3、第四晶体管T4和第五晶体管T5连接的发光控制信号线不同，在图7所示像素电路中，第三发光控制信号线EM3复用为第二发光控制信号线EM2，也即第五晶体管T5和第四晶体管T4连接同一发光控制信号线，同时在发光阶段进行调光。图8为本发明实施例提供的另一种像素电路的驱动时序图，可适用于图7所示的像素电路，其中初始化阶段t1的工作过程与图5所述像素电路的工作过程相同，不再赘述。
在数据写入阶段t2，与图5所述像素电路的工作过程不同的是，在本实施例中，第一发光控制信号线EM1输出的第一发光控制信号在第一扫描信号跳变为高电平之前跳变为低电平，换句话说，第三晶体管T3在发光阶段t3之前就导通，从而能够提前保持第一晶体管T1的电位稳定，进而在发光阶段t3可以直接控制第一晶体管T1的电位，不存在对第二电容C2进行充电这一过渡，有利于提高驱动电流的稳定性。
可选地，图9为本发明实施例提供的另一种像素电路的结构示意图，像素电路还包括第一初始化模块180，第一初始化模块180包括第八晶体管T8，第八晶体管T8的栅极连接第二扫描线S2，第八晶体管T8的第一极连接初始化信号线Vref，第八晶体管T8的第二极与发光二极管OLED的第一极连接。在本实施例中，第一发光控制信号线EM1复用为第三发光控制信号线EM3，也即第三晶体管T3和第五晶体管T5连接同一发光控制信号线，此时，第二发光控制信号线EM2用于调光。
图10本发明实施例提供的另一种像素电路的驱动时序图，可适用于图9所示像素电路，参考图9和图10，在初始化阶段t1，第一扫描线S1输出的第一扫描信号为高电平，第二扫描线S2输出的第二扫描信号为低电平，第四扫描线S4输出的第四扫描信号为低电平，第一发光控制信号线EM1输出的第一发光控制信号为高电平，第二发光控制信号线EM3输出的第二发光控制信号为低电平，第八晶体管T8、第六晶体管T6和第四晶体管T4导通，第二晶体管T2、第七晶体管T7、第三晶体管T3和第五晶体管T5关断。初始化信号线Vref上传输的初始化电压经第八晶体管T8传输至发光二极管OLED的第一极，并经第四晶体管T4和第六晶体管T6传输至第一晶体管T1的栅极，实现对发光二极管OLED的第一极和第一晶体管T1的栅极电位的初始化，能够节省一个晶体管的数量，有利于提高显示面板的PPI。
在数据写入阶段t2，第一扫描线S1输出的第一扫描信号为低电平，第二扫描线S2输出的第二扫描信号为高电平，第四扫描线S4输出的第四扫描信号为低电平，第一发光控制信号线EM1输出的第一发光控制信号为高电平，第二发光控制信号线EM2输出的第二发光控制信号为高电平，第二晶体管T2、第六晶体管T6和第七晶体管T7导通，第三晶体管T3、第四晶体管T4、第五晶体管T5和第八晶体管T8关断。数据线Data上传输的数据电压通过第二晶体管T2、第一晶体管T1和第六晶体管T6写入至第一电容C1，由于第一电容C1的容值较小，即使数据写入阶段t2的持续时间较短，数据电压也能够充分写入至第一电容C1，不会出现写入不完全的现象；并且通过第六晶体管T6实现对第一晶体管T1的阈值补偿。与此同时数据电压还通过第七晶体管T7写入至第二电容C2的第二端，实现对第二电容C2的预充电。
发光阶段t3的工作过程可参照上述相关的描述，不再赘述。需要说明的是，第二发光控制信号的调光过程发生在第二个低脉冲期间。
需要说明的是，在上述任意实施例中，相同的扫描信号均可以由同一扫描线输出，以减少扫描线的数量。各晶体管也可以为双栅晶体管，以减小漏电流。
可选地，本发明实施例还提供了一种像素电路的驱动方法，适用于本发明任意实施例所提供的像素电路的驱动控制。图11为本发明实施例提供的一种像素电路的驱动方法的流程图，结合图1和图11，像素电路包括驱动模块110、数据写入模块120、第一存储模块130、第二存储模块140、第一发光控制模块150和发光模块160，驱动模块110和发光模块160连接于第一电源线ELVDD和第二电源线ELVSS之间，第一存储模块130的第一端接入固定电压，第一存储模块130的第二端与驱动模块110的控制端G连接，第二存储模块140的第一端接入固定电压，第二存储模块140的第二端通过第一发光控制模块150与驱动模块110的控制端G连接。
像素电路的驱动方法包括：
S110、在数据写入阶段，控制数据写入模块导通，将数据线输出的数据电压写入至驱动模块的控制端，同时将数据电压写入至第二存储模块的第二端；
S120、在发光阶段，控制第一发光控制模块导通，以使得第二存储模块连接至驱动模块的控制端。
本发明实施例提供的技术方案，通过将第二存储模块的第二端通过第一发光控制模块连接至驱动模块的控制端，实现在数据写入阶段仅有第一存储模块接入像素电路，使得数据线上传输的数据电压能够充分写入至第一存储模块，避免了因数据电压写入不充分导致黑态电压升高后在发光阶段出现黑团等不良显示问题；同时在发光阶段，控制第一发光控制模块将第二存储模块切入至像素电路中，使得第一存储模块和第二存储模块均与驱动模块的控制端连接，以保证驱动模块控制端的电位能够在较长时间内保持稳定，从而使得驱动电流能够在较长时间内保持稳定，有效地避免了发光模块因驱动电流不稳定而出现显示画面闪烁的问题。本发明实施例提供的技术方案实现了在兼容多种驱动频率下，保证显示面板就有良好的显示效果。
可选地，本发明实施例还提供了一种显示面板，包括本发明任意实施例所提供的像素电路，因此本发明实施例提供的显示面板同样具备上述任意实施例所描述的有益效果。图12为本发明实施例提供的一种显示面板的结构示意图，参考图12，该显示面板可以是图12所示的手机面板，也可以为任何具有显示功能的电子产品的面板，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
可选地，图13为本发明实施例提供的一种显示面板的局部剖面图，参考图13，显示面板包括多层结构，并具体示出了第三晶体管T3、第四晶体管T4、第一电容C1和第二电容C2的结构。在衬底21一侧设置缓冲层22，缓冲层22能够起到缓冲和隔绝水氧的作用，防止衬底21上的杂质对阵列基板造成影响，其中，缓冲层22的材料可以为硅氧化物。在缓冲层22远离衬底21的一侧依次形成第一金属层、第一栅极绝缘层23、有源层31、层间介质层24和第二金属层，其中，第一金属层包括第三晶体管T3的栅极301，以及第四晶体管T4的栅极311。有源层310为多晶硅层，有源层310可以包括沟道区、源极区和漏极区，第一栅极绝缘层23栅极与有源层310之间的隔离。第一电容C1的上极板和第二电容C2的上极板可以位于第一金属层，与晶体管的栅极同层设置，第一电容C1的下极板和第二电容C2的下极板可以位于第二金属层，层间介质层24用于晶体管栅极与第二金属层之间的电气绝缘。
在本实施例中，第一电容C1的第一极和第二电容C2的第一极为一体结构，也就是说，第一电容C1的第一极和第二电容C2的第二极均由第一金属层形成，第二电容C2的第一极可以为第一电容C1的第一极延伸部分，从而能够简化版图的设计难度。其中，第一电容C1的上极板与下极板的有效正对面积决定第一电容C1的容值，第二电容C2的上极板与下极板的有效正对面积决定第二电容C2的容值。
在第二金属层远离衬底21一侧还包括层间绝缘层25，在层间绝缘层25远离衬底21的一层包括第三金属层，其中，第三金属层包括晶体管的源极303和漏极302，源极303和漏极302分别通过过孔与有源层310连接。在层间绝缘层25远离衬底21一侧还包括绝缘层26和第五金属层(未示出)，第五金属层包括第一电源线。在第五金属层远离衬底21一侧还包括平坦化层27、发光器件层和像素定义层28，发光器件层包括阳极141、发光层142和阴极143，像素定义层28用于限定多个发光器件。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种像素电路，其特征在于，包括：驱动模块、数据写入模块、第一存储模块、第二存储模块、第一发光控制模块和发光模块；
所述第一存储模块的第一端接入固定电压，所述第一存储模块的第二端与所述驱动模块的控制端连接，所述第二存储模块的第一端接入所述固定电压，所述第二存储模块的第二端通过所述第一发光控制模块与所述驱动模块的控制端连接，所述第一发光控制模块被配置为在发光阶段导通；
所述数据写入模块用于将数据线输出的数据电压写入至所述驱动模块的控制端，同时将所述数据电压写入至所述第二存储模块的第二端；
所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述驱动模块用于根据控制端的电压产生驱动信号，驱动所述发光模块发光。
2.根据权利要求1所述的像素电路，其特征在于，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述第一电容的第一极与所述第一电源线连接，所述第一电容的第二极与所述驱动模块的控制端连接，所述第二电容的第一极与所述第一电源线连接，所述第二电容的第二极通过所述第一发光控制模块与所述驱动模块的控制端连接。
3.根据权利要求2所述的像素电路，其特征在于，所述第一电容的容值小于或等于所述第二电容的容值。
4.根据权利要求1所述的像素电路，其特征在于，还包括第二发光控制模块、第三发光控制模块和补偿模块，所述驱动模块包括第一晶体管，所述数据写入模块包括第二晶体管和第七晶体管，所述第一发光控制模块包括第三晶体管，所述第二发光控制模块包括第四晶体管，所述第三发光控制模块包括第五晶体管，所述补偿模块包括第六晶体管，所述发光模块包括发光二极管；
所述第二晶体管的第一极连接所述数据线，所述第二晶体管的第二极与所述第一晶体管的第一极连接，所述第二晶体管的栅极连接第一扫描线，所述第六晶体管的第一极与所述第一晶体管的第二极连接，所述第六晶体管的第二极与所述第一晶体管的栅极连接，所述第六晶体管的栅极与第四扫描线连接；
所述第五晶体管的第一极连接所述第一电源线，所述第五晶体管的第二极与所述第一晶体管的第一极连接，所述第一晶体管的第二极与所述第四晶体管的第一极连接，所述第四晶体管的第二极与所述发光二极管的第一极连接，所述发光二极管的第二极连接所述第二电源线；
所述第一电容的第一极连接所述第一电源线，所述第一电容的第二极与所述第一晶体管的栅极连接，所述第二电容的第一极连接所述第一电源线，所述第二电容的第二极与所述第三晶体管的第一极连接，所述第三晶体管的第二极与所述第一晶体管的栅极连接，所述第三晶体管的栅极连接第一发光控制信号线，所述第四晶体管的栅极连接第二发光控制信号线，所述第五晶体管的栅极连接第三发光控制信号线；
所述第七晶体管的栅极连接所述第一扫描线，所述第七晶体管的第一极连接所述数据线，所述第七晶体管的第二极与所述第二电容的第二极连接。
5.根据权利要求4所述的像素电路，其特征在于，所述第一发光控制信号线复用为所述第二发光控制信号线，或所述第三发光控制信号线复用为所述第二发光控制信号线；
所述像素电路还包括第一初始化模块和第二初始化模块，所述第一初始化模块包括第八晶体管，所述第二初始化模块包括第九晶体管，所述第八晶体管的栅极连接第二扫描线，所述第八晶体管的第一极连接所述初始化信号线，所述第八晶体管的第二极与所述发光二极管的第一极连接，所述第九晶体管的栅极连接第三扫描线，所述第九晶体管的第一极连接初始化信号线，所述第九晶体管的第二极与所述第一晶体管的栅极连接。
6.根据权利要求5所述的像素电路，其特征在于，所述第一扫描线、所述第二扫描线、所述第三扫描线、所述第四扫描线、所述第一发光控制信号线和所述第三发光控制信号线被配置为输出扫描信号以满足：
在初始化阶段，所述第八晶体管和所述第九晶体管导通；
在数据写入阶段，所述第二晶体管、所述第六晶体管和所述第七晶体管导通；
在发光阶段，所述第三晶体管、所述第四晶体管和所述第五晶体管导通。
7.根据权利要求4所述的像素电路，其特征在于，所述第一发光控制信号线复用为所述第三发光控制信号线；所述像素电路还包括第一初始化模块，所述第一初始化模块包括第八晶体管，所述第八晶体管的栅极连接第二扫描线，所述第八晶体管的第一极连接所述初始化信号线，所述第八晶体管的第二极与所述发光二极管的第一极连接。
8.根据权利要求7所述的像素电路，其特征在于，所述第一扫描线、所述第二扫描线、所述第四扫描线、所述第一发光控制信号线和所述第二发光控制信号线被配置为输出扫描信号以满足：
在初始化阶段，所述第四晶体管、所述第六晶体管和所述第八晶体管导通；
在数据写入阶段，所述第二晶体管、所述第六晶体管和所述第七晶体管导通；
在发光阶段，所述第三晶体管、所述第四晶体管和所述第五晶体管导通。
9.一种像素电路的驱动方法，其特征在于，所述像素电路包括驱动模块、数据写入模块、第一存储模块、第二存储模块、第一发光控制模块和发光模块，所述驱动模块和所述发光模块连接于第一电源线和第二电源线之间，所述第一存储模块的第一端接入固定电压，所述第一存储模块的第二端与所述驱动模块的控制端连接，所述第二存储模块的第一端接入所述固定电压，所述第二存储模块的第二端通过所述第一发光控制模块与所述驱动模块的控制端连接；
所述像素电路的驱动方法包括：
在数据写入阶段，控制所述数据写入模块导通，将数据线输出的数据电压写入至所述驱动模块的控制端，同时将所述数据电压写入至所述第二存储模块的第二端；
在发光阶段，控制所述第一发光控制模块导通，以使得所述第二存储模块连接至所述驱动模块的控制端。
10.一种显示面板，其特征在于，包括如权利要求1-8任一项所述的像素电路；所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述第一电容的第一极和所述第二电容的第一极为一体结构。
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- 2021-11-25 CN CN202111415517.3A patent/CN114023263A/zh active Pending
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