KR20210060692A - 표시 패널 - Google Patents

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KR20210060692A
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윤종현
이필석
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시 패널은, 제1 스캔 라인, 제2 스캔 라인, 및 제3 스캔 라인; 데이터 라인; 제1 화소 영역에 제공되며, 상기 제1 스캔 라인 및 상기 제2 스캔 라인과 연결되고, 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제1 화소; 및 제2 화소 영역에 제공되며, 상기 제2 스캔 라인 및 상기 제3 스캔 라인과 연결되고, 상기 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제2 화소를 포함한다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것이다.
표시 장치는 표시 패널을 포함할 수 있으며, 표시 패널은 트랜지스터, 커패시터, 및 배선들을 포함할 수 있다. 표시 장치는 화소가 화소행 단위로 순차적으로 발광하는 순차 발광 방식 또는 데이터 기입을 순차적으로 완료한 후 전체 화소들이 동시에 발광하는 동시 발광 방식으로 영상을 표시할 수 있다.
표시 장치가 동시 발광 방식으로 구동하는 경우, 휘도 편차 등의 표시 불량을 개선하기 위해, 표시 장치는 화소 내부에 구동 트랜지스터의 문턱 전압 보상 및 발광 소자의 전극 초기화 등을 위한 구성들(예를 들어, 배선 및 트랜지스터 등)을 더 포함할 수 있다. 이 경우, 표시 패널에 포함되는 화소 영역의 크기가 증가하고, 고해상도 및 고집적화의 어려움이 있을 수 있다.
본 발명의 일 목적은 고해상도 및 고집적화의 표시 패널을 제공하는 데 있다.
본 발명의 일 실시예에 의한 표시 패널은, 제1 스캔 라인, 제2 스캔 라인, 및 제3 스캔 라인, 데이터 라인, 제1 화소 영역에 제공되며, 상기 제1 스캔 라인 및 상기 제2 스캔 라인과 연결되고, 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제1 화소, 및 제2 화소 영역에 제공되며, 상기 제2 스캔 라인 및 상기 제3 스캔 라인과 연결되고, 상기 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제2 화소를 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제3 스캔 라인들 각각은 제1 방향으로 연장되고, 상기 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 화소 영역 및 제2 화소 영역은 상기 제2 방향을 따라 서로 인접할 수 있다.
일 실시예에서, 상기 제1 화소는, 제1 노드에 연결되는 게이트 전극, 제1 전원에 연결되는 제1 전극, 및 제2 노드에 연결되는 제2 전극을 포함하는 제1 트랜지스터, 상기 제1 스캔 라인과 연결되는 게이트 전극, 상기 제1 노드에 연결되는 제1 전극, 및 제3 노드에 연결되는 제2 전극을 포함하는 제2 트랜지스터, 상기 제2 스캔 라인과 연결되는 게이트 전극, 상기 제3 노드에 연결되는 제1 전극, 및 상기 제2 노드에 연결되는 제2 전극을 포함하는 제3 트랜지스터, 상기 제2 노드에 연결되는 제1 전극 및 제2 전원에 연결되는 제2 전극을 포함하는 제1 발광 소자, 및 상기 제1 노드에 연결되는 제1 전극 및 제3 전원에 연결되는 제2 전극을 포함하는 제2 커패시터를 포함하며, 상기 제1 커패시터는, 상기 데이터 라인과 연결되는 제1 전극 및 상기 제3 노드에 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제2 화소는, 제4 노드에 연결되는 게이트 전극, 상기 제1 전원에 연결되는 제1 전극, 및 제5 노드에 연결되는 제2 전극을 포함하는 제4 트랜지스터, 상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제4 노드에 연결되는 제1 전극, 및 제6 노드에 연결되는 제2 전극을 포함하는 제5 트랜지스터, 상기 제2 스캔 라인과 연결되는 게이트 전극, 상기 제6 노드에 연결되는 제1 전극, 및 상기 제5 노드에 연결되는 제2 전극을 포함하는 제6 트랜지스터, 상기 제5 노드에 연결되는 제1 전극 및 상기 제2 전원에 연결되는 제2 전극을 포함하는 제2 발광 소자, 및 상기 제4 노드에 연결되는 제1 전극 및 상기 제3 전원에 연결되는 제2 전극을 포함하는 제3 커패시터를 포함하며, 상기 제1 커패시터의 제2 전극은 상기 제6 노드에 연결될 수 있다.
일 실시예에서, 상기 제2 트랜지스터는, 상기 제1 스캔 라인과 연결되는 게이트 전극, 상기 제1 노드에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 서브 트랜지스터, 및 상기 제1 스캔 라인과 연결되는 게이트 전극, 상기 제1 서브 트랜지스터의 제2 전극과 연결되는 제1 전극, 및 상기 제3 노드에 연결되는 제2 서브 트랜지스터를 포함하며, 상기 제5 트랜지스터는, 상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제4 노드에 연결되는 제1 전극, 및 제2 전극을 포함하는 제3 서브 트랜지스터, 및 상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제3 서브 트랜지스터의 제2 전극과 연결되는 제1 전극, 및 상기 제6 노드에 연결되는 제4 서브 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 커패시터의 제2 전극은 상기 제1 및 제2 화소 영역들에 위치하며, 상기 데이터 라인의 일부는, 상기 제1 커패시터의 제2 전극과 중첩하여 상기 제1 커패시터의 제1 전극을 구성할 수 있다.
일 실시예에서, 상기 제1 화소 및 상기 제2 화소는, 상기 제1 화소 영역 및 상기 제2 화소 영역이 인접한 경계선를 기준으로 대칭일 수 있다.
일 실시예에서, 상기 제1 화소 및 상기 제2 화소는 서로 다른 색들로 발광할 수 있다.
일 실시예에서, 상기 제2 화소는, 제4 노드에 연결되는 게이트 전극, 상기 제1 전원에 연결되는 제1 전극, 및 제5 노드에 연결되는 제2 전극을 포함하는 제4 트랜지스터, 상기 제2 스캔 라인과 연결되는 게이트 전극, 상기 제4 노드에 연결되는 제1 전극, 및 제6 노드에 연결되는 제2 전극을 포함하는 제5 트랜지스터, 상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제6 노드에 연결되는 제1 전극, 및 상기 제5 노드에 연결되는 제2 전극을 포함하는 제6 트랜지스터, 상기 제5 노드에 연결되는 제1 전극 및 상기 제2 전원에 연결되는 제2 전극을 포함하는 제2 발광 소자, 및 상기 제4 노드에 연결되는 제1 전극 및 상기 제3 전원에 연결되는 제2 전극을 포함하는 제3 커패시터를 포함하며, 상기 제1 커패시터의 제2 전극은 상기 제6 노드에 연결될 수 있다.
일 실시예에서, 상기 제1 방향으로 연장되는 제4 스캔 라인, 및 제3 화소 영역에 제공되며, 상기 제2 스캔 라인 및 상기 제4 스캔 라인과 연결되고, 상기 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제3 화소를 더 포함하며, 상기 제3 화소 영역은, 상기 제2 방향을 따라 상기 제2 화소 영역과 서로 인접할 수 있다.
본 발명의 일 실시예에 의한 표시 패널은, 제1 화소 영역 및 제2 화소 영역을 포함하는 기판, 상기 기판의 상기 제1 화소 영역에 제공되는 제1 반도체 패턴 및 상기 기판의 상기 제2 화소 영역에 제공되는 제2 반도체 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치되고, 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극 및 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고, 제1 방향으로 연장되며 상기 제1 화소 영역에 제공되는 제1 스캔 라인 및 상기 제1 방향으로 연장되며 상기 제2 화소 영역에 제공되는 제2 스캔 라인을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 및 제2 화소 영역들을 가로 질러 연장되는 데이터 라인을 포함하는 제3 도전층, 및 상기 제3 도전층 상에 배치되고, 상기 데이터 라인의 일부와 중첩하며, 상기 제1 및 제2 화소 영역들에 걸쳐 제공되는 제1 커패시터의 제1 전극을 포함하는 제4 도전층을 포함하며, 상기 제1 커패시터의 제1 전극은 상기 제1 및 제2 반도체 패턴들 각각에 전기적으로 연결되며, 상기 제1 커패시터의 제1 전극과 중첩하는 상기 데이터 라인의 일부는 상기 제1 커패시터의 제2 전극을 구성할 수 있다.
일 실시예에서, 상기 제3 도전층은, 상기 제1 화소 영역에 제공되며 상기 데이터 라인과 전기적으로 연결되는 제3 전극, 및 상기 제2 화소 영역에 제공되며 상기 데이터 라인과 전기적으로 연결되는 제4 전극을 더 포함하며, 상기 제3 및 제4 전극은, 상기 제1 커패시터의 제1 전극과 중첩하며, 상기 제1 커패시터의 제2 전극을 더 구성할 수 있다.
일 실시예에서, 상기 제1 반도체 패턴은, 제1 서브 반도체 패턴, 제2 서브 반도체 패턴, 및 상기 제1 서브 반도체 패턴의 일측과 상기 제2 서브 반도체 패턴의 일측을 연결하는 제3 서브 반도체 패턴을 포함하며, 상기 제2 반도체 패턴은, 제4 서브 반도체 패턴, 제5 서브 반도체 패턴, 및 상기 제4 서브 반도체 패턴의 일측과 상기 제5 서브 반도체 패턴의 일측을 연결하는 제6 서브 반도체 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 커패시터의 제1 전극은, 상기 제2 서브 반도체 패턴과 상기 제3 서브 반도체 패턴 사이에 연결되고, 상기 제5 서브 반도체 패턴과 상기 제6 서브 반도체 패턴 사이에 연결될 수 있다.
일 실시예에서, 상기 제1 게이트 전극은, 상기 제1 서브 반도체 패턴과 중첩하는 제1 서브 게이트 전극, 상기 제2 서브 반도체 패턴과 중첩하는 제2 서브 게이트 전극, 및 상기 제3 서브 반도체 패턴과 중첩하는 제3 서브 게이트 전극을 포함하며, 상기 제2 게이트 전극은, 상기 제4 서브 반도체 패턴과 중첩하는 제4 서브 게이트 전극, 상기 제5 서브 반도체 패턴과 중첩하는 제5 서브 게이트 전극, 및 상기 제6 서브 반도체 패턴과 중첩하는 제6 서브 게이트 전극을 포함할 수 있다.
일 실시예에서, 상기 제2 도전층은, 상기 제1 화소 영역 상에 제공되고, 상기 제1 서브 게이트 전극의 일부와 중첩하는, 제2 커패시터의 제2 전극, 및 상기 제2 화소 영역 상에 제공되고, 상기 제4 서브 게이트 전극의 일부와 중첩하는, 제3 커패시터의 제2 전극을 더 포함하며, 상기 제2 커패시터의 제2 전극과 중첩하는 상기 제1 서브 게이트 전극의 일부는 상기 제2 커패시터의 제1 전극을 구성하며, 상기 제3 커패시터의 제2 전극과 중첩하는 상기 제4 서브 게이트 전극의 일부는 상기 제3 커패시터의 제1 전극을 구성할 수 있다.
일 실시예에서, 상기 제2 도전층은, 상기 제1 화소 영역 상에 제공되고, 상기 제1 서브 게이트 전극 및 상기 제2 서브 반도체 패턴의 타측과 중첩되어, 상기 제1 서브 게이트 전극 및 상기 제2 서브 반도체 패턴의 타측을 전기적으로 연결하는 제1 브릿지 패턴, 및 상기 제2 화소 영역 상에 제공되고, 상기 제4 서브 게이트 전극 및 상기 제5 서브 반도체 패턴의 타측과 중첩되어, 상기 제4 서브 게이트 전극 및 상기 제5 서브 반도체 패턴의 타측을 전기적으로 연결하는 제2 브릿지 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 제2 도전층은, 상기 제1 방향으로 연장되며, 상기 제1 화소 영역에 제공되는 제3 스캔 라인, 및 상기 제1 방향으로 연장되며, 상기 제2 화소 영역에 제공되고, 상기 제3 스캔 라인과 전기적으로 연결되는 제4 스캔 라인을 더 포함하며, 상기 제1 스캔 라인은 상기 제2 서브 게이트 전극과 전기적으로 연결되고, 상기 제3 스캔 라인은 상기 제3 서브 게이트 전극과 전기적으로 연결되며, 상기 제2 스캔 라인은 상기 제5 서브 게이트 전극과 전기적으로 연결되고, 상기 제4 스캔 라인은 상기 제6 서브 게이트 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제4 도전층은, 상기 제2 방향으로 상기 제1 및 제2 화소 영역들을 가로 질러 연장되는 초기화 전원 라인을 더 포함하며, 상기 초기화 전원 라인은, 상기 제2 커패시터의 제2 전극 및 상기 제3 커패시터의 제2 전극과 중첩하여, 상기 제2 커패시터의 제2 전극 및 상기 제3 커패시터의 제2 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제4 도전층은, 상기 제2 방향으로 상기 제1 및 제2 화소 영역들을 가로 질러 연장되는 구동 전원 라인을 더 포함하며, 상기 구동 전원 라인은, 상기 제1 서브 반도체 패턴의 타측 및 상기 제4 서브 반도체 패턴의 타측과 중첩하여, 상기 제1 서브 반도체 패턴의 타측 및 상기 제4 서브 반도체 패턴의 타측과 전기적으로 연결될 수 있다.
본 발명에 따른 표시 패널은, 인접한 2개의 화소들이 데이터 라인과 연결되는 커패시터를 공유할 수 있다. 이에 따라, 화소 영역의 크기가 감소하여, 고해상도 및 고집적화의 표시 패널이 구현될 수 있다.
또한, 본 발명에 따른 표시 패널은, 인접한 2개의 화소들이 데이터 라인과 연결되는 커패시터를 공유함으로써, 커패시터에 포함되는 전극의 면적을 크게 형성할 수 있다. 이에 따라, 화소 영역을 증가시키지 않고도 커패시터의 정전용량이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함된 제1 및 제2 화소들의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 제1 및 제2 화소들의 다른 예를 나타내는 회로도이다.
도 4은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 5는 도 4의 표시 장치에 포함된 제1 및 제2 화소들의 일 예를 나타내는 회로도이다.
도 6은 도 2, 도 3, 및 도 5의 제1 및 제2 화소들의 구동 방법을 설명하는 파형도이다.
도 7은 도 2의 제1 및 제2 화소들의 레이아웃도이다.
도 8a 내지 도 8e는 도 7의 제1 및 제2 화소들에 포함된 반도체층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층의 레이아웃도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 10은 도 9의 표시 장치에 포함된 제1 내지 제3 화소들의 일 예를 나타내는 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110) 및 표시 패널(110)을 구동하는 패널 구동부를 포함할 수 있다.
표시 패널(110)은 제1 방향으로 연장된 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 및 공통 제어 라인(GC), 제1 방향과 교차하는 제2 방향으로 연장된 제1 내지 제m 데이터 라인들(DL1, DL2, ..., DLm), 공통 제어 라인(GC), 및 화소들을 포함할 수 있다.
화소들은 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 대응하는 스캔 라인, 제1 내지 제m 데이터 라인들(DL1, DL2, ..., DLm) 중 대응하는 데이터 라인, 및 공통 제어 라인(GC)에 연결될 수 있다. 각각의 화소는 대응하는 데이터 라인을 통해 공급되는 데이터 전압, 대응하는 스캔 라인을 통해 공급되는 스캔 신호, 및 공통 제어 신호에 응답하여 발광할 수 있다.
일 실시예에서, 화소들은 제1 화소(PX1) 및 제2 화소(PX2)를 포함할 수 있다.
일 실시예에서, 제1 화소(PX1) 및 제2 화소(PX2)는 서로 다른 색들로 발광할 수 있다.
일 실시예에서, 제1 화소(PX1)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 제i 스캔 라인(SLi, 단, i는 1 이상 n-1 이하의 자연수) 및 공통 제어 라인(GC)에 연결되고, 제2 화소(PX2)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 제i+1 스캔 라인(SLi+1) 및 공통 제어 라인(GC)에 연결될 수 있다. 제1 및 제2 화소들(PX1, PX2)은 제1 커패시터(Cpr)를 통해 제1 내지 제m 데이터 라인들(DL1, DL2, ..., DLm) 중 제j 데이터 라인(DLj, 단, j는 1 이상 m 이하의 자연수)에 연결될 수 있다. 제1 및 제2 화소들(PX1, PX2)의 구조에 대해서는 도 2 및 도 3을 참조하여 후술하기로 한다.
패널 구동부는 화소들이 발광하지 않는 비발광 구간 및 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 표시 패널(110)을 구동할 수 있다. 표시 패널(110)의 구동 방법에 대해서는 도 2, 도 3, 도 5, 및 도 6을 참조하여 후술하기로 한다.
일 실시예에서, 패널 구동부는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 및 전원 공급부(150)를 포함할 수 있다.
타이밍 제어부(120)는 스캔 구동부(130), 데이터 구동부(140), 및 전원 공급부(150)를 제어할 수 있다. 예를 들어, 타이밍 제어부(120)는 외부(예를 들어, 시스템 보드 등)로부터 제공된 제어 신호(CTL)에 기초하여, 제1 내지 제3 제어 신호들(CTL1, CTL2, CTL3)을 생성할 수 있다.
타이밍 제어부(120)는 제1 제어 신호(CTL1)를 스캔 구동부(130)에 제공할 수 있다. 제1 제어 신호(CTL1)는 수직 개시 신호, 스캔 클럭 신호 등을 포함할 수 있다.
타이밍 제어부(120)는 제2 제어 신호(CTL2)를 데이터 구동부(140)에 제공할 수 있다. 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 데이터 클럭 신호, 데이터 신호 등을 포함할 수 있다.
타이밍 제어부(120)는 제3 제어 신호(CTL3)를 전원 공급부(150)에 제공할 수 있다. 제3 제어 신호(CTL3)는 제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(VINT)의 전압 레벨을 제어하기 위한 스위치 제어 신호 등을 포함할 수 있다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 제공된 제1 제어 신호(CTL1)에 기초하여 스캔 신호들 및 공통 제어 신호를 생성하고, 스캔 신호들을 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn)에 제공하고, 공통 제어 신호를 공통 제어 라인(GC)에 제공할 수 있다.
일 실시예에서, 스캔 구동부(130)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 및 공통 제어 라인(GC)에 동시에 턴-온 레벨(또는, 턴-온 전압 레벨)의 펄스를 갖는 스캔 신호들 및 공통 제어 신호를 제공한 후, 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn)에 순차적으로 턴-온 레벨의 펄스를 갖는 스캔 신호들을 제공할 수 있다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 제공된 제2 제어 신호(CTL2)에 기초하여 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(140)는 디지털 형태의 데이터 신호에 기초하여 아날로그 형태의 데이터 전압들을 생성할 수 있다. 데이터 구동부(140)는 데이터 전압들을 제1 내지 제m 데이터 라인들(DL1, DL2, ..., DLm)에 제공할 수 있다.
전원 공급부(150)는 제3 제어 신호(CNT3)에 기초하여 1 프레임(1 Frame) 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(VINT)을 화소들(예를 들어, 제1 및 제2 화소들(PX1, PX2))에 제공할 수 있다. 예를 들어, 전원 공급부(150)는 입력 전압(예를 들어, 배터리 전압)으로부터 다양한 전압 레벨을 갖는 출력 전압들을 생성하는 DC-DC 컨버터 및 제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(VINT)에 각각에 대한 전압 레벨을 설정하기 위해 제3 제어 신호(CNT3)에 기초하여 출력 전압들을 제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(VINT)로서 선택하는 스위치들을 포함할 수 있다
도 2는 도 1의 표시 장치에 포함된 제1 및 제2 화소들의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 제1 및 제2 화소들(PX1, PX2) 각각은 제1 내지 제3 트랜지스터들(T1, T2, T3), 제2 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있으며, 제1 및 제2 화소들(PX1, PX2)은 제1 커패시터(Cpr)를 공유할 수 있다. 일 실시예에서, 제1 및 제2 화소들(PX1, PX2) 각각에 포함되는 제1 내지 제3 트랜지스터들(T1, T2, T3)은 P형 트랜지스터들일 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제1 화소(PX1) 및 제2 화소(PX2)는 제j 데이터 라인(DLj)이 연장되어 있는 방향을 따라 서로 인접할 수 있다.
여기서, 제1 및 제2 화소들(PX1, PX2) 각각에 포함되는 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나의 트랜지스터는 산화물 반도체로 구성된 활성층을 포함하는 산화물 반도체 박막 트랜지스터로 설정될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2 화소들(PX1, PX2) 각각에 포함되는 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나의 트랜지스터는 폴리 실리콘으로 구성된 활성층을 포함하는 LTPS 박막 트랜지스터로 설정될 수도 있다.
제1 화소(PX1) 및 제2 화소(PX2)는 상호 실질적으로 동일하므로, 제1 화소(PX1) 및 제2 화소(PX2)를 포괄하여, 제1 화소(PX1)를 설명하기로 한다.
제1 화소(PX1)에서, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결되고, 제1 전극은 제1 전원(VDD)에 연결되고, 제2 전극은 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 제i 스캔 라인(SLi)과 연결되고, 제1 전극은 제1 노드(N1)에 연결되고, 제2 전극은 제3 노드(N3)에 연결될 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터, 스캔 트랜지스터 등으로 명명될 수 있다. 제2 트랜지스터(T2)는 제i 스캔 라인(SLi)으로부터 제공되는 턴-온 레벨의 펄스를 갖는 제i 스캔 신호에 응답하여, 제1 노드(N1) 및 제3 노드(N3)를 연결할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 공통 제어 라인(GC)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되고, 제2 전극은 제2 노드(N2)에 연결될 수 있다. 제3 트랜지스터(T3)는 공통 제어 라인(GC)으로부터 제공되는 턴-온 레벨의 펄스를 갖는 공통 제어 신호에 응답하여, 제3 노드(N3) 및 제2 노드(N2)를 연결할 수 있다.
제2 커패시터(Cst)는 제3 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 여기서, 제3 전원(VINT)은 초기화 전원으로써 초기화 구간에서 화소(예를 들어, 발광 소자(LD)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극 등)를 초기화하기 위한 전압 레벨로 제어될 수 있으며, 발광 구간에서 구동 전류가 발광 소자(LD)에 제공되기 위한 전압 레벨로 제어될 수 있다. 일 실시예에서, 제2 커패시터(Cst)의 제1 전극은 제1 노드(N1)에 연결되고, 제2 전극은 제3 전원(VINT)에 연결될 수 있다.
발광 소자(LD)의 제1 전극은 제2 노드(N2)에 연결되고, 제2 전극은 제2 전원(VSS)에 연결될 수 있다. 예를 들어, 발광 소자(LD)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode) 등으로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 발광 소자(LD)와 병렬로 연결된 발광 소자 커패시터를 포함할 수 있다. 예를 들어, 발광 소자 커패시터는 기생 커패시터일 수 있다.
한편, 제2 화소(PX2)에서 제2 트랜지스터(T2)의 게이트 전극이 제i+1 스캔 라인(SLi+1)에 연결되는 구성을 제외하고, 제2 화소(PX2)는 제1 화소(PX1)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 커패시터(Cpr)는 제j 데이터 라인(DLj), 제1 화소(PX1), 및 제2 화소(PX2)와 연결될 수 있다. 일 실시예에서, 제1 커패시터(Cpr)는, 제j 데이터 라인(DLj)에 연결되는 제1 전극, 및 제1 및 제2 화소들(PX1, PX2) 각각의 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다.
도 2를 참조하여 설명한 바와 같이, 서로 인접한 제1 및 제2 화소들(PX1, PX2)이 제j 데이터 라인(DLj)에 연결되는 제1 커패시터(Cpr)를 공유할 수 있다. 한편, 제1 커패시터(Cpr)에 요구되는 정전용량에 의해 제1 커패시터(Cpr)의 제1 전극 및 제2 전극의 면적을 감소시키는데 제약이 있을 수 있으며, 이에 따라 화소들의 크기를 감소시키는데 제약이 있을 수 있다. 제1 및 제2 화소들(PX1, PX2)이 제1 커패시터(Cpr)를 공유하는 경우, 제약이 완화되어 화소들의 크기가 보다 감소될 수 있다. 이에 따라, 고해상도 및 고집적화의 표시 패널이 구현될 수 있다.
도 3은 도 1의 표시 장치에 포함된 제1 및 제2 화소들의 다른 예를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 제2 트랜지스터(T2)가 듀얼(dual) 게이트 트랜지스터로 구현되는 구성을 제외하고, 도 3의 제1 및 제2 화소들(PX1_1, PX2_1)은 도 2의 제1 및 제2 화소들(PX1, PX2)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 3을 참조하면, 제1 및 제2 화소들(PX1_1, PX2_1)에 포함되는 제2 트랜지스터(T2)는 제1 서브 트랜지스터(T2-1) 및 제2 서브 트랜지스터(T2-2)를 포함할 수 있다. 제1 서브 트랜지스터(T2-1)의 제1 전극은 제1 노드(N1)에 연결될 수 있다. 제2 서브 트랜지스터(T2-2)의 제1 전극은 제1 서브 트랜지스터(T2-1)의 제2 전극과 연결되고, 제2 전극은 제3 노드(N3)에 연결될 수 있다. 또한, 제1 화소(PX1_1)에 포함되는 제1 및 제2 서브 트랜지스터들(T2-1, T2-2)의 게이트 전극들은 제i 스캔 라인(SLi)과 연결되고, 제2 화소(PX2_1)에 포함되는 제1 및 제2 서브 트랜지스터들(T2-1, T2-2)의 게이트 전극들은 제i+1 스캔 라인(SLi+1)과 연결될 수 있다.
도 3을 참조하여 설명한 바와 같이, 제1 및 제2 화소들(PX1_1, PX2_1) 각각에 포함되는 제2 트랜지스터(T2)가 듀얼 게이트 트랜지스터(즉, 제1 및 제2 서브 트랜지스터들(T2-1, T2-2))로 구성될 수도 있다. 이 경우, 제2 트랜지스터(T2)의 누설 전류가 완화될 수 있다.
도 4은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 도면이고, 도 5는 도 4의 표시 장치에 포함된 제1 및 제2 화소들의 일 예를 나타내는 회로도이다.
도 1 및 도 4를 참조하면, 도 4의 표시 장치(100_1)는 표시 패널(110_1)에 포함되는 제1 및 제2 화소들(PX1_2, PX2_2)의 연결구성을 제외하고, 도 4의 표시 장치(100_1)는 도 1의 표시 장치(100)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
표시 패널(110_1)은 제1 화소(PX1_2) 및 제2 화소(PX2_2)를 포함할 수 있다.
제1 화소(PX1_2)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 제i 및 제i+1 스캔 라인들(SLi, SLi+1, 단, i는 1 이상 n-2 이하의 자연수)에 연결되고, 제2 화소(PX2_2)는 제i+1 및 제i+2 스캔 라인들(SLi+1, SLi+2)에 연결될 수 있다. 이 경우, 표시 패널(110_1)은 도 1을 참조하여 설명한 공통 제어 라인(GC)을 포함하지 않을 수 있다.
도 2 및 도 5를 참조하면, 도 5의 제1 및 제2 화소들(PX1_2, PX2_2)에 포함되는 제3 트랜지스터(T3)의 연결 구성을 제외하고, 도 3의 제1 및 제2 화소들(PX1_2, PX2_2)은 도 2의 제1 및 제2 화소들(PX1, PX2)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 5를 참조하면, 제1 화소(PX1_2)에 포함되는 제3 트랜지스터(T3)의 게이트 전극은 제i+1 스캔 라인(SLi+1)에 연결되고, 제2 화소(PX2_2)에 포함되는 제3 트랜지스터(T3)의 게이트 전극은 제i+2 스캔 라인(SLi+2)에 연결될 수 있다. 제1 및 제2 화소들(PX1_2, PX2_2)에 포함되는 제3 트랜지스터(T3)들 각각은 제i+1 및 제i+2 스캔 라인들(SLi+1, SLi+2) 각각으로부터 제공되는 턴-온 레벨의 펄스를 갖는 스캔 신호들 각각에 응답하여, 제3 노드(N3) 및 제2 노드(N2)를 연결할 수 있다.
도 4 및 도 5를 참조하여 설명한 바와 같이, 제1 및 제2 화소들(PX1_2, PX2_2)에 포함되는 제3 트랜지스터(T3)들의 게이트 전극이 스캔 라인들에 연결됨으로써, 표시 패널(110_1)은 별도의 배선(예를 들어, 공통 제어 라인(GC, 도 1 참조))을 포함하지 않을 수 있다. 이에 따라, 고해상도 및 고집적화의 표시 패널이 구현될 수 있다.
도 6은 도 2, 도 3, 및 도 5의 제1 및 제2 화소들의 구동 방법을 설명하는 파형도이다.
도 1, 도 2, 및 도 6을 참조하면, 패널 구동부(예를 들어, 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 및 전원 공급부(150))는 동시 발광 방식으로 표시 패널을 구동할 수 있다. 표시 패널이 동시 발광 방식으로 구동되는 경우, 1 프레임 구간은, 화소들(예를 들어, 제1 및 제2 화소들(PX1, PX2))이 발광하지 않는 비발광 구간(PB1 내지 PB5) 및 화소들(PX1, PX2)이 동시에 발광하는 발광 구간(PB6)을 포함할 수 있다. 비발광 구간(PB1 내지 PB5)은 제1 초기화 구간(PB1), 제2 초기화 구간(PB2), 문턱 전압 보상 구간(PB3), 데이터 기입 구간(PB4), 및 제3 초기화 구간(PB5)을 포함할 수 있다. 제1 초기화 구간(PB1)에서는 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)의 전압이 초기화되고, 제1 초기화 구간(PB1) 이후 제2 초기화 구간(PB2)에서는 제1 트랜지스터(T1)의 게이트 전극이 초기화되고, 제2 초기화 구간(PB2) 이후 문턱 전압 보상 구간(PB3)에서는 제1 트랜지스터(T1)가 다이오드 연결되고, 문턱 전압 보상 구간(PB3) 이후 데이터 기입 구간(PB4)에서는 제j 데이터 라인(DLj)으로부터 제공되는 데이터 전압이 화소들(PX1, PX2)에 기입되고, 데이터 기입 구간(PB4) 이후 제3 초기화 구간(PB5)에서는 발광 소자(LD)의 제1 전극의 전압이 초기화될 수 있다.
제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(VINT)은 1 프레임 주기 내에서 변동되는 전압 레벨(예를 들어, AC 전압)을 가질 수 있다. 예를 들어, 제1 전원(VDD)은 제1 전압 레벨(VDD_L) 또는 제1 전압 레벨(VDD_L)보다 큰 제2 전압 레벨(VDD_H)을 가질 수 있다. 제2 전원(VSS)은 제3 전압 레벨(VSS_L) 또는 제3 전압 레벨(VSS_L)보다 큰 제4 전압 레벨(VSS_H)을 가질 수 있다. 제3 전원(VINT)은 제5 전압 레벨(VINT_L) 또는 제5 전압 레벨(VINT_L)보다 큰 제6 전압 레벨(VINT_H)을 가질 수 있다. 또한, 데이터 기입 구간(PB4) 이외에서 제j 데이터 라인(DLj)에 기준 전압(VREF)이 인가되고, 데이터 기입 구간(PB4)에서 제j 데이터 라인(DLj)에는 계조를 표현하기 위한 데이터 전압이 제공될 수 있다.
제1 초기화 구간(PB1)에서, 제1 전원(VDD)은 제1 전압 레벨(VDD_L)을 가지고, 제2 전원(VSS)은 제4 전압 레벨(VSS_H)을 가지며, 제3 전원(VINT)은 제5 전압 레벨(VINT_L)을 가지고, 제1 내지 제n 스캔 라인들(SL1~SLn)에 제공되는 제1 내지 제n 스캔 신호들 및 공통 제어 라인(GC)에 제공되는 공통 제어 신호 각각은 턴-오프 레벨(또는, 턴-오프 전압 레벨)을 가질 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(T1)를 통해 제1 전원(VDD)으로 전류가 흐르고, 제2 노드(N2)의 전압은 제1 전압 레벨(VDD_L)로 설정될 수 있다. 즉, 발광 소자(LD)의 제1 전극의 전압이 초기화될 수 있다.
제2 초기화 구간(PB2)에서, 제1 내지 제n 스캔 라인들(SL1~SLn)에 제공되는 제1 내지 제n 스캔 신호들 및 공통 제어 라인(GC)에 제공되는 공통 제어 신호는 턴-온 레벨(또는, 턴-온 전압 레벨)을 가질 수 있다. 이에 따라, 제2 및 제3 트랜지스터들(T2, T3)이 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))과 제2 전극(즉, 제2 노드(N2))이 턴-온된 제2 및 제3 트랜지스터들(T2, T3)에 의해 전하 공유(charge sharing)되고, 이에 따라, 발광 소자(LD)의 제1 전극의 전압 및 제1 트랜지스터(T1)의 게이트 전극의 전압이 초기화될 수 있다.
문턱 전압 보상 구간(PB3)에서, 제1 전원(VDD)은 제2 전압 레벨(VDD_H)을 가지고, 제3 전원(VINT)은 제6 전압 레벨(VINT_H)을 가질 수 있다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극 및 제2 전극은 턴-온된 제2 및 제3 트랜지스터들(T2, T3)에 의해 다이오드 연결되고, 제1 노드의 전압 및 제2 노드의 전압은 제2 전압 레벨(VDD_H)에 제1 트랜지스터(T1)의 문턱 전압(Vth)이 적용된 전압으로 설정될 수 있다.
데이터 기입 구간(PB4)에서, 제1 전원(VDD)은 제1 전압 레벨(VDD_L)을 가지고, 제1 내지 제n 스캔 라인들(SLi~SLn)에 턴-온 레벨을 갖는 제1 내지 제n 스캔 신호가 순차적으로 제공될 수 있다. 이에 따라, 턴-온 레벨을 갖는 스캔 신호들 각각에 의해 제2 트랜지스터(T2)들 각각이 턴-온되고, 데이터 전압들이 화소들에 기입될 수 있다. 도 2를 참조하여 예를 들면, 제1 화소(PX1)에 포함되는 제2 트랜지스터(T2)의 게이트 전극으로 제i 스캔 라인(SLi)을 통해 턴-온 레벨을 갖는 제i 스캔 신호가 제공되는 경우, 제2 트랜지스터(T2)가 턴-온되어, 제j 데이터 라인(DLj)을 통해 제공되는 데이터 전압이 제1 화소(PX1)에 기입될 수 있다. 이후, 제2 화소(PX2)에 포함되는 제2 트랜지스터(T2)의 게이트 전극으로 제i+1 스캔 라인(SLi+1)을 통해 턴-온 레벨을 갖는 제i+1 스캔 신호가 제공되는 경우, 제2 트랜지스터(T2)가 턴-온되어, 제j 데이터 라인(DLj)을 통해 제공되는 데이터 전압이 제2 화소(PX2)에 기입될 수 있다. 이 경우, 제1 및 제2 화소들(PX1, PX2)에 포함되는 제2 트랜지스터(T2)들은 각각에 연결된 스캔 라인들(즉, 제i 스캔 라인(SLi) 및 제i+1 스캔 라인(SLi+1))을 통해 스캔 신호들이 각각 인가될 때 턴-온되므로, 제1 및 제2 화소들(PX1, PX2)이 제1 커패시터(Cpr)를 공유하더라도, 데이터 기입 구간(PB4)에서 제j 데이터 라인(DLj)을 통해 데이터 전압들이 제1 화소(PX1) 및 제2 화소(PX2)에 정상적으로 기입될 수 있다.
한편, 제3 트랜지스터(T3)는 제2 노드(N2) 및 제3 노드(N3) 사이에 위치하여, 턴-오프된 제3 트랜지스터(T3)에 의해 제2 노드(N2) 및 제3 노드(N3)가 분리될 수 있으므로, 데이터 라인(즉, 제j 데이터 라인(DLj)을 통해 데이터 전압이 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 기입되는 동안 제1 트랜지스터(T1)를 통해 제1 전원(VDD)으로부터 제2 노드(N2)로 흐르는 누설 전류가 발생하는 경우에도, 제1 트랜지스터(T1)의 게이트 전극에 기입되는 데이터 전압이 영향을 받지 않으므로 표시 품질이 향상될 수 있다.
제3 초기화 구간(PB5)에서, 제3 전원(VINT)은 제6 전압 레벨(VINT_H)에서 제5 전압 레벨(VINT_L)로 변화하고, 다시 제5 전압 레벨(VINT_L)에서 제6 전압 레벨(VINT_H)로 변화할 수 있다. 즉, 제3 전원(VINT)이 스윙(swing)됨으로써 발광 소자(LD)의 제1 전극의 전압이 제1 전압 레벨(VDD_L)로 초기화되고, 블랙 계조를 표현하기 위한 마진을 확보하고, 표시 품질을 향상시킬 수 있다.
발광 구간(PB6)에서, 제1 전원(VDD)은 제2 전압 레벨(VDD_H)을 가지고, 제2 전원(VSS)은 제3 전압 레벨(VSS_L)을 가질 수 있다. 즉, 발광 구간(PB6)에서 제1 트랜지스터(T1)의 게이트 전극과 소스 전극(즉, 제1 전극)의 전압 차이에 따른 구동 전류(I_LD)가 발생하고, 제1 트랜지스터(T1)를 통해 발광 소자(LD)로 구동 전류(I_LD)가 흐르므로, 화소들(PX1, PX2)이 동시에 발광할 수 있다.
도 6에서 1 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(VDD), 제2 전원(VSS) 및 제3 전원(VINT)을 이용하여 화소들(PX1, PX2)이 구동되는 일 예를 도시하였으나, 이에 한정되는 것은 아니며, 화소들(PX1, PX2)은 다양한 방법으로 구동될 수 있다.
도 1 내지 도 6을 참조하여 설명한 바와 같이, 제1 및 제2 화소들(PX1, PX2)이 데이터 라인에 연결되어 데이터 전압들을 제공하는 제1 커패시터(Cpr)를 공유하더라도, 데이터 기입 구간(PB4)에서 데이터 라인을 통해 데이터 전압들이 제1 화소(PX1) 및 제2 화소(PX2)에 상호 독립적으로 기입되고, 화소들(PX1, PX2)을 데이터 전압들에 대응하는 휘도들을 가지고 각각 발광할 수 있다.
도 7은 도 2의 제1 및 제2 화소들의 레이아웃도이고, 도 8a 내지 도 8e는 도 7의 제1 및 제2 화소들에 포함된 반도체층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층의 레이아웃도들이다. 도 8a 내지 도 8e 각각은 동일한 층에 배치하는 배선, 전극, 반도체 패턴 등의 배치를 도시한 것이다.
도 2 및 도 7을 참조하면, 표시 패널(110, 도 1 참조)은 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)을 포함할 수 있다. 제1 화소(PX1)는 제1 화소 영역(PXA1)에 제공되고, 제2 화소(PX2)는 제2 화소 영역(PXA2)에 제공될 수 있다.
일 실시예에서, 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)은 제j 데이터 라인(DLj)이 연장되어 있는 방향인, 제2 방향(DR2)을 따라 서로 인접할 수 있다.
제1 화소(PX1) 및 제2 화소(PX2)는, 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)이 인접한 경계선을 기준으로 대칭일 수 있다. 이에 따라, 제1 화소(PX1) 및 제2 화소(PX2)는 실질적으로 유사하거나 동일한 구성을 포함하므로, 이하에서는, 제1 화소(PX1)를 기준으로 설명하고, 제2 화소(PX2)의 경우 제1 화소(PX1)에 포함되는 구성과 실질적으로 동일한 구성에 대해서는 반복하지 않기로 한다.
제1 화소(PX1)는 기판, 도 8a 내지 도 8e에 도시된 반도체층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 포함할 수 있다. 반도체층, 및 제1 내지 제4 도전층들 사이에는 절연층이 개재될 수 있다. 예를 들어, 도 8a에 도시된 반도체층과 도 8b에 도시된 제1 도전층 사이에는 게이트 절연층이 개재될 수 있으며, 도 8b 내지 도 8e에 도시된 제1 내지 제4 도전층들 사이에는 층간 절연층들이 각각 개재될 수 있다. 게이트 절연층 및 층간 절연층들 각각은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 게이트 절연층 및 층간 절연층은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다.
도 2, 도 7, 및 도 8a를 참조하면, 반도체층은 기판 상에 배치되되, 기판의 제1 화소 영역(PXA1)에 제공되며, 제1 내지 제3 반도체 패턴들(A1, A2, A3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(A1, A2, A3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3)를 각각 구성할 수 있다. 제1 내지 제3 반도체 패턴들(A1, A2, A3)은 동일 물질을 포함할 수 있으며, 예를 들어, 제1 내지 제3 반도체 패턴들(A1, A2, A3)은 다결정 실리콘으로 형성될 수 있다.
제1 반도체 패턴(A1), 제2 반도체 패턴(A2), 및 제3 반도체 패턴(A3)은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
제1 내지 제3 반도체 패턴들(A1, A2, A3)은 채널 영역, 채널 영역의 양 옆의 소스 영역 및 드레인 영역을 포함할 수 있다. 일 예로, 소스 영역 및 드레인 영역은 불순물로 도핑될 수 있으며, 불순물은 P형 불순물을 포함할 수 있으나, 이에 제한되는 것은 아니며, 예를 들어, N형 불순물을 포함할 수도 있다. 소스 영역 및 드레인 영역은, 각각 소스 전극 및 드레인 전극에 해당할 수 있다. 이하에서는, 소스 전극이나 드레인 전극 대신 소스 영역 및 드레인 영역이라는 용어를 사용하도록 한다.
제1 반도체 패턴(A1)은 제1 채널 영역(A1c), 제1 채널 영역(A1c)의 양측의 제1 소스 영역(S1) 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 반도체 패턴(A1)은 제1 화소 영역(PXA1) 내에서 제2 화소 영역(PXA2)으로부터 가장 이격되어 형성될 수 있다. 제1 소스 영역(S1)은 제2 방향(DR2)으로 연장되어 형성되고, 제1 소스 영역(S1)과 연결되는 제1 채널 영역(A1c)은 제1 방향(DR1)으로 연장되어 형성되고, 제1 채널 영역(A1c)과 연결되는 제1 드레인 영역(D1)은 제2 방향(DR2)으로 연장되어 형성될 수 있다. 제1 반도체 패턴(A1)은 굴곡된 형상을 가져, 제1 채널 영역(A1c)은 다른 채널 영역들(A2c, A3c)보다 길게 형성될 수 있다. 예를 들어, 제1 반도체 패턴(A1)이 오메가 또는 알파벳 "S"와 같이 복수회 굴곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널 길이를 가질 수 있다. 제1 채널 영역(A1c)이 길게 형성되므로, 제1 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 발광 소자(LD)에서 방출되는 빛의 계조가 보다 정교하게 제어될 수 있으며, 표시 품질이 향상될 수 있다. 한편, 제1 반도체 패턴(A1)의 제1 드레인 영역(D1)은 제3 반도체 패턴(A3)의 소스 영역(S3)과 연결될 수 있다.
제2 반도체 패턴(A2)은 제2 채널 영역(A2c), 제2 채널 영역(A2c)의 양측의 제2 소스 영역(S2) 및 제2 드레인 영역(D2)을 포함할 수 있다. 제2 반도체 패턴(A2)의 제2 소스 영역(S2)은 제3 반도체 패턴(A3)의 제3 드레인 영역(D3)과 연결될 수 있다. 제2 소스 영역(S2)은 제1 방향(DR1)으로 연장되어 형성되고, 제2 소스 영역(S2)과 연결되는 제2 채널 영역(A2c)은 제2 방향(DR2)으로 연장되어 형성되며, 제2 채널 영역(A2c)과 연결되는 제2 드레인 영역(D2)은 제1 화소 영역(PXA1)의 중앙 부분까지 연장되어 형성될 수 있다.
제3 반도체 패턴(A3)은 제3 채널 영역(A3c), 및 제3 채널 영역(A3c)의 양측의 제3 소스 영역(S3) 및 제3 드레인 영역(D3)을 포함할 수 있다. 제3 반도체 패턴(A3)은 제1 반도체 패턴(A1)과 제2 반도체 패턴(A2) 사이에 배치되어, 제1 반도체 패턴(A1)과 제2 반도체 패턴(A2)을 연결할 수 있다. 제3 반도체 패턴(A3)의 제3 소스 영역(S3)은 제1 드레인 영역(D1)과 연결되며, 제3 반도체 패턴(A3)의 제3 드레인 영역(D3)은 제2 소스 영역(S2)과 연결될 수 있다. 제3 소스 영역(S3)은 제1 드레인 영역(D1)과 연결되어 제2 방향(DR2)으로 연장되어 형성되고, 제3 소스 영역(S3)과 연결되는 제3 채널 영역(A3c)은 제2 방향(DR2)으로 연장되어 형성되고, 제3 채널 영역(A3c)과 연결되는 제3 드레인 영역(D3)은 제1 방향(DR1)으로 연장되어 형성되어 제2 소스 영역(S2)과 연결될 수 있다.
도 2, 도 7, 및 도 8b을 참조하면, 제1 도전층은 도 8a의 반도체층 상에 배치되며, 제1 도전층은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)을 포함할 수 있다. 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)은 동일 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)은 아일랜드 형상으로, 각각 도 8a를 참조하여 설명한 제1 반도체 패턴(A1), 제2 반도체 패턴(A2), 제3 반도체 패턴(A3)의 채널 영역들과 각각 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 게이트 전극으로서의 기능뿐만 아니라, 제2 커패시터(Cst)의 하부 전극인 제1 전극(C1)으로서의 기능도 수행할 수 있다. 즉, 제1 게이트 전극(G1)과 제2 커패시터(Cst)의 하부 전극인 제1 전극(C1)은 일체(一體)로 형성될 수 있다. 즉, 제1 게이트 전극(G1)은 제2 커패시터(Cst)의 상부 전극인 제2 전극(C2)과 중첩하여, 제1 게이트 전극(G1)의 일부는 제2 커패시터(Cst)의 하부 전극인 제1 전극(C1)을 구성할 수 있다. 제1 게이트 전극(G1)과 제2 커패시터(Cst)의 하부 전극인 제1 전극(C1)이 일체로 형성됨으로써, 제1 게이트 전극(G1)과 제2 커패시터(Cst)는 서로 중첩하여 형성되어 고집적화가 가능할 수 있다.
도 2, 도 7, 및 도 8c를 참조하면, 제2 도전층은 도 8b의 제1 도전층 상에 배치되며, 제2 도전층은 제i 스캔 라인(SLi), 공통 제어 라인(GC), 제2 커패시터(Cst)의 상부 전극인 제2 전극(C2), 및 제1 브릿지 패턴(BRP1)을 포함할 수 있다. 제i 스캔 라인(SLi), 공통 제어 라인(GC), 제2 커패시터(Cst)의 상부 전극인 제2 전극(C2), 및 제1 브릿지 패턴(BRP1)은 동일 물질을 포함할 수 있다. 예를 들어, 제i 스캔 라인(SLi), 공통 제어 라인(GC), 제2 커패시터(Cst)의 상부 전극인 제2 전극(C2), 및 제1 브릿지 패턴(BRP1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 한편, 제2 화소 영역(PXA2) 상에 제공되는 제2 도전층은 제i 스캔 라인(SLi) 대신 제i+1 스캔 라인(SLi+1)을 포함할 수 있다.
제i 스캔 라인(SLi)의 일부는 도 8b를 참조하여 설명한 제2 게이트 전극(G2)과 중첩하고, 제1 콘택홀(CNT1)에 의해서 제2 게이트 전극(G2)과 연결될 수 있다. 공통 제어 라인(GC)의 일부는 제3 게이트 전극(G3)과 중첩되어, 공통 제어 라인(GC)은 제2 콘택홀(CNT2)에 의해서 제3 게이트 전극(G3)과 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 아일랜드 형상으로 형성될 수 있으며, 제2 반도체 패턴(A2)의 제2 드레인 영역(D2)과 중첩되어, 제3 콘택홀(CNT3)에 의해서 제2 반도체 패턴(A2)의 제2 드레인 영역(D2) 및 제1 게이트 전극(G1)과 연결될 수 있다.
제2 커패시터(Cst)의 상부 전극인 제2 전극(C2)은 제1 방향(DR1)으로 연장되되, 이웃하는 화소들에까지 연장할 수 있으며, 제2 커패시터(Cst)의 하부 전극인 제1 전극(C1)(또는, 제1 게이트 전극(G1))과 중첩되도록 배치될 수 있다. 제2 커패시터(Cst)의 정전용량은 제1 전극(C1)과 제2 전극(C2)이 서로 중첩하는 면적, 및 제1 전극(C1)과 제2 전극(C2) 사이에 배치된 유전체층의 유전율 등에 의해서 결정될 수 있다.
도 2, 도 7, 및 도 8d를 참조하면, 제3 도전층은 도 8c의 제2 도전층 상에는 배치되며, 제3 도전층은 제2 방향(DR2)으로 연장된 제j 데이터 라인(DLj), 및 제1 커패시터(Cpr)의 하부 전극인 제3 전극(C3)을 포함할 수 있다. 제j 데이터 라인(DLj)의 일부 또는 돌출된 부분들은 제1 커패시터(Cpr)의 하부 전극인 제3 전극(C3)을 구성할 수 있다.
제j 데이터 라인(DLj)은 제2 방향(DR2)으로 제1 및 제2 화소 영역들(PXA1, PXA2)을 가로 질러 연장될 수 있으며, 제1 및 제2 화소 영역들(PXA1, PXA2)에서 각각 제1 방향(DR1)으로 돌출된 부분을 포함할 수 있다.
제j 데이터 라인(DLj)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료들을 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제j 데이터 라인(DLj)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도 2, 도 7, 및 도 8e를 참조하면, 제4 도전층은 도 8d의 제3 도전층상에 배치되며, 제4 도전층은 구동 전원 라인(L_VDD, 또는, 제1 전원(VDD) 라인), 초기화 전원 라인(L_Vint, 또는, 제3 전원(VINT) 라인), 및 제2 브릿지 패턴(BRP2), 및 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)을 포함할 수 있다.
구동 전원 라인(L_VDD), 초기화 전원 라인(L_Vint), 및 제2 브릿지 패턴(BRP2), 및 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 동일 물질을 포함할 수 있다. 예를 들어, 구동 전원 라인(L_VDD), 초기화 전원 라인(L_Vint), 및 제2 브릿지 패턴(BRP2), 및 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료들을 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 구동 전원 라인(L_VDD), 초기화 전원 라인(L_Vint), 및 제2 브릿지 패턴(BRP2), 및 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
초기화 전원 라인(L_Vint) 및 구동 전원 라인(L_VDD)은 제2 방향(DR2)으로 제1 및 제2 화소 영역들(PXA1, PXA2)을 가로 질러 연장할 수 있다.
초기화 전원 라인(L_Vint)의 일부는 제2 커패시터(Cst)의 상부 전극인 제2 전극(C2)의 일부와 중첩되어, 초기화 전원 라인(L_Vint)은 제4 콘택홀(CNT4)을 통하여 제2 커패시터(Cst)의 상부 전극인 제2 전극(C2)과 연결(또는, 접촉)될 수 있다. 구동 전원 라인(L_VDD)의 일부는 제1 트랜지스터(T1)의 제1 소스 영역(S1)과 중첩되어, 구동 전원 라인(L_VDD)은 제5 콘택홀(CNT5)을 통하여 제1 트랜지스터(T1)의 제1 소스 영역(S1)과 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제1 트랜지스터(T1)의 제1 드레인 영역(D1)과 중첩되어, 제2 브릿지 패턴(BRP2)은 제6 콘택홀(CNT6)을 통하여 제1 트랜지스터(T1)의 제1 드레인 영역(D1)과 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 발광 소자(LD)의 제1 전극과 연결될 수 있다. 즉, 제2 브릿지 패턴(BRP2)을 통해 제1 트랜지스터(T1)의 제1 드레인 영역(D1)과 발광 소자(LD)의 제1 전극이 연결될 수 있다.
제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 제2 트랜지스터(T2)의 소스 영역(S2) 및 제3 트랜지스터(T3)의 드레인 영역(D3)과 중첩되어, 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 제7 콘택홀(CNT7)을 통하여 제2 트랜지스터(T2)의 소스 영역(S2) 및 제3 트랜지스터(T3)의 드레인 영역(D3)에 연결될 수 있다. 이 경우, 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 제1 및 제2 화소들(PX1, PX2) 각각의 제2 트랜지스터(T2)의 소스 영역(S2) 및 제3 트랜지스터(T3)의 드레인 영역(D3)과 연결될 수 있다.
제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은 제1 및 제2 화소 영역들(PXA1, PXA2)에 걸쳐 형성될 수 있다. 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)은, 제1 커패시터(Cpr)의 하부 전극인 제3 전극(C3)을 구성하는 제j 데이터 라인(DLj)의 일부 또는 돌출된 부분과 중첩하여 제1 커패시터(Cpr)를 형성할 수 있다. 이 경우, 제3 및 제4 전극들(C3, C4)이 제1 및 제2 화소 영역들(PXA1, PXA2)에 걸쳐서 형성됨으로써, 제1 및 제2 화소들(PX1, PX2)은 제3 및 제4 전극들(C3, C4)에 의해 형성되는 제1 커패시터(Cpr)를 공유할 수 있다.
도 2, 도 7, 및 도 8a 내지 도 8e를 참조하여 설명한 바와 같이, 제1 및 제2 화소들(PX1, PX2)은 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)이 인접한 경계선을 기준으로 대칭이며, 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)이 인접한 영역에서 제1 커패시터(Cpr)가 형성되어, 제1 및 제2 화소들(PX1, PX2)은 제1 커패시터(Cpr)를 공유할 수 있다. 즉, 제1 커패시터(Cpr)에 요구되는 정전용량을 구성하기 위한 제1 커패시터(Cpr)의 상부 전극인 제4 전극(C4)의 면적이 제1 및 제2 화소 영역들(PXA1, PXA2)에 걸쳐서 형성될 수 있다. 이에 따라, 제1 및 제2 화소 영역들(PXA1, PXA2)에 요구되는 제1 커패시터(Cpr)의 제4 전극(C4)의 면적이 줄어들어, 제1 및 제2 화소 영역들(PXA1, PXA2)의 전체 면적이 감소할 수 있다. 이에 따라, 고해상도 및 고집적화의 표시 패널이 구현될 수 있다.
또는, 제1 및 제2 화소 영역들(PXA1, PXA2)에 요구되는 제1 커패시터(Cpr)의 제4 전극(C4)의 면적을 그대로 유지하면서, 제1 및 제2 화소 영역들(PXA1, PXA2)에 걸쳐 제1 커패시터(Cpr)의 제4 전극(C4)을 형성함에 따라, 제1 커패시터(Cpr)의 제3 전극(C3) 및 제4 전극(C4)을 넓게 형성하여, 제1 커패시터(Cpr)의 정전용량을 향상시킬 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 도면이고, 도 10은 도 9의 표시 장치에 포함된 제1 내지 제3 화소들의 일 예를 나타내는 회로도이다.
도 1 및 도 9를 참조하면, 도 9의 표시 장치(100_2)는 표시 패널(110_2)에 포함되는 제3 화소(PX3)를 제외하고, 도 9의 표시 장치(100_2)는 도 1의 표시 장치(100)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 9를 참조하면, 표시 패널(110_2)은 화소들을 포함하며, 화소들은 제1 내지 제3 화소들(PX1_3, PX2_3, PX3)을 포함할 수 있다.
일 실시예에서, 제1 화소(PX1_3)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 제i 스캔 라인(SLi, 단, i는 1 이상 n-2 이하의 자연수) 및 공통 제어 라인(GC)에 연결되고, 제2 화소(PX2_3)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 제i+1 스캔 라인(SLi+1) 및 공통 제어 라인(GC)에 연결되고, 제3 화소(PX3)는 제1 내지 제n 스캔 라인들(SL1, SL2, ..., SLn) 중 제i+2 스캔 라인(SLi+2) 및 공통 제어 라인(GC)에 연결될 수 있다. 제1 내지 제3 화소들(PX1, PX2, PX3)은 제1 커패시터(Cpr)를 통해 제1 내지 제m 데이터 라인들(DL1, DL2, ..., DLm) 중 제j 데이터 라인(DLj, 단, j는 1 이상 m 이하의 자연수)에 연결될 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PX1_3, PX2_3, PX3)(또는 제1 내지 제3 화소 영역들)은 제j 데이터 라인(DLj)이 연장되어 있는 방향(예를 들어, 제2 방향(DR2, 도 7 참조))을 따라 순차적으로 인접할 수 있다.
도 2 및 도 10을 참조하면, 도 10의 제3 화소(PX3)를 제외하고, 도 10의 제1 및 제2 화소들(PX1_3, PX2_3)은 도 2의 제1 및 제2 화소들(PX1, PX2)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 10을 참조하면, 제3 화소(PX3)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 제2 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있으며, 제1 내지 제3 화소들(PX1_3, PX2_3, PX3)은 제1 커패시터(Cpr)를 공유할 수 있다.
제3 화소(PX3)의 경우, 제2 트랜지스터(T2)의 게이트 전극이 제i+2 스캔 라인(SLi+2)에 연결되는 구성을 제외하고, 제3 화소(PX3)는 제1 및 제2 화소들(PX1_3, PX2_3)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 커패시터(Cpr)는 제j 데이터 라인(DLj), 제1 화소(PX1_3), 제2 화소(PX2_3), 및 제3 화소(PX3)와 연결될 수 있다. 일 실시예에서, 제1 커패시터(Cpr)는, 제j 데이터 라인(DLj)에 연결되어 제j 데이터 라인(DLj)으로부터 데이터 전압을 제공받는 제1 전극, 및 제1 내지 제3 화소들(PX1_3, PX2_3, PX3) 각각의 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다.
한편, 도 9 및 도 10에서, 제1 커패시터(Cpr)를 공유하는 화소들의 개수가 3개인 것으로 도시되었으나, 이는 예시적인 것으로, 제1 커패시터(Cpr)를 공유하는 화소들의 개수는 이에 한정되지 않는다. 예를 들어, 제1 커패시터(Cpr)를 공유하는 화소들의 개수는 4개 이상일 수 있으며, 제1 커패시터(Cpr)를 공유하는 4개 이상의 화소들은 제j 데이터 라인(DLj)이 연장되어 있는 방향(예를 들어, 제2 방향(DR2, 도 7 참조))을 따라 순차적으로 인접할 수 있다.
도 9 및 도 10을 참조하여 설명한 바와 같이, 순차로 인접한 제1 내지 제3 화소들(PX1_3, PX2_3, PX3)이 제j 데이터 라인(DLj)에 연결되는 제1 커패시터(Cpr)를 공유함으로써, 제1 내지 제3 화소들(PX1_3, PX2_3, PX3)이 제공되는 제1 내지 제3 화소 영역들의 크기가 더 감소할 수 있다. 이에 따라, 고해상도 및 고집적화의 표시 패널이 구현될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100, 100_1, 100_2: 표시 장치
110, 110_1, 110_2: 표시 패널
120: 타이밍 제어부
130: 스캔 구동부
140: 데이터 구동부
150: 전원 공급부
PX1, PX1_1, PX1_2, PX1_3: 제1 화소
PX2, PX2_1, PX2_2, PX2_3: 제2 화소
PX3: 제3 화소

Claims (20)

  1. 제1 스캔 라인, 제2 스캔 라인, 및 제3 스캔 라인;
    데이터 라인;
    제1 화소 영역에 제공되며, 상기 제1 스캔 라인 및 상기 제2 스캔 라인과 연결되고, 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제1 화소; 및
    제2 화소 영역에 제공되며, 상기 제2 스캔 라인 및 상기 제3 스캔 라인과 연결되고, 상기 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제2 화소를 포함하는, 표시 패널.
  2. 제1 항에 있어서, 상기 제1 내지 제3 스캔 라인들 각각은 제1 방향으로 연장되고, 상기 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 제1 화소 영역 및 제2 화소 영역은 상기 제2 방향을 따라 서로 인접하는, 표시 패널.
  3. 제2 항에 있어서, 상기 제1 화소는,
    제1 노드에 연결되는 게이트 전극, 제1 전원에 연결되는 제1 전극, 및 제2 노드에 연결되는 제2 전극을 포함하는 제1 트랜지스터;
    상기 제1 스캔 라인과 연결되는 게이트 전극, 상기 제1 노드에 연결되는 제1 전극, 및 제3 노드에 연결되는 제2 전극을 포함하는 제2 트랜지스터;
    상기 제2 스캔 라인과 연결되는 게이트 전극, 상기 제3 노드에 연결되는 제1 전극, 및 상기 제2 노드에 연결되는 제2 전극을 포함하는 제3 트랜지스터;
    상기 제2 노드에 연결되는 제1 전극 및 제2 전원에 연결되는 제2 전극을 포함하는 제1 발광 소자; 및
    상기 제1 노드에 연결되는 제1 전극 및 제3 전원에 연결되는 제2 전극을 포함하는 제2 커패시터를 포함하며,
    상기 제1 커패시터는,
    상기 데이터 라인과 연결되는 제1 전극 및 상기 제3 노드에 연결되는 제2 전극을 포함하는, 표시 패널.
  4. 제3 항에 있어서, 상기 제2 화소는,
    제4 노드에 연결되는 게이트 전극, 상기 제1 전원에 연결되는 제1 전극, 및 제5 노드에 연결되는 제2 전극을 포함하는 제4 트랜지스터;
    상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제4 노드에 연결되는 제1 전극, 및 제6 노드에 연결되는 제2 전극을 포함하는 제5 트랜지스터;
    상기 제2 스캔 라인과 연결되는 게이트 전극, 상기 제6 노드에 연결되는 제1 전극, 및 상기 제5 노드에 연결되는 제2 전극을 포함하는 제6 트랜지스터;
    상기 제5 노드에 연결되는 제1 전극 및 상기 제2 전원에 연결되는 제2 전극을 포함하는 제2 발광 소자; 및
    상기 제4 노드에 연결되는 제1 전극 및 상기 제3 전원에 연결되는 제2 전극을 포함하는 제3 커패시터를 포함하며,
    상기 제1 커패시터의 제2 전극은 상기 제6 노드에 연결되는, 표시 패널.
  5. 제4 항에 있어서, 상기 제2 트랜지스터는,
    상기 제1 스캔 라인과 연결되는 게이트 전극, 상기 제1 노드에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 서브 트랜지스터; 및
    상기 제1 스캔 라인과 연결되는 게이트 전극, 상기 제1 서브 트랜지스터의 제2 전극과 연결되는 제1 전극, 및 상기 제3 노드에 연결되는 제2 서브 트랜지스터를 포함하며,
    상기 제5 트랜지스터는,
    상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제4 노드에 연결되는 제1 전극, 및 제2 전극을 포함하는 제3 서브 트랜지스터; 및
    상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제3 서브 트랜지스터의 제2 전극과 연결되는 제1 전극, 및 상기 제6 노드에 연결되는 제4 서브 트랜지스터를 포함하는, 표시 패널.
  6. 제4 항에 있어서, 상기 제1 커패시터의 제2 전극은 상기 제1 및 제2 화소 영역들에 위치하며,
    상기 데이터 라인의 일부는, 상기 제1 커패시터의 제2 전극과 중첩하여 상기 제1 커패시터의 제1 전극을 구성하는, 표시 패널.
  7. 제6 항에 있어서, 상기 제1 화소 및 상기 제2 화소는, 상기 제1 화소 영역 및 상기 제2 화소 영역이 인접한 경계선를 기준으로 대칭인, 표시 패널.
  8. 제1 항에 있어서, 상기 제1 화소 및 상기 제2 화소는 서로 다른 색들로 발광하는, 표시 패널.
  9. 제3 항에 있어서, 상기 제2 화소는,
    제4 노드에 연결되는 게이트 전극, 상기 제1 전원에 연결되는 제1 전극, 및 제5 노드에 연결되는 제2 전극을 포함하는 제4 트랜지스터;
    상기 제2 스캔 라인과 연결되는 게이트 전극, 상기 제4 노드에 연결되는 제1 전극, 및 제6 노드에 연결되는 제2 전극을 포함하는 제5 트랜지스터;
    상기 제3 스캔 라인과 연결되는 게이트 전극, 상기 제6 노드에 연결되는 제1 전극, 및 상기 제5 노드에 연결되는 제2 전극을 포함하는 제6 트랜지스터;
    상기 제5 노드에 연결되는 제1 전극 및 상기 제2 전원에 연결되는 제2 전극을 포함하는 제2 발광 소자; 및
    상기 제4 노드에 연결되는 제1 전극 및 상기 제3 전원에 연결되는 제2 전극을 포함하는 제3 커패시터를 포함하며,
    상기 제1 커패시터의 제2 전극은 상기 제6 노드에 연결되는, 표시 패널.
  10. 제2 항에 있어서, 상기 제1 방향으로 연장되는 제4 스캔 라인; 및
    제3 화소 영역에 제공되며, 상기 제2 스캔 라인 및 상기 제4 스캔 라인과 연결되고, 상기 제1 커패시터를 통해 상기 데이터 라인과 연결되는 제3 화소를 더 포함하며,
    상기 제3 화소 영역은, 상기 제2 방향을 따라 상기 제2 화소 영역과 서로 인접하는, 표시 패널.
  11. 제1 화소 영역 및 제2 화소 영역을 포함하는 기판;
    상기 기판의 상기 제1 화소 영역에 제공되는 제1 반도체 패턴 및 상기 기판의 상기 제2 화소 영역에 제공되는 제2 반도체 패턴을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극 및 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 제1 방향으로 연장되며 상기 제1 화소 영역에 제공되는 제1 스캔 라인 및 상기 제1 방향으로 연장되며 상기 제2 화소 영역에 제공되는 제2 스캔 라인을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 및 제2 화소 영역들을 가로 질러 연장되는 데이터 라인을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치되고, 상기 데이터 라인의 일부와 중첩하며, 상기 제1 및 제2 화소 영역들에 걸쳐 제공되는 제1 커패시터의 제1 전극을 포함하는 제4 도전층을 포함하며,
    상기 제1 커패시터의 제1 전극은 상기 제1 및 제2 반도체 패턴들 각각에 전기적으로 연결되며,
    상기 제1 커패시터의 제1 전극과 중첩하는 상기 데이터 라인의 일부는 상기 제1 커패시터의 제2 전극을 구성하는, 표시 패널.
  12. 제11 항에 있어서, 상기 제3 도전층은,
    상기 제1 화소 영역에 제공되며 상기 데이터 라인과 전기적으로 연결되는 제3 전극; 및
    상기 제2 화소 영역에 제공되며 상기 데이터 라인과 전기적으로 연결되는 제4 전극을 더 포함하며,
    상기 제3 및 제4 전극은, 상기 제1 커패시터의 제1 전극과 중첩하며, 상기 제1 커패시터의 제2 전극을 더 구성하는, 표시 패널.
  13. 제11 항에 있어서, 상기 제1 반도체 패턴은, 제1 서브 반도체 패턴, 제2 서브 반도체 패턴, 및 상기 제1 서브 반도체 패턴의 일측과 상기 제2 서브 반도체 패턴의 일측을 연결하는 제3 서브 반도체 패턴을 포함하며,
    상기 제2 반도체 패턴은, 제4 서브 반도체 패턴, 제5 서브 반도체 패턴, 및 상기 제4 서브 반도체 패턴의 일측과 상기 제5 서브 반도체 패턴의 일측을 연결하는 제6 서브 반도체 패턴을 포함하는, 표시 패널.
  14. 제13 항에 있어서, 상기 제1 커패시터의 제1 전극은, 상기 제2 서브 반도체 패턴과 상기 제3 서브 반도체 패턴 사이에 연결되고, 상기 제5 서브 반도체 패턴과 상기 제6 서브 반도체 패턴 사이에 연결되는, 표시 패널.
  15. 제13 항에 있어서, 상기 제1 게이트 전극은, 상기 제1 서브 반도체 패턴과 중첩하는 제1 서브 게이트 전극, 상기 제2 서브 반도체 패턴과 중첩하는 제2 서브 게이트 전극, 및 상기 제3 서브 반도체 패턴과 중첩하는 제3 서브 게이트 전극을 포함하며,
    상기 제2 게이트 전극은, 상기 제4 서브 반도체 패턴과 중첩하는 제4 서브 게이트 전극, 상기 제5 서브 반도체 패턴과 중첩하는 제5 서브 게이트 전극, 및 상기 제6 서브 반도체 패턴과 중첩하는 제6 서브 게이트 전극을 포함하는, 표시 패널.
  16. 제15 항에 있어서, 상기 제2 도전층은,
    상기 제1 화소 영역 상에 제공되고, 상기 제1 서브 게이트 전극의 일부와 중첩하는, 제2 커패시터의 제2 전극; 및
    상기 제2 화소 영역 상에 제공되고, 상기 제4 서브 게이트 전극의 일부와 중첩하는, 제3 커패시터의 제2 전극을 더 포함하며,
    상기 제2 커패시터의 제2 전극과 중첩하는 상기 제1 서브 게이트 전극의 일부는 상기 제2 커패시터의 제1 전극을 구성하며,
    상기 제3 커패시터의 제2 전극과 중첩하는 상기 제4 서브 게이트 전극의 일부는 상기 제3 커패시터의 제1 전극을 구성하는, 표시 패널.
  17. 제16 항에 있어서, 상기 제2 도전층은,
    상기 제1 화소 영역 상에 제공되고, 상기 제1 서브 게이트 전극 및 상기 제2 서브 반도체 패턴의 타측과 중첩되어, 상기 제1 서브 게이트 전극 및 상기 제2 서브 반도체 패턴의 타측을 전기적으로 연결하는 제1 브릿지 패턴; 및
    상기 제2 화소 영역 상에 제공되고, 상기 제4 서브 게이트 전극 및 상기 제5 서브 반도체 패턴의 타측과 중첩되어, 상기 제4 서브 게이트 전극 및 상기 제5 서브 반도체 패턴의 타측을 전기적으로 연결하는 제2 브릿지 패턴을 더 포함하는, 표시 패널.
  18. 제17 항에 있어서, 상기 제2 도전층은,
    상기 제1 방향으로 연장되며, 상기 제1 화소 영역에 제공되는 제3 스캔 라인; 및
    상기 제1 방향으로 연장되며, 상기 제2 화소 영역에 제공되고, 상기 제3 스캔 라인과 전기적으로 연결되는 제4 스캔 라인을 더 포함하며,
    상기 제1 스캔 라인은 상기 제2 서브 게이트 전극과 전기적으로 연결되고, 상기 제3 스캔 라인은 상기 제3 서브 게이트 전극과 전기적으로 연결되며, 상기 제2 스캔 라인은 상기 제5 서브 게이트 전극과 전기적으로 연결되고, 상기 제4 스캔 라인은 상기 제6 서브 게이트 전극과 전기적으로 연결되는, 표시 패널.
  19. 제16 항에 있어서, 상기 제4 도전층은,
    상기 제2 방향으로 상기 제1 및 제2 화소 영역들을 가로 질러 연장되는 초기화 전원 라인을 더 포함하며,
    상기 초기화 전원 라인은, 상기 제2 커패시터의 제2 전극 및 상기 제3 커패시터의 제2 전극과 중첩하여, 상기 제2 커패시터의 제2 전극 및 상기 제3 커패시터의 제2 전극과 전기적으로 연결되는, 표시 패널.
  20. 제19 항에 있어서, 상기 제4 도전층은,
    상기 제2 방향으로 상기 제1 및 제2 화소 영역들을 가로 질러 연장되는 구동 전원 라인을 더 포함하며,
    상기 구동 전원 라인은, 상기 제1 서브 반도체 패턴의 타측 및 상기 제4 서브 반도체 패턴의 타측과 중첩하여, 상기 제1 서브 반도체 패턴의 타측 및 상기 제4 서브 반도체 패턴의 타측과 전기적으로 연결되는, 표시 패널.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023008817A1 (ko) * 2021-07-27 2023-02-02 삼성디스플레이 주식회사 표시 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890387A (zh) * 2019-11-26 2020-03-17 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
CN113362779A (zh) * 2021-06-28 2021-09-07 武汉华星光电技术有限公司 显示面板及显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100490622B1 (ko) 2003-01-21 2005-05-17 삼성에스디아이 주식회사 유기 전계발광 표시장치 및 그 구동방법과 픽셀회로
US20080136795A1 (en) * 2005-03-25 2008-06-12 Takaji Numao Display Device and Driving Method Thereof
KR102235597B1 (ko) 2014-02-19 2021-04-05 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 이의 제조 방법
KR102485572B1 (ko) 2016-05-18 2023-01-09 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR102575662B1 (ko) 2017-02-06 2023-09-07 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
KR102660207B1 (ko) 2017-02-09 2024-04-25 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
KR102367752B1 (ko) 2017-07-26 2022-03-02 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR102349280B1 (ko) * 2017-08-08 2022-01-11 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 디스플레이 장치 및 이의 제조 방법
KR102414276B1 (ko) * 2017-11-16 2022-06-29 삼성디스플레이 주식회사 표시 장치
KR102440973B1 (ko) * 2018-02-01 2022-09-08 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR102432347B1 (ko) * 2018-02-28 2022-08-16 삼성디스플레이 주식회사 화소 회로 및 유기 발광 표시 장치
KR102554711B1 (ko) * 2018-08-07 2023-07-12 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 리페어 방법
KR102528519B1 (ko) * 2018-08-23 2023-05-03 삼성디스플레이 주식회사 표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023008817A1 (ko) * 2021-07-27 2023-02-02 삼성디스플레이 주식회사 표시 장치

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