CN110890383A - 显示装置 - Google Patents

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CN110890383A
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李元准
李斅哲
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Abstract

本申请涉及显示装置。该显示装置包括：衬底，包括具有多个像素区域的显示区域和定位在显示区域周围的非显示区域；电路元件层，包括位于像素区域中的每一个中的电路元件和位于非显示区域中的参考电压布线，参考电压布线电联接至电路元件；以及显示元件层，包括第一像素电极、第二像素电极、多个发光元件和第一布线，第一像素电极位于像素区域中的每一个中的电路元件层上，第二像素电极定位成与第一像素电极相对，多个发光元件位于第一像素电极与第二像素电极之间，第一布线位于非显示区域中的电路元件层上，其中，第一布线在非显示区域中直接联接至参考电压布线。

Description

显示装置
相关申请的交叉引用
本申请要求于2018年9月5日提交至韩国知识产权局的第10-2018-0106009号韩国专利申请的优先权和权益，所述韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开的实施方式涉及包括发光二极管的显示装置和制造显示装置的方法。
背景技术
显示装置例如使用诸如发光二极管的发光元件作为像素的光源显示高质量的图像。发光二极管即使在恶劣环境条件下也呈现相对良好的耐用性并且在寿命和亮度方面展现出优异的性能。
最近，已展开研究来使用具有高度可靠性的无机晶体结构的材料来制造超微发光二极管，并且将这些发光二极管放置到显示面板中，从而将它们用作下一代像素光源。作为该项研究的一部分，正在开发使用小至微量级或纳米量级的超微发光二极管作为每个像素的光源的发光显示装置。
发明内容
本公开实施方式的方面提供能够容易地对齐发光元件并且增加制造效率的显示装置以及制造该显示装置的方法。
然而，本公开实施方式的方面不限于本文中所阐述的实施方式。通过参考下文中阐述的对于本公开的详细描述，本公开实施方式的以上及其他方面将对于本公开所属领域的普通技术人员变得更加明显。
根据本公开实施方式的方面，提供了一种显示装置。
显示装置包括：衬底，包括具有多个像素区域的显示区域和定位在显示区域周围的非显示区域；电路元件层，包括位于像素区域中的每一个中的电路元件和位于非显示区域中的参考电压布线，参考电压布线电联接至电路元件；以及显示元件层，包括第一像素电极、第二像素电极、多个发光元件和第一布线，第一像素电极位于像素区域中的每一个中的电路元件层上，第二像素电极定位成与第一像素电极相对，多个发光元件位于第一像素电极与第二像素电极之间，第一布线位于非显示区域中的电路元件层上，其中，第一布线在非显示区域中直接联接至参考电压布线。
显示元件层还可包括第二布线，该第二布线可位于非显示区域中的电路元件层上并联接至第二像素电极。
参考电压布线可包括：主布线，在非显示区域中在第一方向上延伸；以及子布线，在与第一方向相交的第二方向上延伸，跨过显示区域，且沿着第一方向彼此间隔开，其中，主布线直接联接至第一布线。
第一布线可邻近于显示区域的第一侧部，第二布线可邻近于显示区域的与第一侧部相对的第二侧部，且参考电压布线可邻近于显示区域的第一侧部。
第一布线可与参考电压布线重叠。
第一布线可包括：本体部，在第一方向上延伸；以及突出部，在与第一方向相交的第二方向上从本体部突出。
突出部可与参考电压布线重叠，且第一布线可通过突出部联接至参考电压布线。
第一像素电极可定位在突出部的延长线上。
第一像素电极和第一布线可通过分开(例如，分离)一条公共布线而形成。
电路元件层还可包括依次堆叠在衬底与显示元件层之间的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。
参考电压布线可包括选自第一子布线、第二子布线、第三子布线和第四子布线中的至少一者，第一子布线位于第三绝缘层与第四绝缘层之间，第二子布线位于第二绝缘层与第三绝缘层之间，第三子布线位于第一绝缘层与第二绝缘层之间，第四子布线位于衬底与第一绝缘层之间，其中，第二子布线的导电性可大于第一子布线的导电性。
第一布线可包括：第一导电布线，位于电路元件层上并且直接联接至参考电压布线；以及第二导电布线，位于第一导电布线上。
电路元件可包括晶体管。
晶体管可包括：半导体图案，位于衬底与第一绝缘层之间；栅电极，位于第一绝缘层与第二绝缘层之间，栅电极与半导体图案重叠；以及第一电极，位于第三绝缘层与第四绝缘层之间，第一电极电联接至半导体图案。
晶体管的第一电极可联接至第一像素电极，且晶体管的第二电极可电联接至参考电压布线。
第一像素电极可位于与第二像素电极相同的层上并且与第二像素电极间隔开，发光元件中的每一个的第一端部电联接至第一像素电极，且发光元件中的每一个的第二端部电联接至第二像素电极。
显示元件层还可包括：第一接触电极，位于发光元件的相应的第一端部上，第一接触电极分别将发光元件联接至第一像素电极；以及第二接触电极，位于发光元件的相应的第二端部上，第二接触电极分别将发光元件联接至第二像素电极。
发光元件中的每一个可包括：第一导电半导体层，掺杂有第一导电掺杂剂；第二导电半导体层，掺杂有第二导电掺杂剂；以及有源层，位于第一导电半导体层与第二导电半导体层之间。
根据本公开实施方式的另一方面，提供了显示装置。显示装置可包括：衬底，包括具有多个像素区域的显示区域和定位在显示区域周围的非显示区域；电路元件层，包括位于像素区域中的每一个中的电路元件和跨过显示区域并且电联接至电路元件的参考电压布线；以及显示元件层，包括第一像素电极、第二像素电极、多个发光元件和第一布线，第一像素电极位于像素区域中的每一个中的电路元件层上，第二像素电极定位成与第一像素电极相对，多个发光元件位于第一像素电极与第二像素电极之间，第一布线位于非显示区域中的电路元件层上，其中，第一布线在非显示区域中直接联接至参考电压布线。
参考电压布线可包括主布线，在第一方向上延伸；以及子布线，在与第一方向相交的第二方向上延伸。
第一布线可包括：本体部，在第一方向上延伸；以及突出部，在与第一方向相交的第二方向上从本体部突出，其中，突出部与参考电压布线不重叠。
附图说明
通过结合附图对实施方式的以下描述，实施方式的这些和/或其他方面将变得更加清楚且更容易理解，在附图中：
图1是根据实施方式的显示装置的示意性平面图；
图2至图6是图1的区域AA的示例性实施方式的放大视图；
图7是沿着图2的线A-A'和线B-B'截取的显示装置的示例性实施方式的剖视图；
图8至图12是沿着图2的线A-A'和线B-B'截取的显示装置的各种示例性实施方式的剖视图；
图13是图1的显示装置中所包括的发光元件的示例性实施方式的立体图；
图14是图1的显示装置的示例性实施方式的电路图；
图15是图14的显示装置中所包括的像素的示例性实施方式的电路图；
图16示出了图14的显示装置中所包括的数据驱动器的示例性实施方式；
图17是传输至图15的像素的信号的示例性实施方式的波形图；
图18至图19是制造中的显示装置的示例性实施方式的平面图；
图20至图21是图19的显示装置的像素区域中所包括的像素的示例性实施方式的电路图；
图22是在图20的像素中测量的信号的示例性实施方式的波形图；
图23至图24是图1的显示装置的示例性实施方式的电路图；
图25是图23的显示装置中所包括的像素的示例性实施方式的电路图；以及
图26是图24的显示装置的示例性实施方式的平面图。
具体实施方式
通过参考本文中参照附图更加详细描述的实施方式，本公开的实施方式的特征以及用于实现那些特征的方法将变得明显。然而，本公开的主题不限于下文中所公开的实施方式，而是可以以多种形式实施。在说明书中定义的内容，例如详细的结构和元件，仅仅是为了帮助本领域普通技术人员全面理解本公开的主题而提供的细节，并且本公开的主题仅限定在随附的权利要求及其等同项的范围内。
如果元件被描述为与另一个元件相关，例如在另一个元件“上”或“位于”不同的层或层上，则包括所述元件直接位于所述另一个元件或层上的情况和所述元件通过另外的层或另外的元件位于所述另一个元件或层上的情况两者。相反，如果元件被描述为与另一元件相关，例如直接在所述另一元件上或直接位于不同的层或层上时，表示所述元件位于所述另一元件或层上而它们之间没有中间元件或层的情况。此外，如本文中所使用的，术语“联接(couple)”、“联接的(coupled)”和“联接的(coupling)”可分别与术语“连接(connect)”、“连接的(connected)”和“连接(connecting)”同义。
在本公开全文中，相同的参考标号用于相同或相似的部件。
在下文中，将参考附图描述本公开的实施方式。
图1是根据实施方式的显示装置100的示意性平面图。
参照图1，显示装置100可包括衬底SUB和位于衬底SUB上的像素PXL。
衬底SUB(或显示装置100)可包括显示区域DA和非显示区域NDA。这里，显示区域DA可以是显示图像的区域，且非显示区域NDA可以是不显示图像的区域。显示区域DA可位于显示装置100的中央区域处(或中央区域中)，且非显示区域NDA可定位在显示区域DA周围(例如，环绕显示区域DA)以围绕显示区域DA或者可位于显示装置100的边缘区域中。然而，实施方式不限于这种情况。例如，非显示区域NDA可仅位于显示区域DA的一侧上。
衬底SUB可以是刚性衬底或柔性衬底，且其材料或物理性质不受特别限制。例如，衬底SUB可以是由玻璃或回火玻璃制成的刚性衬底或由薄塑料或金属膜制成的柔性衬底。
像素PXL可位于衬底SUB的显示区域DA中。衬底SUB(或显示区域DA)可包括多个像素区域，且像素PXL可分别形成在像素区域中。联接至显示区域DA中的像素PXL的布线和/或内部电路单元可位于非显示区域NDA中。
像素PXL中的每一个可包括电路元件和多个发光元件LD(参照图2)。电路元件可响应于从外部源接收的扫描信号和数据信号而将电流(例如，驱动电流)传输至发光元件LD，并且发光元件LD可发射具有与该电流对应的亮度的光。发光元件LD可小至微量级或纳米量级，可为棒形状，并且可彼此并联联接。在本文中，将参考图13在下文描述发光元件LD的配置。
图2至图6是图1的区域AA的放大视图的示例。在图2至图6中，示出了像素PXL(或像素区域PXA)中的主要布线和发光元件LD。
首先，参照图1至图2，显示装置100可包括参考电压布线L_SEN、第一布线AL1(例如，第一对齐布线)、第二布线AL2(例如，第二对齐布线)和像素PXL。像素PXL中的每一个可包括第一像素电极ELT1、第二像素电极ELT2和发光元件LD。
参考电压布线L_SEN可包括感测布线SSL(或子布线)和连接布线L_CON(或主布线)。感测布线SSL可在第一方向D1上延伸以跨过衬底SUB的显示区域DA，并且可沿着第二方向D2重复地布置。这里，第二方向D2可与第一方向D1相交且例如可垂直(例如，基本上垂直)于第一方向D1。连接布线L_CON可位于衬底SUB的非显示区域NDA中且在第二方向D2上延伸并且可联接至感测布线SSL。感测布线SSL和连接布线L_CON可在相同的过程中一体地形成。
如将在稍后参考图15描述的，参考电压布线L_SEN可电联接至发光元件LD中的每一个的电极(例如，第一像素电极ELT1或阳极)，可接收参考电压(或初始化电压)，并且可提供这样一种路径，与初始化电压对应的感测电流通过该路径从发光元件LD中的每一个的所述电极移动至外部。
第一布线AL1可位于衬底SUB的非显示区域NDA中并且在第二方向D2上延伸。第一布线AL1可位于与参考电压布线L_SEN不同的层上，并且可直接联接至参考电压布线L_SEN。第一布线AL1可与参考电压布线L_SEN重叠并且可通过第一接触孔CNT1(例如，穿透使定位有第一布线AL1的层与定位有参考电压布线L_SEN的层绝缘的绝缘层的接触孔)直接联接至参考电压布线L_SEN，第一接触孔CNT1定位在第一布线AL1与参考电压布线L_SEN之间的重叠区域中。
第一布线AL1可包括本体部和突出部AL1a。本体部可在第二方向D2上延伸，且突出部AL1a可在第一方向D1上从本体部突出。
如图2中所示，本体部可不与参考电压布线L_SEN重叠，且突出部AL1a可与参考电压布线L_SEN重叠。在这种情况下，第一布线AL1可通过突出部AL1a联接至参考电压布线L_SEN。然而，这仅仅是示例，且实施方式不限于该示例。
例如，参照图3的显示装置100_1，第一布线AL1的本体部可与参考电压布线L_SEN重叠。在这种情况下，第一接触孔CNT1_1可定位在第一布线AL1的本体部与参考电压布线L_SEN之间的重叠区域中。对于另一示例，参照图4的显示装置100_2，第一布线AL1可定位成比连接布线L_CON更靠近显示区域DA，且可与参考电压布线L_SEN的感测布线SSL重叠。在这种情况下，第一接触孔CNT1_2可定位在第一布线AL1与感测布线SSL之间的重叠区域中。
再次参照图2，第二布线AL2可位于衬底SUB的非显示区域NDA中，并且可定位成相对于显示区域DA与第一布线AL1相对。如图2中所示，第一布线AL1(和参考电压布线L_SEN)可邻近于显示区域DA的一侧，且第二布线AL2可邻近于显示区域DA的另一侧。
第一像素电极ELT1可位于每个像素区域PXA中。第一像素电极ELT1可在第一方向D1上比在第二方向D2上更长。
在实施方式中，第一像素电极ELT1可定位在第一布线AL1的每个突出部AL1a的延长线L_VIR上。第一像素电极ELT1和第一布线AL1可通过使用例如蚀刻工艺将一个公共布线(或母布线)分离而形成。例如，第一布线AL1的突出部AL1a可以是在蚀刻工艺期间生成的残端。
第二像素电极ELT2可在像素区域PXA中的每一个中定位成与第一像素电极ELT1相对。第二像素电极ELT2可在第一方向D1上延伸且延伸至另一像素区域PXA。第二像素电极ELT2可联接至第二布线AL2。如将在稍后描述的，第二像素电极ELT2可在相同的过程中与第二布线AL2一体地形成。
发光元件LD可位于第一像素电极ELT1与第二像素电极ELT2之间。发光元件LD中的每一个的端部可联接至第一像素电极ELT1，且发光元件LD中的每一个的另一端部可联接至第二像素电极ELT2。
在对齐发光元件LD的过程中，可将对齐电压施加至第一布线AL1和第二布线AL2，且参考电压布线L_SEN可联接至第一布线AL1以减小第一布线AL1的电阻(例如，电阻抗)并减小对齐电压的压降。因此，在联接至第一布线AL1的第一像素电极ELT1和联接至第二布线AL2的第二像素电极ELT2之间可形成更强的电场，且可以改善发光元件LD的对齐效率。此外，即使在对齐发光元件LD之后，第一布线AL1仍可联接至参考电压布线L_SEN以减小参考电压布线L_SEN的电阻(例如，电阻抗)，并且在显示装置100的驱动期间防止或减小施加至参考电压布线L_SEN的参考电压的压降。
如以上参考图2至图4所描述的，显示装置100可以通过联接参考电压布线L_SEN和第一布线AL1来改善发光元件LD的对齐效率。
在图2至图4中，虽然第一布线AL1包括突出部AL1a，但是这仅仅是示例，且实施方式不限于该示例。参照图5的显示装置100_3，第一布线AL1可包括凹陷部NTH，而不是突出部AL1a。凹陷部NTH中的每一个可位于其上定位有第一像素电极ELT1的延长线L_VIR上。在将公共布线蚀刻成第一布线AL1和第一像素电极ELT1的过程中，如果在第一布线AL1附近执行蚀刻，则可以形成凹陷部NTH，而不是残端。
此外，在图2至图4中，虽然参考电压布线L_SEN包括联接至感测布线SSL的连接布线L_CON，但是实施方式不限于这种情况。例如，参照图6的显示装置100_4，参考电压布线L_SEN可以仅包括联接至第一布线AL1的感测布线SSL。
图7是沿着图2的线A-A'和线B-B'截取的显示装置100的示例的剖视图。图8至图12是沿着图2的线A-A'和线B-B'截取的显示装置100的各种示例的剖视图。
首先参照图2至图7，电路元件层PCL和显示元件层LDL依次布置在衬底SUB的显示区域DA中。例如，电路元件层PCL可形成在衬底SUB的表面上，且显示元件层LDL可形成在电路元件层PCL上。
电路元件层PCL包括位于显示区域DA中的电路元件。电路元件层PCL可包括形成在每个像素区域PXA中且构成每个像素电路PXC(参见图25)的电路元件。例如，电路元件层PCL可包括位于每个像素区域PXA中的至少一个晶体管T和存储电容器Cst。
在图7中，虽然像素区域PXA包括一个晶体管T，但是这仅仅是示例。像素区域PXA还可包括多个晶体管，且晶体管可具有与晶体管T基本相同或相似的截面结构。此外，晶体管T的结构不限于图7中示出的实施方式。例如，晶体管T可具有本领域中通常使用的各种适当的截面结构中的任一个。构成每个像素电路PXC的晶体管可以是不同的类型(或种类)和/或具有不同的结构。
电路元件层PCL包括多个绝缘层。电路元件层PCL可包括依次堆叠在衬底SUB的表面上的第一绝缘层INS1至第四绝缘层INS4。第一绝缘层INS1至第四绝缘层INS4可依次堆叠在衬底SUB与显示元件层LDL之间。此外，电路元件层PCL还可包括位于衬底SUB与电路元件之间的至少一个缓冲层BFL。第一绝缘层INS1至第四绝缘层INS4以及缓冲层BFL中的至少一者可形成在包括显示区域DA和非显示区域NDA的衬底SUB的表面上。
缓冲层BFL可防止或减少杂质扩散至晶体管T。缓冲层BFL可形成为单层，但是还可形成为由两个或更多个层组成的多层。当缓冲层BFL设置为多层时，多层的组成层可由相同的材料或不同的材料制成。缓冲层BFL可被省略。
晶体管T包括半导体层SCL、栅电极GE、第一电极ET1和第二电极ET2。在图7中，虽然晶体管T包括与半导体层SCL分开形成的第一电极ET1和第二电极ET2，但是实施方式不限于这种情况。例如，每个像素区域PXA中的至少一个晶体管T的第一电极ET1和/或第二电极ET2可与半导体层SCL一体。
半导体层SCL可位于缓冲层BFL上。半导体层SCL可位于其上形成有缓冲层BFL的衬底SUB与第一绝缘层INS 1之间。半导体层SCL可包括与第一电极ET1接触的第一区域、与第二电极ET2接触的第二区域以及定位在第一区域与第二区域之间的沟道区域。从第一区域和第二区域中选择的一者可以是源极区域，且另一者可以是漏极区域。
半导体层SCL可以是由多晶硅、非晶硅或氧化物半导体制成的半导体图案。此外，半导体层SCL的沟道区域可以是未掺杂杂质的半导体图案并且可以是本征半导体。半导体层SCL的第一区域和第二区域中的每一个可以是掺杂有设定或预定杂质的半导体图案。
栅电极GE可位于半导体层SCL上，且第一绝缘层INS1插置在栅电极GE与半导体层SCL之间。例如，栅电极GE可位于第一绝缘层INS1与第二绝缘层INS2之间并且至少与半导体层SCL的区域重叠。
第一电极ET1和第二电极ET2可位于半导体层SCL上，且至少一个绝缘层(例如多个绝缘层)插置在第一电极ET1和第二电极ET2与半导体层SCL之间。例如，第一电极ET1和第二电极ET2可位于第三绝缘层INS3与第四绝缘层INS4之间。第一电极ET1和第二电极ET2可电联接至半导体层SCL。例如，第一电极ET1和第二电极ET2可通过穿透第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3的接触孔分别与半导体层SCL的第一区域和第二区域接触。
第一电极ET1和第二电极ET2中的任一者可经由穿透第四绝缘层INS4的至少一个接触孔电联接至位于第四绝缘层INS4上的第一像素电极ELT1。
存储电容器Cst可包括位于不同的层上且彼此间隔开的第一电容器电极CSE1和第二电容器电极CSE2。第一电容器电极CSE1可位于第二绝缘层INS2与第三绝缘层INS3之间。第二电容器电极CSE2可位于与构成晶体管T的导电层中的至少一者相同的层上，导电层例如为半导体层SCL、栅电极GE以及第一电极ET1和第二电极ET2中的至少一者。例如，第二电容器电极CSE2可与晶体管T的栅电极GE一起位于第一绝缘层INS1与第二绝缘层INS2之间。
虽然为了便于描述而在图7中将第一电容器电极CSE1和第二电容器电极CSE2中的每一个示出为单层，但是实施方式不限于这种情况。例如，第一电容器电极CSE1和第二电容器电极CSE2中的至少一者可形成为多层，且第一电容器电极CSE1和第二电容器电极CSE2的堆叠结构和/或位置可以不同地改变。
根据实施方式，显示元件层LDL可包括定位在显示区域DA(例如，显示区域DA的像素区域PXA)中的电路元件层PCL上方的多个发光元件LD。例如，显示元件层LDL可包括形成在每个像素区域PXA中的电路元件层PCL上方且构成每个发光单元的多个发光元件LD。
虽然为了方便起见而在图7中仅示出了一个发光元件LD，但是多个发光元件LD可位于每个像素区域PXA中。此外，在每个像素区域PXA中，发光元件LD可在基本上相同的层上并且可具有相同或相似的截面结构和/或连接结构。另外，每个发光元件LD的结构和位置不限于图7中示出的实施方式。例如，发光元件LD中的每一个可具有本领域中通常可用的各种适当的截面结构和/或连接结构中的任一种。
显示元件层LDL可包括位于每个像素区域PXA中的第一像素电极ELT1和第二像素电极ELT2、位于彼此对应的第一像素电极ELT1与第二像素电极ELT2之间的发光元件LD、以及分别位于发光元件LD中的每一个的第一端部EP1和第二端部EP2上的第一接触电极CNE1和第二接触电极CNE2。此外，显示元件层LDL还可包括至少一个导电层和/或绝缘层。显示元件层LDL还可包括第一障碍肋PW1和第二障碍肋PW2、第一封盖层CPL1和第二封盖层CPL2以及第五绝缘层INS5至第七绝缘层INS7中的至少一者。
第一障碍肋PW1和第二障碍肋PW2可位于电路元件层PCL的第四绝缘层INS4上。位于第四绝缘层INS4上的第一障碍肋PW1和第二障碍肋PW2可彼此间隔开设定距离或预定距离。第一障碍肋PW1和第二障碍肋PW2可在每个像素区域PXA中限定发光区域。
第一障碍肋PW1和第二障碍肋PW2中的每一个可包括包含无机材料或有机材料的绝缘材料，但是第一障碍肋PW1和第二障碍肋PW2中的每一个的组成材料不限于该示例。此外，第一障碍肋PW1和第二障碍肋PW2中的每一个可成形为其边以设定角度或预定角度倾斜的梯形。然而，第一障碍肋PW1和第二障碍肋PW2中的每一个的形状不限于梯形形状。例如，第一障碍肋PW1和第二障碍肋PW2中的每一个可具有如图12中所示的半椭圆形形状，或者可具有诸如圆形或四边形的各种其他适当的形状。
第一像素电极ELT1和第二像素电极ELT2可位于具有第一障碍肋PW1和第二障碍肋PW2的每个像素区域PXA中。第一像素电极ELT1和第二像素电极ELT2可位于具有第一障碍肋PW1和第二障碍肋PW2的衬底SUB上，并且可彼此间隔开设定距离或预定距离。
第一像素电极ELT1可位于第一障碍肋PW1上，且第二像素电极ELT2可位于第二障碍肋PW2上。第一像素电极ELT1和第二像素电极ELT2中的任一者可以是阳极，且另一者可以是阴极。
第一像素电极ELT1和第二像素电极ELT2可具有与第一障碍肋PW1和第二障碍肋PW2的形状对应的形状。例如，第一像素电极ELT1可具有与第一障碍肋PW1的斜度对应的斜度，且第二像素电极ELT2可具有与第二障碍肋PW2的斜度对应的斜度。
此外，第一像素电极ELT1和第二像素电极ELT2可位于相同的(或基本上相同的)平面中，并且可具有相同的(或基本上相同的)高度。如果第一像素电极ELT1和第二像素电极ELT2具有相同的(或基本上相同的)高度，则发光元件LD可以更稳定地联接在第一像素电极ELT1与第二像素电极ELT2之间。然而，实施方式不限于这种情况，且第一像素电极ELT1和第二像素电极ELT2的形状、结构和/或布置关系可以不同地改变。
第一像素电极ELT1和第二像素电极ELT2可形成为反射电极。然而，实施方式不限于这种情况。例如，第一像素电极ELT1和第二像素电极ELT2可由具有特定反射率的导电材料制成。例如，第一像素电极ELT1和第二像素电极ELT2可包括但不限于诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr的金属或这些金属的合金、诸如铟锌氧化物(IZO)、锌氧化物(ZnO)或铟锡锌氧化物(ITZO)的导电氧化物以及诸如PEDOT的导电聚合物中的至少一者。此外，第一像素电极ELT1和第二像素电极ELT2中的每一个可形成为单层或多层，且其堆叠结构不受限制。
第一像素电极ELT1和第二像素电极ELT2可在显示图像的方向(例如，朝向显示装置100的前方的方向)上引导从发光元件LD中的每一个的两端EP1和EP2发射的光。当第一像素电极ELT1和第二像素电极ELT2具有与第一障碍肋PW1和第二障碍肋PW2的形状对应的形状时，从发光元件LD中的每一个的两端EP1和EP2发射的光可通过第一像素电极ELT1和第二像素电极ELT2朝向显示装置100的前方反射。因此，可改善从发光元件LD发射的光的效率。
此外，第一障碍肋PW1和第二障碍肋PW2可充当反射构件。第一障碍肋PW1和第二障碍肋PW2可与设置在第一障碍肋PW1和第二障碍肋PW2上的第一像素电极ELT1和第二像素电极ELT2一起充当用于改善从发光元件LD中的每一个输出的光的效率的反射构件。
第一封盖层CPL1和第二封盖层CPL2可位于具有第一像素电极ELT1和第二像素电极ELT2的每个像素区域PXA中。例如，第一封盖层CPL1可位于第一像素电极ELT1上以覆盖第一像素电极ELT1，且第二封盖层CPL2可位于第二像素电极ELT2上以覆盖第二像素电极ELT2。
第一封盖层CPL1和第二封盖层CPL2可由诸如IZO的透明导电材料制成，以最小化或减少从发光元件LD中的每一个发射的光的损失。然而，实施方式不限于这种情况，且第一封盖层CPL1和第二封盖层CPL2的组成材料可以改变。
第一封盖层CPL1和第二封盖层CPL2可防止或减小由于在发光显示装置的制造工艺期间发生的缺陷而导致的对第一像素电极ELT1和第二像素电极ELT2的损害，并且可增加第一像素电极ELT1和第二像素电极ELT2与电路元件层PCL之间的粘性。第一封盖层CPL1和第二封盖层CPL2中的至少一者可被省略。
第一绝缘图案INP1可位于具有第一封盖层CPL1和第二封盖层CPL2的每个像素区域PXA中。第一绝缘图案INP1可位于电路元件层PCL与发光元件LD中的每一个之间，并且可覆盖第一封盖层CPL1和第二封盖层CPL2的相应的区域。第一绝缘图案INP1可稳定地支承发光元件LD并且防止或减小发光元件LD的位移。第一绝缘图案INP1可在与显示元件层LDL中所形成的绝缘层中的任一者相同的(或基本上相同的)时间处形成，或者可独立地形成。
发光元件LD可被提供并在具有第一绝缘图案INP1的每个像素区域PXA中对齐。发光元件LD可通过在第一像素电极ELT1与第二像素电极ELT2之间形成的电场感应成自对齐，且可位于每个像素区域PXA的第一像素电极ELT1与第二像素电极ELT2之间。
第二绝缘图案INP2可位于具有发光元件LD的每个像素区域PXA中且可部分地覆盖发光元件LD的上表面。第二绝缘图案INP2可在与显示元件层LDL中所形成的绝缘层中的任一者相同的(或基本上相同的)时间处形成，或者可独立地形成。
第五绝缘层INS5可形成在第一封盖层CPL1的上表面的一部分上。第五绝缘层INS5可在与第一绝缘图案INP1和第二绝缘图案INP2中的任一者相同的(或基本上相同的)时间处形成，或者可独立地形成。第五绝缘层INS5可被省略。
第一接触电极CNE1可位于具有第二绝缘图案INP2和第五绝缘层INS5的每个像素区域PXA中。第一接触电极CNE1可覆盖第一封盖层CPL1并且可通过第一封盖层CPL1电联接至第一像素电极ELT1。当第一封盖层CPL1被省略时，第一接触电极CNE1可直接设置在第一像素电极ELT1上并且可直接联接至第一像素电极ELT1。此外，第一接触电极CNE1可覆盖位于每个像素区域PXA中的至少一个发光元件LD的第一端部EP1，并且将至少一个发光元件LD的第一端部EP1联接至第一像素电极ELT1。
第六绝缘层INS6可位于具有第一接触电极CNE1的每个像素区域PXA中。第六绝缘层INS6可覆盖第一接触电极CNE1和第五绝缘层INS5。
第二接触电极CNE2可位于具有第六绝缘层INS6的每个像素区域PXA中。第二接触电极CNE2可覆盖第二封盖层CPL2并且可通过第二封盖层CPL2电联接至第二像素电极ELT2。当第二封盖层CPL2被省略时，第二接触电极CNE2可直接设置在第二像素电极ELT2上，并且可直接联接至第二像素电极ELT2。此外，第二接触电极CNE2可覆盖位于每个像素区域PXA中的至少一个发光元件LD的第二端部EP2，并且将至少一个发光元件LD的第二端部EP2联接至第二像素电极ELT2。
第七绝缘层INS7和外涂层OC可位于具有第二接触电极CNE2的每个像素区域PXA中。根据实施方式，第七绝缘层INS7可设置在包括显示区域DA和非显示区域NDA的衬底SUB的表面上，并且外涂层OC可覆盖第七绝缘层INS7的上表面。
同时，参考电压布线L_SEN和第一布线AL1(以及第二布线AL2)可位于非显示区域NDA中。参考电压布线L_SEN可位于衬底SUB的非显示区域NDA中，且第一布线AL1可与参考电压布线L_SEN重叠。
第一布线AL1可位于电路元件层PCL的第四绝缘层INS4上。第一布线AL1可形成在与第一像素电极ELT1和第二像素电极ELT2中的至少一者相同的层上。第一布线AL1可在形成第一像素电极ELT1和第二像素电极ELT2的过程中形成在与第一像素电极ELT1和第二像素电极ELT2相同的层上。
第一布线AL1还可位于与第一封盖层CPL1和第二封盖层CPL2以及第一接触电极CNE1和第二接触电极CNE2中的至少一者相同的层上。第一布线AL1可在形成第一封盖层CPL1和第二封盖层CPL2的过程中形成在与第一封盖层CPL1和第二封盖层CPL2相同的层上，或者可在形成第一接触电极CNE1和第二接触电极CNE2的过程中形成在与第一接触电极CNE1和第二接触电极CNE2相同的层上。
第一布线AL1还可具有包括多个导电层的多层结构，多个导电层分别在与第一像素电极ELT1和第二像素电极ELT2、第一封盖层CPL1和第二封盖层CPL2、以及第一接触电极CNE1和第二接触电极CNE2之中的位于不同层上的多个电极相同的层上。例如，参照图11，第一布线AL1可包括第一导电布线AL1a和与第一导电布线AL1a重叠的第二导电布线AL1b。第一导电布线AL1a可位于与第一像素电极ELT1和第二像素电极ELT2或者第一封盖层CPL1和第二封盖层CPL2相同的层上。第二导电布线AL1b可位于与第一封盖层CPL1和第二封盖层CPL2或者第一接触电极CNE1和第二接触电极CNE2相同的层上。
参考电压布线L_SEN可位于与形成在电路元件层PCL中的电极中的至少一者相同的层上。
例如，如图7中所示，参考电压布线L_SEN可包括与晶体管T的第一电极ET1一起位于第三绝缘层INS3与第四绝缘层INS4之间的第一子布线SUL1。在这种情况下，第一布线AL1可通过穿透第四绝缘层INS4的第一接触孔CNT1接触第一子布线SUL1。
对于另一示例，如图8中所示，参考电压布线L_SEN还可包括与第一电容器电极CSE1一起位于第二绝缘层INS2与第三绝缘层INS3之间的第二子布线SUL2，或者如图9中所示，参考电压布线L_SEN可包括与晶体管T的栅电极GE和第二电容器电极CSE2一起位于第一绝缘层INS1与第二绝缘层INS2之间的第三子布线SUL3。第二子布线SUL2的导电性(例如，电传导性)可大于第一子布线SUL1的导电性。例如，第二子布线SUL2的电阻抗可小于第一子布线SUL1的电阻抗。在某些实施方式中，如图10中所示，参考电压布线L_SEN可包括与晶体管T的半导体层SCL一起位于衬底SUB上的缓冲层BFL与第一绝缘层INS1之间的第四子布线SUL4。
参考电压布线L_SEN还可具有包括位于第三绝缘层INS3与第四绝缘层INS4之间的第一子布线SUL1、位于第二绝缘层INS2与第三绝缘层INS3之间的第二子布线SUL2、位于第一绝缘层INS1与第二绝缘层INS2之间的第三子布线SUL3、以及位于衬底SUB与第一绝缘层INS1之间的第四子布线SUL4中的至少两个的多层结构。
如以上参照图7至图12所描述的，参考电压布线L_SEN和第一布线AL1可位于衬底SUB的非显示区域NDA中，并且可具有单层结构或多层结构。因此，可减小参考电压布线L_SEN和第一布线AL1的电阻(例如，电阻抗)，且可以进一步防止或减小在发光元件LD的对齐期间施加的对齐电压的压降，从而改善发光元件LD的对齐效率。此外，可以防止或减小在显示装置100的驱动期间施加的参考电压的压降。因此，可以获得关于像素PXL的特性的更准确的信息。
图13是图1的显示装置100中所包括的发光元件LD的示例的立体图。
参照图1，发光元件LD可包括第一导电半导体层11、第二导电半导体层13、以及设置在第一导电半导体层11与第二导电半导体层13之间的有源层12。发光元件LD可以是第一导电半导体层11、有源层12和第二导电半导体层13的顺序堆叠。
发光元件LD可设置为在一个方向上延伸的棒。如果将发光元件LD所延伸的方向限定为纵向方向，发光元件LD可具有沿着纵向方向的端部和另一端部。
第一导电半导体层11和第二导电半导体层13中的一个可定位在发光元件LD的所述端部处，且第一导电半导体层11和第二导电半导体层13中的另一个可定位在发光元件LD的另一端部处。
发光元件LD可制造成棒形状。这里，术语“棒形状”包含诸如在纵向方向上伸长的圆柱或多棱柱的杆状形状或条状形状(例如，具有大于1的纵横比)，且发光元件LD的截面形状不受特别限制。例如，发光元件LD的长度可大于发光元件LD的直径(或截面宽度)。
发光元件LD可具有微量级或纳米量级尺寸，例如，微量级或纳米量级直径和/或长度。然而，发光元件LD的尺寸不限于该示例。例如，发光元件LD的尺寸可以根据使用发光元件LD的发光显示装置的设计条件而不同地改变。
第一导电半导体层11可包括至少一个n型半导体层。例如，第一导电半导体层11可包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，且可包括掺杂有诸如Si、Ge或Sn的第一导电掺杂剂的n型半导体层。然而，第一导电半导体层11的组成材料不限于上述示例，且第一导电半导体层11可包括多种材料。
有源层12可位于第一导电半导体层11上，且可具有单量子阱结构或多量子阱结构。在某些实施方式中，掺杂有导电掺杂剂的覆层可形成在有源层12上和/或形成在有源层12下。例如，覆层可以是AlGaN层或InAlGaN层。可使用诸如AlGaN或AlInGaN的材料来形成有源层12，并且还可使用多种其他材料来形成有源层12。
当设定电压或预定电压或者更高的电压的电场施加至发光元件LD的两端时，由于电子-空穴对在有源层12中结合在一起，因此发光元件LD发光。可通过控制发光元件LD的发光将发光元件LD用作像素PXL的光源。
第二导电半导体层13可位于有源层12上，并且可包括与第一导电半导体层11不同类型(或种类)的半导体层。第二导电半导体层13可包括至少一个p型半导体层。例如，第二导电半导体层13可包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，且可包括掺杂有诸如Mg的第二导电掺杂剂的p型半导体层。然而，第二导电半导体层13的组成材料不限于上述示例，且第二导电半导体层13可包括多种材料。
除了第一导电半导体层11、有源层12和第二导电半导体层13之外，发光元件LD还可包括其他组件。例如，发光元件LD还可包括位于第一导电半导体层11、有源层12和/或第二导电半导体层13上和/或下方的一个或多个磷光体层、有源层、半导体层和/或电极层。
此外，发光元件LD还可包括绝缘膜14。绝缘膜14可至少围绕有源层12的外圆周表面。此外，绝缘膜14还可围绕第一导电半导体层11和第二导电半导体层13中的每一个的至少一部分。
虽然在图13中移除了绝缘膜14的一部分，但是这仅旨在清楚地示出发光元件LD的堆叠结构，且绝缘膜14可围绕发光元件LD的除了发光元件LD的两端之外的整个外圆周表面(例如，圆柱体的侧部)。替代地，绝缘膜14可仅覆盖第一导电半导体层11、有源层12和/或第二导电半导体层13的侧部中的一些。替代地，绝缘膜14可被省略。
绝缘膜14可包括透明绝缘材料。例如，绝缘膜14可包括选自SiO2、Si3N4、Al2O3和TiO2中的一种或多种绝缘材料。然而，绝缘膜14的材料不限于这些示例。例如，绝缘膜14可由本领域中通常可用的各种适当的绝缘材料制成。
设置在发光元件LD中的绝缘膜14可防止或减少发光元件LD的有源层12与例如上述第一像素电极ELT1和第二像素电极ELT2(参见图7)的短路。因此，可确保发光元件LD的电稳定性。此外，由于最小化或减少了发光元件LD的表面缺陷，因此可改善发光元件LD的寿命和效率。另外，即使在发光元件LD放置得彼此靠近时，也可以防止或减少发光元件LD之间的不期望的短路。
发光元件LD可用作包括发光显示装置的各种类型(或种类)的显示装置中的光源。例如，一个或多个发光元件LD可放置在显示面板的每个像素区域中以形成每个像素的发光单元。然而，发光元件LD的应用领域不限于显示装置。例如，发光元件LD可在需要光源的其他类型的发光装置(诸如照明装置)中使用。
虽然在图13中将发光元件LD示出为圆柱形棒形状的发光二极管，但是这仅仅是示例。发光元件的类型和/或形状不限于该示例。
现在，将描述参考电压布线L_SEN在驱动显示装置100期间以及在制造显示装置100期间(例如，在发光元件LD的对齐过程期间)的功能。
图14是图1的显示装置100的示例的电路图。图15是图14的显示装置100中所包括的像素PXL的示例的电路图。图16示出了图14的显示装置100中所包括的数据驱动器120的示例。图17是传输至图15的像素PXL的信号的示例的波形图。
首先，参照图1、图2和图14，显示装置100可包括显示面板110、数据驱动器120、时序控制器130、扫描驱动器140和电源单元。
显示面板110可包括数据布线DL1至DLm(其中，m为大于1的整数)、扫描布线SL1至SLn(其中，n为大于1的整数)、感测布线SSL1至SSLm(其中，m为大于1的整数)以及感测控制布线L1至Ln。数据布线DL1至DLm和感测布线SSL1至SSLm可在第一方向D1上延伸，并且可沿着第二方向D2布置。扫描布线SL1至SLn和感测控制布线L1至Ln可在第二方向D2上延伸，并且可沿着第一方向D1布置。像素PXL可定位在数据布线DL1至DLm、扫描布线SL1至SLn、感测布线SSL1至SSLm以及感测控制布线L1至Ln的交叉点处。像素PXL中的每一个可联接至数据布线DL1至DLm中的一个、扫描布线SL1至SLn中的一个、感测布线SSL1至SSLm中的一个以及感测控制布线L1至Ln中的一个。此外，像素PXL中的每一个可接收第一电源电压VDD和第二电源电压VSS。
数据驱动器120可通过数据布线DL1至DLm和感测布线SSL1至SSLm联接至显示面板110。数据驱动器120可在时序控制器130的控制下通过数据布线DL1至DLm向像素PXL提供数据信号。数据驱动器120还可接收信号VDIS、VBK和Vset。此外，数据驱动器120可通过感测布线SSL1至SSLm向像素PXL提供参考电压VINT(参见图15)并通过感测布线SSL1至SSLm接收来自像素PXL的感测电流。
时序控制器130可接收来自外部系统的控制信号CS和图像信号R、G、B。控制信号CS可包括垂直同步信号、水平同步信号等。图像信号R、G、B可包括像素PXL的亮度信息，且亮度可具有1024、256或64灰阶。时序控制器130可通过根据垂直同步信号以帧为单位划分图像信号R、G、B并且根据水平同步信号以扫描布线为单位划分图像信号R、G、B来产生图像数据DATA。时序控制器130可响应于控制信号CS和图像信号R、G、B将控制信号CONT1和CONT2分别提供至数据驱动器120和扫描驱动器140。时序控制器130可将图像数据DATA与控制信号CONT1一起提供至数据驱动器120，且数据驱动器120可根据控制信号CONT1通过采样和保持输入的图像数据DATA并将图像数据DATA转换为模拟电压来产生数据信号。然后，数据驱动器120可通过数据布线DL1至DLm将数据信号提供至像素PXL。时序控制器130可向数据驱动器120提供用于控制感测开关SW1以及SW2至SWm(参见图16)的开关操作的开关控制信号Φ1至Φ3，并且时序控制器130可向数据驱动器120提供信号fb和ADC_OUT。
扫描驱动器140可通过扫描布线SL1至SLn和感测控制布线L1至Ln联接至显示面板110。扫描驱动器140可根据从时序控制器130接收的控制信号CONT2将扫描信号依次传输至扫描布线SL1至SLn。扫描驱动器140可在感测周期期间通过感测控制布线L1至Ln向需要测量其电流的像素PXL提供感测信号。
电源单元可根据从时序控制器130接收的控制信号向像素PXL供应驱动电压。驱动电压可包括第一电源电压VDD和第二电源电压VSS，且第一电源电压VDD可具有比第二电源电压VSS更大的电势。
参照图15，像素PXL可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、存储电容器Cst和发光元件LD。
第一晶体管T1可包括接收第一电源电压VDD的第一电极、联接至第一节点N1的第二电极、以及联接至第二节点N2的栅电极(或控制电极)。第一晶体管T1可基于第二节点N2的电压将驱动电流传输至第一节点N1。
第二晶体管T2可包括联接至数据布线DL的第一电极、联接至第二节点N2的第二电极、以及接收扫描信号SC的栅电极。第二晶体管T2可响应于扫描信号SC而将通过数据布线DL接收的数据信号DATA提供至第二节点N2。
第三晶体管T3可包括联接至感测布线SSL的第一电极、联接至第一节点N1的第二电极、以及接收感测控制信号SS的栅电极。第三晶体管T3可响应于感测控制信号SS而将通过感测布线SSL接收的参考电压VINT提供至第一节点N1。
存储电容器Cst可联接在第一节点N1与第二节点N2之间，并且可存储数据信号DATA或保持数据信号DATA达设定时间或预定时间。
发光元件LD可联接在第一节点N1与接收第二电源电压VSS的第二电源布线之间。发光元件电容器CLD可联接在第一节点N1与用于接收第二电源电压VSS的第二电源布线之间。发光元件LD可基于通过第一晶体管T1接收的驱动电流发光。
参照图14和图16，数据驱动器120可包括电流测量单元121、开关单元123和数据提供单元125。
电流测量单元121可通过感测布线SSL1至SSLm联接至像素PX11至PXnm。电流测量单元121可在感测周期中作为电流积分器操作。这里，感测周期是在其间测量流经发光元件LD(见图15)的电流的时间段。可基于测量的电流确定用于数据信号DATA的补偿值。例如，电流测量单元121可包括操作放大器、电容器等，且电流测量单元121可通过使用这些组件对从像素PX11至PXnm中的至少一些接收的感测电流进行积分。
电流测量单元121可经由开关单元123联接至感测布线SSL1至SSLm。开关单元123可包括开关SW1至SWm，且开关SW1至SWm可将感测布线SSL1至SSLm联接至电流测量单元121。开关SW1至SWm可基于从时序控制器130接收的开关控制信号彼此独立地操作。例如，仅第一开关SW1可接通，在这种情况下，电流测量单元121可通过第一感测布线SSL1测量包括在第一像素列中的第11像素PX11至第n1像素PXn1中的每一个的特性。对于另一示例，当仅第二开关SW2接通时，电流测量单元121可通过第二感测布线SSL2测量包括在第二像素列中的第12像素PX12至第n2像素PXn2中的每一个的特性。对于另一示例，当全部第一开关SW1至第m开关SWm接通时，电流测量单元121可通过第一感测布线SSL1至第m感测布线SSLm测量包括在一个像素行(例如，包括第11像素PX11至第1m像素PX1m的第一像素行)中的所有像素的特性。
如上所述，由于第一感测布线SSL1至第m感测布线SSLm联接至参考电压布线V_SEN，因此在测量包括在设定或特定像素行中的所有像素的特性的方法中，可以减小用于感测的感测电压中的压降和感测电流的衰减。
数据提供单元125可包括多个数模转换器(DAC)，且DAC可通过主数据布线接收数据信号DATA，将数据信号DATA转换成模拟信号，且通过数据布线DL1至DLm将模拟信号提供至像素PX11至PXnm。
参照图15和图17，一个帧1F可包括数据写入周期PER_W、发射周期PER_E和边沿(porch)周期PER_P。这里，帧1F是在其间显示一个帧图像的周期。例如，帧1F可以是短于1/60秒的时间。一个帧1F包括与像素列(例如，包括在显示装置100中的像素列)的数量对应的水平时间。例如，一个帧1F可包括与800个像素列对应的800个水平时间(800H)，且一个水平时间(1H)例如可以是约16ms。
数据写入周期PER_W是在其间将数据信号DATA提供至每个像素PXL的时间周期，且可小于一个水平时间(1H)。数据写入周期PER_W可顺序地分配至每个像素行，且分配至像素行的数据写入周期PER_W可以通过设定或特定时间PER_OE隔开。例如，在开始时间P0处，数据写入周期PER_W可分配至第一像素行。然后，在第一时间P1处，数据写入周期PER_W可分配至第二像素行。
发射周期PER_E可以是在其间每个像素PXL响应于数据信号DATA发光的时间周期。发射周期PER_E例如可以是719个水平时间(719H)并且可延伸为经过第三时间P3。可在数据写入周期PER_W之后经过设定或特定时间PER_OE之后分配发射周期PER_E。
可在发射周期PER_E之后分配边沿周期PER_P，并且边沿周期PER_P可以是用于区分当前帧与下一帧的周期(例如，在从第四时间P4至第五时间P5的周期期间)。边沿周期PER_P例如可以是80个水平时间(80H)。
第一电源电压VDD、第二电源电压VSS和参考电压VINT中的每一个可在一个帧1F期间具有恒定的电压电平。
数据电压Vdata可根据数据信号DATA针对每个水平时间(1H)改变，且可以具有例如在约1V和10V之间的电压电平。
在第一像素行的数据写入周期PER_W中，第一扫描信号SC[1]和第一感测控制信号SS[1]可具有逻辑高电平(或导通电压电平)。在这种情况下，像素PXL(参见图14)的第二晶体管T2可响应于第一扫描信号SC[1]而导通，且对应于数据信号DATA的数据电压Vdata可施加至第二节点N2。此外，第三晶体管T3可响应于第一感测控制信号SS[1]而导通，且参考电压VINT可施加至第一节点N1。第一晶体管T1可响应于第二节点N2的节点电压(例如，数据电压Vdata)而导通并且可将节点电压传输至第一节点N1。这里，由于通过第三晶体管T3形成电流路径(例如，感测路径)，因此驱动电流可通过感测布线SSL移动至电流测量单元121(参见图16)。例如，可以并发地(例如，同时)执行向像素PXL写入数据和测量像素PXL的特性。在图17中，类似地示出了第二扫描信号SC[2]、第二感测控制信号SS[2]、第n扫描信号SC[n]、第n感测控制信号SS[n]。
如图17中所示，由于数据写入周期PER_W依次分配至每个像素行，因此显示装置100可以以像素行为单位测量像素PXL的特性。
如上文中参照图14至图17描述的，显示装置100可使用外部补偿方法来测量像素PXL的特性。显示装置100可在向像素PXL写入数据的同时测量像素PXL的特性。用于测量像素PXL的特性的参考电压VINT可通过感测布线SSL1至SSLm被提供至像素PXL。这里，由于感测布线SSL1至SSLm通过参考电压布线V_SEN彼此联接，因此可减小参考电压VINT的压降。此外，可通过感测布线SSL1至SSLm来减小感测电流的衰减，且可以更准确地测量像素PXL的特性。
图18至图19是制造中的显示装置的示例的平面图。在图18和图19中，示出了对应于图2的显示装置100的显示装置的平面图。图20至图21是图19的显示装置100b的像素区域PXA中所包括的像素PXLa的相应示例的电路图。在图20至图21中，示出了基本上类似于图15的像素PXL的像素PXLa。图22是在图20的像素PXLa中测量的信号的示例的波形图。
参照图18的显示装置100a，可准备衬底SUB。衬底SUB可包括具有像素区域PXA的显示区域DA和非显示区域NDA。由于像素区域PXA、显示区域DA和非显示区域NDA与上文中参照图2描述的像素区域PXA、显示区域DA和非显示区域NDA基本上相同，因此将不重复其描述。
参考电压布线L_SEN可形成在显示区域DA和非显示区域NDA中。包括构成图14的每个像素PXL的各种电路元件和/或联接至电路元件的各种布线的电路元件层可位于衬底SUB上。
如上文中参照图2描述的，感测布线SSL可在第一方向D1上延伸以跨过衬底SUB的显示区域DA，并且可沿着第二方向D2重复地布置。连接布线L_CON可位于衬底SUB的非显示区域NDA中且在第二方向D2上延伸并且可联接至感测布线SSL。感测布线SSL和连接布线L_CON可在相同的过程中一体地形成。
接下来，可在显示区域DA中形成公共电极MD1、第二像素电极ELT2、以及第一布线AL1和第二布线AL2。这里，公共电极MD1中的每一个可通过联接第一像素电极ELT1而形成，并且可包括第一像素电极ELT1和联接第一像素电极ELT1的联接电极A_E。公共电极MD1可在第一方向D1上延伸至定位在显示装置100a的一侧上的非显示区域NDA。类似地，第二像素电极ELT2可在第一方向D1上延伸至定位在显示装置100的另一侧上的非显示区域NDA。
第一布线AL1和第二布线AL2可位于非显示区域NDA中。第一布线AL1和第二布线AL2可定位在衬底SUB的不同的端部处以彼此面对，且显示区域DA插置在第一布线AL1与第二布线AL2之间。第一布线AL1可位于显示区域DA下方的非显示区域NDA中，且第二布线AL2可位于显示区域DA上方的非显示区域NDA中。第一布线AL1可联接至公共电极MD1，且第二布线AL2可联接至第二像素电极ELT2。第一布线AL1和公共电极MD1可一体地形成，且第二布线AL2和第二像素电极ELT2可一体地形成。
第一布线AL1和第二布线AL2以及公共电极MD1可具有单层结构或多层结构。
参照图19，在形成公共电极MD1和第二像素电极ELT2之后，可将发光元件LD供应或放置到每个像素区域PXA中。发光元件LD可分散在设定或预定溶液内并且通过例如喷墨方法供应至每个像素区域PXA。然而，供应发光元件LD的方法不限于喷墨方法，且可以通过多种方法将发光元件LD供应至每个像素区域PXA。
接下来，可将对齐电压施加至第一布线AL1和第二布线AL2，并且可在每个像素区域PXA中形成电场。因此，发光元件LD在每个像素区域PXA中的第一像素电极ELT1与第二像素电极ELT2之间自对齐。
在某些实施方式中，可将接地电压GND施加至第一布线AL1，并且可将交流电压AC施加至第二布线AL2。替代地，可将交流电压AC施加至第一布线AL1，并且可将接地电压GND施加至第二布线AL2。
施加至第一布线AL1和第二布线AL2的电压可提供至公共电极MD1和第二像素电极ELT2。因此，可在每个像素区域PXA中的公共电极MD1与第二像素电极ELT2之间形成电场，使得注入到每个像素区域PXA中的发光元件LD在第一像素电极ELT1与第二像素电极ELT2之间对齐。
可依次或并发地(例如，同时)执行发光元件LD的供应和对齐。例如，在发光元件LD供应至每个像素区域PXA的同时，它们可通过将对齐电压施加至每个像素区域PXA中的公共电极MD1和第二像素电极ELT2而对齐。对于另一示例，在发光元件LD供应至每个像素区域PXA之后，它们可通过将对齐电压施加至每个像素区域PXA中的公共电极MD1和第二像素电极ELT2而对齐。在某些实施方式中，可以以任何顺序和/或方法执行发光元件LD的供应和对齐。
第一布线AL1可通过第一接触孔CNT1电联接至参考电压布线L_SEN。因此，可以进一步减小对齐电压的压降，并且可改善发光元件LD的对齐效率。
参照图20，由于公共电极MD1联接至参考电压布线L_SEN，因此在发光元件LD的对齐期间施加至第一布线AL1的接地电压GND可通过公共电极MD1施加至参考电压布线L_SEN。这里，当第三晶体管T3响应于感测控制信号SS而导通时，第一节点N1可电联接至参考电压布线L_SEN。如上文中参照图14所描述的，感测控制信号SS可由扫描驱动器140提供。
参照图19的显示装置100b，由于公共电极MD1和第二像素电极ELT2彼此邻近，因此它们可以彼此联接。因此，如图22中所示，第一节点N1处的节点电压V_N1可具有交流波形，而不是诸如接地电压V_GND的恒定电压的波形。从施加接地电压V_GND的点到第一节点N1的路径越长，则该路径的电阻分量越大，这转而增加节点电压V_N1的第三振幅AP3。由于从施加接地电压V_GND的点到第一节点N1的路径通过每个公共电极MD1和参考电压布线L_SEN的并联联接而形成，因此该路径的电阻分量可减小，且节点电压V_N1的第三振幅AP3可减小。
通过第二布线AL2施加的交流电压V_AC可通过第二像素电极ELT2中的每一个的电阻分量而降低，且在第二像素电极ELT2中的每一个处的电极电压V_CAT可具有小于交流电压V_AC的第一振幅AP1的第二振幅AP2。
电极电压V_CAT和节点电压V_N1之间的差异越大，则形成在每个像素区域PXA中的公共电极MD1与第二像素电极ELT2之间的电场越大。因此，可以改善发光元件LD的对齐效果。
在实施方式中，在发光元件LD的对齐期间，可将接地电压GND施加至数据布线DL，并且可将具有导通电压的扫描信号SC施加至第二晶体管T2。
参照图21，当第二晶体管T2响应于扫描信号SC而导通时，其可以电联接至数据布线DL。此外，数据布线DL和第一节点N1(例如，公共电极MD1和参考电压布线L_SEN)可通过存储电容器Cst彼此联接。当传输具有接地电压GND的数据信号DATA时，节点电压的变化可因存储电容器Cst而减小。
表1
Figure BDA0002192094190000271
表1示出了根据第二晶体管T2和第三晶体管T3中的每一个的导通状态或截止状态的、在每个像素区域PXA中的公共电极MD1与第二像素电极ELT2之间的电势差ΔV(例如，电极电压V_CAT的第二振幅AP2与节点电压V_N1的第三振幅AP3之间的差异)。
当第二晶体管T2和第三晶体管T3截止时，电势差ΔV为交流电压AC的约20％。当第二晶体管T2导通时(例如，当使用存储电容器Cst时)，电势差ΔV增加到交流电压AC的约49％。当第三晶体管T3导通时(例如，当使用参考电压布线L_SEN时)，电势差ΔV增加到交流电压AC的约62％。当第二晶体管T2和第三晶体管T3导通时，电势差ΔV增加到交流电压AC的约87％。例如，通过在发光元件LD的对齐期间使第二晶体管T2和第三晶体管T3导通，可将对齐效率提升到约四倍。
再次参照图19，在完成发光元件LD的供应和对齐之后，第一像素电极ELT1在像素区域PXA之间彼此分离，使得像素PXL可以被独立地驱动。例如，可使用例如蚀刻工艺来移除每个公共电极MD1的联接电极A_E以形成第一像素电极ELT1。这里，联接电极A_E可以是每个公共电极MD1的定位在像素区域PXA与另一像素区域PXA之间以及定位在像素区域PXA与第一布线AL1之间的部分。
另一方面，第二像素电极ELT2中的每一个可在像素区域PXA之间保持完整而不分开。此外，第二布线AL2可保持联接至显示区域DA的像素PXL。然而，实施方式不限于这种情况。例如，在实施方式中，第二像素电极ELT2中的每一个可在像素区域PXA之间分开。
接下来，在某些实施方式中，如图7中所示，通过在发光元件LD中的每一个的相应端部处形成第一接触电极CNE1和第二接触电极CNE2，发光元件LD中的每一个的两个端部分别物理联接和/或电联接至第一像素电极ELT1和第二像素电极ELT2。可在形成第一像素电极ELT1的过程之前执行形成第一接触电极CNE1和第二接触电极CNE2的过程。
如上文中参照图18至图22所描述的，在发光元件LD的对齐期间，每个像素PXL中的第三晶体管T3可导通，可传输接地电压GND的数据信号DATA，且第二晶体管T2可导通，由此极大地改善发光元件LD的对齐效率。
图23至图24是图1的显示装置100的示例的电路图。在图23至图24中，示出了对应于图14的电路图。图25是图23的显示装置100_5中所包括的像素PXL的示例的电路图。图26是图24的显示装置100_6的示例的平面图。
首先，参照图1、图14和图23，除了感测布线SSL1至SSLm之外，图23的显示装置100_5可以与图14的显示装置100基本上相同或相似。因此，这里将不重复其冗余描述。
感测布线SSL1至SSLm可在第一方向D1上延伸以跨过显示面板110，并且可沿着第二方向D2彼此间隔开。感测布线SSL1至SSLm可在显示面板110的端部处(例如，在上文中所描述的非显示区域NDA中)通过参考电压布线彼此电联接。在某些实施方式中，感测布线SSL1至SSLm可以不联接至数据驱动器120并且可联接至电源单元，且参考电压VINT可从电源单元施加至感测布线SSL1至SSLm。
在图23中，虽然感测布线SSL1至SSLm在第一方向D1上延伸，但是实施方式不限于这种情况。
参照图24，感测布线SSL1至SSLn可在第二方向D2上延伸并且可沿着第一方向D1彼此间隔开。此外，感测布线SSL1至SSLn可通过参考电压布线L_VINT彼此电联接并且可从电源单元接收参考电压VINT。
参照图25，像素PXL_1可包括用于产生具有与数据信号对应的亮度的光的发光单元EMU和用于驱动发光单元EMU的像素电路PXC。
发光单元EMU可包括并联联接在第一电源电压VDD与第二电源电压VSS(或者第一电源端子与第二电源端子)之间的发光元件LD。这里，第一电源电压VDD和第二电源电压VSS可具有不同的电势，使得发光元件LD可以发光。例如，第一电源电压VDD可设定为高电势电源电压，且第二电源电压VSS可设定为低电势电源电压。在像素PXL的发射周期期间，第一电源电压VDD与第二电源电压VSS之间的电势差可设定为等于或高于发光元件LD的阈值电压。
发光单元EMU可发射具有与通过像素电路PXC供应的驱动电流对应的亮度的光。
像素电路PXC可联接至像素PXL的扫描线Si和数据线Dj。例如，当像素PXL位于显示区域DA的第i行和第j列中时，像素PXL_1的像素电路PXC可联接至显示区域DA的第i扫描线Si和第j数据线Dj。
此外，像素电路PXC还可联接至至少一条其他扫描线。例如，第i行中的像素PXL中的每一个还可联接至第(i-1)扫描线Si-1和/或第(i+1)扫描线Si+1(或第i感测控制布线SLi)。此外，除了第一电源电压VDD和第二电源电压VSS之外，像素电路PXC还可联接至第三电源。例如，像素电路PXC还可联接至参考电压VINT(或参考电源或初始化电源)。
像素电路PXC可包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1(驱动晶体管)可具有电极(例如经由第五晶体管T5联接至第一电源电压VDD的源电极)和另一电极(例如经由第六晶体管T6联接至发光元件LD的相应端部的漏电极)。此外，第一晶体管T1的栅电极可联接至第一节点N1。第一晶体管T1根据第一节点N1的电压来控制经由发光元件LD在第一电源电压VDD与第二电源电压VSS之间流动的驱动电流。
第二晶体管T2(开关晶体管)联接在数据线Dj与第一晶体管T1的源电极之间。此外，第二晶体管T2的栅电极联接至扫描线Si。第二晶体管T2在从扫描线Si接收到栅极导通电压(例如，低电压)的扫描信号时导通，并且将数据线Dj电联接至第一晶体管T1的源电极。因此，当第二晶体管T2导通时，从数据线Dj供应的数据信号被传输至第一晶体管T1。
第三晶体管T3联接在第一晶体管T1的漏电极与第一节点N1之间。此外，第三晶体管T3的栅电极联接至扫描线Si。第三晶体管T3在从扫描线Si接收到栅极导通电压的扫描信号时导通并且将第一晶体管T1的漏电极电联接至第一节点N1。因此，当第三晶体管T3导通时，第一晶体管T1呈二极管联接。
第四晶体管T4联接在第一节点N1与参考电压VINT之间。此外，第四晶体管T4的栅电极联接至先前扫描线，例如第(i-1)扫描线Si-1。第四晶体管T4在栅极导通电压的扫描信号供应至第(i-1)扫描线Si-1时导通并且将参考电压VINT的电压传输至第一节点N1。这里，参考电压VINT可具有等于或低于数据信号的最低电压的电压。
第五晶体管T5联接在第一电源电压VDD与第一晶体管T1之间。此外，第五晶体管T5的栅电极联接至相应的发射控制线，例如，第i发射控制线Ei。第五晶体管T5在栅极截止电压的发射控制信号供应至第i发射控制线Ei时截止，并且在其他情况下导通。
第六晶体管T6联接在第一晶体管T1与发光元件LD的相应的端部之间。此外，第六晶体管T6的栅电极联接至相应的发射控制线，例如，第i发射控制线Ei。第六晶体管T6在栅极截止电压的发射控制信号供应至第i发射控制线Ei时截止，并且在其他情况下导通。
第七晶体管T7联接在发光元件LD的相应的端部与参考电压VINT之间。此外，第七晶体管T7的栅电极联接至后续扫描线中的任一者，例如第(i+1)扫描线Si+1(或第i感测控制布线SLi)。第七晶体管T7在栅极导通电压的扫描信号供应至第(i+1)扫描线Si+1(或第i感测控制布线SLi)时导通，并且将参考电压VINT供应至发光元件LD的相应的端部。
存储电容器Cst联接在第一电源电压VDD与第一节点N1之间。存储电容器Cst在每个帧周期期间存储供应至第一节点N1的数据信号以及对应于第一晶体管T1的阈值电压的电压。
在图25中，包括在像素电路PXC中的晶体管，例如，第一晶体管T1至第七晶体管T7，全部示出为p型晶体管。然而，实施方式不限于这种情况。例如，第一晶体管T1至第七晶体管T7中的至少一者可改变为n型晶体管。
参照图26，显示装置100_7可包括感测布线SSL、参考电压布线L_VINT、第一像素电极ELT1和第二像素电极ELT2、以及第一布线AL1和第二布线AL2。
如上文中参照图24所描述的，感测布线SSL可在第二方向D2上延伸并且跨过显示区域DA中的像素区域PXA。
参考电压布线L_VINT可在第一方向D1上、在非显示区域NDA中延伸并且可联接至感测布线SSL。
第一像素电极ELT1可包括在每个像素区域PXA中在第二方向D2上延伸的联接部以及在第一方向D1上从联接部延伸的分支部。
第二像素电极ELT2可在每个像素区域PXA中定位成与第一像素电极ELT1相对。每个像素区域PXA中的第二像素电极ELT2可包括在第二方向D2上延伸至邻近像素区域PXA的联接部和在第一方向D1上从联接部延伸的分支部。第二像素电极ELT2的分支部可面对第一像素电极ELT1的分支部。发光元件LD可位于每个像素区域PXA中的第二像素电极ELT2的分支部与第一像素电极ELT1的分支部之间。
第一布线AL1可位于显示装置100_7的定位有参考电压布线L_VINT的侧部上的非显示区域NDA中，并且可直接联接至参考电压布线L_VINT。第二布线AL2可相对于显示区域DA定位成与第一布线AL1相对，并且可位于显示装置100_7的另一侧部上的非显示区域NDA中。
第一布线AL1可包括在第一方向D1上延伸的本体部AL1a和在第二方向D2上从本体部AL1a突出的突出部AL1b。如上文中参照图2所描述的，第一像素电极ELT1可定位于在突出部AL1b所突出的方向上延伸的延长线L_VIR上。
如图26中所示，第一布线AL1可通过突出部AL1b联接至参考电压布线L_VINT，或者如上文中参照图3至图6所描述的，可通过本体部AL1a联接至参考电压布线L_VINT。
再次参照图25，在像素PXL中对齐发光元件LD的过程中，发光单元EMU的第一像素电极ELT1和第二像素电极ELT2可联接至第一布线AL1和第二布线AL2。这里，交流电压AC可施加至第二布线AL2(例如，联接至第二布线AL2的第二电源电压VSS)，且接地电压GND可施加至第一布线AL1(例如，联接至第一布线AL1的第二节点N2)。此外，接地电压GND可施加至联接至第一布线AL1的参考电压布线L_VINT(或感测布线SSL)，且第七晶体管T7可导通以补充或加强施加至第二节点N2的接地电压GND。
当不同电平的电压施加至第一布线AL1和第二布线AL2时，在第一像素电极ELT1与第二像素电极ELT2之间形成电场，使得发光元件LD在第一像素电极ELT1与第二像素电极ELT2之间对齐。
如上文中参照图23至图26所描述的，显示装置100_5、100_6和100_7中的每一个包括联接至第一布线AL1的参考电压布线L_VINT，并且通过第一布线AL1和参考电压布线L_VINT将接地电压GND施加至每个第一像素电极ELT1(或图25的像素PXL_1的第二节点N2)。因此，可以改善发光元件LD的对齐效率。
在根据实施方式的显示装置中，联接至像素电极的第一布线联接至参考电压布线，该参考电压布线联接至像素电极。因此，施加至像素电极的电压的压降减小，且可改善发光元件的对齐效率。
然而，本公开的实施方式的效果不限于本文中所阐述的效果。通过参考权利要求，实施方式的以上及其他效果将对于实施方式所属领域中的普通技术人员变得更加明显。
将理解，虽然在本文中可使用术语“第一”、“第二”、“第三”等术语来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应被这些术语限定。这些术语用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，以下所探讨的第一元件、部件、区域、层或部分可以被称作第二元件、部件、区域、层或部分。
为易于说明，可在本文中使用空间相对术语，诸如“下面”、“下”、“下部”、“下方”、“上方”、“上部”等来描述图中所示的一个元件或特征与另外的元件或特征的关系。应当理解，除了附图中描绘的定向之外，空间相对术语还旨在包含装置在使用或操作中的不同定向。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下”或“下面”或“下方”的元件则将被定向在其他元件或特征“上方”。因此，示例性术语“下”和“下方”可包含上和下两种定向。装置可具有另外的定向(例如，旋转90度或处于其他定向)，并且本文中使用的空间相对描述语应相应地进行解释。
这里使用的术语仅用于描述特定实施方式的目的，而不是旨在限制本公开。如本文所使用的，单数形式“一(a)”和“一个(an)”旨在还包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括(comprises)”“包括(comprising)”“包括(includes)”和“包括(including)”指定所述特征、整体、动作、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、动作、操作、元件和/或组件以及其组合的存在或添加。如本文所用，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。当诸如“中的至少一个”的表述位于一列元素之后时，可修饰整列元素而不是修饰该列表中的单独的元素。
如本文所使用的，术语“基本上”、“约”和类似的术语用作近似的术语而非程度术语，并且旨在解释本领域普通技术人员将认识到的所测量或计算的值中的固有偏差。另外，描述本公开的实施方式时使用的“可”表示“本公开的一个或多个实施方式”。如本文中所使用的，术语“使用(use)”、“使用(using)”和“使用(used)”可分别理解为与术语“利用(utilize)”“利用(utilizing)”和“利用(utilized)”同义。另外，术语“示例性”旨在表示示例或图示。
此外，本文中所记载的任何数字范围旨在包括包含在所记载范围内的具有相同数字精度的所有子范围。例如，“1.0至10.0”的范围旨在包括所记载的最小值1.0与所记载的最大值10.0之间的(包含本数)所有子范围，也就是说，具有大于或等于1.0的最小值和小于或等于10.0的最大值，例如，如2.4至7.6。本文中所记载的任何最大数值限制旨在包括包含在其中的所有更低的数值限制，并且本说明书中所记载的任何最小数值限制旨在包括包含在其中的所有更高的数值限制。因此，申请人保留修改包括权利要求在内的本说明书的权利，以清楚地记载包含在本文中所明确记载的范围内的任何子范围。
根据本文所描述的本公开实施方式的显示装置和/或任何其他相关装置或组件可利用任何适当的硬件、固件(例如，专用集成电路)、软件或软件、固件和硬件的组合来实施。例如，这些装置的各种组件可形成在一个集成电路(IC)芯片上或分开的IC芯片上。另外，这些装置的各种组件可实现在柔性印刷电路膜、载带封装(TCP)、印刷电路板(PCB)上，或者形成在一个衬底上。另外，这些装置的各种组件可以是运行在一个或多个处理器上、一个或多个计算装置中、执行计算机程序指令并且与用于执行本文所描述的各种功能的其他系统组件交互的进程或线程。计算机程序指令存储在可利用标准存储装置实现在计算装置中的存储器中，诸如，例如随机存取存储器(RAM)。计算机程序指令也可存储在其他非暂时性计算机可读介质中，诸如例如CD-ROM、闪存驱动器等。另外，本领域技术人员应认识到，在不背离本公开示例性实施方式的精神和范围的情况下，各种计算装置的功能可组合或集成到单个计算装置中，或者特定计算装置的功能可分布到一个或多个其他计算装置。
除非另有定义，否则在本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中的一个普通技术人员所通常理解的含义相同的含义。还应当理解的是，例如在通常使用的字典中定义的那些术语应被理解为具有与其在相关技术领域和/或本说明书的上下文中的含义一致的含义，并且除非在本文中如此明确定义，否则不应被理解为具有理想化或过于形式化的含义。
虽然出于说明的目的公开了本公开的实施方式，但是本领域技术人员将理解，在不背离随附的权利要求及其等同项的范围和精神的情况下，各种修改、添加和替代是可能的。

Claims (20)

1.显示装置，包括：
衬底，包括具有多个像素区域的显示区域和定位在所述显示区域周围的非显示区域；
电路元件层，包括位于所述像素区域中的每一个中的电路元件和位于所述非显示区域中的参考电压布线，所述参考电压布线电联接至所述电路元件；以及
显示元件层，包括第一像素电极、第二像素电极、多个发光元件和第一布线，所述第一像素电极位于所述像素区域中的每一个中的所述电路元件层上，所述第二像素电极定位成与所述第一像素电极相对，所述多个发光元件位于所述第一像素电极与所述第二像素电极之间，所述第一布线位于所述非显示区域中的所述电路元件层上，
其中，所述第一布线在所述非显示区域中直接联接至所述参考电压布线。
2.如权利要求1所述的显示装置，其中，所述显示元件层还包括第二布线，所述第二布线位于所述非显示区域中的所述电路元件层上并联接至所述第二像素电极。
3.如权利要求2所述的显示装置，其中，所述参考电压布线包括：
主布线，在所述非显示区域中在第一方向上延伸；以及
子布线，在与所述第一方向相交的第二方向上延伸，跨过所述显示区域，且沿着所述第一方向彼此间隔开，
其中，所述主布线直接联接至所述第一布线。
4.如权利要求2所述的显示装置，其中，所述第一布线邻近于所述显示区域的第一侧部，所述第二布线邻近于所述显示区域的与所述第一侧部相对的第二侧部，且所述参考电压布线邻近于所述显示区域的所述第一侧部。
5.如权利要求4所述的显示装置，其中，所述第一布线与所述参考电压布线重叠。
6.如权利要求4所述的显示装置，其中，所述第一布线包括：
本体部，在第一方向上延伸；以及
突出部，在与所述第一方向相交的第二方向上从所述本体部突出。
7.如权利要求6所述的显示装置，其中，所述突出部与所述参考电压布线重叠，且所述第一布线通过所述突出部联接至所述参考电压布线。
8.如权利要求6所述的显示装置，其中，所述第一像素电极定位在所述突出部的延长线上。
9.如权利要求1所述的显示装置，其中，所述第一像素电极和所述第一布线通过分离一条公共布线而形成。
10.如权利要求1所述的显示装置，其中，所述电路元件层还包括依次堆叠在所述衬底与所述显示元件层之间的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。
11.如权利要求10所述的显示装置，其中，所述参考电压布线包括选自第一子布线、第二子布线、第三子布线和第四子布线中的至少一者，所述第一子布线位于所述第三绝缘层与所述第四绝缘层之间，所述第二子布线位于所述第二绝缘层与所述第三绝缘层之间，所述第三子布线位于所述第一绝缘层与所述第二绝缘层之间，所述第四子布线位于所述衬底与所述第一绝缘层之间，
其中，所述第二子布线的导电性大于所述第一子布线的导电性。
12.如权利要求10所述的显示装置，其中，所述第一布线包括：
第一导电布线，位于所述电路元件层上并且直接联接至所述参考电压布线；以及
第二导电布线，位于所述第一导电布线上。
13.如权利要求1所述的显示装置，其中，所述电路元件包括晶体管，并且所述晶体管包括：
半导体图案，位于所述衬底与第一绝缘层之间；
栅电极，位于所述第一绝缘层与第二绝缘层之间，所述栅电极与所述半导体图案重叠；以及
第一电极，位于第三绝缘层与第四绝缘层之间，所述第一电极电联接至所述半导体图案。
14.如权利要求13所述的显示装置，其中，所述晶体管的所述第一电极联接至所述第一像素电极，且所述晶体管的第二电极电联接至所述参考电压布线。
15.如权利要求1所述的显示装置，其中，所述第一像素电极位于与所述第二像素电极相同的层上并且与所述第二像素电极间隔开，所述发光元件中的每一个的第一端部电联接至所述第一像素电极，且所述发光元件中的每一个的第二端部电联接至所述第二像素电极。
16.如权利要求15所述的显示装置，其中，所述显示元件层还包括：
第一接触电极，位于所述发光元件的相应的所述第一端部上，所述第一接触电极分别将所述发光元件联接至所述第一像素电极；以及
第二接触电极，位于所述发光元件的相应的所述第二端部上，所述第二接触电极分别将所述发光元件联接至所述第二像素电极。
17.如权利要求15所述的显示装置，其中，所述发光元件中的每一个包括：
第一导电半导体层，掺杂有第一导电掺杂剂；
第二导电半导体层，掺杂有第二导电掺杂剂；以及
有源层，位于所述第一导电半导体层与所述第二导电半导体层之间。
18.显示装置，包括：
衬底，包括具有多个像素区域的显示区域和定位在所述显示区域周围的非显示区域；
电路元件层，包括位于所述像素区域中的每一个中的电路元件和跨过所述显示区域并且电联接至所述电路元件的参考电压布线；以及
显示元件层，包括第一像素电极、第二像素电极、多个发光元件和第一布线，所述第一像素电极位于所述像素区域中的每一个中的所述电路元件层上，所述第二像素电极定位成与所述第一像素电极相对，所述多个发光元件位于所述第一像素电极与所述第二像素电极之间，所述第一布线位于所述非显示区域中的所述电路元件层上，
其中，所述第一布线在所述非显示区域中直接联接至所述参考电压布线。
19.如权利要求18所述的显示装置，其中，所述参考电压布线包括：
主布线，在第一方向上延伸；以及
子布线，在与所述第一方向相交的第二方向上延伸。
20.如权利要求19所述的显示装置，其中，所述第一布线包括：
本体部，在所述第一方向上延伸；以及
突出部，在与所述第一方向相交的所述第二方向上从所述本体部突出，
其中，所述突出部与所述参考电压布线不重叠。
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