KR102009323B1 - 액정표시장치와 그 구동 방법 - Google Patents

Abstract

본 발명은 액정표시장치와 그 구동 방법에 관한 것으로, 이 액정표시장치는 제N 라인 데이터와 제N+1 라인 데이터 간의 계조 차이가 작을 때 게이트 펄스의 온 타임을 증가시키는 타이밍 콘트롤러를 포함한다.

Description

액정표시장치와 그 구동 방법{LIQUID CRYSTAL DISPLAY AND METHOD OF DRIVING THE SAME}

본 발명은 이웃한 라인 간의 데이터들이 유사할 때 게이트 라인에 인가되는 게이트 펄스의 온 타임을 증가시키는 기능을 갖는 액정표시장치와 그 구동 방법에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치의 픽셀들은 픽셀 전극에 공급되는 데이터 전압과 공통전극에 공급되는 공통전압의 전위차에 따라 투과율을 변화시킴으로써 화상을 표시한다.

액정표시장치의 화면 크기가 커지고 해상도가 높아지면 액정표시패널의 저항(Resistance)과 용량(Capacitance)이 커져 데이터 라인을 통해 공급되는 데이터 전압의 RC 딜레이(delay)가 커진다. 대화면 액정표시장치에서 RC 딜레이가 큰 부분에 위치하는 픽셀들의 데이터 전압 충전율이 상대적으로 작다. 도 1의 예에서, 소스 드라이브 IC(Integrated Circuit)로부터 출력되는 데이터 전압은 목표 전압(V2)으로 데이터 라인을 통해 픽셀에 공급되나 RC 딜레이로 인하여 픽셀의 전압(Vp)이 1 수평 기간(1H) 내에서 V1으로부터 상승되지만 V2에 도달하지 못한다. 도 1에서, SIC 출력 데이터 전압은 소스 드라이브 IC(SIC)로부터 출력되는 데이터 전압이다.

본 발명은 고해상도의 대화면 액정표시장치에서 액정셀들의 데이터 전압 충전 특성을 개선할 수 있는 액정표시장치와 그 구동 방법을 제공한다.

본 발명의 액정표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 타입으로 배치된 표시패널; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 상기 데이터 전압과 동기되는 게이트펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및 상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 타이밍 콘트롤러를 포함한다.

상기 액정표시장치의 구동 방법은 상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이를 계산하는 단계; 및 상기 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 단계를 포함한다.

본 발명의 액정표시장치는 제N 라인 데이터와 제N+1 라인 데이터를 비교하여 그 라인 데이터들 간의 계조 차이가 작을 때 게이트 펄스의 온 타임을 증가시킨다. 그 결과, 본 발명의 액정표시장치는 고해상도 및 대화면에서도 RC 딜레이로 인하여 데이터 전압 충전율이 낮은 픽셀들의 데이터 전압 충전양을 높일 수 있으므로 표시품질을 향상시킬 수 있다.

도 1은 RC 딜레이으로 인하여 픽셀의 데이터 전압 충전율 저하를 보여 주는 파형도이다.
도 2 및 도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도들이다.
도 4 및 도 5는 도 2 및 도 3에 도시된 표시패널의 TFT 어레이 일부를 보여 주는 등가 회로도이다.
도 6은 도 4 및 도 5에 도시된 TFT 어레이에 인가되는 데이터 전압과 게이트 펄스를 보여 주는 파형도이다.
도 7은 본 발명의 실시예에 따른 액정표시장치의 구동 방법을 보여 주는 흐름도이다.
도 8은 타이밍 콘트롤러에서 게이트 타이밍 제어신호 발생부를 보여 주는 블록도이다.
도 9 및 도 10은 표시패널 내의 일부 영역에 한하여 지정된 게이트 펄스의 온 타임 가변 영역을 보여 주는 도면들이다.
도 11은 게이트 스타트 펄스가 1 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다.
도 12는 게이트 스타트 펄스가 3 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다.
도 13은 표시패널의 하단에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다.
도 14는 일부 라인에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 2는 액정표시장치의 더블 뱅크(bouble bank) 구동회로를 보여 준다. 도 3은 액정표시장치의 싱글 뱅크(single bank) 구동회로를 보여 준다.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 표시패널(10), 타이밍 콘트롤러(20), 데이터 구동부(12, 12A, 12B), 및 게이트 구동부(14, 14A, 14B)를 구비한다.

표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널은 데이터 라인들(S1~Sm)과 게이트 라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들은 도 4와 같이 적색 서브픽셀, 녹색 서브픽셀, 및 청색 서브픽셀로 나뉘어진다. 서브픽셀들 각각은 액정셀(Clc), TFT, 및 스토리지 커패시터(Cst)를 포함한다.

표시패널(10)에서 입력 영상이 표시되는 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어진다. 표시패널(10)의 하부 유리기판에는 도 4 및 도 5와 같은 TFT 어레이가 형성된다. TFT 어레이는 데이터 라인들(S1~Sm), 데이터 라인들(S1~Sm)과 교차하는 게이트 라인들(G1~Gn), 액정셀들(Clc)의 픽셀 전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst) 등을 포함한다. 액정셀들(Clc)은 TFT에 접속되어 픽셀 전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등을 포함한 컬러 필터 어레이가 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 픽셀 전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 표시패널(10)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(20)는 호스트 시스템(Host system)(30)으로부터 입력된 입력 영상의 디지털 비디오 데이터를 데이터 구동부(12A, 12B)에 공급한다. 타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍신호를 입력 받는다.

타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 입력된 타이밍 신호를 바탕으로 데이터 구동부(12A, 12B)와 게이트 구동부(14A, 14B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동부(14, 14A, 14B)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와, 데이터 구동부(12, 12A, 12B)의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(14, 14A, 14B)를 구성하는 게이트 드라이브 IC(Integrated Circuit)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 펄스의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(12, 12A, 12B)를 구성하는 소스 드라이브 IC들의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(12, 12A, 12B)의 출력 타이밍을 제어한다. 타이밍 콘트롤러(20와 데이터 구동부(12, 12A, 12B) 사이에서 신호 전송을 위한 인터페이스가 mini LVDS(Low Voltage Differential Signaling)이면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인들의 데이터를 비교하여 그 데이터들의 계조 차이가 미리 설정된 기준값 이하로 작으면 게이트 구동회로(14, 14A, 14B)의 동작 타이밍을 제어하여 게이트 펄스의 온 타임(도 6, 도 11~13, Ton)을 증가시켜 픽셀의 데이터 전압 충전시간을 증가시킨다. 반면에, 타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인들의 데이터를 비교하여 그 데이터들의 계조 차이가 상기 기준값 보다 크면 게이트 펄스의 온 타임을 미리 설정된 정상 온 타임으로 제어한다. 따라서, 타이밍 콘트롤러(20)는 데이터의 계조 차이로 인한 액정셀들의 충전율 차이를 줄일 수 있다.

데이터 구동부(12, 12A, 12B)는 하나 이상의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 시프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(20)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 소스 드라이브 IC들은 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터 전압을 발생하고 극성제어신호(POL)에 응답하여 그 데이터 전압의 극성을 반전시킨다. 소스 드라이브 IC들은 소스 출력 인에이블 신호(SOE)에 응답하여 데이터 전압을 데이터 라인들(S1~Sm)로 출력한다. 이러한 소스 드라이브 IC들은 도 6과 같이 제N(N은 양의 정수) 프레임 기간 동안 기수 번째 데이터 라인들(S1, S3, ... ,Sm-1)에 제1 극성의 데이터 전압을 공급하고, 우수 번째 데이터 라인들(S2, S2, ..., Sm)에 제2 극성의 데이터 전압을 공급한 후에, 제N+1 프레임 기간에 데이터 전압의 극성을 반전시킨다. 따라서, 본 발명의 소스 드라이브 IC들은 데이터 라인들에 공급되는 전압의 극성을 1 프레임 기간 동안 같은 극성으로 유지하고, 다음 프레임 기간에 데이터 전압의 극성을 반전시키므로 매 수평 기간마다 극성을 반전시키는 소스 드라이브 IC들에 비하여 전류 소비가 작기 때문에 소비전력과 발열량을 줄일 수 있다.

소스 드라이브 IC의 특정 채널을 통해 특정 데이터 라인으로 연속 출력되는 제i(i는 양의 정수) 데이터 전압과 제i+1 데이터 전압의 계조 차이가 작으면 그 데이터 전압들의 극성이 같고 계조 차이가 작기 때문에 그 데이터 전압들의 전압차도 작다. 제i 데이터 전압은 표시패널(10)에서 제i 라인의 픽셀에 충전될 데이터 전압이고, 제i+1 데이터 전압은 제i+1 라인의 픽셀에 충전될 데이터 전압이다. 만약, 제i+1 라인의 픽셀에 제i 데이터 전압과 제i+1 데이터 전압이 연속 충전된다면 제i 데이터 전압은 그 픽셀의 전압이 제i+1 데이터 전압까지 빠르게 도달할 수 있게 하는 프리차징 전압(pre-charging voltage) 역할을 할 수 있다. 본 발명은 이러한 프리차징 효과를 이용하여 RC 딜레이가 큰 픽셀들의 데이터 전압 충전율을 개선한다.

게이트 구동부(14, 14A, 14B)는 게이트 타이밍 제어신호에 응답하여 데이터 전압에 동기되는 게이트펄스를 게이트 라인들(G1~Gn)에 순차적으로 공급한다. 게이트 구동부(14, 14A, 14B)의 게이트 드라이브 IC들은 시프트 레지스터와 레벨 쉬프터를 포함한다. 게이트 드라이브 IC들의 시프트 레지스터는 도 11~14와 같이 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC)을 입력 받아 게이트 시프트 클럭(GSC)의 라이징 에지마다 게이트 스타트 펄스(GSP) 또는 이전 출력을 시프트(shift)시켜 게이트 펄스를 출력한다. 따라서, 게이트 스타트 펄스(GSP)의 펄스폭이 길어지면 그 게이트 스타트 펄스(GSP)의 온 타임에 비례하여 게이트 펄스의 펄스폭이 길어진다. 게이트 드라이브 IC들은 게이트 출력 인에이블 신호의 로우(low) 로직 구간마다 게이트 펄스의 전압을 출력한다. 따라서, 시프트 레지스터로부터 출력되는 게이트 펄스의 펄스폭이 길어질수록 게이트 드라이브 IC로부터 출력되는 게이트 펄스의 온 타임도 길어진다.

게이트 펄스의 전압은 픽셀들에 형성된 TFT의 문턱 전압 보다 높은 게이트 하이 전압(VGH)과 TFT의 문턱전압 보다 낮은 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 펄스의 온 타임은 1 프레임 기간 내에서 특정 게이트 라인에 1 회 이상 연속적으로 공급되는 게이트 펄스의 게이트 하이 전압 지속 시간을 합한 시간이다.

호스트 시스템(30)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(30)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 스케일링한다. 호스트 시스템(30)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(20)로 전송한다.

도 2에 도시된 더블 뱅크 구동 회로는 표시패널(10)의 상단에 배치되는 제1 데이터 구동부(12A), 표시패널(10)의 하단에 배치된 제2 데이터 구동부(12B), 표시패널(10)의 좌측에 배치되는 제1 게이트 구동부(14A), 및 표시패널(10)의 좌측에 배치되는 제2 게이트 구동부(14B)를 포함한다. 제1 데이터 구동부(12A)는 데이터 라인들(S1~Sm)의 상측 끝단에 연결된 데이터 패드들을 통해 그 데이터 라인들(S1~Sm)에 데이터 전압을 공급한다. 제2 데이터 구동부(12B)는 데이터 라인들(S1~Sm)의 하측 끝단에 연결된 데이터 패드들을 통해 그 데이터 라인들(S1~Sm)에 데이터 전압을 공급한다. 제1 및 제2 데이터 구동부(12A, 12B)는 타이밍 콘트롤러(20)의 제어 하에 동시에 동작하여 데이터 라인들(S1~Sm)의 양쪽에서 동시에 데이터 전압을 공급함으로써 데이터 라인들(S1~Sm)의 RC 딜레이를 보상한다. 제1 게이트 구동부(14A)는 게이트 라인들(G1~Gn)의 좌측 끝단에 연결된 게이트 패드들을 통해 그 게이트 라인들(G1~Gn)에 데이터 전압에 동기되는 게이트 펄스를 공급한다. 제2 게이트 구동부(14B)는 게이트 라인들(G1~Gn)의 우측 끝단에 연결된 게이트 패드들을 통해 그 게이트 라인들(G1~Gn)에 데이터 전압에 동기되는 게이트 펄스를 공급한다. 제1 및 제2 게이트 구동부(14A, 14B)는 타이밍 콘트롤러(20)의 제어 하에 동시에 동작하여 게이트 라인들(G1~Gn)의 양쪽에서 동시에 데이터 전압을 공급함으로써 게이트 라인들(G1~Gn)의 RC 딜레이를 보상한다. 이러한 더블 뱅크 구동회로는 RC 딜레이를 보상하여 액정셀들(Clc)의 충전율 편차를 줄일 수 있으나, 더블 뱅크 구동 회로를 구현하기 위하여 필요한 IC 개수가 도 3의 싱글 뱅크 구현회로에 비하여 많아지기 때문에 액정표시장치의 비용 상승을 초래한다.

도 3과 같은 싱글 뱅크 구동 회로는 표시패널(10)의 상단 또는 하단에 배치되는 데이터 구동부(12), 표시패널(10)의 좌측 또는 우측에 배치되는 게이트 구동부(14)를 포함한다. 이러한 싱글 뱅크 구동 회로는 데이터 라인들의 일측 끝단을 통해 데이터 전압을 공급하고 게이트 라인들의 일측 끝단을 통해 게이트 펄스를 공급하기 때문에 데이터 라인들을 타측 끝단으로 갈수록 그리고 게이트 라인들의 타측 끝단으로 갈수록 커지는 RC 딜레이로 인하여 액정셀들의 데이터 전압 충전율이 낮아진다. 반면에 싱글 뱅크 구동회로는 필요한 IC 개수가 더블 뱅크 구동회로에 비하여 작기 때문에 액정표시장치의 단가를 낮출 수 있다. 이러한 싱글 뱅크 구동회로는 종래 기술에서 주로 중소형 크기의 액정표시장치에 적용되고 있다.

본 발명의 액정표시장치의 구동회로는 싱글 뱅크 데이터 구동부(12)와 더블 뱅크 구동부(14A, 14B)의 조합으로 구현될 수도 있다. 본 발명은 대화면 및 고해상도 액정표시장치에 적용하고 이하에서 설명되는 구동 방법을 적용하여 화면 전체에서 액정셀들의 충전율을 비슷한 수준으로 제어한다. 특히, 본 발명은 이하에서 설명되는 구동 방법을 적용하여 싱글 뱅크 구동회로가 적용된 액정표시장치에서도 화면 전체에서 픽셀들의 데이터 전압 충전율을 유사하게 제어하여 표시품질을 개선할 수 있다.

도 4 및 도 5는 도 2 및 도 3에 도시된 표시패널의 TFT 어레이를 보여 주는 도면들이다. 도 6은 도 4에 도시된 TFT 어레이에 인가되는 데이터 전압과 게이트 펄스를 보여 주는 파형도이다.

도 4 내지 도 6을 참조하면, 표시패널(10)의 기수 번째 라인들(L(N), L(N+2))은 데이터라인들(S1~S6)의 우측에 배치된 픽셀 전극들(PIX1, PIX3)에 연결되는 TFT들(T1, T3)을 포함한다. 표시패널(10)의 우수 번째 라인들(L(N+1), L(N+3))은 데이터라인들(S1~S6)의 좌측에 배치된 픽셀 전극들(PIX2, PIX4)에 연결되는 TFT들(T2, T4)을 포함한다. 따라서, 하나의 데이터 라인에 컬럼 방향(도 2 및 도 3의 y축 방향)을 따라 연결된 TFT들(T1~T4)은 그 데이터 라인의 좌측과 우측에 번갈아가며 연결되어 지그 재그(zigzag) 형태로 배치된다.

데이터 구동부(12, 12A, 12B)의 소스 드라이브 IC들은 1 프레임 기간 동안 기수 번째 데이터 라인들(S1, S3, ... ,Sm-1)에 제1 극성의 데이터 전압을 공급하고, 우수 번째 데이터 라인들(S2, S2, ..., Sm)에 제2 극성의 데이터 전압을 공급한다. 1 프레임 기간 동안 하나의 데이터 라인에 연속으로 공급되는 데이터 전압의 극성은 같은 극성으로 유지된다. 이렇게 하나의 데이터 라인에 같은 극성이 데이터 전압이 1 프레임 기간 동안 공급되면, 라인 방향(도 2 및 도 3의 x축 방향)에서 이웃하는 픽셀들은 TFT들의 지그재그 배치로 인하여 1 도트(dot) 단위로 극성이 상반된 데이터 전압을 충전한다. 여기서, 1 도트는 1 서브 픽셀 또는 1 액정셀을 의미한다. 또한, 컬럼 방향(도 2 및 도 3의 y축 방향)에서 이웃하는 픽셀들은 TFT들의 지그재그 배치로 인하여 1 도트(dot) 단위로 극성이 상반된 데이터 전압을 충전한다. 따라서, 데이터 구동부(12, 12A, 12B)의 소스 드라이브 IC들은 컬럼 인버젼 방식으로 데이터 전압의 극성을 반전시키고, 표시패널(10)의 픽셀들은 1 도트 인버젼 방식으로 반전되는 데이터 전압을 충전한다. TFT 어레이에서 좌측 끝단의 제1 데이터 라인(S1)과 우측 끝단의 제m 데이터 라인(Sm)은 연결되고, 그 데이터 라인들(S1, Sm)은 소스 드라이브 IC에서 하나의 채널에 공통으로 연결되어 같은 데이터 전압을 공급받을 수 있다.

도 7은 본 발명의 제1 실시예에 따른 액정표시장치의 구동 방법을 보여 주는 흐름도이다. 이 구동 방법은 타이밍 콘트롤러(20)에 의해 제어된다. 도 8은 타이밍 콘트롤러에서 게이트 타이밍 제어신호 발생부를 보여 주는 블록도이다.

도 7 및 도 8을 참조하면, 타이밍 콘트롤러(20)의 게이트 타이밍 제어신호 발생부는 메모리(21), 데이터 비교부(22), 제어신호 발생부(23) 등을 포함한다.

데이터 비교부(22)는 메모리(21)에 저장된 제N 라인 데이터와 제N+1 라인 데이터들 간의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교한다. 제N 라인 데이터는 제N 라인(L(N))에 배치된 픽셀들에 기입될 데이터이고, 제N+1 라인 데이터는 제N+1 라인(L(N+1))에 배치된 픽셀들에 기입될 데이터이다.

데이터 비교 방법은 다양한 방법이 가능하다. 데이터 비교 방법은 라인 데이터들의 대표값들을 비교할 수 있다. 여기서 라인 데이터들의 대표값들은 제N 라인 대표값과, 제N+1 라인 데이터의 대표값을 포함한다. 예를 들어, 데이터 비교 방법은 제N 라인의 적색 데이터들(또는 제1 색 데이터들)을 바탕으로 계산된 제N 라인 대표값과, 제N+1 라인의 청색 데이터들(제2 색 데이터들)을 바탕으로 계산된 제N+1 라인 대표값 간의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교할 수 있다. 다른 방법으로, 데이터 비교 방법은 제N 라인의 청색 데이터들의 대표값과 제N+1 라인의 녹색 데이터들의 대표값의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교할 수 있다. 또 다른 방법으로, 데이터 비교 방법은 제N 라인의 녹색 데이터들의 대표값과 제N+1 라인의 적색 데이터들의 대표값의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교할 수 있다.

대표값은 평균값이나 최빈값으로 계산될 수 있다. 예를 들어, 제N 라인 대표값은 제N 라인 데이터에서 선택된 제1 색 데이터들의 평균값 또는 최빈값으로 계산될 수 있다. 제N+1 라인 대표값은 제N+1 라인 데이터에서 선택된 제2 색 데이터들의 평균값 또는 최빈값으로 계산될 수 있다.

데이터 비교부(22)는 제N 라인 데이터와 제N+1 라인 데이터들 간의 계조 차이가 기준값 이하로 작으면 도 12, 13 및 15와 같이 게이트 스타트 펄스(GSP)의 펄스폭을 증가시키기 위한 펄스폭 설정 데이터를 제어신호 발생부(23)에 공급한다. 펄스폭 설정 데이터는 게이트 스타트 펄스(GSP)의 펄스폭 시간을 정의한 데이터로서, 이웃한 라인 데이터들 간의 계조 차이에 따라 가변된다.

제어신호 발생부(23)는 데이터 비교부(22)로부터 입력되는 펄스폭 설정 데이터에 응답하여 게이트 스타트 펄스(GSP)를 발생하고, 미리 설정된 타이밍 데이터를 바탕으로 게이트 시프트 클럭(GSC)과 게이트 출력 인에이블 신호(GOE)를 발생한다. 게이트 스타트 펄스(GSP)의 펄스폭은 펄스폭 설정 데이터에 따라 가변된다. 게이트 스타트 펄스(GSP)는 게이트 드라이브 IC들 중에서 첫 번째 출력을 발생하는 제1 게이트 드라이브 IC에만 공급될 수 있다. 게이트 드라이브 IC들 각각에서 게이트 펄스의 온 타임을 개별 제어하는 경우에, 게이트 스타트 펄스는 게이트 드라이브 IC들 각각에 개별로 공급될 수 있다.

이와 같은 방법으로, 타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인데이터들을 비교하여 그 라인 데이터들의 계조 차이가 미리 설정된 기준값 이하로 작으면 게이트 펄스의 온 타임(Ton)을 증가시켜 픽셀의 데이터 전압 충전시간을 증가시킨다.(S1~S3) 반면에, 타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인 데이터들 간의 계조 차이가 기준값 보다 크면 게이트 펄스의 온 타임을 미리 설정된 정상 온 타임으로 제어한다.

표시패널(10)에서 데이터 전압 충전율이 낮은 픽셀들은 RC 딜레이가 큰 화면의 일부 영역에 속한 픽셀들이다. 게이트 온 타임을 늘릴 필요가 있는 픽셀들은 RC 딜레이가 큰 위치에 존재하는 픽셀들이다. 이를 고려하여, 본 발명은 도 9 및 도 10과 같이 표시패널(10)의 일부 영역만을 게이트 펄스의 온 타임 가변 영역으로 지정할 수 있다. 도 9와 같이 더블 뱅크 구동회로가 적용된 경우에, 게이트 펄스의 온 타임 가변 영역은 표시패널(10)에서 RC 딜레이가 큰 패널의 중앙 영역으로 지정될 수 있다. 도 10과 같이 싱글 뱅크 구동회로가 적용된 경우에, 게이트 펄스의 온 타임 가변 영역은 표시패널(10)에서 데이터 구동부(12)의 반대측에서 RC 딜레이가 크기 때문에 데이터 구동부(12)의 반대측에 위치하는 표시패널(10)의 일측 가장자리 영역으로 지정될 수 있다. 도 2와 도 3에서 빗금친 부분이 게이트 펄스의 온 타임 가변 영역을 나타낸다.

도 11은 게이트 스타트 펄스가 1 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다. 도 12는 게이트 스타트 펄스가 3 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다. 도 13은 표시패널의 하단에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다. 도 14는 일부 라인에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다.

게이트 구동부(14, 14A, 14B)는 도 11과 같이 게이트 스타트 펄스(GSP)가 1 수평 기간(1H)일 때, 1 수평 기간의 게이트 온 타임(Ton) 만큼 게이트 펄스를 출력한다. 이에 비하여, 게이트 구동부(14, 14A, 14B)는 도 12와 같이 게이트 스타트 펄스(GSP)가 2 수평 기간(2H)일 때, 3 수평 기간의 게이트 온 타임(Ton) 만큼 게이트 펄스를 출력한다.

타이밍 콘트롤러(10)는 표시패널(10)에서 이웃한 라인들에 기입될 라인 데이터들을 비교하여 그 계조 차이가 작으면 도 12와 같이 게이트 스타트 펄스의 폭(또는 온 타임)을 증가시켜 게이트 펄스의 온 타임을 증가시킨다. 타이밍 콘트롤러(10)는 계조 차이가 기준값 이하로 작은 라인들이 미리 설정된 기준 라인 수 이상일 때 다음 프레임 기간에서 도 12와 같이 게이트 스타트 펄스(GSP)의 펄스폭을 증가시킬 수 있다. 여기서, 기준 라인 수는 표시패널의 라인 수가 n 개일 때 n/2 이상 n 이하의 수로 정해질 수 있다. 또한, 타이밍 콘트롤러(10)는 도 9 및 도 10과 같은 게이트 펄스의 온 타임 가변 영역을 담당하는 게이트 드라이브 IC에 인가되는 게이트 스타트 펄스(GSP)만 그 펄스폭을 가변할 수 있다. 도 13은 도 10과 같이 표시패널(10)의 하단에서만 게이트 펄스의 게이트 온 타임을 가변한 예이다.

제n-3 라인의 픽셀에 기입될 데이터를 C, 제n-2 라인의 픽셀에 기입될 데이터를 D, 제n-1 라인의 픽셀에 기입될 데이터를 E, 제n 라인의 픽셀에 기입될 데이터를 F라 할 때, 도 12와 같이 게이트 펄스의 온 타임 증가로 인하여 얻을 수 있는 프리차징 효과를 설명하면 다음과 같다.

도 12를 참조하면, 게이트 스타트 펄스(GSP)가 3 수평 기간(3H) 동안 발생되면 그 게이트 스타트 펄스(GSP) 이후에 발생되어 게이트 펄스들이 게이트 라인들에 3회 연속으로 공급되어 게이트 펄스의 온 타임(Ton)이 3 수평 기간으로 증가된다. 게이트 시프트 클럭(GSC)에 의해 게이트 펄스들이 1 수평 기간 마다 시프트되기 때문에 이웃한 게이트 라인들에 순차적으로 공급되는 게이트 펄스들은 2 수평 기간만큼 중첩된다. 그 결과, 도 12와 같이 세 개의 게이트 라인들(Gn-1 ~ Gn+1)에 게이트 펄스가 동시에 공급되어 데이터 C의 전압이 제n-1 내지 제n+1 라인의 픽셀들에 동시에 공급된다. 이 경우, 제n-1 라인의 픽셀은 데이터 C의 전압을 충전한 후에 1 프레임 기간 동안 유지하므로 데이터 C를 표시한다. 제n 라인의 픽셀은 데이터 C의 전압을 1 수평 기간 동안 충전한 후에 그와 유사한 데이터 D의 전압을 충전하여 1 프레임 기간 동안 유지하므로 데이터 D를 표시한다. 따라서, 제n 라인의 픽셀에서 데이터 D에 앞서 충전된 데이터 C의 전압은 픽셀에서 데이터 D의 전압을 빠르게 충전시키기 위한 프리차징 전압이다. 제n+1 라인의 픽셀은 데이터 C의 전압을 1 수평 기간 동안 충전한 후에 그와 유사한 데이터 D의 전압을 1 수평 기간 동안 충전한 다음, 데이터 D와 유사한 데이터 E의 전압을 충전하여 1 프레임 기간 동안 유지하므로 데이터 E를 표시한다. 따라서, 제n 라인의 픽셀에서 데이터 D에 앞서 충전된 데이터 C 및 D의 전압은 픽셀에서 데이터 E의 전압을 빠르게 충전시키기 위한 프리차징 전압이다.

도 13에서, 이웃한 게이트 라인들에 공급되는 게이트 펄스들은 서로 중첩되된다. 게이트 펄스의 온 타임이 증가될 때 이웃한 게이트 라인들에 공급되는 게이트 펄스들의 중첩 시간이 타이밍 콘트롤러(10)에 의해 더 증가될 수 있다. 도 13에서, 제1 및 제2 게이트 스타트 펄스(GSP1, GSP2)는 1 프레임 기간 내에서 시간차를 가지고 연속 발생된다. 제1 게이트 스타트 펄스(GSP1)는 표시패널(10)의 하단을 제외한 나머지 픽셀 영역들을 담당하는 제1 게이트 드라이브 IC에 인가된다. 제2 게이트 스타트 펄스(GSP2)는 도 3 및 도 10의 예에서 표시패널(10)의 하단에 지정된 게이트 펄스의 온 타임 가변 영역을 담당하는 제2 게이트 드라이브 IC에 인가된다. 제1 게이트 스타트 펄스(GSP1)가 2 수평 기간으로 발생되면 제1 게이트 드라이브 IC로부터 순차적으로 출력되는 게이트 펄스의 온 타임은 2 수평 기간이다. 타이밍 콘트롤러(20)는 전술한 데이터 비교 결과를 바탕으로 표시패널(10)의 하단에서 이웃한 라인 데이터들의 유사성이 높은 것으로 판단되면, 제2 게이트 스타트 펄스(GSP)를 3 수평 기간(3H) 동안 발생한다. 그러면, 제2 게이트 드라이브 IC는 제2 게이트 스타트 펄스(GSP)에 응답하여 3 수평 기간의 온 타임을 갖는 게이트 펄스를 순차적으로 발생한다. 게이트 펄스는 게이트 시프트 클럭(GSC)에 따라 1 수평 기간씩 시프트된다. 따라서, 제2 게이트 드라이브 IC로부터 이웃한 게이트 라인들에 순차 출력되는 3 수평 기간의 게이트 펄스들은 2 수평 기간 만큼 중첩된다.

타이밍 콘트롤러(10)는 도 14와 같이 표시패널의 라인별로 게이트 펄스의 온 타임을 제어할 수도 있다. 도 14의 예에서, 표시패널(10)에서 제n-3 라인에 표시될 데이터 B와, 제n-2 라인에 표시될 데이터 C가 유사하면, 타이밍 콘트롤러(10)는 제n 게이트 라인(Gn)에 인가되는 게이트 펄스의 온 타임을 3 수평 기간으로 증가시켜 프리차징 효과를 높인다. 그 결과, 제n-2 라인과 제n-1 라인의 픽셀들은 데이터 C의 전압을 연속 충전한다. 따라서, 제n-2 라인과 제n-1 라인의 픽셀들은 프리차징 효과로 인하여 RC 딜레이를 보상할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 12, 12A, 12B : 데이터 구동부
14, 14A, 14B : 게이트 구동부 20 : 타이밍 콘트롤러
21 : 메모리 22 : 데이터 비교부
23 : 제어신호 발생부

Claims (10)

1. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 타입으로 배치된 표시패널;
   상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부;
   상기 데이터 전압과 동기되는 게이트펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
   상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 타이밍 콘트롤러를 포함하고,
   이웃한 게이트 라인들에 공급되는 게이트 펄스들은 서로 중첩되고,
   상기 게이트 펄스의 온 타임이 증가될 때 이웃한 게이트 라인들에 공급되는 게이트 펄스들의 중첩 시간이 더 증가되는 것을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,
   상기 타이밍 콘트롤러는
   상기 게이트 구동부에 인가되는 게이트 스타트 펄스의 펄스폭을 증가시켜 상기 게이트 펄스의 온 타임을 증가시키는 것을 특징으로 하는 액정표시장치.
3. 삭제
4. 삭제
5. 제 1 항에 있어서,
   상기 타이밍 콘트롤러는,
   상기 제N 라인 데이터의 대표값과, 상기 제N+1 라인 데이터의 대표값 간의 계조 차이를 비교하는 것을 특징으로 하는 액정표시장치.
6. 제 5 항에 있어서,
   상기 제N 라인 대표값은 상기 제N 라인 데이터의 평균값 또는 최빈값이고,
   상기 제N+1 라인 대표값은 상기 제N+1 라인 데이터의 평균값 또는 최빈값인 것을 특징으로 하는 액정표시장치.
7. 제 1 항, 제 2 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서,
   상기 표시패널에서 상기 게이트 펄스의 온 타임이 증가되는 영역은 다른 표시 영역의 픽셀들에 비하여 RC 딜레이로 인하여 픽셀의 데이터 전압 충전율이 낮은 국부 영역인 것을 특징으로 하는 액정표시장치.
8. 제 1 항, 제 2 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서,
   상기 표시패널에서 상기 게이트 펄스의 온 타임이 증가되는 영역은 다른 표시 영역의 픽셀들에 비하여 RC 딜레이로 인하여 픽셀의 데이터 전압 충전율이 낮은 국부 영역이고,
   상기 데이터 구동부는 상기 데이터 라인들의 일측 끝단에 연결된 싱글 뱅크 타입의 데이터 구동부이고,
   상기 게이트 구동부는 상기 게이트 라인들의 일측 끝단에 연결된 싱글 뱅크 타입의 게이트 구동부인 것을 특징으로 하는 액정표시장치.
9. 제 1 항, 제 2 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서,
   상기 표시패널에서 상기 게이트 펄스의 온 타임이 증가되는 영역은 다른 표시 영역의 픽셀들에 비하여 RC 딜레이로 인하여 픽셀의 데이터 전압 충전율이 낮은 국부 영역이고,
   상기 데이터 구동부는 상기 데이터 라인들의 일측 끝단에 연결된 싱글 뱅크 타입의 데이터 구동부이고,
   상기 게이트 구동부는 상기 게이트 라인들의 일측 끝단에 연결된 제1 게이트 구동부와, 상기 게이트 라인들의 타측 끝단에 연결된 제2 게이트 구동부를 포함하는 더블 뱅크 타입의 게이트 구동부인 것을 특징으로 하는 액정표시장치.
10. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 타입으로 배치된 표시패널, 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부, 상기 데이터 전압과 동기되는 게이트펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부 및 상기 데이터 구동부와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하는 액정표시장치의 구동 방법에 있어서,
    상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이를 계산하는 단계; 및
    상기 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 포함하고,
    이웃한 게이트 라인들에 공급되는 게이트 펄스들은 서로 중첩되고,
    상기 게이트 펄스의 온 타임이 증가될 때 이웃한 게이트 라인들에 공급되는 게이트 펄스들의 중첩 시간이 더 증가되는 것을 특징으로 하는 액정표시장치의 구동 방법.

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