JP5155077B2

JP5155077B2 - 表示制御装置

Info

Publication number: JP5155077B2
Application number: JP2008238506A
Authority: JP
Inventors: 勇吏武井
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 2008-09-17
Filing date: 2008-09-17
Publication date: 2013-02-27
Anticipated expiration: 2028-09-17
Also published as: JP2010072242A

Description

本発明は、表示装置におけるデータの表示を制御する表示制御装置及び表示装置に関する。

ディスプレイにデータを表示させるためには、ディスプレイ固有の規定を満たす必要がある。その規定とは、電源から供給される電源信号の入力する順番や、電圧の値、傾きなど様々である。その一つに、電源信号とグラフィックプロセッサから供給されるデータ信号とを入力するタイミングの規定がある。電源信号が入力されてから、数ms（例えば40ms）後にデータ信号が入力されなければならないというものである。このようなタイミングを規定するのは以下の理由からである。仮に、ディスプレイにデータ信号が入力されてから電源信号が入力された場合、ディスプレイを構成する液晶などに直流電圧が印加されてしまい、データを正しく表示できない恐れがあるからである。このタイミングの制御は一般的にはグラフィックプロセッサが行なう。このようなグラフィックプロセッサは例えば特許文献１に記載されている。しかし、グラフィックプロセッサだけで制御しきれないことがあったりグラフィックプロセッサの不具合があったりする。このため、グラフィックプロセッサとディスプレイとの間にＩＣ(Integrated Circuit)などの電子部品を別に設けて、このＩＣにより入力のタイミングを調整することがある。ＩＣによるタイミングの調整は従来、以下の方法により行われていた。第１のＩＣで、グラフィックプロセッサから出力されたデータ信号であるＬＶＤＳ(Low voltage differential signaling)の信号をＴＴＬ(transistor-transistor logic)の信号に変換し、第２のＩＣで、ＴＴＬの信号を逆変換してＬＶＤＳの信号に再度戻すという方法である。この方法により、データ信号の入力を遅延させて、電源信号の入力とのタイミングを調整していた。

特開２００２−１０８２９３号公報

しかしながら、変換及び逆変換により信号の入力のタイミングを調整する方法だと、以下の問題がある。信号を変換するためのＩＣの大きさが大きく、また、変換を行うＩＣと逆変換を行うＩＣとの両方が必要であるため、基板上のスペースをとってしまう。製品の小型化やコストのことを考えると、できるだけ少ないスペースでより安価な部品を使うことが望まれる。

本発明は、上記に鑑みてなされたものであって、基板上のより少ないスペースでより安価な部品を使って、データ信号の表示装置への入力のタイミングを調整可能な表示制御装置を提供することを目的とする。

上述した課題を解決するため、本発明の表示制御装置は、表示装置におけるデータの表示を制御する手段であって、前記表示装置に対して供給する電源信号と、前記データを前記表示装置に表示させるためのデータ信号とを出力する描画制御手段と、前記電源信号を遅延させた信号を制御信号として用いて、前記データ信号の前記表示装置への入力のタイミングを制御するタイミング制御手段とを備え、前記タイミング制御手段は、前記描画制御手段が出力した電源信号の信号ラインから分岐した信号ラインに直列に挿入され、電源信号が前記制御信号として入力され、所定の容量の電荷を蓄積した後、所定の電圧を有する前記電源信号の出力を保持するコンデンサと、前記描画制御手段が出力した前記データ信号が入力され、前記コンデンサが出力した前記所定の電圧を有する制御信号としての電源信号が入力され、当該電源信号が入力されたときに、前記データ信号を出力するデータ信号制御回路とを有することを特徴とする。

また、本発明の表示装置は、データを表示する表示装置と、上記の表示制御装置とを備えることを特徴とする。

本発明によれば、基板上のより少ないスペースでより安価な部品を使って、データ信号の表示装置への入力のタイミングを調整可能になる。

以下に添付図面を参照して、この発明にかかる表示制御装置及び表示装置の最良な実施の形態を詳細に説明する。

[実施の形態]
図１は、表示制御装置について、本実施の形態にかかる主要部の構成を例示する図である。基板１００には、グラフィックプロセッサ１０１と、データ信号制御回路１０４とが配設される。グラフィックプロセッサ１０１と、ディスプレイ１０３とは電源信号線１０６を介して接続される。電源信号線１０６からは電源信号線１０９が分岐している。電源信号線１０９にはコンデンサ１０５が設けられている。コンデンサ１０５を介してグラフィックプロセッサ１０１とデータ信号制御回路１０４とが接続される。また、グラフィックプロセッサ１０１とデータ信号制御回路１０４とはデータ信号線１０７を介して接続される。データ信号制御回路１０４とディスプレイ１０３とはデータ信号線１０８を介して接続される。尚、本実施の形態においては、ディスプレイ１０３には、例えば液晶を使用し、その電源信号の電圧は3.3Vであるとする。また、その電源信号の電圧は、データ信号制御回路１０４の電源電圧Vcc以下であるとする。

グラフィックプロセッサ１０１は、ＣＰＵ１０２を有し、ディスプレイ１０３におけるデータの表示を制御する。ＣＰＵ１０２は、図示しない電源ユニットから電源が入力されると、電源信号線１０６を介して電源信号をディスプレイ１０３に出力すると共に、ディスプレイ１０３にデータを表示させるためのデータ信号を生成し、これを所定の時間遅延させてデータ信号線１０７を介してデータ信号制御回路１０４に出力する。所定の時間としては、ＣＰＵ１０２において設定可能な時間が数種類（16ms,256ms,512msなど）あるが、本実施の形態においては16msとする。ＣＰＵ１０２から出力された電源信号は、ディスプレイ１０３に入力されると共に、電源信号線１０６から分岐した電源信号線１０９を介してコンデンサ１０５に入力され、所定の容量の電荷の蓄積後に、データ信号制御回路１０４へと入力される。所定の容量は例えば0.01uFとする。データ信号制御回路１０４は、グラフィックプロセッサ１０１からデータ信号が入力されるとこれを一時的に保持し、コンデンサ１０５から電源信号が制御信号として入力されると、これを契機に、データ信号線１０８を介してデータ信号を出力する。尚、データ信号は、例えば、５つのＬＶＤＳの信号であり、各信号に対応してデータ信号線１０７，１０８各々は実際には５本あるが、同図においては図の簡略化のため１本で表している。

図２は、データ信号制御回路１０４の構成を例示する図である。３つのデータ信号制御ＩＣ１１０ａ〜１１０ｃと、コネクタ１１４と有する。データ信号制御ＩＣ１１０ａ〜１１０ｃは、データ信号を操作するＩＣであり、例えば、データ信号を２つに分岐したり、２つのデータ信号を選択的に取り出したり、データ信号をバッファしたりするＭＡＸ９１５２（商標）を用いて構成される。尚、以降、データ信号制御ＩＣ１１０ａ〜１１０ｃについて各々区別する必要がない場合には、単にデータ信号制御ＩＣ１１０と記載する。データ信号制御ＩＣ１１０は、入力ピン１１１と、出力ピン１１２と、イネーブルピン１１３とを有する。入力ピン１１１には、グラフィックプロセッサ１０１から出力されたデータ信号が入力される。イネーブルピン１１３には、グラフィックプロセッサ１０１から出力された電源信号がコンデンサ１０５及び電源信号線１０９を介して制御信号として入力される。出力ピン１１２は、イネーブルピン１１３に制御信号が入力されたときに、入力ピン１１１に入力されたデータ信号を出力する。尚、同図に示されるように、データ信号制御ＩＣ１１０ａは、入力ピン１１１及び出力ピン１１２を各々１つ有するが、データ信号制御ＩＣ１１０ｂ，１１０ｃは各々、入力ピン１１１及び出力ピン１１２を各々２つ有する。即ち、各入力ピン１１１には、５つのＬＶＤＳの各信号が入力され、出力ピン１１３は各信号を出力する。コネクタ１１４は、３つのデータ信号制御ＩＣ１１０ａ〜１１０ｃの各出力ピン１１２から出力されたデータ信号を出力する。

以上のような構成において、グラフィックプロセッサ１０１から出力された電源信号は、コンデンサ１０５の容量に応じて24ms程度遅延してデータ信号制御回路１０４に入力される。そして、この電源信号である制御信号の入力を契機として、電源信号より16ms程度遅延してグラフィックプロセッサ１０１から出力されたデータ信号がデータ信号制御回路１０４から出力される。この結果、ディスプレイ１０３には、電源信号の入力に比べて合計で40ms程度遅延してデータ信号が入力される。

図３は、グラフィックプロセッサ１０１から出力されてディスプレイ１０３に入力される電源信号ＤＳ１、データ信号制御回路１０４に入力される制御信号ＳＳ１、グラフィックプロセッサ１０１から出力されるデータ信号ＤＴＳ１及びディスプレイ１０３に入力されるデータ信号ＤＴＳ２の状態を時系列に例示するタイミングチャートである。同図に示されるように、電源信号ＤＳ１がグラフィックプロセッサ１０１から出力されてから24ms後に、制御信号ＳＳ１がデータ信号制御回路１０４に入力される。また、グラフィックプロセッサ１０１から電源信号ＤＳ１が出力されてから16ms後にデータ信号ＤＴＳ１が出力されてデータ信号制御回路１０４に入力される。そして、電源信号ＤＳ１より24ms遅延した制御信号ＳＳ１がデータ信号制御回路１０４に入力されると、電源信号ＤＳ１より16ms遅延したデータ信号ＤＴＳ１がデータ信号制御回路１０４から順次出力されてディスプレイ１０３に入力される。従って、ディスプレイ１０３には、電源信号ＤＳ１より合計40ms遅延してデータ信号ＤＴＳ２が入力されることになる。

以上のようにして、コンデンサ１０５及びデータ信号制御回路１０４により、ディスプレイ１０３へのデータ信号の入力のタイミングが制御される。即ち、データ信号を変換するのではなく、データ信号を操作するデータ信号制御回路１０４をバッファとして利用し、このデータ信号制御回路１０４のイネーブルピン１１２に電源信号を遅延させて制御信号として入力することによって、グラフィックプロセッサ１０１の外部で、ディスプレイ１０３にデータ信号を入力するタイミングを調整することができる。言い換えると、イネーブルピン１１２に制御信号が入力されなければ、このデータ信号制御回路１０４からデータ信号が出力されることはないため、電源信号より先にデータ信号がグラフィックプロセッサ１０１から出力されたとしても、データ信号制御回路１０４が壁のような役割を果たし、電源信号より先にデータ信号がディスプレイ１０３に入力されてしまう可能性が極めて低くなる。従って、電源信号を入力してから数ms後にデータ信号を入力させなければならないという規定をクリアし、ディスプレイ１０３においてデータを正常に表示させることができる。また、データ信号制御回路１０４を用いることで基板１上のスペースの使用を節約することができ、基板の小型化から製品自体の小型化、また製品のコストを下げることができる。

[変形例]
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。また、以下に例示するような種々の変形が可能である。

上述した実施の形態においては、ディスプレイ１０３は、電源信号が入力されてから数ms後にデータ信号が入力されなければならないという規定に従うものであれば、表示方式は液晶に限定されず、その他、例えば、有機ＥＬやプラズマを利用したものであっても良い。

上述した実施の形態においては、制御信号をデータ信号制御回路１０４へ入力させるための構成として、電源信号線１０６から分岐した電源信号線１０９にコンデンサ１０５を設けたが、これに限らず、コンデンサ１０５の代わりに、抵抗(R)を設けるようにしても良いし、コンデンサ１０５及び抵抗（R）の両方を設けるようにしても良い。

上述した実施の形態においては、コンデンサ１０５の容量は0.01uFであるとしたが、これに限らない。また、ＣＰＵ１０２から出力するデータ信号を電源信号に対して遅延させる時間は16msであるとしたが、これに限らない。

上述した実施の形態においては、電源信号は、グラフィックプロセッサ１０１から出力されてディスプレイ１０３に供給されるように構成した。しかし、電源から供給される電源信号を出力するバッファ回路（図示せず）とディスプレイ１０３とを接続し、バッファ回路とグラフィックプロセッサ１０１とを接続し、バッファ回路を開通させて電源信号をディスプレイ１０３に供給するための電源供給制御信号をグラフィックプロセッサ１０１から出力することで、ディスプレイ１０３に電源信号が供給されるように構成しても良い。

表示装置について、一実施の形態にかかる主要部の構成を例示する図である。同実施の形態にかかるデータ信号制御回路の構成を例示する図である。同実施の形態にかかる電源信号ＤＳ１、制御信号ＳＳ１、データ信号ＤＴＳ１及びデータ信号ＤＴＳ２の状態を時系列に例示するタイミングチャートである。

符号の説明

１００基板
１０１グラフィックプロセッサ
１０３ディスプレイ
１０４データ信号制御回路
１０５コンデンサ
１０６電源信号線
１０７データ信号線
１０８データ信号線
１０９電源信号線
１１０，１１０ａ，１１０ｂ，１１０ｃデータ信号制御ＩＣ
１１１入力ピン
１１２出力ピン
１１３イネーブルピン
１１４コネクタ

Claims

表示装置におけるデータの表示を制御する手段であって、前記表示装置に対して供給する電源信号と、前記データを前記表示装置に表示させるためのデータ信号とを出力する描画制御手段と、
前記電源信号を遅延させた信号を制御信号として用いて、前記データ信号の前記表示装置への入力のタイミングを制御するタイミング制御手段とを備え、
前記タイミング制御手段は、
前記描画制御手段が出力した電源信号の信号ラインから分岐した信号ラインに直列に挿入され、電源信号が前記制御信号として入力され、所定の容量の電荷を蓄積した後、所定の電圧を有する前記電源信号の出力を保持するコンデンサと、
前記描画制御手段が出力した前記データ信号が入力され、前記コンデンサが出力した前記所定の電圧を有する制御信号としての電源信号が入力され、当該電源信号が入力されたときに、前記データ信号を出力するデータ信号制御回路とを有する
ことを特徴とする表示制御装置。
前記データ信号制御回路は、入力ピンと、イネーブルピンと、出力ピンとを有し、
前記入力ピンに、前記データ信号が入力され、
前記イネーブルピンに、前記電源信号が入力され、
前記出力ピンが、前記イネーブルピンに前記制御信号として前記電源信号が入力されたときに、前記入力ピンに入力された前記データ信号を出力する
ことを特徴とする請求項１に記載の表示制御装置。
前記描画制御手段は、前記電源信号を出力した後、所定の時間後に前記データ信号を出力することを特徴とする請求項１又は請求項２記載の表示制御装置。
データを表示する表示装置と、
請求項１乃至３のいずれか一項に記載の表示制御装置とを備える
ことを特徴とする表示装置。