KR102664568B1 - 레벨 시프터와 이를 이용한 표시장치 - Google Patents

레벨 시프터와 이를 이용한 표시장치 Download PDF

Info

Publication number
KR102664568B1
KR102664568B1 KR1020190086616A KR20190086616A KR102664568B1 KR 102664568 B1 KR102664568 B1 KR 102664568B1 KR 1020190086616 A KR1020190086616 A KR 1020190086616A KR 20190086616 A KR20190086616 A KR 20190086616A KR 102664568 B1 KR102664568 B1 KR 102664568B1
Authority
KR
South Korea
Prior art keywords
signal
voltage
transistor
gate
section
Prior art date
Application number
KR1020190086616A
Other languages
English (en)
Other versions
KR20210009713A (ko
Inventor
장훈
허준오
김동주
조순동
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190086616A priority Critical patent/KR102664568B1/ko
Priority to US16/930,951 priority patent/US11094280B2/en
Publication of KR20210009713A publication Critical patent/KR20210009713A/ko
Application granted granted Critical
Publication of KR102664568B1 publication Critical patent/KR102664568B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/007—Use of pixel shift techniques, e.g. by mechanical shift of the physical pixels or by optical shift of the perceived pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 레벨 시프터와 이를 이용한 표시장치에 관한 것으로, 출력 신호의 전압을 높이는 제1 트랜지스터; 상기 출력 신호의 전압을 낮추는 제2 트랜지스터; 상기 출력 신호의 트랜지션 시간 내에서 가변되는 제1 Vgs 신호에 따라 상기 제1 트랜지스터의 게이트 전압을 가변하는 제1 구동부; 및 상기 출력 신호의 트랜지션 시간 내에서 가변되는 제2 Vgs 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 가변하는 제2 구동부를 포함한다.

Description

레벨 시프터와 이를 이용한 표시장치{LEVEL SHIFTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 입력 신호의 전압 레벨을 변환하는 레벨 시프터와 이를 이용한 표시장치에 관한 것이다.
평판 표시장치(Flat Panel Display, FPD)의 구동회로는 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다. 이 구동회로는 픽셀 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로, 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller) 등을 포함한다.
타이밍 콘트롤러는 데이터 구동회로와 게이트 구동회로의 출력을 제어할 수 있다. 타이밍 콘트롤러로부터 출력되는 신호는 레벨 시프터(level shifter)를 통해 전압 레벨이 변환될 수 있다.
EMI(electro-magnetic interference)를 개선하기 위하여, 레벨 시프터의 출력 파형의 슬루율(slew rate)을 낮게 조정할 수 있다. 이를 위하여, 레벨 시프터의 출력 버퍼를 구성하는 트랜지스터들의 게이트-소스간 전압(Vgs)을 제어하는 제어 신호의 기울기를 낮출 수 있다.
레벨 시프터에서 출력 신호의 기울기를 낮추면 이 출력 신호가 전송되는 배선 상에서 EMI가 개선되나, 레벨 시프터의 트랜지스터의 문턱 전압(Vth)의 편차로 인하여 레벨 시프터의 출력 단자들 사이에서 출력 신호들에서 라이징/폴링(rising/falling) 에지(edge)에서 트랜지션 시간(transition) 차이가 발생할 수 있다. 이러한 트랜지션 시간 차이는 데이터 구동회로 또는 게이트 구동회로의 출력 신호에 영향을 주기 때문에 픽셀들의 충전 시간 부족을 초래할 수 있다.
따라서, 본 발명은 EMI를 개선하고 레벨 시프터의 출력 신호에서 트랜지션 시간 차이를 줄일 수 있는 레벨 시프터와 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 레벨 시프터는 출력 신호의 전압을 높이는 제1 트랜지스터; 상기 출력 신호의 전압을 낮추는 제2 트랜지스터; 상기 출력 신호의 트랜지션 시간 내에서 가변되는 제1 Vgs 신호에 따라 상기 제1 트랜지스터의 게이트 전압을 가변하는 제1 구동부; 및 상기 출력 신호의 트랜지션 시간 내에서 가변되는 제2 Vgs 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 가변하는 제2 구동부를 포함한다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되는 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함한 표시패널; 상기 픽셀 데이터를 데이터 신호로 변환하는 데이터 구동부; 상기 데이터 구동부로부터의 상기 데이터 신호를 데이터 라인들에 분배하는 디멀티플렉서 어레이; 게이트 신호를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부, 상기 게이트 구동부, 및 상기 디멀티플렉서의 동작 타이밍을 제어하는 제어 신호를 발생하는 타이밍 콘트롤러; 상기 레벨 시프터; 및 상기 픽셀 어레이, 상기 데이터 구동부, 상기 게이트 구동부, 및 타이밍 콘트롤러의 구동에 필요한 전압을 발생하는 전원부를 포함한다.
본 발명의 레벨 시프터는 슬루율 편차를 줄이고 출력 신호의 트랜지션 시간 내에서 출력 버퍼를 구성하는 트랜지스터의 온 저항을 크게 한 후에 감소시켜 EMI를 줄일 수 있을 뿐 아니라, 상기 트랜지스터의 문턱 전압 편차로 인하여 출력 신호가 타겟 전압에 도달되는 시간차를 최소화할 수 있다.
본 발명의 표시장치는 레벨 시프터를 이용하여 디멀티플렉서 어레이, 게이트 구동부, 터치 센서 구동부, 전원부의 출력 신호의 출력 신호 품질을 높이고 화질을 향상시킬 수 있다.
본 발명의 표시장치는 상기 디멀티플렉서 어레이의 스위치 소자를 제어하기 위한 제어 신호를 역위상 신호쌍으로 발생하여 EMI를 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 디멀티플렉서 어레이의 스위치 소자들을 보여 주는 회로도이다.
도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 4는 유기 발광 표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 5는 도 4에 도시된 디멀티플렉서와 픽셀 회로의 동작을 보여 주는 파형도이다.
도 6은 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 7a 및 도 7b는 레벨 시프터 배선들을 보여 주는 도면들이다.
도 8 내지 도 10은 EMI 개선을 위하여 레벨 시프터로부터 출력되는 MUX 신호 쌍을 보여 주는 도면들이다.
도 11 및 도 12는 트랜지스터의 문턱 전압 편차로 인하여 레벨 시프터의 출력 신호의 라이징 및 폴링 시간 차이를 보여 주는 도면들이다.
도 13은 트랜지스터의 문턱 전압과 게이트-소스간 전압 사이의 전압차에 따른 레벨 시프터의 출력 신호 파형과 전류 변화를 보여 주는 파형도이다.
도 14 및 도 15는 레벨 시프터의 출력 신호에서 트랜지션 시간 편차를 줄이기 위한 게이트-소스간 전압의 제어 방법을 보여 주는 파형도들이다.
도 16은 레벨 시프터의 출력 신호의 트랜지션 시간에서 트랜지스터의 게이트-소스간 전압을 제어하는 Vgs 신호를 보여 주는 도면이다.
도 17은 트랜지션 시간에서 가변되는 제2 Vgs 신호와 출력 신호를 보여 주는 파형도이다.
도 18은 트랜지션 시간에서 가변되는 Vgs 신호에 따른 트랜지스터의 온 저항 변화를 모델링한 회로도이다.
도 19는 레벨 시프터의 일 예를 상세히 보여 주는 회로도이다.
도 20은 레벨 시프터의 다른 예를 상세히 보여 주는 회로도이다.
도 21 내지 도 23은 터치 센서들을 가지는 표시장치의 일 예를 보여 주는 도면들이다.
도 24 및 도 25는 픽셀들과 터치 센서들의 구동 방법을 보여 주는 파형도들이다.
도 26은 터치 센서 구동 신호를 출력하는 아날로그 멀티플렉서를 보여 주는 회로도이다.
도 27은 전원부의 일부 회로를 보여 주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 표시패널 구동 회로, 픽셀 어레이, 레벨 시프터 등은 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 트랜지션한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
본 발명은 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 표시장치(Organic Light Emitting Display, OLED Display) 등 레벨 시프터가 필요한 어떠한 평판 표시장치에도 적용 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.
표시패널(100)은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 다수의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다.
표시패널(100) 상에 터치 센서들이 배치되어 터치 스크린(touch screen)이 구현될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널 구동회로는 데이터 구동부(110), 게이트 구동부(120), 및 이 구동 회로들(110, 120)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터(V-DATA)를 아날로그 감마 보상 전압으로 변환하여 데이터 신호(Vdata1~3)를 출력한다. 데이터 구동부(110)는 데이터 신호(Vdata1~3)를 데이터 라인들(DL)에 공급한다. 데이터 구동부(110)는 디지털 신호를 아날로그 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 신호(Vdata1~3)를 출력한다. 데이터 구동부(110)는 도 7a 및 도 7b에 도시된 소스 드라이브 IC(110a)에 집적될 수 있다. 소스 드라이브 IC(110a)는 COF(Chip on film) 상에 실장되어 소스 PCB(152)와 표시패널(100) 사이에 연결될 수 있다. 소스 드라이브 IC(110a) 각각에는 터치 센서들을 구동하기 위한 터치센서 구동부가 내장될 수 있다.
게이트 구동부(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 레벨 시프터(140)로부터 수신된 게이트 타이밍 제어신호를 입력 받아 게이트 신호(또는 스캔 신호, GATE1~3)를 발생하여 게이트 라인들(GL)에 공급한다. 게이트 라인들(GL)에 인가되는 게이트 신호(GATE1~3)는 서브 픽셀들의 스위치 소자를 턴-온(turn-on)시켜 데이터 신호(Vdata1~3)의 전압이 충전되는 픽셀들을 선택한다. 게이트 신호(GATE1~3)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 펄스 신호로 발생될 수 있다. 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 신호를 시프트한다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 콘트롤러(130)는 픽셀 데이터를 데이터 구동부(110)로 전송한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(DL)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(DL)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 도 2와 같은 다수의 스위치 소자들을 포함한다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 어레이(112)의 스위치 소자들을 제어하기 위한 MUX 제어신호 등을 발생할 수 있다. 게이트 타이밍 제어신호는 스타트 펄스(Gate Start Pulse, VST), 시프트 클럭(GCLK) 등을 포함할 수 있다. 스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다. 타이밍 콘트롤러(130)는 레벨 시프터(140)를 제어하기 위한 제어 신호를 발생할 수 있다.
호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140) 등은 하나의 드라이브 IC(미도시)에 집적될 수 있다.
모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC에 연결될 수 있다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 수신된 제어 신호의 전압을 변환한다. 예를 들어, 레벨 시프터(140)는 디지털 신호 전압 레벨로 수신된 입력 신호의 하이 논리 전압(또는 고전위 입력 전압)을 게이트 하이 전압(VGH)으로 변환하고, 입력 신호의 로우 논리 전압(또는 저전위 입력 전압)을 게이트 로우 전압(VGL)으로 변환한다.
레벨 시프터(140)의 출력 신호는 디멀티플렉서 어레이(112), 게이트 구동부(120), 데이터 구동부(110), 터치 센서 구동부, 전원부(400) 중 적어도 하나에 인가될 수 있다. 본 발명의 레벨 시프터(140)는 출력 버퍼를 구성하는 트랜지스터들의 Vgs를 제어하는 제어부를 포함한다. 이러한 제어부는 레벨 시프터(140)와는 별도로 게이트 구동부(120), 데이터 구동부(110), 터치 센서 구동부, 전원부(400) 중 적어도 하나에 추가될 수 있다.
본 발명의 표시장치는 전원부(400)를 더 포함한다.
전원부(400)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 직류(DC) 전압을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck converter), 부스트 변환기(Boost converter), 벅-부스트 변환기(Buck-Boost converter) 등을 포함할 수 있다. 전원부(400)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 하이 전압(VGH, VEH). 게이트 로우 전압(VGL, VEL), 하프 VDD(HVDD), 픽셀들의 공통 전압 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 하프 VDD 전압은 VDD 대비 1/2 전압으로 낮으며 소스 드라이브 IC의 출력 버퍼 구동 전압으로 이용될 수 있다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압되어 데이터 구동부(110)의 DAC에 공급된다.
도 2는 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)을 보여 주는 회로도이다.
도 2를 참조하면, 데이터 구동부(110)에서 하나의 채널(CH1, CH2)에 포함된 출력 버퍼(AMP)는 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(DL1~4) 에 연결될 수 있다. 데이터 라인들(DL1~4)은 TFT를 통해 서브 픽셀들의 픽셀 전극(1011~1014)에 연결될 수 있다.
디멀티플렉서 어레이(112)는 다수의 디멀티플렉서들(21, 22)을 포함한다. 디멀티플렉서(21, 22)는 입력 노드가 하나이고 출력 노드가 N(N은 둘 이상의 양의 정수)인 1:N 디멀티플렉서일 수 있다. 디멀티플렉서 어레이(112)의 디멀티플렉서들(21, 22)은 도 2에서 1:2 디멀티플렉서로 예시되었으나 이에 한정되지 않는다. 예를 들어, 디멀티플렉서(21, 22) 각각은 1:3 디멀티플렉서로 구현되어 데이터 구동부(110)에서 하나의 채널을 세 개의 데이터 라인들에 순차적으로 연결할 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다.
디멀티플렉서 어레이(112)는 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제1 채널(CH1)을 통해 출력되는 데이터 신호(Vdata1)를 제1 및 제2 데이터 라인들(DL1, DL2)에 시분할 분배하는 제1 디멀티플렉서(21)와, 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제2 채널(CH2)을 통해 출력되는 데이터 신호(Vdata1)를 제3 및 제4 데이터 라인들(DL3, DL4)에 시분할 분배하는 제2 디멀티플렉서(22)를 포함한다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 수신된 MUX 제어신호에 응답하여 제1 및 제2 MUX 신호(MUX1, MUX2)를 출력할 수 있다.
제1 스위치 소자(M1)는 제1 MUX 신호(MUX1)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제1 데이터 라인(DL1)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제3 데이터 라인(DL3)에 연결된다.
제2 스위치 소자(M2)가 제2 MUX 신호(MUX2)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제2 데이터 라인(DL2)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제4 데이터 라인(DL4)에 연결된다.
도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 3을 참조하면, 서브 픽셀들 각각은 픽셀 전극(1), 공통 전극(2), 액정셀(Clc), 픽셀 전극(1)에 연결된 TFT 및 스토리지 캐패시터(Storage Capacitor, Cst)를 포함한다. TFT는 데이터 라인(DL1~3)과 게이트 라인(GL1)의 교차부에 형성된다. TFT는 게이트 라인(GATE)으로부터의 게이트 신호(GATE)에 응답하여 데이터 라인(DL1~3)으로부터의 데이터 신호(Vdata)의 전압을 픽셀 전극(1)에 공급한다.
제1 멀티플렉서(21)는 데이터 구동부(110)의 제1 채널들(CH1)과 데이터 라인들(DL1, DL2) 사이에 연결된다. 제2 멀티플렉서(22)는 데이터 구동부(110)의 제2 채널(CH2)과 데이터 라인들(DL3, DL3) 사이에 연결된다.
유기 발광 표시장치의 서브 픽셀들은 도 4의 예와 같이 발광 다이오드 소자(Organic Light Emitting Diode, “OLED”라 함)를 이용하여 입력 영상의 픽셀 데이터에 따라 빛을 발생하여 영상을 표시한다. 유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.
구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 및/또는 외부 보상 기술이 적용될 수 있다.
외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.
내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 내부 보상 회로는 구동 소자(DT)의 게이트에 연결된 스토리지 커패시터(Cst)와, 스토리지 커패시터(Cst)와 구동 소자(DT) 및 발광 소자(EL)를 연결하는 하나 이상의 스위치 소자들(T1~5)를 포함한다.
멀티플렉서들(21, 22)은 내부 보상 기술이나 외부 보상 기술이 적용된 유기 발광 표시장치 모두에 적용될 수 있다. 도 4는 내부 보상 기술이 적용된 유기 발광 표시장치에 멀티플렉서(21)가 배치된 예를 도시한 것이나, 본 발명은 이에 한정되지 않는다.
도 4 및 도 5를 참조하면, 게이트 신호는 유기 발광 표시장치에서 스캔 신호와, 발광 제어 신호(이하, “EM 신호”라 함)를 포함할 수 있다. 도 4에서, GL11~13는 1 픽셀 라인의 서브 픽셀들에 연결된 게이트 라인들이다. D1(N) 및 D2(N)는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. D1(N+1) 및 D2(N+1)는 제N+1 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. X는 데이터 신호(Vdata)가 없는 구간이다.
1 픽셀 라인의 픽셀들에 데이터가 기입되는 1 수평 기간(1H) 동안, 픽셀들은 도 6에 도시된 바와 같이 초기화 기간(Tini), 데이터 기입 기간(Twr), 및 유지 기간(Th)으로 나뉘어 구동될 수 있다.
픽셀들은 발광 기간(Tem) 동안 발광될 수 있다. 발광 기간(Tem)은 1 프레임 기간에서 1 수평 기간(1H)을 제외한 1 프레임 기간의 대부분 시간에 해당한다. 데이터 기입 기간(Twr)과 발광 기간(Tem) 사이에 유지 기간(Th)이 추가될 수 있다.
저 계조(low gray scale)의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 기간(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 스윙(swing)할 수 있다.
초기화 기간(Tini) 동안, 제2 스캔 신호(SCAN2(N))가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 픽셀 회로의 주요 노드들이 초기화될 수 있다.
데이터 기입 기간(Twr) 동안, 제1 스캔 신호(SCAN1(N))가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 데이터 신호(Vdata)가 커패시터(Cst)의 일측 전극에 인가되고, 커패시터(Cst)의 타측 전압에 VDD-Vth가 인가된다. VDD-Vth는 구동 소자(DT)가 턴-온된 제2 스위치 소자(T2)에 의해 다이오드로 동작하여 구동 소자(VDD)의 문턱 전압(Vth)만큼 낮아진 픽셀 구동(VDD)이다. 데이터 기입 기간(Twr) 동안 구동 소자(VDD)의 게이트-소스간 전압(Vgs)이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프되어 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고, 이 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다.
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. 발광 소자(EL)의 캐소드에 저전위 전원 전압(VSS)이 인가된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 데이터 신호(Vdata)의 전압에 따라 구동 소자(DT)에 의해 조절되는 전류로 발광한다. 발광 소자(EL)의 전류패스는 제4 스위치 소자(T4)에 의해 스위칭된다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 신호(Vdata)의 전압이 충전된다. 서브 픽셀들 각각에서 데이터 신호(Vdata)의 전압은 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 소자(DT)의 문턱 전압 편차가 보상될 수 있다.
제1 스위치 소자(T1)는 제1 스캔 신호[SCAN1(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온(turn-on)되어 데이터 신호(Vdata)의 전압을 제1 노드(n1)에 공급한다. 제2 스위치 소자(T2)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 구동 소자(DT)는 데이터 기입 기간(Twr)에 턴-온된 제2 스위치 소자(T2)에 의해 다이오드(Diode)로 동작된다. 제2 스캔 신호[SCAN2(N)]의 펄스는 제1 스캔 신호[SCAN1(N)] 보다 먼저 게이트 온 전압(VGL)으로 반전되고, 제1 스캔 신호[SCAN1(N)]의 펄스와 동시에 게이트 오프 전압(VGH)으로 반전된다. 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]의 펄스 폭은 1 수평 기간(1H) 이하로 설정될 수 있다.
제3 스위치 소자(T3)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제1 노드(n1)에 기준 전압(Vref)을 공급한다. 제3 스위치 소자(T3)로 인하여, 초기화 기간(Tini)과 발광 기간(Tem) 동안 커패시터(Cst)의 제1 전극 전압이 저전위 전원 전압(VSS)으로 된다. EM 신호(EM)의 펄스는 데이터 기입 기간(Twr)과 유지 기간(Th) 동안 발광 소자(EL)의 발광을 억제하기 위하여 게이트 하이 전압(VEH)으로 발생될 수 있다. EM 신호(EM)는 제1 스캔 신호[SCAN1(N)]가 게이트 로우 전압(VGL)으로 반전될 때 게이트 하이 전압(VEH)으로 반전되고, 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]가 게이트 하이 전압(VEH)으로 반전된 후에 게이트 로우 전압(VEL)으로 반전될 수 있다.
제4 스위치 소자(T4)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(33)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(T5)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 초기화 기간(Tini)과 데이터 기입 기간(Twr) 동안 기준 전압(Vref)을 제4 노드(n4)에 공급한다.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 픽셀 구동 전압(VDD)이 공급되는 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
도 6은 게이트 구동부(120)의 시프트 레지스터를 개략적으로 보여 주는 도면이다. 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들[SR(n-1)~(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 캐리 신호(CAR)를 입력 받고 클럭(CLK) 타이밍에 맞추어 출력 신호[OUT(n-1))~(n+2)]를 발생한다. 캐리 신호(CAR)는 이전 스테이지로부터 출력될 수 있다.
스테이지들[SR(n-1)~(n+2)] 각각은 Q 노드와 QB 노드를 충방전하는 제어부(60)와, Q 노드 전압에 따라 게이트 라인을 충전하여 게이트 신호의 파형을 라이징(rising) 시키고 QB 노드 전압에 따라 게이트 라인을 방전시키는 버퍼를 포함한다. 버퍼는 풀업(pull-up) 트랜지스터(Tu)와 풀다운(pull-down) 트랜지스터(Td)를 포함한다. 스테이지들[SR(n-1)~(n+2)]의 출력 신호[OUT(n-1)~(n+2)]는 게이트 라인들에 순차적으로 인가되는 게이트 신호이다.
대화면 표시장치에서 소스 PCB들(152)이 두 개로 분리될 수 있다. 도 7a 및 도 7b는 대화면 표시장치에서 레벨 시프터에 필요한 배선들을 보여 주는 도면들이다.
도 7a 및 도 7b를 참조하면, 콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable, 151)와 커넥터(151a)를 통해 제1 및 제2 소스 PCB들(152, 153)에 연결될 수 있다. 소스 드라이브 IC들(110a)은 소스 PCB들(152, 153)과 표시패널(100) 사이에 연결된다.
타이밍 콘트롤러(130)와 레벨 시프터(140)는 도 7a에 도시된 바와 같이 콘트롤 보드(150) 상에 실장될 수 있다. 이 경우, 레벨 시프터(140)의 입력 단자들은 콘트롤 보드(150) 상에 형성된 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터(140)의 출력 단자들을 FFC(151), 소스 PCB(152), COF(Chip on film, 110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.
레벨 시프터(140)는 도 7b에 도시된 바와 같이 소스 PCB들(152, 153) 각각에 실장될 수 있다. 이 경우, 레벨 시프터(140)는 제1 소스 PCB(152)에 실장된 제1 레벨 시프터(141)와, 제2 소스 PCB(153)에 실장된 제2 레벨 시프터(142)를 포함한다. 레벨 시프터들(141, 142)의 입력 단자들은 콘트롤 보드(150), FFC(151) 및 소스 PCB(152, 153)를 연결하는 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터들(141, 142)의 출력 단자들을 소스 PCB(152, 153), COF(110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.
도 8 내지 도 10은 EMI 개선을 위하여 레벨 시프터(140)로부터 출력되는 MUX 신호 쌍을 보여 주는 도면들이다.
도 8 내지 도 10을 참조하면, 레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 제어신호(CTRL)를 입력 받아 MUX 신호들(MUX1, PMUX2, MUX2, PMUX2)를 출력할 수 있다.
제1 MUX 신호쌍(MUX1, PMUX1)은 서로 역위상의 교류 신호로 발생되어 이웃한 배선들을 통해 전송된다. 제1 MUX 신호쌍(MUX1, PMUX1)은 멀티플렉서들(21, 22)의 제1 스위치 소자(M1)의 게이트에 인가되어 제1 스위치 소자(M1)의 온/오프를 제어하는 제1 MUX 신호(MUX1)와, 멀티플렉서들(21, 22)에 인가되지 않는 제1 의사(擬似, pseudo) MUX 신호(PMUX1)를 포함한다. 제1 의사 MUX 신호(PMUX1)는 멀티플렉서들(21, 22)의 출력에 영향을 주지 않고, 제1 MUX 신호(MUX1)의 역위상으로 발생되어 제1 MUX 신호(MUX1)가 전송되는 배선의 전류를 상쇄하여 EMI를 줄이는 신호이다. 멀티플렉서들(21, 22)은 제1 의사 MUX 신호(PMUX1)가 게이트에 인가되는 트랜지스터(M01)가 추가될 수 있다. 이 트랜지스터(M01)의 제1 전극은 데이터 구동부(110)의 출력 채널(CH1)에 연결되고, 제2 전극은 플로팅(floting)된다. 따라서, 제1 의사 MUX 신호(PMUX1)가 인가되는 트랜지스터(M01)에 데이터 신호(Vdata)가 인가되지 않는다.
제2 MUX 신호쌍(MUX2, PMUX2)는 멀티플렉서들(21, 22)의 제2 스위치 소자(M2)의 게이트에 인가되어 제2 스위치 소자(M2)의 온/오프를 제어하는 제2 MUX 신호(MUX2)와, 멀티플렉서들(21, 22)에 인가되지 않는 제2 의사 MUX 신호(PMUX2)를 포함한다. 제2 의사 MUX 신호(PMUX2)는 멀티플렉서들(21, 22)을 제어하지 않고, 제2 MUX 신호(MUX2)의 역위상으로 발생되어 제2 MUX 신호(MUX2)가 전송되는 배선의 전류를 상쇄하여 EMI를 줄이는 신호이다.
멀티플렉서들(21, 22)은 제2 의사 MUX 신호(PMUX2)가 게이트에 인가되는 트랜지스터(M02)가 추가될 수 있다. 이 트랜지스터(M02)의 제1 전극은 데이터 구동부(110)의 출력 채널(CH2)에 연결되고, 제2 전극은 플로팅(floting)된다. 따라서, 제2 의사 MUX 신호(PMUX2)가 인가되는 트랜지스터(M02)에 데이터 신호(Vdata)가 인가되지 않는다.
의사 MUX 신호들(PMUX1, PMUXS)는 멀티플레서들(21, 22)에 인가되지 않기 때문에 픽셀들에 영향을 주지 않는다. 의사 MUX 신호들(PMUX1, PMUXS)는 MUX 신호들(MUX1, MUX2)의 라이징/폴링 에지(rising/falling edge)에서 피크 전류(peak current)로 인한 EMI를 상쇄하는 역할을 한다.
제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스에서 게이트 하이 전압(VGH)을 유지하는 하이 전압 구간에 데이터 라인을 통해 픽셀들에 데이터 신호(Vdata)의 전압이 인가된다.
레벨 시프터(140)은 제어신호(CTRL)의 전압 레벨을 시프트하여 출력하는 출력 버퍼(PMOS, NMOS), 제1 및 제2 구동부(82, 84), 및 제어부(80)를 포함한다. 제1 및 제2 구동부(82, 84)는 하나의 구동부로 단순화될 수 있다.
레벨 시프터(140)의 출력 단자 각각에 출력 버퍼(PMOS, NMOS)의 출력 노드가 연결된다.
출력 버퍼(PMOS, NMOS)는 레벨 시프터(140)의 출력 채널 각각에 형성된다. 출력 버퍼(PMOS, NMOS)는 제1 Vgs 신호(PVGS)에 게이트-소스간 전압(Vgs)이 제어되는 제1 트랜지스터(PMOS)와, 제2 Vgs 신호(NVGS)에 게이트-소스간 전압(Vgs)이 제어되는 제2 트랜지스터(NMOS)를 포함한다.
제어부(80)는 타이밍 콘트롤러(130)로부터의 제어 신호(CTRL)에 응답하여 제1 및 제2 Vgs 신호(PVGS, NVGS)를 생성하여 제1 및 제2 구동부(82, 84)에 제공하여 제1 및 제2 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)을 제어한다.
제1 구동부(82)는 제어부(80)로부터 생성된 제1 Vgs 신호(PVGS)를 입력 받아 제1 트랜지스터(PMOS)의 게이트 전압을 출력 신호(Vout)의 트랜지션 시간 동안 가변한다. 제2 구동부(84)는 제어부(80)로부터 생성된 제2 Vgs 신호(NVGS)를 입력 받아 제2 트랜지스터(PMOS)의 게이트 전압을 출력 신호(Vout)의 트랜지션 시간 동안 가변한다.
제1 트랜지스터(PMOS)는 p 채널 트랜지스터로 구현될 수 있다. 제1 트랜지스터(PMOS)는 게이트 전압이 게이트 하이 전압(VGH) 보다 문턱 전압(Vth) 이상 낮을 때 턴-온되어 게이트 하이 전압(VGH)을 출력 노드에 공급한다. 제1 트랜지스터(PMOS)가 턴-온될 때 출력 노드가 충전되어 출력 신호의 전압이 높아진다.
제2 트랜지스터(NMOS)는 게이트 전압이 게이트 로우 전압(VGL) 보다 문턱 전압(Vth) 이상 높을 때 턴-온되어 게이트 로우 전압(VGH)을 출력 노드에 공급한다. 제2 트랜지스터(NMOS)가 턴-온될 때 출력 노드가 방전되어 출력 신호의 전압이 낮아진다.
따라서, 제1 MUX 신호쌍(MUX1, PMUX1)의 트랜지션 시간에 이웃한 배선들의 피크 전류(peak current)가 상쇄되어 EMI가 감소될 수 있다.
본 발명은 EMI를 더욱 줄이기 위하여, 레벨 시프터(140)의 출력 신호의 슬루율을 낮출 수 있다. 이를 위하여, 본 발명은 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)과 트랜지스터(PMOS, NMOS)의 문턱 전압(Vth) 간의 전압 차를 줄일 수 있다. 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)과 트랜지스터(PMOS, NMOS)의 전압 차가 작아지면 트랜지스터(PMOS, NMOS)의 온(On) 저항이 증가하여 레벨 시프터(140)의 출력 신호의 트랜지션 시간 동안 출력 신호의 파형 기울기가 낮아져 피크 전류(peak current)가 낮아진다. 예를 들어, 제1 Vgs 신호(PVGS)의 최소 전압을 높이면 제1 트랜지스터(PMOS)의 온(On) 저항이 높아져 출력 신호가 높아지는 트랜지션 시간 동안 출력 신호의 슬루율이 낮아진다. 제2 Vgs 신호(NVGS)의 최대 전압을 낮추면 제2 트랜지스터(NMOS)의 온 저항이 높아져 출력 신호가 낮아지는 트랜지션 시간 동안 출력 신호의 슬루율이 낮아진다. 트랜지스터가 턴-온될 때 트랜지스터의 드레인-소스간 채널의 저항이다.
트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)과 트랜지스터(PMOS, NMOS)의 전압 차를 줄이면 트랜지스터들(PMOS, NMOS)의 문턱 전압(Vth)의 편차에 레벨 시프터(140)의 출력 신호가 민감하게 영향을 받을 수 있다. 이 경우, 레벨 시프터(140)의 출력 신호에서 라이징 에지와 폴링 에지 사이에 슬루율이 달라지고 이는 픽셀들의 충전 시간을 초래하여 화질 저하가 발생될 수 있다.
도 11 및 도 12는 트랜지스터(PMOS, NMOS)의 문턱 전압 편차로 인하여 레벨 시프터(140)의 출력 신호(Vout)의 라이징 및 폴링 시간 차이를 보여 주는 도면들이다.
도 11 및 도 12를 참조하면, Tf1은 MUX 신호(MUX1, MUX2)의 폴링 에지의 트랜지션 시간이다. Tr1은 MUX 신호(MUX1, MUX2)의 라이징 에지의 트랜지션 시간이다. Tf2는 의사 MUX 신호(PMUX1, PMUX2)의 폴링 에지의 트랜지션 시간이다. Tr2는 의사 MUX 신호(PMUX1, PMUX2)의 라이징 에지의 트랜지션 시간이다.
PON은 제1 트랜지스터(PMOS)의 온(On) 시간이다. NON은 제2 트랜지스터(NMOS)의 온(On) 시간이다. 도 12와 같이, 트랜지스터들(PMOS, NMOS) 간에 문턱 전압(Vth) 편차가 있을 수 있다. 출력 신호의 폴링 에지에서 출력 신호의 슬루율을 낮추기 위하여, 제2 Vgs 신호(NVGS)를 제2 트랜지스터(NMOS)의 문턱 전압(Vth)과 가깝게 낮추면 출력 신호(Vout)의 슬루율이 낮아진다.
MUX 신호(MUX1, MUX2)와 의사 MUX 신호(PMUX1, PMUX2)의 파형이 역위상으로 대칭이 되어야 MUX 신호(MUX1, MUX2)의 라이징 폴링 에지에서 EMI가 최소화될 수 있다. 그런데, 도 11과 같이 MUX 신호(MUX1, MUX2)와 의사 MUX 신호(PMUX1, PMUX2)의 슬루율 편차가 발생하면 역위상 신호들이 대칭이 안되어 EMI 상쇄 효과가 저감된다.
트랜지스터의 문턱 전압(Vth)의 편차로 인하여 출력 신호(Vout)가 타겟 전압(target voltage)에 도달하기까지의 시간차(ΔVout)가 커진다. 이러한 시간차(ΔVout)는 레벨 시프터 회로를 구현하는데 있어서 허용 편차(tolerance)를 크게 한다.
출력 신호(Vout)의 라이징 에지에서 타겟 전압은 게이트 하이 전압(VGH)일 수 있다. 출력 신호(Vout)의 폴링 에지에서 타겟 전압은 게이트 로우 전압(VGL)일 수 있다. 이 경우, 데이터 라인에 인가되는 데이터 신호(Vout)의 시간이 감소될 수 있다.
멀티플렉서(21, 22)의 스위치 소자들(M1, M2)이 p 채널 트랜지스터로 구현되는 경우, 도 11에서 NON 시간 동안 스위치 소자들(M1, M2)이 턴온되는데, 트랜지스터(NMOS)의 문턱 전압(Vth) 편차로 인하여 스위치 소자들(M1, M2)의 온 시간 편차가 커지고 온 시간이 감소될 수 있다. 그 결과, 데이터 라인들에 인가되는 데이터 신호 인가 시간의 차이가 발생하고 그 시간이 감소되어 픽셀들 간에 충전 시간이 달라지거나 충전 시간이 감소될 수 있다.
도 13은 트랜지스터의 문턱 전압(Vth)과 게이트-소스간 전압(Vgs) 사이의 전압차에 따른 레벨 시프터(140)의 출력 신호 파형과 전류 변화를 보여 주는 파형도이다.
도 13을 참조하면, 트랜지스터의 문턱 전압(Vth)과 게이트-소스간 전압(Vgs) 사이의 전압차가 커지면 출력 신호(Vout)의 파형에서 트랜지스터(PMOS, NMOS)의 온 저항이 작아져 슬루율이 커지고 피크 전류가 커진다. 트랜지스터(PMOS, NMOS)의 문턱 전압(Vth)과 게이트-소스간 전압(Vgs) 사이의 전압차가 커지면, 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)이 트랜지스터(PMOS, NMOS)의 문턱 전압 편차(ΔVth)에 영향을 거의 받지 않는다.
이에 비하여, 트랜지스터의 문턱 전압(Vth)과 게이트-소스간 전압(Vgs) 사이의 전압차가 감소되면 출력 신호(Vout)의 파형에서 트랜지스터(PMOS, NMOS)의 온 저항이 커져 슬루율이 감소되고 피크 전류가 낮아진다. 트랜지스터(PMOS, NMOS)의 문턱 전압(Vth)과 게이트-소스간 전압(Vgs) 사이의 전압차가 감소되면, 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)이 트랜지스터(PMOS, NMOS)의 문턱 전압 편차(ΔVth)에 영향을 많이 받아 트랜지스터(PMOS, NMOS)의 문턱 전압(Vgs)의 편차에 따라 변할 수 있다.
도 14 및 도 15는 레벨 시프터의 출력 신호에서 트랜지션 시간 편차를 줄이기 위한 게이트-소스간 전압(Vgs)의 제어 방법을 보여 주는 파형도들이다.
도 14 및 도 15를 참조하면, 본 발명은 출력 신호(Vout)의 트랜지션 시간을 적어도 두 구간(t01, t02)으로 나누어 트랜지스터(PMOS, NMOS) 중 적어도 하나의 게이트 소스간 전압(Vgs)을 트랜지션 시간 동안 가변한다. 예를 들어, 제1 및 제2 트랜지스터(PMOS, NMOS) 중에서 제2 트랜지스터(NMOS)의 게이트-소스간 전압(Vgs)이 트랜지션 시간 내에서 가변될 수 있다. 제1 및 제2 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)이 트랜지션 시간 내에서 가변될 수 있다.
출력 신호(Vout)의 트랜지션 시간은 제1 구간(t01)과 제2 구간(t02)으로 나뉘어질 수 있다.
본 발명은 트랜지스터(PMOS, NMOS)의 게이트 전압을 제어하는 Vgs 신호(PVGS, NVGS)를 트랜지션 시간 동안 가변함으로써 제1 구간(t01)에 트랜지스터(PMOS, NMOS)의 온 저항을 크게 제어한 후에 제2 구간(t02)에 트랜지스터(PMOS, NMOS)의 온 저항을 낮춘다.
제1 구간(t01)에 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)과 트랜지스터(PMOS, NMOS)의 문턱 전압(Vgs) 간의 전압차가 작아져 트랜지스터(PMOS, NMOS)의 온 저항이 크다. 트랜지스터(PMOS, NMOS)의 온 저항이 큰 제1 구간(t01)에서 출력 신호(Vout)의 슬루율이 낮아져 EMI가 개선된다.
제2 구간(t02)에 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)과 트랜지스터(PMOS, NMOS)의 문턱 전압(Vgs) 간의 전압차가 상대적으로 커져 트랜지스터(PMOS, NMOS)의 온 저항이 감소된다. 트랜지스터(PMOS, NMOS)의 온 저항이 작은 제2 구간(t02)에서 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)이 트랜지스터(PMOS, NMOS)의 문턱 전압 편차(ΔVth)에 영향을 받지 않기 때문에 출력 신호(Vout)의 라이징/폴링 에지에서 타겟 전압에 도달하는데 까지 필요한 시간 차를 줄일 수 있다. 그 결과, 레벨 시프터 회로의 허용 편차(tolerance)가 감소될 수 있다. 본 발명은 레벨 시프터(140)의 출력 신호가 전송되는 배선들의 EMI를 줄일 수 있고, 트랜지스터의 문턱 전압 편차의 영향을 줄여 레벨 시프터(140)의 허용 편차를 줄이고 화질 저하를 방지할 수 있다.
제1 및 제2 Vgs 신호(PVGS, NVGS)의 전압은 표시패널(100)의 특성과 레벨 시프터(140)의 아날로그 회로 특성을 고려하여 출력 신호(Vout)의 트랜지션 시간에서 도 15와 같이 계단 파형, 1차 함수 기울기 파형, 곡선 파형 등으로 가변될 수 있다.
도 16은 출력 신호(Vout)의 트랜지션 시간에서 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)을 제어하는 Vgs 신호(PVGS, NVGS)를 보여 주는 도면이다.
도 16을 참조하면, 제2 Vgs 신호(NVGS)가 출력 신호(Vout)의 트랜지션 시간 내에서 가변되는 경우, 제2 트랜지스터(NMOS)의 온 저항이 제2 구간(t02)에 비하여 제1 구간(t01)에 더 커진다. 제2 Vgs 신호(NVGS)의 전압과 제2 트랜지스터(NMOS)의 문턱 전압(NMOS Vth) 간의 전압차는 제1 구간(t01) 보다 제2 구간(t02)에서 더 커진다. 제2 Vgs 신호(NVGS)의 전압은 제2 구간(t02) 보다 제1 구간(t01)에서 더 작게 된다. 제2 Vgs 신호(NVGS)는 트랜지션 시간이 시작할 때 제2 트랜지스터(NMOS)의 문턱 전압(NMOS Vth) 보다 높은 전압으로부터 상승하여 타겟 전압(VGL+5V)에 도달할 수 있다.
제1 및 제2 Vgs 신호(PVGS, NVGS) 모두가 출력 신호(Vout)의 트랜지션 시간 내에서 가변되는 경우, 제1 및 제2 트랜지스터들(PMOS, NMOS) 각각의 온 저항이 제2 구간(t02)에 비하여 제1 구간(t01)에 더 커진다. 제1 Vgs 신호(PVGS)의 전압과 제1 트랜지스터(PMOS)의 문턱 전압(PMOS Vth) 간의 전압차는 제1 구간(t01) 보다 제2 구간(t02)에서 더 커진다. 마찬가지로, 제2 Vgs 신호(NVGS)의 전압과 제2 트랜지스터(NMOS)의 문턱 전압(NMOS Vth) 간의 전압차가 제1 구간(t01) 보다 제2 구간(t02)에서 더 커진다. 제1 Vgs 신호(PVGS)의 전압은 제2 구간(t02) 보다 제1 구간(t01)에서 더 크다. 제2 Vgs 신호(NVNGS)의 전압은 제2 구간(t02) 보다 제1 구간(t02)에서 더 작다. 제1 Vgs 신호(PVGS)는 트랜지션 시간이 시작할 때 제1 트랜지스터(PMOS)의 문턱 전압(PMOS Vth) 보다 낮은 전압으로부터 낮아져 타겟 전압(VGH-5V)에 도달할 수 있다. 제2 Vgs 신호(NVGS)는 트랜지션 시간이 시작할 때 제2 트랜지스터(NMOS)의 문턱 전압(NMOS Vth) 보다 높은 전압으로부터 상승하여 타겟 전압(VGL+5V)에 도달할 수 있다.
도 17은 트랜지션 시간에서 가변되는 제2 Vgs 신호(PVGS)와 출력 신호(Vout)를 보여 주는 파형도이다. 도 17에서 상단 그래프는 출력 신호의 폴링 에지 트랜지션 시간에서 제2 Vgs 신호(PVGS)가 하단 그래프와 같이 변할 때 출력 신호(Vout)의 전압 변화를 보여 준다.
도 17을 참조하면, 제2 Vgs 신호(NVGS)의 전압은 폴링 에지의 트랜지션 시간 내에서 점차적으로 또는 단계적으로 높아진다. 레벨 시프터(140)의 출력 신호(Vout)의 전압은 가변되는 제2 Vgs 신호(PVGS)에 의해 폴링 에지의 트랜지션 시간의 제1 구간(t01)에 슬루율이 낮아지기 시작하여 트랜지션 시간에 낮은 슬루율로 타겟 전압(VGL)에 도달한다. 그리고 레벨 시프터(140)의 출력 신호(Vout)의 전압은 제2 구간(t02)에서 제2 Vgs 신호(PVGS)의 전압과 제2 트랜지스터(NMOS)의 문턱 전압(Vth) 간의 전압 차가 커져 트랜지스터(NMOS)의 문턱 전압 편차(ΔVth)의 영향을 받지 않고 타겟 전압(VGL)에 도달한다.
도 18은 트랜지션 시간에서 가변되는 Vgs 신호에 따른 트랜지스터의 온 저항 변화를 모델링한 회로도이다.
도 18을 참조하면, 본 발명은 트랜지스터(PMOS, NMOS)의 게이트-소스간 전압(Vgs)을 제어하는 Vgs 신호(PVGS, NVGS)를 이용하여 트랜지션 시간의 초기[R(0):High]에 트랜지스터(PMOS,NMOS)의 온 저항을 크게 제어한다. Vgs 신호(PVGS, NVGS)의 전압에 따라 트랜지스터(PMOS, NMOS)에 온 전류(On current)가 흐를 때 Vgs 신호(PVGS, NVGS)의 전압과 트랜지스터(PMOS, NMOS) 간의 전압차가 작을 때 트랜지스터(PMOS,NMOS)의 온 저항이 커진다. 트랜지스터(PMOS,NMOS)의 온 저항이 커지면 출력 신호(Vout)가 인가되는 배선의 피크 전류가 낮아진다.
이어서, 트랜지션 시간의 시작 시점으로부터 소정 시간 경과된 후[R(t):Low]에, Vgs 신호(PVGS, NVGS)의 전압과 트랜지스터(PMOS, NMOS) 간의 전압차가 커진다. 이 때, 트랜지스터(PMOS,NMOS)의 온 저항이 감소된다.
Vgs 신호(PVGS, NVGS)의 전압과 트랜지스터(PMOS, NMOS) 간의 전압차가 커지면 레벨 시프터(140)의 출력 버퍼들에서 트랜지스터들(PMOS, NMOS)의 문턱 전압 편차(ΔVth)에 영향을 받지 않는다. 이 때문에 레벨 시프터(140)의 출력 단자들로부터 동시에 출력되는 출력 신호(Vout)의 슬루율 산포가 최소화되어 출력 신호(Vout)의 전압이 같은 시간에 타겟 전압에 도달될 수 있다.
도 19는 레벨 시프터(140)의 일 예를 상세히 보여 주는 회로도이다. 도 19와 도시된 레벨 시프터(140)는 피크 전류가 거의 없는 출력 신호(Vout)를 출력할 수 있다.
도 19를 참조하면, 제어부(80)는 제1 Vgs 신호(PVGS)의 전압을 가변하는 제1 신호 발생부와, 제2 Vgs 신호(NVGS)의 전압을 가변하는 제2 신호 발생부를 포함한다.
제1 신호 발생부는 VGH와 GND 사이에 연결된 제1 가변 저항(VRu) 및 저항(Rd)을 포함한 분압 회로를 포함할 수 있다. 제1 가변 저항(VRu)은 타이밍 콘트롤러(130)의 제어 하에 저항값이 가변될 수 있다. 제1 가변 저항(VRu)은 저항값이 서로 다르고 VGH에 병렬로 연결된 저항들(R11~14)과, 타이밍 콘트롤러(130)의 제어 하에 저항들(R11~14)을 분압 회로의 출력 노드에 연결하는 스위치 소자들(S11~14)을 포함할 수 있다. 스위치 소자들(S11~14)은 타이밍 콘트롤러(130)로부터 입력되는 제어 신호(CTRL)의 bit의 논리값에 따라 온/오프되어 분압 회로의 출력 노드 전압을 선택하여 제1 Vgs 신호(PVGS)의 전압을 가변할 수 있다.
제1 구동부(82)는 제1 신호 발생부로부터의 제1 Vgs 신호(PVGS) 에 따라 제1 트랜지스터(PMOS)의 게이트 전압을 가변한다. 예를 들어, 제1 구동부(82)는 출력 신호(Vout)의 트랜지션 시간에 제1 Vgs 신호(PVGS)의 전압이 낮아질 때 제1 트랜지스터(PMOS)의 게이트 전압을 낮춘다.
제2 신호 발생부는 VGH와 VGL 사이에 연결된 저항(Ru) 및 제2 가변 저항(VRd)을 포함한 분압 회로를 포함할 수 있다. 제2 가변 저항(VRd)은 타이밍 콘트롤러(130)의 제어 하에 저항값이 가변될 수 있다. 제2 가변 저항(VRd)은 저항값이 서로 다르고 VGL에 병렬로 연결된 저항들(R21~24)과, 타이밍 콘트롤러(130)의 제어 하에 저항들(R21~24)을 분압 회로의 출력 노드에 연결하는 스위치 소자들(S21~24)을 포함할 수 있다. 스위치 소자들(S21~24)은 타이밍 콘트롤러(130)로부터 입력되는 제어 신호(CTRL)의 bit의 논리값에 따라 온/오프되어 분압 회로의 출력 노드 전압을 선택하여 제2 Vgs 신호(NVGS)의 전압을 가변할 수 있다.
제2 구동부(84)는 제2 신호 발생부로부터의 제2 Vgs 신호(NVGS) 에 따라 제2 트랜지스터(NMOS)의 전압을 가변한다. 예를 들어, 제2 구동부(84)는 출력 신호(Vout)의 트랜지션 시간에 제2 Vgs 신호(NVGS)의 전압이 높아질 때 제2 트랜지스터(NMOS)의 게이트 전압을 높인다.
도 20은 레벨 시프터(140)의 다른 예를 상세히 보여 주는 회로도이다. 도 20에 도시된 레벨 시프터(140)는 트랜지스터들(PM1~3, NM1~3)의 문턱 전압 편차가 크지 않다.
도 21을 참조하면, 레벨 시프터(140)는 채널 저항이 서로 다른 다수의 제1 트랜지스터들(PM1~3), 채널 저항이 서로 다른 다수의 제2 트랜지스터들(NM1~3), 제어 신호(CTRL)에 응답하여 제1 트랜지스터들(PM1~3)의 온/오프를 제어하는 제1 제어부(801), 및 제어 신호(CTRL)에 응답하여 제2 트랜지스터들(NM1~3)의 온/오프를 제어하는 제2 제어부(801)를 포함한다.
제1 트랜지스터들(PM1~3)의 채널 저항 총합이 100%일 때, 제1-1 트랜지스터(PM1)의 채널 저항은 80%, 제1-2 트랜지스터(PM2)의 채널 저항은 10%, 제1-3 트랜지스터(PM3)의 채널 저항은 10% 일 수 있다. 제1 제어부(801)는 제어 신호(CTRL)에 응답하여 턴-온되는 트랜지스터들(PM1~3) 중 하나 이상을 선택하여 레벨 시프터(140)의 출력 단자에 연결되는 제1 트랜지스터들(PM1~3)의 온 저항을 선택할 수 있다. 제1 트랜지스터들(PM1~3)의 온 저항이 커지면 출력 신호(Vout)의 슬루율이 낮아질 수 있다.
제2 트랜지스터들(NM1~3)의 채널 저항 총합이 100%일 때, 제2-1 트랜지스터(NM1)의 채널 저항은 80%, 제2-2 트랜지스터(NM2)의 채널 저항은 10%, 제2-3 트랜지스터(PM3)의 채널 저항은 10% 일 수 있다. 제2 제어부(802)는 제어 신호(CTRL)에 응답하여 턴-온되는 트랜지스터들(NM1~3) 중 하나 이상을 선택하여 레벨 시프터(140)의 출력 단자에 연결되는 제2 트랜지스터들(NM1~3)의 온 저항을 선택할 수 있다. 제2 트랜지스터들(NM1~3)의 온 저항이 커지면 출력 신호(Vout)의 슬루율이 낮아질 수 있다.
전술한 트랜지스터의 게이트-소스간 전압(Vgs) 제어 방법은 레벨 시프터에서 게이트 타이밍 신호 즉, 스타트 펄스(VST)와 시프트 클럭(GCLK)을 출력하는 출력 버퍼에 적용될 수 있다. 또한, 트랜지스터의 게이트-소스간 전압(Vgs) 제어 방법은 터치 센서 구동부와 전원부(400)의 슬루율 조정 회로에 적용될 수 있다.
도 21 내지 도 26은 인-셀 터치 센서가 적용된 표시장치를 예시한다. 도 27은 전원부(400)의 일부를 보여 주는 회로도이다.
도 21 내지 도 23을 참조하면, 표시패널(100)의 화면 상에 터치 스크린이 배치될 수 있다. 터치 스크린은 화면 상에 배치된 다수의 터치 센서들과, 이 터치 센서들을 구동하는 터치 센서 구동부를 포함한다. 터치 센서 구동부는 데이터 구동부와 함께 하나의 IC에 집적될 수 있다. 이하에서, “SRIC”는 데이터 구동부와 터치 센서 구동부가 집적된 드라이브 IC를 의미한다.
본 발명의 표시장치는 SRIC(110), 터치 센서 제어부(320), 기생 용량 제어부(310) 등을 더 포함한다.
픽셀 어레이(AA)는 도 23에 도시된 바와 같이 터치 센서들(SE)과, 터치 센서들(SE)에 연결된 센서 라인들(SL)을 더 포함한다. 터치 센서들(SE) 각각의 전극 패턴들은 픽셀들의 공통 전극을 소정 크기로 분할한 패턴으로 형성될 수 있다. 공통 전극은 다수의 픽셀들에 연결되어 그 픽셀들에 공통 전압을 인가하는 전극이다. 하나의 터치 센서(SE)는 다수의 서브 픽셀들에 연결되어 디스플레이 구간 동안 다수의 픽셀들에 공통 전압을 공급하고, 터치 센싱 구간 동안 터치 센서 구동부(RIC)에 의해 구동되어 터치 입력을 센싱한다. 따라서, 터치 센서(SE)는 디스플레이 구간 동안 픽셀들에 공통 전압을 공급하는 공통 전극이고, 터치 센싱 구간 동안 터치 입력을 센싱하는 센서 전극이다. 도 23에서 “PE”는 서브 픽셀들 각각에 형성된 픽셀 전극을 나타낸다.
표시패널(100)의 1 프레임 기간은 하나 이상의 디스플레이 구간과, 하나 이상의 터치 센싱 구간으로 시분할된다. 표시패널(100)의 픽셀 어레이(AA)는 도 22에 도시된 바와 같이 둘 이상의 블록들(B1~BM)로 분할되어 블록 단위로 시분할 구동된다. 디스플레이 구간마다 하나의 블록에 속한 픽셀들이 구동될 수 있다. 블록들(B1~BM)은 표시패널(100) 상에서 물리적으로 분할될 필요가 없고 타이밍 콘트롤러(130)의 제어에 따라 구동 타이밍이 분리되는 분할 구동 영역이다. 픽셀 어레이(AA)는 디스플레이 구간들에서 구동되기 때문에 터치 센싱 구간을 사이에 두고 분할 구동된다. 픽셀 어레이(AA)의 픽셀들은 터치 센싱 구간 동안 구동되지 않고 이전 상태를 유지한다.
블록들(B1~BM)의 픽셀들은 터치 센싱 구간을 사이에 두고 시분할 구동된다. 예를 들어, 제1 디스플레이 구간 동안 제1 블록(B1)의 픽셀들이 구동되어 그 픽셀들에 현재 프레임 데이터가 기입된 후, 제1 터치 센싱 구간 동안 화면 전체에서 터치 입력이 센싱된다. 제1 터치 센싱 구간에 이어서, 제2 디스플레이 구간 동안 제2 블록(B2)의 픽셀들이 구동되어 그 픽셀들에 현재 프레임 데이터가 기입된다. 이어서, 제2 터치 센싱 구간 동안 화면 전체에서 터치 입력이 센싱된다. 여기서, 터치 입력은 손가락이나 스타일러스 펜의 직접 터치 입력, 근접 터치 입력, 지문 터치 입력 등을 포함한다.
터치 센서(SE)는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다. 자기 정전 용량은 한 방향으로 형성된 단층의 도체 라인을 따라 형성된다. 상호 정전 용량은 직교하는 두 도체 라인들 사이에 형성된다. 도 23은 자기 정전 용량 타입의 터치 센서를 도시하였으나, 본 발명의 터치 센서들은 이에 한정되지 않는다. 터치 센서들(SE)은 센서 라인들(SL)을 통해 SRIC(110)에 연결된다.
SRIC(110)는 디스플레이 구간 동안 입력 영상의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(SIC)와, 센서 라인들(SL)을 통해 터치 센서들(SE)에 연결되어 터치 센싱 구간 동안 터치 센서들을 구동하는 터치 센서 구동부(RIC)를 포함한다.
데이터 구동부(SIC)는 전술한 바와 같이 타이밍 콘트롤러(130)로부터 수신된 픽셀 데이터를 DAC에 입력하여 데이터 신호(Vdata)를 출력한다. 터치 센서 구동부(RIC)는 터치 센싱 구간 동안 터치 센서 제어부(320)로부터 수신된 터치 센서 구동 신호에 응답하여 센서 라인들(SL)에 무부하 신호(LFD)를 공급함으로써 터치 센서들(SE)에 전하를 공급하여 터치 센서들(SE)을 구동한다.
터치 센서 구동부(RIC)는 도 23에 도시된 바와 같이 멀티플렉서(231)와 센싱 회로(232)를 구비한다. 멀티플렉서(231)는 터치 센서 제어부(320)의 제어 하에 센싱 회로(232)에 연결되는 센서 라인들(SL)을 선택한다. 멀티플렉서(231)는 터치 센서 제어부(320)의 제어 하에 디스플레이 구간 동안 공통 전압(Vcom)을 공급할 수 있다. 멀티플렉서(231) 각각은 터치 센싱 구간 동안 센서 라인들(SL)을 센싱 회로(232)의 채널에 순차적으로 연결함으로써 센싱 회로(232)의 채널 개수를 줄일 수 있다.
센싱 회로(232)는 터치 센싱 구간 동안 멀티플렉서(231)와 센서 라인들(SL)을 통해 기생 용량 제어부(310)으로부터의 무부하 신호(LFD)를 터치 센서들(SE)에 공급하여 터치 센서들(SE)에 전하를 충전한다. 센싱 회로(232)는 멀티플렉서(231)를 통해 연결된 센서 라인(SL)으로부터 수신되는 터치 센서들(SE)의 전하량을 증폭 및 적분한 후에 디지털 데이터로 변환하여 터치 입력 전후 용량 변화를 센싱한다. 이를 위하여, 센싱 회로(232)는 터치 센서(SE)로부터 수신된 터치 센서 신호를 증폭하는 증폭기, 증폭기의 출력 전압을 누적하는 적분기, 적분기의 전압을 디지털 데이터로 변환하는 아날로그 디지털 변환기(Analog-to-Digital Converter, 이하 "ADC"라 함) 등을 포함한다. ADC로부터 출력된 디지털 데이터는 터치 입력 전후 터치 센서(SE)의 용량 변화를 지시하는 터치 데이터로서 터치 센서 제어부(320)로 전송된다. 센싱 회로(232)는 터치 센서 제어부(320)의 제어 하에 소정 크기의 터치 센서 그룹 단위로 터치 센서들(SE)을 순차적으로 구동할 수 있다. 터치 센서 그룹은 다수의 터치 센서들(SE)을 포함한다.
터치 센서 제어부(320)는 터치 센서 구동부(RIC)로부터 수신한 터치 데이터를 미리 설정된 문턱값과 비교하여, 문턱값 보다 높은 터치 데이터를 검출하여 터치 입력 각각의 좌표(XY)를 생성한다. 터치 센서 제어부(320)는 터치 입력 각각의 좌표(XY)를 호스트 시스템(200)으로 전송한다. 터치 센서 제어부(320)는 터치 센서 구동 타이밍을 정의하는 터치 인에이블 신호, ADC 클럭 등을 출력하여 터치 센서 구동부(RIC)에 공급한다. 터치 센서 제어부(320)는 마이크로 콘트롤 유닛(Micro Control Unit, MCU)으로 구현될 수 있으나 이에 한정되지 않는다.
기생 용량 제어부(310)는 터치 센싱 구간 동안 터치 센서들(SE)과 픽셀들 사이의 기생 용량(parasitic capacitance)을 최소화하여 터치 센서 신호의 신호 대 잡음비(Signal to Noise Ratio, 이하 “SNR”이라 함)를 개선한다. 이를 위하여, 기생 용량 제어부(310)는 터치 센서 제어부(320)로부터의 터치 인에이블 신호에 응답하여 무부하 신호(LFD)를 발생하여 터치 센서 구동부(RIC)에 공급한다. 무부하 신호(LFD)는 데이터 라인(DL), 게이트 라인(GL), 및 센서 라인들(SL)에 인가된다. 센서 라인들(SL)에 인가되는 무부하 신호(LFD)는 터치 센서들(SE)에 전하를 공급하고, 이웃한 센서 라인들(SL) 간의 기생 용량을 최소화하는 터치 센서 구동 신호이다.
게이트 구동부(120)는 전술한 바와 같이 레벨 시프터(140)를 통해 입력되는 게이트 타이밍 제어 신호에 응답하여 게이트 펄스를 출력하는 시프트 레지스터를 포함한다. 시프트 레지스터는 픽셀 어레이의 TFT 어레이와 함께 동일 공정으로 표시패널(100)의 기판 상에 직접 형성될 수 있다. 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급한다.
전원 회로(400)는 전술한 바와 같이 직류-직류 변환기(DC-DC converter)를 이용하여 표시패널(100)의 구동에 필요한 직류 전압을 발생한다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 SRIC(110)의 데이터 구동부(RIC)로 전송한다. 타이밍 콘트롤러(130)는 도 24에 도시된 바와 같이 SRIC(110)와 게이트 구동부(120)를 동기시키기 위한 동기 신호(Tsync)를 발생한다. 도 24에 도시된 바와 같이, 동기 신호(Tsync)의 하이 레벨(high level)은 터치 센싱 구간을 정의하고, 동기 신호(Tsync)의 로우 레벨(low level)은 터치 센싱 구간을 정의할 수 있으나 이에 한정되지 않는다. 동기 신호(Tsync)는 터치 센서 제어부(320)에 공급된다.
도 24는 및 도 25은 픽셀들과 터치 센서들의 구동 방법을 보여 주는 파형도들이다.
도 24 및 도 25을 참조하면, 1 프레임 기간은 하나 이상의 디스플레이 구간(D1, D2)과 하나 이상의 터치 센싱 구간(S1, S2)으로 시분할될 수 있다. 디스플레이 프레임 레이트(frame rate)가 60Hz일 때 1 프레임 기간은 대략 16.7ms이다. 디스플레이 구간들(D1, D2) 사이에 하나의 터치 센싱 구간(S1, S2)이 할당된다.
데이터 구동부(SIC)와 게이트 구동부(120)는 제1 디스플레이 구간(D1) 동안 제1 블록(B1)의 픽셀들에 현재 프레임 데이터를 기입하여 제1 블록(B1)에서 재현되는 영상을 현재 프레임 데이터로 업데이트한다. 제1 디스플레이 구간(D1) 동안 제1 블록(B1)을 제외한 나머지 블록(B2)의 픽셀들은 이전 프레임 데이터를 유지한다. 터치 센서 구동부(RIC)는 제1 디스플레이 구간(D1) 동안 터치 센서들(SE)에 픽셀들의 공통 전압을 공급한다.
터치 센서 구동부(RIC)는 제1 터치 센싱 구간(S1) 동안 화면 내의 모든 터치 센서들(SE)을 구동하여 터치 입력을 센싱한다. 터치 센서 구동부(RIC)로부터 출력된 터치 데이터는 SPI(Serial Peripheral Interface)를 통해 터치 센서 제어부(320)로 전송될 수 있다. 터치 센서 제어부(320)는 터치 데이터를 분석하여 터치 입력 각각의 좌표 정보와 식별 정보(ID)를 포함한 터치 레포트 데이터(Touch report data, XY)를 발생하여 호스트 시스템(200)으로 전송한다.
데이터 구동부(SIC)와 게이트 구동부(120)는 제2 디스플레이 구간(D2) 동안 제2 블록(B2)의 픽셀들에 현재 프레임 데이터를 기입하여 제2 블록(B2)에서 재현되는 영상을 현재 프레임 데이터로 업데이트한다. 제2 디스플레이 구간(D2) 동안 제2 블록(B2)을 제외한 나머지 블록(B1)의 픽셀들은 이전 프레임 데이터를 유지한다. 터치 센서 구동부(RIC)는 제2 디스플레이 구간(D2) 동안 터치 센서들(SE)에 픽셀들에 공통 전압을 공급한다.
터치 센서 구동부(RIC)는 제2 터치 센싱 구간(S2) 동안 화면 내의 모든 터치 센서들(SE)을 구동하여 터치 입력을 센싱한다. 터치 센서 구동부(RIC)로부터 출력된 터치 데이터는 SPI를 통해 터치 센서 제어부(320)로 전송될 수 있다. 터치 센서 제어부(320)는 터치 데이터를 분석하여 터치 입력 각각의 좌표 정보와 식별 정보(ID)를 포함한 터치 레포트 데이터(XY)를 발생하여 호스트 시스템(200)으로 전송한다.
터치 센서들(SE)은 픽셀들과 연결되기 때문에 터치 센서들(SE)과 픽셀들 간의 기생 용량이 크다. 이러한 기생 용량은 터치 센서 신호의 신호 대 잡음비(SNR) 저하를 초래한다.
디스플레이 구간 동안, 픽셀 구동 신호(Vcom, Vdata, Vgate)가 픽셀들에 공급된다. Vcom은 디스플레이 구간 동안 센서 라인(SL)을 통해 터치 센서 전극 즉, 공통 전극에 인가되는 공통 전압이다. Vdata는 디스플레이 구간 동안 데이터 라인들(DL)에 공급되는 데이터 신호이다. Vgate는 디스플레이 구간 동안 게이트 라인들(GL)에 공급되는 게이트 신호이다. 터치 센싱 구간 동안, 도 21과 같은 무부하 신호(LFD)가 데이터 라인(DL), 게이트 라인(GL), 및 센서 라인(SL)에 인가된다. 무부하 신호(LFD)는 터치 센서들(SE)을 구동하고 픽셀들과 터치 센서들(SE) 간의 기생 용량을 최소화한다.
SRIC(110)는 터치 센싱 구간 동안(S1, S2) 기생 용량 제어부(310)로부터의 무부하 신호(LFD)를 데이터 라인들(DL)과 센서 라인들(SL)에 공급한다. 게이트 구동부(120)는 터치 센싱 구간 동안(S1, S2) 기생 용량 제어부(310)으로부터의 무부하 신호(LFD)를 게이트 라인들(GL)에 공급한다.
센서 라인(SL)에 인가되는 무부하 신호(LFD)의 전압(ΔVtouch)은 터치 센서(SE)의 구동 전압과 같다. 무부하 신호(LFD)의 전압(ΔVtouch)은 Vcom_H와 Vcom_L 사이에서 트랜지션된다.
도 25에서 ΔVtouch = ΔVd = ΔVg 이다. ΔVd는 데이터 라인들(DL)에 인가되는 무부하 신호(LFD)의 전압이고, ΔVg는 게이트 라인들(DL)에 인가되는 무부하 신호(LFD)의 전압이다. 따라서, 터치 센싱 구간(S1, S2) 동안 데이터 라인(DL)과 터치 센서(SE) 사이의 기생 용량, 게이트 라인(GL)과 터치 센서(SE) 사이의 기생 용량, 센서 라인들(SL) 간의 기생 용량 각각에서, 기생 용량의 양단간 전압차가 없기 때문에 기생 용량이 최소화된다.
디스플레이 구간(D1, D2)으로부터 터치 센싱 구간(S1, S2)으로 전환될 때 무부하 신호(LFD)의 파형과 전압이 안정화될 때까지 안정화 시간(Δtd)이 필요할 수 있다. 표시패널(100)의 기생 용량과 터치 센서 구동 전압(Vtouch)에 따라 안정화 시간(Δtd)이 조정될 수 있다. 안정화 시간(Δtd) 이후부터 터치 센서 구동부(RIC)가 구동되어 터치 센서 신호를 디지털 데이터로 변환하여 터치 데이터를 출력한다.
무부하 신호(LFD)는 데이터 라인(DL), 게이트 라인(GL) 및 센서 라인(SL)에서 동위상으로 인가되어야 터치 센서에 영향을 주는 기생 용량을 최소화할 수 있다.
무부하 신호(LFD) 즉, 터치 센서 구동 신호는 도 26에 도시된 아날로그 멀티플렉서(AMUX)를 통해 출력될 수 있다. 아날로그 멀티플렉서(AMUX)는 게이트-소스간 전압(Vgs)에 따라 고전위 전압(Vcom_H)을 출력하는 제1 트랜지스터와, 게이트-소스간 전압(Vgs)에 따라 저전위 전압(Vcom_H)을 출력하는 제2 트랜지스터를 포함할 수 있다.
무부하 신호(LFD)의 트랜지션 시간에서 슬루율을 낮출 필요가 있다. 이 때, 트랜지스터의 문턱 전압 편차에 영향을 받지 않고 슬루율을 낮추기 위하여 전술한 게이트-소스간 전압 제어 방법을 적용할 수 있다. 예를 들어, 아날로그 멀티플렉서(AMX)의 트랜지스터들의 게이트-소스간 전압(Vgs)을 가변하여 무부하 신호(LFD)의 트랜지션 시간의 초기에 트랜지스터의 온 저항을 크게 한 후에 게이트-소스간 전압(Vgs)을 트랜지스터의 문턱 전압 보다 크게 제어할 수 있다. 이를 위하여, 터치 센서 구동부는 무부하 신호(LFD)의 트랜지션 시간 내에서 가변되는 Vgs 신호에 따라 상기 아날로그 멀티플렉서의 트랜지스터의 제1 트랜지스터의 게이트 전압을 가변하는 게이트-소스간 전압 제어부를 더 포함할 수 있다.
도 27은 전원부(400)의 일부 회로를 보여 주는 회로도이다.
도 27을 참조하면, 전원부(400)는 부스트 컨버터, 벅 컨버터, 벅-부스트 컨버터 중 하나 이상을 포함할 수 있다. 부스트 컨버터는 입력 전압을 AVDD, VGH의 전압 레벨로 변환할 수 있다. 벅 컨버터는 도 1과 도 21에 도시된 회로가 집적된 IC의 로직 전원, HVDD을 생성하는데 이용될 수 있다. 벅-부스트 컨버터는 VGL을 생성하는데 이용될 수 있다.
이러한 변환기들은 에너지를 저장하는 인덕터, 인덕터(L)에 저장되는 에너지를 충방전시키는 스위치 소자(SW), 출력 단자에 연결된 커패시터(C) 등을 포함할 수 있다. 스위치 소자(SW)는 트랜지스터로 구현된다. EMI를 줄이기 위하여, 상기 변환기들 중 적어도 하나의 변환기에서 스위치 소자(SW)의 게이트-소스간 전압(Vgs)을 전술한 실시예와 같은 방법으로 제어할 수 있다. 전원부(400)는 가변되는 Vgs 신호에 따라 스위치 소자의 게이트 전압을 가변하는 게이트-소스간 전압 제어부를 더 포함할 수 있다.
전술한 실시예들은 단독으로 적용되거나 조합될 수 있다.
본 발명의 실시예에 따른 레벨 시프터와 이를 이용한 표시장치는 다음과 같은 실시예들로 설명될 수 있다.
본 발명의 레벨 시프터는 출력 신호의 전압을 높이는 제1 트랜지스터; 상기 출력 신호의 전압을 낮추는 제2 트랜지스터; 상기 출력 신호의 트랜지션 시간 내에서 가변되는 제1 Vgs 신호에 따라 상기 제1 트랜지스터의 게이트 전압을 가변하는 제1 구동부; 및 상기 출력 신호의 트랜지션 시간 내에서 가변되는 제2 Vgs 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 가변하는 제2 구동부를 포함한다.
상기 제1 및 제2 트랜지스터들 중 적어도 하나가 상기 트랜지션 시간 내에서 온 저항이 시간이 경과됨에 따라 작아진다.
상기 제1 및 제2 Vgs 신호 중 적어도 하나의 신호의 전압이 계단 파형, 1차 함수 기울기 파형, 및 곡선 파형 중 적어도 하나의 형태로 가변된다.
상기 제2 트랜지스터가 n 채널 트랜지스터이다. 상기 제2 Vgs 신호의 전압이 상기 출력 신호의 트랜지션 시간 내에서 가변된다.
상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함한다. 상기 제2 트랜지스터의 온 저항이 상기 제2 구간에 비하여 상기 제1 구간에 더 크다.
상기 제2 Vgs 신호의 전압과 상기 제2 트랜지스터의 문턱 전압 간의 전압차가 상기 제1 구간 보다 상기 제2 구간에서 더 크다.
상기 제2 Vgs 신호의 전압이 상기 제2 구간 보다 상기 제1 구간에서 더 작다.
상기 제1 트랜지스터가 p 채널 트랜지스터이고, 상기 제2 트랜지스터가 n 채널 트랜지스터이다. 상기 제1 및 제2 Vgs 신호 각각의 전압이 상기 출력 신호의 트랜지션 시간 내에서 가변된다.
상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함한다. 상기 제1 및 제2 트랜지스터들 각각의 온 저항이 상기 제2 구간에 비하여 상기 제1 구간에 더 크다.
상기 제1 Vgs 신호의 전압과 상기 제1 트랜지스터의 문턱 전압 간의 전압차가 상기 제1 구간 보다 상기 제2 구간에서 더 크다. 상기 제2 Vgs 신호의 전압과 상기 제2 트랜지스터의 문턱 전압 간의 전압차가 상기 제1 구간 보다 상기 제2 구간에서 더 크다.
상기 제1 Vgs 신호의 전압이 상기 제2 구간 보다 상기 제1 구간에서 더 크고, 상기 제2 Vgs 신호의 전압이 상기 제2 구간 보다 상기 제1 구간에서 더 작다.
본 발명의 표시장치는 상기 레벨 시프터를 포함한다. 또한, 본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되는 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함한 표시패널; 상기 픽셀 데이터를 데이터 신호로 변환하는 데이터 구동부; 상기 데이터 구동부로부터의 상기 데이터 신호를 데이터 라인들에 분배하는 디멀티플렉서 어레이; 게이트 신호를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부, 상기 게이트 구동부, 및 상기 디멀티플렉서의 동작 타이밍을 제어하는 제어 신호를 발생하는 타이밍 콘트롤러; 및 상기 픽셀 어레이, 상기 데이터 구동부, 상기 게이트 구동부, 및 타이밍 콘트롤러의 구동에 필요한 전압을 발생하는 전원부를 포함한다.
상기 디멀티플렉서 어레이는 상기 데이터 구동부의 한 채널에 연결되어 상기 채널로부터 데이터 신호를 입력 받아 적어도 두 개의 데이터 라인들에 분배하는 멀티플렉서를 포함한다.
상기 멀티플렉서는 상기 데이터 구동부의 채널과 제1 데이터 라인 사이에 연결되어 제1 MUX 신호에 응답하여 상기 데이터 신호를 상기 제1 데이터 라인에 공급하는 제1 스위치 소자; 및 상기 데이터 구동부의 채널과 제2 데이터 라인 사이에 연결되어 제2 MUX 신호에 응답하여 상기 데이터 신호를 상기 제2 데이터 라인에 공급하는 제2 스위치 소자를 포함한다.
상기 레벨 시프터는 상기 출력 버퍼들을 통해 상기 제1 MUX 신호, 상기 제1 MUX 신호의 역위상으로 발생되는 제1 의사 MUX 신호, 제2 MUX 신호, 및 상기 제2 MUX 신호의 역위상으로 발생되는 제2 의사 MUX 신호를 출력한다. 상기 제1 MUX 신호와 상기 제1 의사 MUX 신호 중 상기 제1 MUX 신호만 상기 제1 스위치 소자의 게이트에 인가된다. 상기 제2 MUX 신호와 상기 제2 의사 MUX 신호 중 상기 제2 MUX 신호만 상기 제1 스위치 소자의 게이트에 인가된다.
상기 표시패널은 터치 센서를 더 포함한다.
상기 표시장치는 상기 터치 센서에 터치 센서 구동신호를 공급하여 상기 터치 센서를 구동하는 터치 센서 구동부를 더 포함한다.
상기 터치 센서 구동부는 트랜지스터들을 이용하여 고전위 전압과 저전위 전압을 선택하여 상기 터치 센서 구동신호를 출력하는 아날로그 멀티플렉서; 및 상기 터치 센서 구동신호의 트랜지션 시간 내에서 가변되는 Vgs 신호에 따라 상기 아날로그 멀티플렉서의 트랜지스터의 제1 트랜지스터의 게이트 전압을 가변하는 게이트-소스간 전압 제어부를 포함한다.
상기 전원부는 부스트 컨버터, 벅 컨버터, 벅-부스트 컨버터 중 하나 이상을 포함한다. 상기 부스트 컨버터, 벅 컨버터, 벅-부스트 컨버터 중 하나에서 스위치 소자로 이용되는 트랜지스터의 온 저항을 크게 한 후에 상기 온 저항을 감소시키는 게이트-소스간 전압 제어부를 더 포함한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
21, 22 : 멀티플렉서 80 : 레벨 시프터의 제어부
82, 84 : 레벨 시프터의 구동부 100 : 표시패널
110 : 데이터 구동부 112 : 디멀티플렉서 어레이
120 : 게이트 구동부 130 : 타이밍 콘트롤러
140, 141, 142 : 레벨 시프터 150 : 콘트롤 보드
151 : FFC 152, 153 : 소스 PCB
M1, M2 : 멀티플렉서의 스위치 소자 MUX1, MUX2 : MUX 신호
PMUX1, PMUX2 : 의사 MUX 신호
PMOS, NMOS : 레벨 시프터의 출력 버퍼 트랜지스터

Claims (17)

  1. 출력 신호의 전압을 높이는 제1 트랜지스터;
    상기 출력 신호의 전압을 낮추는 제2 트랜지스터;
    상기 출력 신호의 트랜지션 시간 내에서 가변되는 제1 Vgs 신호에 따라 상기 제1 트랜지스터의 게이트 전압을 가변하는 제1 구동부; 및
    상기 출력 신호의 트랜지션 시간 내에서 가변되는 제2 Vgs 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 가변하는 제2 구동부를 포함하고,
    상기 제1 트랜지스터는 게이트 하이 전압에 연결되고, 상기 제2 트랜지스터는 게이트 로우 전압에 연결되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 노드로 상기 출력 신호가 출력되고,
    상기 제1 트랜지스터는 상기 제1 Vgs 신호에 따라 온 저항이 변화되고,
    상기 제2 트랜지스터는 상기 제2 Vgs 신호에 따라 온 저항이 변화되는 레벨 시프터.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 트랜지스터들 중 적어도 하나가 상기 트랜지션 시간 내에서 온 저항이 시간이 경과됨에 따라 작아지는 레벨 시프터.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 Vgs 신호 중 적어도 하나의 신호의 전압이 계단 파형, 1차 함수 기울기 파형, 및 곡선 파형 중 적어도 하나의 형태로 가변되는 레벨 시프터.
  4. 제 1 항에 있어서,
    상기 제2 트랜지스터가 n 채널 트랜지스터이고,
    상기 제2 Vgs 신호의 전압이 상기 출력 신호의 트랜지션 시간 내에서 가변되는 레벨 시프터.
  5. 제 4 항에 있어서,
    상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제2 트랜지스터의 온 저항이 상기 제2 구간에 비하여 상기 제1 구간에 더 큰 레벨 시프터.
  6. 제 4 항에 있어서,
    상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제2 Vgs 신호의 전압과 상기 제2 트랜지스터의 문턱 전압 간의 전압차가 상기 제1 구간 보다 상기 제2 구간에서 더 큰 레벨 시프터.
  7. 제 4 항에 있어서,
    상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제2 Vgs 신호의 전압이 상기 제2 구간 보다 상기 제1 구간에서 더 작은 레벨 시프터.
  8. 제 1 항에 있어서,
    상기 제1 트랜지스터가 p 채널 트랜지스터이고,
    상기 제2 트랜지스터가 n 채널 트랜지스터이고,
    상기 제1 및 제2 Vgs 신호 각각의 전압이 상기 출력 신호의 트랜지션 시간 내에서 가변되는 레벨 시프터.
  9. 제 8 항에 있어서,
    상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제1 및 제2 트랜지스터들 각각의 온 저항이 상기 제2 구간에 비하여 상기 제1 구간에 더 큰 레벨 시프터.
  10. 제 8 항에 있어서,
    상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제1 Vgs 신호의 전압과 상기 제1 트랜지스터의 문턱 전압 간의 전압차가 상기 제1 구간 보다 상기 제2 구간에서 더 크고,
    상기 제2 Vgs 신호의 전압과 상기 제2 트랜지스터의 문턱 전압 간의 전압차가 상기 제1 구간 보다 상기 제2 구간에서 더 큰 레벨 시프터.
  11. 제 8 항에 있어서,
    상기 트랜지션 시간은 적어도 제1 구간과, 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제1 Vgs 신호의 전압이 상기 제2 구간 보다 상기 제1 구간에서 더 크고,
    상기 제2 Vgs 신호의 전압이 상기 제2 구간 보다 상기 제1 구간에서 더 작은 레벨 시프터.
  12. 데이터 라인들과 게이트 라인들이 교차되는 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함한 표시패널;
    상기 픽셀 데이터를 데이터 신호로 변환하는 데이터 구동부;
    상기 데이터 구동부로부터의 상기 데이터 신호를 데이터 라인들에 분배하는 디멀티플렉서 어레이;
    게이트 신호를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부;
    상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부, 상기 게이트 구동부, 및 상기 디멀티플렉서의 동작 타이밍을 제어하는 제어 신호를 발생하는 타이밍 콘트롤러;
    상기 타이밍 콘트롤러로부터의 제어 신호의 전압을 변환하여 상기 디멀티플렉서 어레이와 상기 게이트 구동부 중 적어도 하나에 공급하는 레벨 시프터; 및
    상기 픽셀 어레이, 상기 데이터 구동부, 상기 게이트 구동부, 및 타이밍 콘트롤러의 구동에 필요한 전압을 발생하는 전원부를 포함하고,
    상기 레벨 시프터의 출력 버퍼들 중 적어도 하나는,
    출력 신호의 전압을 높이는 제1 트랜지스터;
    상기 출력 신호의 전압을 낮추는 제2 트랜지스터;
    상기 출력 신호의 트랜지션 시간 내에서 가변되는 제1 Vgs 신호에 따라 상기 제1 트랜지스터의 게이트 전압을 가변하는 제1 구동부; 및
    상기 출력 신호의 트랜지션 시간 내에서 가변되는 제2 Vgs 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 가변하는 제2 구동부를 포함하고,
    상기 제1 트랜지스터는 게이트 하이 전압에 연결되고, 상기 제2 트랜지스터는 게이트 로우 전압에 연결되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 노드로 상기 출력 신호가 출력되고,
    상기 제1 트랜지스터는 상기 제1 Vgs 신호에 따라 온 저항이 변화되고,
    상기 제2 트랜지스터는 상기 제2 Vgs 신호에 따라 온 저항이 변화되는 표시장치.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 트랜지스터들 중 적어도 하나가 상기 트랜지션 시간 내에서 온 저항이 시간이 경과됨에 따라 작아지는 표시장치.
  14. 제 12 항에 있어서,
    상기 제1 및 제2 Vgs 신호 중 적어도 하나의 신호의 전압이 계단 파형, 1차 함수 기울기 파형, 및 곡선 파형 중 적어도 하나의 형태로 가변되는 표시장치.
  15. 제 12 항에 있어서,
    상기 디멀티플렉서 어레이는
    상기 데이터 구동부의 한 채널에 연결되어 상기 채널로부터 데이터 신호를 입력 받아 적어도 두 개의 데이터 라인들에 분배하는 멀티플렉서를 포함하고,
    상기 멀티플렉서는,
    상기 데이터 구동부의 채널과 제1 데이터 라인 사이에 연결되어 제1 MUX 신호에 응답하여 상기 데이터 신호를 상기 제1 데이터 라인에 공급하는 제1 스위치 소자; 및
    상기 데이터 구동부의 채널과 제2 데이터 라인 사이에 연결되어 제2 MUX 신호에 응답하여 상기 데이터 신호를 상기 제2 데이터 라인에 공급하는 제2 스위치 소자를 포함하고,
    상기 레벨 시프터는 상기 출력 버퍼들을 통해 상기 제1 MUX 신호, 상기 제1 MUX 신호의 역위상으로 발생되는 제1 의사 MUX 신호, 제2 MUX 신호, 및 상기 제2 MUX 신호의 역위상으로 발생되는 제2 의사 MUX 신호를 출력하고,
    상기 제1 MUX 신호와 상기 제1 의사 MUX 신호 중 상기 제1 MUX 신호만 상기 제1 스위치 소자의 게이트에 인가되고,
    상기 제2 MUX 신호와 상기 제2 의사 MUX 신호 중 상기 제2 MUX 신호만 상기 제1 스위치 소자의 게이트에 인가되는 표시장치.
  16. 제 12 항에 있어서,
    상기 표시패널은 터치 센서를 더 포함하고,
    상기 표시장치는,
    상기 터치 센서에 터치 센서 구동신호를 공급하여 상기 터치 센서를 구동하는 터치 센서 구동부를 더 포함하고,
    상기 터치 센서 구동부는,
    트랜지스터들을 이용하여 고전위 전압과 저전위 전압을 선택하여 상기 터치 센서 구동신호를 출력하는 아날로그 멀티플렉서; 및
    상기 터치 센서 구동신호의 트랜지션 시간 내에서 가변되는 제3 Vgs 신호에 따라 상기 아날로그 멀티플렉서에 포함된 트랜지스터들의 게이트 전압을 가변하는 게이트-소스간 전압 제어부를 포함하고,
    상기 아날로그 멀티플렉서는 상기 게이트 소스간 전압에 따라 고전위 전압을 출력하는 제3 트랜지스터와, 게이트-소스간 전압에 따라 저전위 전압을 출력하는 제4 트랜지스터를 포함하는 표시장치.
  17. 제 12 항에 있어서,
    상기 전원부는,
    부스트 컨버터, 벅 컨버터, 벅-부스트 컨버터 중 하나 이상을 포함하고,
    상기 부스트 컨버터, 벅 컨버터, 벅-부스트 컨버터 중 하나에서 스위치 소자로 이용되는 제5 트랜지스터의 온 저항을 증가시킨 후에 상기 온 저항을 감소시키는 게이트-소스간 전압 제어부를 더 포함하고,
    상기 온 저항은,
    상기 제5 트랜지스터에 제4 Vgs 신호의 전압에 따라 온 전류(On current)가 흐르고 게이트-소스간 전압과 상기 제5 트랜지스터 간의 전압차가 감소할 때 상기 제5 트랜지스터의 온 저항이 증가하고,
    상기 전원부 출력신호에 대한 트랜지션 시간의 시작 시점으로부터 소정 시간 경과된 후에 게이트-소스간 전압과 상기 제5 트랜지스터 간의 전압차가 증가할 때 상기 제5 트랜지스터의 온 저항이 감소하는 표시장치.
KR1020190086616A 2019-07-17 2019-07-17 레벨 시프터와 이를 이용한 표시장치 KR102664568B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190086616A KR102664568B1 (ko) 2019-07-17 2019-07-17 레벨 시프터와 이를 이용한 표시장치
US16/930,951 US11094280B2 (en) 2019-07-17 2020-07-16 Level shifter and display device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190086616A KR102664568B1 (ko) 2019-07-17 2019-07-17 레벨 시프터와 이를 이용한 표시장치

Publications (2)

Publication Number Publication Date
KR20210009713A KR20210009713A (ko) 2021-01-27
KR102664568B1 true KR102664568B1 (ko) 2024-05-09

Family

ID=74238260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190086616A KR102664568B1 (ko) 2019-07-17 2019-07-17 레벨 시프터와 이를 이용한 표시장치

Country Status (2)

Country Link
US (1) US11094280B2 (ko)
KR (1) KR102664568B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210083644A (ko) * 2019-12-27 2021-07-07 엘지디스플레이 주식회사 유기발광 표시장치 및 그 구동방법
CN111402776A (zh) * 2020-03-31 2020-07-10 武汉华星光电半导体显示技术有限公司 显示驱动电路及显示装置
US11250792B2 (en) * 2020-04-22 2022-02-15 Tcl China Star Optoelectronics Technology Co., Ltd. Backlight partition driving module, backlight device, and display device
KR20210148473A (ko) * 2020-05-28 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
FR3113796B1 (fr) * 2020-08-31 2023-01-13 St Microelectronics Grenoble 2 Dispositif et procédé de décalage de niveau
CN114450743B (zh) * 2020-09-02 2023-07-25 京东方科技集团股份有限公司 驱动方法、驱动电路和显示装置
KR20220032143A (ko) * 2020-09-07 2022-03-15 주식회사 엘엑스세미콘 터치 센싱 장치 및 이를 구동하는 방법
KR20220147959A (ko) * 2021-04-28 2022-11-04 삼성전자주식회사 유기 발광 디스플레이 장치를 포함하는 전자 장치
KR20230064045A (ko) 2021-11-02 2023-05-10 삼성디스플레이 주식회사 전원 제공부 및 이를 포함하는 표시 장치
CN114255715B (zh) * 2021-12-16 2022-11-08 武汉华星光电技术有限公司 多路复用显示面板及其驱动方法
CN116564217A (zh) * 2022-01-28 2023-08-08 群创光电股份有限公司 电子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4091038B2 (ja) * 2003-11-19 2008-05-28 松下電器産業株式会社 プラズマディスプレイのサステインドライバ、及びその制御回路
KR101196711B1 (ko) * 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
KR100795687B1 (ko) 2006-06-19 2008-01-21 삼성전자주식회사 소스 드라이버의 출력 회로 및 방법
KR101344835B1 (ko) * 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
KR101501142B1 (ko) * 2008-11-25 2015-03-11 삼성전자주식회사 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치
US8416006B1 (en) * 2011-11-16 2013-04-09 Texas Instruments Deutschland Gmbh Electronic device with gate driver for high voltage level shifter
KR102488272B1 (ko) * 2016-10-24 2023-01-13 엘지디스플레이 주식회사 게이트 구동 회로를 가지는 표시패널
KR20180061524A (ko) * 2016-11-29 2018-06-08 엘지디스플레이 주식회사 표시패널과 이를 이용한 전계 발광 표시장치
KR102369624B1 (ko) * 2017-06-30 2022-03-03 엘지디스플레이 주식회사 표시패널과 이를 이용한 전계 발광 표시장치
KR102380866B1 (ko) * 2017-09-29 2022-03-31 엘지디스플레이 주식회사 터치 표시 장치, 터치 표시 패널 및 구동 회로
CN109949758B (zh) * 2017-12-21 2022-01-04 咸阳彩虹光电科技有限公司 基于栅极驱动电路的扫描信号补偿方法及装置

Also Published As

Publication number Publication date
KR20210009713A (ko) 2021-01-27
US20210020137A1 (en) 2021-01-21
US11094280B2 (en) 2021-08-17

Similar Documents

Publication Publication Date Title
KR102664568B1 (ko) 레벨 시프터와 이를 이용한 표시장치
US10902818B2 (en) Display device and method of driving the same
KR102645798B1 (ko) 표시장치와 그 구동 방법
CN106297670B (zh) 发射驱动器与具有该发射驱动器的有机发光显示装置
KR101441958B1 (ko) 박막트랜지스터 보상회로를 포함하는 액정표시장치
KR102596043B1 (ko) 액티브 매트릭스 표시장치
KR102626066B1 (ko) 반전 신호를 이용한 표시장치와 그 구동 방법
KR20180036893A (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR101924427B1 (ko) 복수의 클럭라인을 공유하는 쉬프트레지스터가 포함된 유기발광표시장치
KR20160094835A (ko) 표시장치와 그 구동 장치 및 방법
KR20220029191A (ko) 데이터 구동장치와 이를 이용한 표시장치
US11798489B2 (en) Gate driver and display device using the same
KR20210075851A (ko) 게이트 구동부와 이를 이용한 표시장치
KR20210017085A (ko) 표시 장치
KR20200081856A (ko) 표시장치
US11120748B2 (en) Display device
KR20220032767A (ko) 게이트 구동 장치와 이를 이용한 표시장치
KR102605975B1 (ko) 표시장치
KR102645799B1 (ko) 시프트 레지스터와 이를 이용한 표시장치
KR20210083818A (ko) 표시 장치
KR102626531B1 (ko) 픽셀 회로와 이를 이용한 표시장치
US20240144858A1 (en) Clock generator and display device including the same
EP4207169A1 (en) Gate driver and display device using the same
KR20240056145A (ko) 레벨 시프터와 이를 이용한 표시장치
KR20230009258A (ko) 게이트 구동부 및 이를 이용한 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right