CN102820011A - 补偿栅极驱动信号的延迟的液晶显示装置和方法 - Google Patents

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Abstract

提供了补偿栅极驱动信号的延迟的液晶显示装置和方法。所述液晶显示装置包括：栅极驱动移位寄存器，具有对称地分开的电路部分，通过所述电路部分，在对LCD装置的行进行行波传送扫描期间从多根栅极线中的每根栅极线的两端双重驱动每根栅极线。所述LCD装置包括产生输出使能信号和栅极时钟的时序控制器，其中，所述时序控制器调节负载信号的时序以决定数据将被加载到当前激活的显示行的数据输出时刻。所述数据输出时刻是延迟测量反馈信号的函数，所述延迟测量反馈信号被用于测量移位寄存器的顺序连接的各级的累积延迟。

Description

补偿栅极驱动信号的延迟的液晶显示装置和方法
本申请是申请日为2007年12月11日、申请号为200710196827.4、发明名称为“补偿栅极驱动信号的延迟的液晶显示装置、系统和方法”的发明专利的分案申请。
技术领域
本发明的公开涉及一种液晶显示装置，更具体地讲，涉及一种包括用于减小其脉冲调制的栅极驱动信号的延迟的装置的液晶显示（LCD）装置。
背景技术
通常，液晶显示（LCD）装置具有用于显示视频图像的LCD面板、用于产生LCD面板的数据线信号的数据驱动单元和用于产生LCD面板的栅极线信号的栅极驱动单元。LCD面板包括多根栅极线、多根交叉数据线和多个像素。每个像素通常包括薄膜晶体管（TFT）和定义液晶电容器的一对相对的电极区。数据驱动单元将其数据信号（通常是模拟信号）输出到所述面板的各个数据线，栅极驱动单元将其栅极驱动信号（通常是脉冲调制的数字信号）输出到所述面板的各个栅极线。
通常通过与用于TFT的相同制作工艺来在LCD面板上形成栅极驱动单元。数据驱动单元通常具有芯片型的构造，其芯片或者封装体被连接到LCD面板的外围区域。栅极驱动单元通常包括具有多个级（stage）的移位寄存器。每一级被连接到相应的一根栅极线上，并输出相应的栅极驱动脉冲或信号。
栅极驱动单元被构造为顺序输出栅极线激活脉冲，所述栅极线激活脉冲好像沿着显示面板的行级联从而按行扫描，一次一行。移位寄存器的级相互串联，从而当前（第N）级的输入端被连接到前一（第N-1）级的输出端，下一（第N+1）级的输出端被连接到当前（第N）级的控制端。而且，起始信号被输入到多个级的第一（N=1）级以通过下移栅极脉冲来开始行的顺序扫描。
在一个实施例中，上述结构的栅极驱动单元被设置为分别在LCD面板的左边和右边布置的左电路部分和右电路部分。在一个特定设计中，左栅极驱动电路部分只驱动奇数的栅极线，而右栅极驱动电路部分只驱动偶数的栅极线。因此，尽管该特定设计的栅极驱动单元具有布置在显示面板的左边和右边的多个部分，但是它还是被用作一个驱动系统。
这种具有分离的左边和右边部分的单个驱动系统有时会存在下面的问题：由于通过左右驱动部分被施加到从显示面板的相对的边输入的栅极线激活脉冲的栅极线传播延迟而引起可看见以左边和右边水平线或者条纹的形式的伪像。额外的延迟可通过所谓的ASG(Amorphous Silicon Gate)延迟被施加给栅极线激活脉冲。
这里的栅极线延迟是指：随着从左和右栅极驱动电路部分交替施加的栅极驱动信号传播到相应的栅极线的前面部分，然后向着栅极线的末端传播，所述栅极驱动信号被不同地延迟。所述栅极线延迟可引起连接到栅极线远端的像素充电到期望的像素电极电压（与数据线电压相应）的时间不充足，从而减小了相应像素的亮度。在这种情况下，在两根彼此相邻的栅极线的左边或右边产生两根彼此相邻的栅极线之间的亮度差，这使得水平线或条纹可视现象不期望地出现在显示器的左边缘和右边缘。
这里的ASG延迟是指：栅极驱动脉冲信号有时晚于将与栅极驱动脉冲有关的相应数据输出时隙而被施加到给定TFT的栅极，这是由于在栅极驱动电路被设计为按开环方式顺序地将栅极驱动脉冲信号施加到多根栅极线的情况下栅极驱动电路本身的延迟变化。所以，存在这样的问题：因为开环栅极驱动电路与数据驱动电路的时序不完全同步或者相反，所以连接到位于LCD面板的下部分的第N栅极线的像素的亮度比与最初显示的数据信号的值相应的亮度低。例如，在数据线驱动单元在与数据驱动单元相关的各个时隙分别提供绿色电平（G）的数据信号和蓝色电平（B）的数据信号的情况下，如果栅极驱动信号被顺序施加到多根栅极线，会发生这样的问题：随着向LCD面板下部移动，所显示的蓝色电平（B）的亮度低于所设想的将根据表示蓝色电平（B）的数据信号最初显示的蓝色（B）电平的亮度。
发明内容
根据本公开，提供了一种能够减小栅极驱动单元的延迟问题的液晶显示器和方法，其中，通过在每根栅极线的两端提供栅极驱动电路部分来从两端双重驱动每根栅极线，并且通过反馈栅极驱动电路的复位信号来补偿栅极驱动和数据线驱动电路之间的同步延迟问题。
在一个示例性实施例中，一种液晶显示装置包括：时序控制器，产生输出使能信号和栅极时钟信号，所述时序控制器调节负载信号的时序以便确定数据输出时刻。所述装置包括：电平变换器，响应于输出使能信号和栅极时钟来产生栅极时钟脉冲。所述装置包括：栅极驱动电路，通过响应于栅极时钟脉冲产生第一栅极驱动信号来顺序地驱动多根栅极线；并且所述装置包括：削波单元，向时序控制器提供通过对第一栅极驱动信号进行削波而产生的第二栅极驱动信号，其中，所述时序控制器测量栅极驱动电路的实际延迟（比如从显示帧的扫描启动到该帧的结束），然后计算与栅极驱动电路的级相关的每行延迟时间。计算的每行延迟时间被用于根据在给定帧中累积扫描的行数来调节负载信号的时序。
电平变换器产生栅极导通电压电平和栅极截止电压电平的栅极时钟脉冲。
栅极时钟脉冲包括具有与栅极时钟脉冲的相位相反的相位的栅极时钟条脉冲。
第一栅极驱动信号包括用于复位栅极驱动电路的复位信号。
栅极驱动电路被集成在上面形成有栅极线的液晶显示面板上，并且所述栅极驱动电路在栅极线的两端被双重形成以双重驱动栅极线。
栅极驱动电路包括具有多个以行波传送方式相继串联连接的级的移位寄存器。
所述多个级分别被连接到多根栅极线。
所述多个级包括产生复位信号的哑级，所述复位信号被连接到所有的级以在对显示帧进行垂直扫描结束时对它们进行复位。
时序控制器包括：输出使能信号产生器，提供与一帧的结束相应的最后的输出使能信号；计数器，通过将经过削波的复位信号与一帧的最后的输出使能信号相比较来产生时钟计数信号，从而确定实际延迟与理想状况相差多少；负载信号产生器，基于每行扫描和为整个帧测量的行波传送延迟来调节负载信号的时序。
在另一示例性实施例中，一种液晶显示器包括：栅极驱动电路，产生包括复位信号的栅极驱动信号；时序控制器，通过将复位信号和与复位信号相应的输出使能信号相比较来计算栅极驱动信号的延迟时间，所述时序控制器响应于延迟时间来调节负载信号的时序以决定数据输出时刻。
所述液晶显示器还包括：削波单元，向时序控制器提供通过对复位信号进行削波而产生的经过削波的复位信号。
所述时序控制器包括：输出使能信号产生器，提供输出使能信号；计数器，通过将经过削波的复位信号与一帧的最后的输出使能信号相比较来产生时钟计数信号；负载信号产生器，响应于时钟计数信号来调节负载信号的时序。
栅极驱动电路包括具有多个彼此串联的级的移位寄存器，其中，所述多个级包括产生复位信号的哑级。
计数器将与从输出使能信号的上升时刻到经过削波的复位信号的上升时刻的间隔相应的时钟数作为时钟计数信号而产生。
负载信号产生器通过将设置在显示器中的栅极线的数量除以时钟计数信号的值来计算栅极驱动信号的延迟时间，并相应于计算的栅极驱动信号的延迟时间延迟负载信号的下降时刻。
在另一示例性实施例中，一种减小栅极驱动信号的延迟的方法包括：复位信号反馈步骤，将作为栅极驱动电路的哑级的输出信号的复位信号反馈到时序控制器；延迟时间计算步骤，通过将复位信号与相应于所述复位信号的输出使能信号相比较来计算从栅极驱动电路产生的栅极驱动信号的延迟时间；和负载信号时序调节步骤，响应于延迟时间来调节负载信号的时序以决定数据的输出时刻。
复位信号反馈步骤包括：将复位信号削波到预定的电压电平，然后将经过削波的复位信号反馈到时序控制器。
延迟时间计算步骤包括：通过对与从输出使能信号的上升时刻到经过削波的复位信号的上升时刻的间隔相应的时钟数进行计数来产生时钟计数信号。
负载信号时序调节步骤包括：通过将向其提供栅极驱动信号的栅极线的数目除以时钟计数信号的值来计算栅极驱动信号的延迟时间，并相应于计算的栅极驱动信号的延迟时间来延迟负载信号的下降时刻。
应该理解上述的对本发明的公开的初步描述和下面的详细描述都是示例性和解释性的，并且意在进一步提供解释而不作为限制。
附图说明
被包括在本公开中以提供对本公开的进一步的理解的附图示出了各种实施例。在附图中：
图1是根据本公开的一个实施例的LCD装置的框图；
图2是用于解释图1所示的时序控制器的输入/输出信号关系的框图；
图3是图2中所示的时序控制器的框图；
图4是图1中所示的第一电平变换器的电路图；
图5是图1所示的第一和第二栅极驱动电路的框图；
图6是图5中所示的第一栅极驱动电路的级的示例性电路图；
图7是图1中所示的LCD装置的操作时序图；
图8是根据本公开的一个实施例的减小ASG延迟的方法的流程图；
图9A到图9D是用于解释图8所示的ASG延迟减小方法的信号的时序图。
具体实施方式
现在将详细描述在附图中示出的实施例，具体地讲，贯穿附图，相同的标号被用于指示相同的或相似的部分。
图1是根据一个实施例的LCD装置100的框图。LCD装置100包括LCD面板110、数据驱动电路120、左边的第一栅极驱动电路130、右边的第二栅极驱动电路140、左边的第一电平变换器150、右边的第二电平变换器160、时序控制器170、电源单元180和削波单元190。
LCD面板110包括包含TFT的基底112、包含基底的滤色器（未示出）和插入到TFT基底112和滤色器基底之间的液晶材料（未示出）。
TFT基底112包括显示区DA、第一组外围区PA1、PA1’(在左右两侧)和第二外围区PA2（在顶部）。显示区DA被设置有以第一方向延伸的栅极线GL1到GLn、以不同的第二方向延伸的数据线DL1到DLm和多个像素，每个像素被连接到栅极线GL1到GLn和数据线DL1到DLm中相邻的栅极线和数据线。第一组外围区PA1、PA1’分别设置有用于驱动栅极线GL1到GLn的各个末端的第一和第二栅极驱动电路部分130和140（左侧和右侧）。而且，用于驱动数据线DL1到DLm的数据驱动电路120位于第二外围区PA2。如上所述，第一组外围区PA1和PA1’与栅极线GL1到GLn的两端相邻，第二外围区PA2是与数据线DL1到DLm的一端（即顶端）相邻的区域。
每个像素，例如，一个像素包括连接到相邻的栅极线（例如GL1）和相邻的数据线（例如DL1）的相应TFT(示出一个)。每个像素的等效电路可被看作包括连接到TFT的漏端的LCD电容器CLC和也连接到同一漏端的存储电容器CST。TFT的栅极和源级被分别连接到栅极线GL1和数据线DL1。LCD电容器CLC包括像素电极（没有明确地显示但是应该理解为覆盖了像素区的重要部分）、共电极的相对部分和插入到两个电极之间并用作介电材料的液晶分子。
滤色器基底通常设置有用于防止在像素区、多个不同颜色的滤色器（R、G和B）和共电极之间的光泄露的黑矩阵。如本领域的技术人员所理解的，液晶是具有介电各向异性的物质，并且通过根据施加到共电极的电压和施加到像素电极的电压之间的差而被旋转，可用于调节偏振光的透射率。
第一栅极驱动电路130和第二栅极驱动电路140被集成在第一组外围区PA1、PA1’，更具体地讲，如所示出的那样它们被集成在LCD面板110的相对的两侧，从而使得栅极线GL1到GLn布置在其间。第一栅极驱动电路130和第二栅极驱动电路140的各个栅极线驱动输出连接到栅极线GL1到GLn每一根的末端。第一栅极驱动电路130和第二栅极驱动电路140通过从栅极线GL1到GLn的每一根的两端施加栅极驱动脉冲来双重驱动栅极线GL1到GLn的每一根，其中，所述脉冲被顺序地一次施加到一根栅极线，从而影响垂直扫描操作。第一和第二栅极驱动电路的至少一个，例如，第一栅极驱动电路130提供复位信号REsig，所述复位信号用于在垂直帧扫描结束时复位栅极驱动电路130。如所示出的那样，这个帧末端的复位信号REsig被连接到削波单元190。削波单元190产生CREsig信号作为响应，所述CREsig信号被连接到时序控制器170以向后面的时序控制器170指示栅极驱动电路130现在已经输出其帧末端的复位信号REsig。
数据驱动电路120从时序控制器170接收数据时序控制信号，并提供一组与将沿着像素的当前激活的行显示的数据相应的模拟驱动电压作为响应，其中，提供的模拟驱动电压作为预定的灰度级显示电压被分别施加到数据线DL1到DLm的顶端。在一个实施例中，数据驱动电路120用单块集成芯片实现，所述单块集成芯片的基底或者封装被加载在（例如被粘接到）TFT基底112的第二外围区PA2。尽管没有显示所有的连接，但是数据驱动电路120经过连接到第二外围区PA2的柔性印刷电路板102被连接到时序控制器170和电源单元180。
尽管所示实施例的数据驱动电路120被示例性地通过COG（玻璃覆晶封装,chip on glass）技术装载在TFT基底112上，但是所述数据驱动电路120也可以以多种其他方式装载。例如，可通过TCP（载带封装，tape carrierpackage）技术来装载所述数据驱动电路120。对于另一实例，与第一栅极驱动电路130和第二栅极驱动电路140一样，数据驱动电路120可直接被集成在TFT基底112上。
第一电平变换器150和第二电平变换器160从时序控制器170接收栅极控制信号，并从电源单元180接收驱动电压，它们产生各个左栅极驱动信号和右栅极驱动信号，所述左栅极驱动信号和右栅极驱动信号用于驱动第一栅极驱动电路130和第二驱动电路140。
除CREsig信号以外，时序控制器170从外部单元（未示出）接收一组数字数据信号（例如，RGB像素数据）和输入控制信号，并且所述时序控制器170产生栅极控制信号和数据控制信号作为响应，然后将产生的控制信号施加到第一电平变换器150及第二电平变换器160和数据驱动电路120。在一个实施例中，所述数据是RGB视频信号。数据控制信号包括负载信号，输入控制信号包括垂直同步信号、水平同步信号、主时钟和数据使能信号。如已经提过的，时序控制器170从削波单元190接收经过削波的复位信号（CREsig）。响应于接收的经过削波的复位信号（CREsig），时序控制器170调节被提供给数据驱动电路120的负载信号的时序。
电源单元180通过使用从外部单元提供的电源电压来产生模拟驱动电压、共电压VCOM和栅极驱动电压。电源单元180将模拟驱动电压提供给数据驱动电路120。电源单元180将共电压VCOM提供给LCD面板110的共电极。而且，电源单元180将栅极驱动电压提供给第一电平变换器150和第二电平变换器160。
削波单元190从第一栅极驱动电路130接收复位信号REsig、对接收的信号进行削波，然后将经过削波的复位信号CREsig提供给时序控制器170。
经过削波的复位信号CREsig是将复位信号REsig限制到可由时序控制器170处理的电压电平而产生的信号。复位信号REsig是从栅极驱动电路130的哑级（dummy stage）输出的栅极导通电压VON或者栅极截止电压VOFF的信号，用于在显示器的每个垂直扫描结束时对第一栅极驱动电路130进行复位。因此，所述复位信号REsig可与扫描信号（垂直同步信号）的起始相结合以指示在第一栅极驱动电路130相继按顺序激活所有的显示行的操作中第一栅极驱动电路130的累积的延迟。然后通过将测量的延迟除以扫描线的总数可计算每行的延迟。应该理解，尽管没有显示合适的算术逻辑单元或者微控制器或微处理器可被用于产生计算的每行的修正量，并且这种计算装置设置有指示给定显示器上预定数量的行的数。注意，所有级的复位输入以及削波电路190的输入加载哑级（n+1）的输出。期望但不是必要地，加载哑级（n+1）的输出以与其他级的负载大约相同。为此，哑级(n+1)的栅极线（GL(n+1)）可以与附加到哑级的哑栅极焊盘的数目相同或者比哑栅极焊盘的数目小，以可以适合于近似地模拟其他级上的输出负载。
在一个实施例（见图9C）中，削波单元190包括通过将具有栅极导通电压VON和栅极截止电压VOFF的复位信号REsig的高低幅值分别限制到3.3v的电平和地来输出经过削波的复位信号CREsig的削波电路。本领域的技术人员可拥有许多可接受的设计以从其选择执行该功能（见图9C）的削波电路。因此，这里将省略具体的削波电路的细节。
在一个实施例中，时序控制器170、第一电平变换器150和第二电平变换器160、电源单元180和削波单元190被安装在控制印刷电路板104上。所述控制印刷电路板104经柔性印刷电路板102被连接到TFT基底112的第二外围区PA2。被设置到LCD面板110的第一栅极驱动电路130和第二栅极驱动电路140经过数据驱动电路120被连接到时序控制器170和电源单元180，或者可经过柔性印刷电路板102被直接连接到时序控制器170和电源单元180。
图2是用于更详细地解释根据图1的一个实施例中的时序控制器170的输入/输出信号关系的框图。
参照图2，时序控制器170将输出使能信号OE、栅极时钟信号CVP和栅极起始信号STV提供给第一电平变换器150和第二电平变换器160中的每一个。而且，时序控制器170调节负载信号（TP）的时序，然后响应于从削波单元190接收的经过削波的复位信号CREsig的时序将其提供给数据驱动电路120。
同时，通过电源单元180向第一电平变换器150和第二电平变换器160提供作为栅极线驱动电压的栅极导通电压VON和栅极截止电压VOFF，并且时序控制器170还向第一电平变换器150和第二电平变换器160提供作为栅极控制信号的输出使能信号OE、栅极时钟信号CPV和栅极扫描起始信号STV。第一电平变换器150和第二电平变换器160产生在栅极导通电压VON和栅极截止电压VOFF的电平之间变换的相应起始脉冲STVP、栅极时钟脉冲CKV和栅极时钟条脉冲（gate clock bar pulse）CKVB(反相的栅极时钟)。然后,第一电平变换器150和第二电平变换器160经过数据驱动电路120将产生的脉冲提供给第一栅极驱动电路130和第二栅极驱动电路140。
栅极起始信号STV是指示一个帧的起始的信号。起始脉冲STVP是用于使栅极驱动电路130或140在一帧中产生第一栅极驱动信号的信号。栅极时钟脉冲CKV和反相的栅极时钟条脉冲CKVB是相对于彼此具有180度相位的时钟，它们被用于在VON和VOFF状态之间将各个栅极线的驱动同步。
图3是可用于图2的时序控制器170的实施例的框图。
参照图3，示出的时序控制器170包括输出使能信号产生器172、计数器174和负载信号产生器176。
输出使能信号产生器172将一帧的最后的输出使能信号LASTOE提供给计数器174。这里的一帧的最后的输出使能信号LASTOE在时序上对应于用于产生栅极时钟脉冲CKV的输出使能信号OE，所述栅极时钟脉冲CKV被提供给用于形成栅极线激活移位寄存器的串联的活动级（live stage）的末端的哑尾级。使用与用于移位寄存器的其他级一样的制造工艺来制造哑级，从而其响应延迟代表其他级的响应延迟。
计数器174产生时钟计数器信号CLOCKCOUNT，所述时钟计数器信号CLOCKCOUNT表示经过削波的复位信号CREsig的上升时刻和最后的输出使能信号LASTOE的相应的上升时刻之间的时间差（见图9D）。然后计数器174将时钟计数器信号提供给负载信号产生器176。时钟计数器信号CLOCKCOUNT是按照参考系统时钟对栅极驱动信号的延迟时间进行计数而产生的信号。
负载信号产生器176响应于时钟计数器信号CLOCKCOUNT来调节负载信号TP的下降时刻。这是因为，数据驱动电路120在负载信号TP（见图7）的下降时刻为数据线输出新数据。
由于根据本公开的一个实施例的LCD装置能够调节负载时间（例如，TP脉冲的下降沿），以通过将栅极驱动电路的典型复位信号（REsig）反馈到其的方式补偿栅极驱动电路的栅极驱动信号的输出延迟，所以所述示例性设计能够解决这样的问题：由于栅极驱动电路本身的延迟栅极驱动信号晚于数据输出施加而引起的亮度比连接到设置在LCD面板的下部的栅极线的像素最初显示的数据的亮度低。
图4是图1所示的第一电平变换器的实施例的电路图。第一电平变换器150包括第一电平变换单元152、第二电平变换单元154和第三电平变换单元156。
第一电平变换单元152产生在VON和VOFF之间变换的栅极时钟脉冲CKV，并且所述栅极时钟脉冲CKV被提供给第一栅极驱动电路。通过对输出使能信号OE和提供的栅极时钟信号CPV执行第一逻辑运算LG1（即，或运算、与运算等），并将高低电压电平放大来产生经过电平变换的时钟脉冲CKV。为此，如所示出的那样，第一电平变换单元152包括逻辑运算单元LG1、驱动反相器INV1和全摆幅（full swing）CMOS反相器153。
在一个实施例中，第一逻辑运算单元LG1对输出使能信号OE和栅极时钟信号CPV执行或运算。驱动反相器INV1将逻辑运算单元LG1的输出反相，然后将其放大到全摆幅反相器153的驱动电平。全摆幅反相器153响应于驱动反相器INV1的输出对时钟信号进行第二次反相，并产生电平为栅极导通/截止电压VON/VOFF的栅极时钟脉冲CKV。
第二电平变换单元154通过对输出使能信号OE和栅极时钟信号CPV执行第二逻辑运算LG2并放大电压电平来将栅极时钟条脉冲CKVB施加到第一栅极驱动电路。为此，第二电平变换单元154包括逻辑运算单元LG2、逻辑反相器INV2、驱动反相器INV3和全摆幅反相器155。栅极时钟条信号CKVB是将栅极时钟脉冲CKV的相位反相而产生的时钟。
第二逻辑运算LG2对输出使能信号OE和栅极时钟信号CPV执行或运算。逻辑反相器INV2将逻辑运算单元LG2的输出进行反相并进行输出。驱动反相器INV3将逻辑反相器INV2的输出的相位进行反相，然后将其放大到全摆幅反相器155的驱动电平。全摆幅反相器155响应于驱动反相器INV3的输出产生电平为栅极导通/截止电压VON/VOFF的栅极时钟条脉冲CKVB。
第三电平变换单元156接收输出使能信号OE和栅极起始信号STV，然后产生栅极导通/截止电压VON/VOFF的起始脉冲STVP。起始脉冲STVP与栅极起始脉冲STV具有相同的周期和脉冲宽度，并具有栅极导通/截止电压VON/VOFF的电平。除LG1被与运算功能代替之外，可用与152相似的电路来实现第三电平变换单元156。
第二电平变换器160的结构基本上与第一电平变换器150的相同，为了简明起见，这里将省略对它的进一步的详细描述。
图5是图1所示的第一和第二栅极驱动电路的详细实施的框图。
参照图5，第一栅极驱动电路130和第二栅极驱动电路140被布置为与显示区DA的两侧相邻，以分别双重驱动使用中的栅极线GL1到GLn。然而，如所看到的，在每一侧都有一根附加的栅极线GLn+1和一个额外的驱动级（n+1）。第一栅极驱动电路130和第二栅极驱动电路140具有基于栅极线GL1到GLn的对称结构。
第一栅极驱动电路130包括互连线单元134和电路单元132。所述互连线单元134从数据驱动单元接收各种信号，并将接收到的信号提供给电路单元132。电路单元132响应于经过互连线单元134传送的各种信号顺序地输出栅极驱动信号以相继激活栅极线GL1到GLn，然后激活GLn+1。
如所示出的那样，电路单元132包括具有一个接一个地相串联的STAGE1到STAGE n+1的多个级的移位寄存器。第一级STAGE1到第n级STAGE n分别被电连接到第一栅极线GL1到第n栅极线GLn，以顺序地输出栅极驱动信号。在这种情况下，第n+1级STAGE n+1是哑级。在一个实施例中，n是偶数。
所述STAGE1到STAGE n+1的n+1个级中的每一级都包括第一时钟端CK1、第二时钟端CK2、输入端IN、控制端CT、输出端OUT、复位端RE、进位端CR和地电压端VSS。
对于奇数级STAGE1、STAGE3……和STAGE n+1（假定n是偶数），没有经过反相的栅极时钟脉冲CKV被提供给第一时钟端CK1，经过反相的栅极时钟条脉冲CKVB被提供给第二时钟端CK2。对于偶数级STAGE2、STAGE4……和STAGE n（假定n是偶数），经过反相的栅极时钟条脉冲CKVB被提供给第一时钟端CK1，并且没有经过反相的栅极时钟脉冲CKV被提供给第二时钟端CK2。
在级STAGE2到STAGE n+1中，第J级的输入端IN连接到前一（J-1）级的进位端CR以被提供前一级的进位信号。级STAGE1的IN端接收STVP信号。各个第J级的控制端CT连接到下一（J+1）级的输出端OUT，以便被提供下一级的输出信号，STAGE n+1作为例外，其CT端连接到STVP线（SL1）。由于第一级STAGE1没有被提供前一级，所以起始脉冲STVP被提供给第一级STAGE 1的输入端IN。从每一级的进位端CR输出的进位信号驱动下一级的IN端，STAGE n+1是例外。也如所看到的那样，哑级（n+1）的输出（OUT端）连接到SL5线，所述SL5线连接到单元130中的所有级的复位端，并且还连接到削波单元190的输入。
由于起始脉冲STVP被提供给哑级STAGE n+1的控制端CT，所以（参见图6）立即能够理解，这能防止后面的STAGE n+1在启动时输出VON电平。级STAGE n+1的OUT端将进位信号提供给第n级STAGE n的控制端CT。栅极截止电压VOFF被提供给级STAGE1到STAGE n+1中的每一个的本地地电压端VSS。如上面所提到的，第n+1哑级STAGE n+1的输出信号借助线SL5被提供给复位端RE。
奇数级STAGE 1、STAGE 3……和STAGE n+1中的每一级的输出端OUT可将与没有经过反相的栅极时钟脉冲CKV同步的VON电平作为其栅极线驱动信号输出，进位端CR可类似地将与没有经过反相的栅极时钟脉冲CKV同步的VON电平作为其进位信号输出。偶数级STAGE 2、STAGE 4……和STAGE n的输出端OUT可将与经过反相的栅极时钟条脉冲CKVB同步的VON电平作为其栅极线驱动信号输出，进位端CR可类似地将与经过反相的栅极时钟条脉冲CKVB同步的VON电平作为其进位信号输出。
因此，在示出的第一栅极驱动电路130的结构中，奇数级STAGE 1、STAGE3……和STAGE n+1中的每一级与没有经过反相的栅极时钟脉冲CKV同步输出各个栅极驱动信号，偶数级STAGE 2、STAGE 4……和STAGE n中的每一级与经过反相的栅极时钟条脉冲CKVB同步输出各个栅极驱动信号。
第一栅极驱动电路130的级STAGE 1到STAGE n+1的输出端OUT分别被连接到被提供给显示区DA的栅极线GL1到GLn，然后通过顺序地将栅极驱动信号施加到栅极线GL1到GLn来顺序驱动栅极线GL1到GLn。
互连线单元134被设置在电路单元132的附近。所述互连线单元134包括起始脉冲线SL1、栅极时钟脉冲线SL2、栅极时钟条脉冲线SL3、地电压线SL4、复位线SL5，这些线彼此相互平行地延伸。
起始脉冲线SL1从第一电平变换器接收起始脉冲STVP，然后将接收到的脉冲输入到第一级STAGE 1的输入端和第n+1级STAGE n+1的控制端CT。
栅极时钟脉冲线SL2从第一电平变换器接收栅极时钟脉冲CKV，然后将接收到的脉冲提供给奇数级STAGE 1、STAGE 3……和STAGE n+1的第一时钟端CK1和偶数级STAGE2、STAGE4……和STAGE n的第二时钟端CK2。
栅极时钟条脉冲线SL3从第一电平变换器150接收经过反相的栅极时钟条脉冲CKVB，并将接收到的脉冲提供给奇数级STAGE1、STAGE3……和STAGEn+1的第二时钟端CK2和偶数级STAGE2、STAGE4……和STAGE n的第一时钟端CK1。
地电压线SL4从电源单元180接收栅极截止电压VOFF，然后将接收到的电压提供给级STAGE1到STAGE n+1的本地地电压端VSS。
复位线SL5将第n+1级STAGE n+1的输出端OUT的输出信号作为复位信号REsig提供给级STAGE1到STAGE n+1的复位端RE。而且，复位线SL5将第n+1级STAGE n+1的输出端OUT的输出信号提供给削波单元190。
第一栅极驱动电路130和第二栅极驱动电路140具有所示出的关于栅极线GL1到GLn的对称结构。本领域的技术人员可从图5中显然得知，可根据第一栅极驱动电路130的以上描述来实现第二栅极驱动电路140。因此，为了简明起见，在下面的描述中将省略第二栅极驱动电路140的细节。一个例外是右侧电路部分140的复位线不需要连接到削波单元190。当然，在可替换的实施例中，削波单元190可接收右侧电路部分140的复位脉冲，而不是从左侧接收复位脉冲。
因此，根据示出的实施例的LCD装置被构造成通过将一对等效栅极驱动电路分别提供给栅极线的两侧来双重驱动栅极线。因此，示出的实施例能够克服在栅极线只是从一端被驱动并且相邻栅极线从相对端被驱动的情况下，由于栅极驱动信号的输出向着相应栅极线的端部逐渐延迟而引起的在栅极线左侧和右侧的两端的两个相邻栅极线之间的亮度差的问题。
图6是图5所示的第一栅极驱动电路的级的示例性电路图。
参照图6，第一级STAGE1包括输出上拉单元132a（晶体管NT1）和输出下拉单元132b（晶体管NT2）、驱动单元132c、保持单元132d、开关单元132e和进位单元132f。
上拉单元132a从经过第一时钟端CK1提供的没有经过反相的栅极时钟脉冲CKV接收其电源，上拉单元132a经过输出端OUT输出栅极驱动信号GO1，其中，当CKV变高时GO1可变高。上拉单元132a包括第一NMOS晶体管NT1，所述第一NMOS晶体管NT1具有连接到第一节点N1的栅极、连接到第一时钟端CK1的漏极和连接到输出端OUT的源极。（第一电容器C1在NT1的栅极和源极之间跨过）。
下拉单元132b（NT2）被构造为响应于从第二级（STAGE2）提供的栅极驱动信号GO2的变高的状态将栅极驱动信号GO1下拉到VOFF电平。在示出的实施例中，下拉单元132b包括第二NMOS晶体管NT2，所述第二NMOS晶体管NT2具有连接到控制端CT的栅极、连接到输出端OUT的漏极和连接到本地地电压端VSS的源极。
驱动单元132c响应于经过输入端IN提供的起始脉冲STVP接通上拉单元132a或者响应于第二级的栅极驱动信号GO2来断开上拉单元132a。为此，驱动单元132c包括缓冲单元、充电保持单元和放电单元。
缓冲单元包括二极管结构的第三NMOS晶体管NT3，其中，NT3的栅极和漏极被共同连接到输入端IN，源极用于对第一节点N1充电。充电保持单元包括第一电容器C1，所述第一电容器C1具有连接到第一节点N1（NT1的栅极）的第一电极和连接到第二节点N2（NT1的源极）的第二电极。放电单元包括第四NMOS晶体管NT4，所述第四NMOS晶体管NT4的栅极连接到控制端CT(GO2)，漏极连接到第一节点N1，源极连接到所述地电压端VSS以便于能够在GO2变高时有选择地驱动N1使其变低。
如果起始脉冲STVP被输入到输入端IN，则第三晶体管NT3响应于该脉冲输入被接通，因此用起始脉冲STVP对第一电容器C1充电。如果第一电容器C1被充电到高于第一晶体管NT1的阈值电压，则第一晶体管NT1导通，然后输出与没有经过反相的栅极时钟脉冲CKV相应的高电平，其中，在适合的时间高电平（VON）将被提供给输出端OUT。
在这种情况下，由于通过充电的第一电容器C1从N2连接到N1，第一节点N1的电位被自举（boot-strap）以跟踪第二节点N2的电位变化。因此，如果例如由于NT2导通而在第二节点N2上有突然向下的电位改变，则N1的电位也向下变化。另一方面，如果例如由于GO1变高而在第二节点N2上有突然向上的电位改变，则N1的电位将也向上变化。因此，第一晶体管NT1被构造为当响应于NT3向第一电容器C1充电而GO1开始变高时将施加到NT1的漏极的第一栅极时钟脉冲CKV输出到输出端OUT。输出到输出端OUT的栅极时钟脉冲CKV变成被提供给栅极线的栅极驱动信号GO1。起始脉冲STVP被用作用于初步对第一电容器C1充电从而接通第一晶体管NT1以产生第一变高的栅极驱动信号GO1的信号。
随后，如果响应于作为经过控制端CT输入的第二级的输出信号的栅极驱动信号GO2，第四晶体管NT4导通，则在第一电容器C1上的电荷被放电到经过地电压端VSS提供的栅极截止电压VOFF的电平。
保持单元132d包括用于将栅极驱动信号GO1保持在栅极截止电压（VOFF）电平的状态的第五和第六晶体管NT5和NT6。第五晶体管NT5具有连接到第三节点N3的栅极、连接到第二节点N2的漏极和连接到地电压端VSS的源极。第六晶体管NT6具有连接到第二时钟端CK2的栅极、连接到第二节点N2的漏极和连接到地电压端VSS的源极。
开关单元132e包括第七晶体管NT7到第十晶体管NT10以及第二电容器C2和第三电容器C3，用于控制保持单元132d的驱动。第七晶体管NT7具有连接到第一时钟端CK1的栅极和漏极以及被共同连接到第九晶体管NT9的漏极和第八晶体管NT8的栅极的源极。第八晶体管NT8具有连接到第一时钟端CK1的漏极和经过第二电容器C2连接到第七晶体管NT7的漏极的栅极和连接到第三节点N3的源极。具体地讲，第八晶体管NT8的栅极和源极经过第三电容器C3相互连接。第九晶体管NT9具有连接到第七晶体管NT7的源极的漏极、连接到第二节点N2的栅极和连接到地电压端VSS的源极。第十晶体管NT10具有连接到第三节点N3的漏极、连接到第二节点N2的栅极和连接到地电压端VSS的源极。
如果高状态的栅极时钟脉冲CKV作为栅极驱动信号GO1被输出到输出端OUT，则第二节点N2的电位上升到高状态。如果第二节点N2的电位上升到高状态，则第九晶体管NT9和第十晶体管NT10中的每一个都被切换到导通模式。在这种情况下，尽管第七晶体管NT7和第八晶体管NT8通过被提供给第一时钟端CK1的栅极时钟脉冲CKV被切换到导通状态，但是从第七晶体管NT7和第八晶体管NT8输出的信号分别经过第九晶体管NT9和第十晶体管NT10被放电至地电压（VOFF）状态。由于在高状态的栅极驱动信号GO1被输出时第三节点N3的电位保持在低状态，所以第五晶体管NT5可保持截止状态。
随后，当响应于栅极驱动信号GO2变高，栅极驱动信号GO1的高状态经过地电压端VSS被放电时，第二节点N2的电位逐渐下降到低状态。因此，通过第七晶体管NT7和第八晶体管NT8输出的信号，第九晶体管NT9和第十晶体管NT10中的每一个都被切换到截止状态，并且第三节点N3的电位上升到高状态。随着第三节点N3的电位上升，第五晶体管NT5导通。而且，第二节点N2的电位经过第五晶体管NT5被放电至栅极截止电压(VOFF)状态。
当这种状态保持时，如果通过被提供到第二时钟端CK2的反相的栅极时钟条脉冲CKVB，第六晶体管NT6导通，则经过地电压端VSS可更安全地对第二节点N2的电位进行放电。
结果，保持单元132d的第五晶体管NT5和第六晶体管NT6将第二节点N2的电位保持在栅极截止电压(VOFF)状态。而且，开关单元132e决定第五晶体管NT5导通的时刻。
进位单元132f包括第十一晶体管NT11，所述第十一晶体管NT11具有连接到第一时钟端CK1的漏极、连接到第一节点N1的栅极和连接到进位端CR的源极。随着第一节点N1的电位上升，第十一晶体管NT11导通。然后第十一晶体管NT11将被输入到漏极的栅极时钟脉冲CKV作为进位信号CAsig1输出。进位信号被提供给下一级的输入端以被用作用于驱动下一级的起始脉冲。
第一级STAGE 1还包括纹波（ripple）防止单元132g和复位单元132h。纹波防止单元132g防止已经保持在栅极截止电压（VOFF）状态的栅极驱动信号GO1由于经过输入端IN输入的噪声而引起纹波。为此，纹波防止单元132g包括第十二晶体管NT12和第十三晶体管NT13。第十二晶体管NT12具有连接到输入端IN的漏极、连接到第二时钟端CK2的栅极和连接到第一节点N1的源极。第十三晶体管NT13具有连接到第一节点N1的漏极、连接到第一时钟端CK1的栅极和连接到第二节点N2的源极。
复位单元132h包括第十四NMOS晶体管NT14，所述第十四NMOS晶体管NT14包括连接到第一节点N1的漏极、连接到复位端RE的栅极和连接到地电压端VSS的源极。响应于复位信号REsig变高，第十四晶体管NT14使得第二节点N2放电至栅极截止电压(VOFF)状态，其中，复位信号REsig是第n+1级STAGE n+1的输出信号。由于对应于第n+1级STAGE n+1的输出信号的复位信号REsig是指一个帧的结束，所以复位单元132h的激活对应于级STAGE 1到STAGE n的所有级中的所有第一节点N1在一帧结束的时刻被同时驱动而变为低状态。
具体地讲，在从级STAGE 1到STAGE n顺序输出栅极驱动信号完成之后，以通过第n+1级STAGE n+1的输出信号导通级STAGE 1到STAGE n的第十四晶体管NT14的方式，复位单元132h对级STAGE 1到STAGE n的第一节点N1进行复位。因此，电路单元132的级STAGE 1到STAGE n可在复位状态重新启动它们的操作。
在所示出的实施例中，复位信号REsig被用作到时序控制器170的反馈信号，以允许时序控制器170测量由于在栅极驱动电路内的固有延迟而引起的移位寄存器的第一级的激活（经由OE信号）和随后的哑栅极驱动信号的引起纹波的激活之间的延迟时间，然后计算与移位寄存器的各个级有关的大约的每显示行累积延迟。当然，应该理解，在图5中所示的第二到第n+1级都用与上述图6的第一级相同的内部结构来实现。因此，在下面的描述中将省略第二到第n+1级的细节。
图7是图1所示的LCD装置的操作时序图（电压电平对公共时间线）。
参照图7，第一电平变换器150和第二电平变换器160通过对由时序控制器170提供的输出使能信号OE和栅极时钟信号CPV执行上述的或运算来产生没有经过反相的栅极时钟脉冲CKV和经过反相的栅极时钟条脉冲CKVB，所述CKV和CKVB具有栅极导通电压电平VON和栅极截止电压电平VOFF。第一栅极驱动电路130和第二栅极驱动电路140的奇数级STAGE1、STAGE3……STAGE n+1中的每一级将栅极时钟脉冲CKV作为栅极驱动信号输出。偶数级STAGE2、STAGE4……STAGE n中的每一级将栅极时钟条脉冲CKVB作为栅极驱动信号输出。
时序控制器170以下述方式使得数据驱动电路120将灰度级显示电压提供给数据线：将负载信号TP的下降时刻与顺序地被提供给栅极线GL1到GLn中的每个的栅极驱动信号上升到高电平的时刻同步。如果由于栅极驱动电路130和140内的固有延迟导致栅极驱动信号被延迟，则负载信号TP的下降时刻相应地被延迟以补偿栅极驱动电路130/140的传播延迟的时间量。因此，反馈系统能够解决因由于比如制作工艺上的变化、温度上的变化和电源电平的变化等因素而被栅极驱动电路130和140不同地延迟的栅极驱动信号引起的问题。
下面将参照图8和图9A到图9D来详细解释使用根据一个实施例的LCD装置来补偿栅极驱动电路引起的延迟的方法，所述方法以反馈栅极驱动电路的复位信号的方式来补偿所述延迟。图8是根据一个实施例的减小ASG延迟的方法的流程图，而图9A到图9D是用于解释图8所示的ASG延迟减小方法的信号的时序图。
参照图8，根据一个实施例的减小ASG延迟的方法包括水平线现象分析步骤S100，复位信号反馈步骤S200、复位信号削波步骤S300、延迟时间测量和计算步骤S400和负载信号的时序调节步骤S500。
在水平线现象分析步骤S100中，当栅极驱动电路130顺序将栅极驱动信号施加到栅极线GL1到GLn时，分析水平线现象，其中，如果由于栅极驱动电路130和140的延迟而导致栅极驱动信号晚于数据输出而被施加，则出现所述水平线现象。
参照图9A，由于顺序的GO信号向着LCD面板110的下部的纹波，所以被提供给栅极线GL1到GLn的栅极驱动信号的输出被逐渐地（累积地）延迟，其中，所述累积的延迟是由于栅极驱动电路130和140它们本身的各个延迟而引起。例如，当栅极线被顺序驱动时，如果与红（R）、绿（G）或蓝（B）相应的灰度级显示电压被提供给连接到相应栅极线的像素，则如图9A所示，栅极驱动信号倾向于向着LCD面板110的下部比临近其顶部被更多地延迟。因此，如果累积的延迟足够大，则连接到相应下部的栅极线的像素可能被不正确地显示为与认为将被显示的原始颜色不同的颜色。
在施加了绿色（G）的灰度级显示电压的栅极线G2和Gn-1被相互比较的情况下，对于具有高电平的栅极驱动信号GO2的部分，连接到栅极线G2的像素被正常提供了与绿色相应的灰度级显示电压。然而，与蓝色相应的灰度级显示电压以及与绿色相应的灰度级显示电压被同时提供给连接到栅极线Gn-1的像素。因此，不能显示被认为是最初将被显示的颜色。这是因为，由于栅极驱动电路130和140自身的延迟，致使栅极驱动信号晚于数据输出而被施加。因此，可以以下述方式来解决上述问题：补偿性地将数据负载信号的时序延迟以大致与由于栅极驱动电路130和140的自身延迟而引起的栅极驱动信号的累积延迟时间匹配。
复位信号反馈步骤S200是用于向削波单元190提供作为栅极驱动电路130和140的哑级STAGE n+1的输出信号的复位信号REsig。具体地讲，参照图9B，与在栅极驱动电路130和140没有产生延迟的情况下的哑级STAGE n+1的假设的输出信号XREsig相比，在栅极驱动电路130/140产生栅极驱动信号的延迟的情况下，复位信号REsig被延迟了预定的延迟时间DELAY。在这种情况下，“OE”和“CVP”分别指示用于产生假设的输出信号XREsig的输出使能信号和栅极时钟信号。
复位信号削波步骤S300是经过削波单元190将复位信号REsig削波到预定电压电平，并将该经过削波的信号提供给时序控制器170的步骤。参照图9C，由于复位信号REsig具有栅极导通电压VON和栅极截止电压VOFF，所以通过将复位信号REsig转换到可在时序控制器170中控制的电压电平的信号（例如，0V和3.3V的信号）来产生经过削波的复位信号CREsig。
延迟时间计算步骤S400是使用经过削波的复位信号CREsig和最后的输出使能信号LASTOE来测量和计算栅极驱动信号的延迟时间的步骤。如果不存在栅极驱动信号的延迟，则在最后输出的使能信号LASTOE的上升时刻输出从哑级STAGE n+1输出的复位信号REsig，并且应该在负载信号TP的下降时刻来输出数据。因此，可使用经过削波的复位信号CREsig和最后的输出使能信号LASTOE来计算栅极驱动信号的延迟时间。在这种情况下，从哑级的栅极驱动信号获得的测量的延迟时间被用于计算每行的延迟，所述每行的延迟被重复地使用以累积地随时间调节负载信号TP的下降沿的时刻以大致地匹配因VON电平在移位寄存器的STAGE1到STAGE n之间的行波传送（ripplethrough）而随时间产生的累积的延迟。
可经过下面的公式1到公式3来计算栅极驱动信号的延迟时间。
[公式1]
1Hideal＝1Frameideal÷Gn
在公式1中，1Hideal是在假定不存在由栅极驱动电路130或140引起的延迟的情况下的一个水平周期，1Frameideal是在栅极驱动电路130或140没有产生延迟的情况下的一个帧周期，Gn是由移位寄存器驱动的所有栅极线的数目。
[公式2]
1Hreal＝1Framereal÷Gn
在公式2中，Hreal是存在由栅极驱动电路130或140引起的延迟的情况下的一个水平周期，1Framereal是存在栅极驱动电路130或140产生的延迟的情况下的一个帧周期，Gn是所有栅极线的数目。
[公式3]
TTP＝1Hideal×Gm+(1Hreal-1Hideal)×Gm÷Gn
在公式3中，1TTP是数据应该被施加到连接到第m栅极线的像素的时刻，即负载信号的下降时刻，Gm是第m栅极线。
参照图9D，通过测量经过削波的复位信号CREsig和最后的输出使能信号LASTOE之间的延迟来计算栅极驱动信号的延迟时间。
如果不存在栅极驱动电路130或140产生的延迟，则经过削波的复位信号CREsig的上升时刻应该等于最后的输出使能信号LASTOE的上升时刻。然而，由于以通过物理的栅极驱动电路130或140对信号的行波传送而被固有地延迟的方式输出复位信号REsig，所以当测量时，经过削波的复位信号CREsig的上升时刻通常与最后的输出使能信号LASTOE的上升时刻不匹配。
因此，可以以下述方式来计算栅极驱动信号的延迟时间：将经过削波的复位信号CREsig的上升时刻与最后的输出使能信号LASTOE的上升时刻相比较，对与从最后的输出使能信号LASTOE的上升时刻到经过削波的复位信号CREsig的上升时刻的间隔相应的系统时钟数进行计数，然后产生相应的时钟计数信号CLOCKCOUNT。
负载信号时序调节步骤S500是响应于表示测量的移位寄存器的行波传送延迟的时钟计数信号CLOCKCOUNT来调节负载信号TP的下降时刻的步骤。例如，如果栅极线的数量是768并且如果时钟计数信号CLOCKCOUNT是40，则每个时钟脉冲被计算出有768/40（总线数/总时钟脉冲数）=19.2线。因此，可看到通过与被移位寄存器扫描的每19.2线一个时钟相应的移位寄存器产生行波传送延迟。如果对其进行上舍入，则每20根连续的线1时钟的累积的TP调节延迟可被产生为移位寄存器扫描的每20根显示线的大约调节量。
因此，以将负载信号TP的下降时刻和与每一根栅极线相应的输出使能信号OE的上升时刻同步的方式来将数据输出到与第一栅极线GL1到第二十栅极线GL20连接的像素。而且，以在与每根栅极线相应的输出使能信号OE的上升时刻之后在这个示例性的情况中将负载信号TP的下降时刻与被延迟了一个时钟周期的时刻同步的方式将数据输出到与第二十一栅极线GL21到第四十栅极线GL40连接的像素。
而且，以在与每根栅极线相应的输出使能信号OE的上升时刻之后将负载信号TP的下降时刻与延迟了两个时钟的时刻同步的方式将数据输出到连接到第四十一栅极线GL41到第六十栅极线GL60的像素。而且，对于连接到其余栅极线GL61到GL768的像素，以上述方式来调节负载信号TP的下降时刻，从而可补偿由栅极驱动电路134或140所引起的栅极驱动信号的延迟。
换句话说，通过使用设置的1帧时间和从哑级STAGE n+1输出的复位信号REsig的实际时刻来调节通过一个水平周期输出的负载信号TP的下降时刻，可补偿栅极驱动电路130或140的自身延迟而引起的栅极驱动信号的延迟。
如上所述，由相同的并且被设置到栅极线两侧的一对栅极驱动电路来双重地驱动栅极线。而且，栅极驱动电路的复位信号被反馈。因此，所公开的设计补偿了由栅极驱动电路的串联的级而引起的行波传送延迟。
在不脱离本教导的精神和范围的情况下，本领域的技术人员可以对本公开所公开的实施例进行各种修改和改变。因此，本教导意将覆盖这种修改和改变。

Claims (11)

1.一种液晶显示装置，包括：
栅极驱动电路，产生包括复位信号的栅极驱动信号；
时序控制器，通过将复位信号和与所述复位信号相应的输出使能信号相比较来计算栅极驱动信号的延迟时间，并响应于延迟时间来调节负载信号的时序以决定数据输出时刻。
2.如权利要求1所述的液晶显示装置，还包括：削波单元，向时序控制器提供通过对复位信号进行削波而产生的经过削波的复位信号。
3.如权利要求2所述的液晶显示装置，所述时序控制器包括：
输出使能信号产生器，提供输出使能信号；
计数器，通过将经过削波的复位信号与一帧的最后的输出使能信号相比较来产生时钟计数信号；
负载信号产生器，响应于时钟计数信号来调节负载信号的时序。
4.如权利要求3所述的液晶显示装置，其中，栅极驱动电路包括具有多个彼此串联的级的移位寄存器，其中，所述多个级包括产生复位信号的哑级。
5.如权利要求4所述的液晶显示装置，其中，计数器将与从输出使能信号的上升时刻到经过削波的复位信号的上升时刻的间隔相应的时钟数作为时钟计数信号而产生。
6.如权利要求5所述的液晶显示装置，其中，负载信号产生器通过将向其提供栅极驱动信号的栅极线的数量除以时钟计数信号的值来计算栅极驱动信号的延迟时间，并相应于计算的栅极驱动信号的延迟时间来延迟负载信号的下降时刻。
7.一种减小栅极驱动信号的延迟的方法，包括：
复位信号反馈步骤，将作为栅极驱动电路的哑级的输出信号的复位信号反馈到时序控制器；
延迟时间计算步骤，通过将复位信号与相应于所述复位信号的输出使能信号相比较来计算从栅极驱动电路产生的栅极驱动信号的延迟时间；和
负载信号时序调节步骤，响应于所述延迟时间来调节负载信号的时序以决定数据的输出时刻。
8.如权利要求7所述的方法，其中，复位信号反馈步骤包括：将复位信号削波到预定的电压电平，然后将经过削波的复位信号反馈到时序控制器。
9.如权利要求8所述的方法，其中，延迟时间计算步骤包括：通过对与从输出使能信号的上升时刻到经过削波的复位信号的上升时刻的间隔相应的时钟数进行计数来产生时钟计数信号。
10.如权利要求9所述的方法，其中，负载信号时序调节步骤包括：通过将向其提供栅极驱动信号的栅极线的数目除以时钟计数信号的值来计算栅极驱动信号的延迟时间，并相应于计算的栅极驱动信号的延迟时间来延迟负载信号的下降时刻。
11.如权利要求10所述的方法，其中，复位信号反馈步骤还包括：分析水平线可视现象，所述现象在下述情况下出现：栅极驱动电路顺序地将栅极驱动信号施加到多根栅极线时，由于栅极驱动电路产生的延迟而引起的栅极驱动信号晚于数据的输出时刻被施加。
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