CN105825823B - 栅极驱动电路和包括该栅极驱动电路的显示装置 - Google Patents

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Abstract

提供了栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路包括多个驱动级。驱动级中的每个驱动级将栅极信号中的每个栅极信号施加到显示面板的栅极线中的每条。第k(k是等于或大于2的自然数)驱动级包括第一输出晶体管、电容器、第一控制晶体管和第二控制晶体管。第一输出晶体管包括连接到第一节点的控制电极、接收时钟信号的输入电极和输出第k栅极信号的输出电极。电容器连接在第一输出晶体管的输出电极与第一输出晶体管的控制电极之间。在第k栅极信号输出之前，第一控制晶体管将第一控制信号施加到第二节点以控制第一节点的电压。第二控制晶体管是连接在第二节点与第一节点之间的二极管。

Description

栅极驱动电路和包括该栅极驱动电路的显示装置
该专利申请要求于2015年1月21日在韩国知识产权局提交的第10-2015-0010221号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种栅极驱动电路，更具体地，涉及一种包括该栅极驱动电路的显示装置。
背景技术
显示装置包括栅极线、数据线和像素。像素中的每个像素连接到栅极线中的对应的栅极线和数据线中的对应的数据线。显示装置可以包括用于将栅极信号分别施加到栅极线的栅极驱动电路和用于将数据信号分别施加到数据线的数据驱动电路。栅极驱动电路包括用于提供栅极信号的多个驱动级电路(例如，移位寄存器)。当高电压被施加到每个驱动级的晶体管时，晶体管的性能会劣化，因此，会延迟对应的栅极信号。
发明内容
根据本发明构思的示例性实施例，提供了一种栅极驱动电路。栅极驱动电路包括多个驱动级。驱动级中的每个将栅极信号中的对应的栅极信号施加到显示面板的栅极线中的对应的栅极线。驱动级之中的第k(k是等于或大于2的自然数)驱动级包括第一输出晶体管、电容器、第一控制晶体管和第二控制晶体管。第一输出晶体管包括连接到第一节点的控制电极、接收时钟信号的输入电极以及输出基于时钟信号产生的第k栅极信号的输出电极。电容器连接在第一输出晶体管的输出电极与第一输出晶体管的控制电极之间。在第k栅极信号输出之前，第一控制晶体管将第一控制信号施加到第二节点以控制第一节点的电压。第二控制晶体管包括共同连接到第二节点的输入电极和控制电极以及连接到第一节点的输出电极使得电流路径形成在第二节点与第一节点之间。在第一控制信号被施加到第二节点之后，与第k栅极信号同步的第二控制信号被施加到第二节点。
在本发明构思的示例性实施例中，第一控制晶体管可以包括共同接收从第(k-1)驱动级输出的信号的控制电极和输入电极以及输出第一控制信号的输出电极。
在本发明构思的示例性实施例中，从第(k-1)驱动级输出的信号可以与从第(k-1)驱动级输出的第(k-1)进位信号对应。
在本发明构思的示例性实施例中，第一控制晶体管可以包括接收从第(k-1)驱动级输出的信号的控制电极、接收偏置电压的输入电极以及输出第一控制信号的输出电极。
在本发明构思的示例性实施例中，从第(k-1)驱动级输出的信号可以与从第(k-1)驱动级输出的第(k-1)进位信号对应，偏置电压可以与第(k-1)进位信号的高电平基本相同。
在本发明构思的示例性实施例中，栅极驱动电路还可以包括第二输出晶体管。第二输出晶体管可以包括连接到第一节点的控制电极、接收时钟信号的输入电极和输出基于时钟信号产生的第k进位信号的输出电极。
在本发明构思的示例性实施例中，第二控制信号可以与从第k驱动级输出的第k进位信号对应。
在本发明构思的示例性实施例中，栅极驱动电路还可以包括第三控制晶体管。第三控制晶体管可以包括共同接收第k进位信号的控制电极和输入电极以及输出第二控制信号的输出电极。
在本发明构思的示例性实施例中，栅极驱动电路还可以包括第四控制晶体管。在第k栅极信号输出之后，第四控制晶体管可以将第一放电电压施加到第一节点使得第一输出晶体管截止。
在本发明构思的示例性实施例中，栅极驱动电路还可以包括第五控制晶体管。在第k栅极信号输出之后，第五控制晶体管可以将第二放电电压施加到第二节点。
在本发明构思的示例性实施例中，第五控制晶体管可以包括接收开关信号的控制电极、接收第二放电电压的输入电极以及连接到第二节点的输出电极。开关信号可以与从驱动级的第(k+1)驱动级输出的第(k+1)进位信号对应。
根据本发明构思的示例性实施例，提供了栅极驱动电路。栅极驱动电路包括多个驱动级。多个驱动级中的每个将栅极信号中的对应的栅极信号施加到显示面板的栅极线中的对应的栅极线。在驱动级之中的第k(k是等于或大于2的自然数)驱动级包括输出部分、控制部分、反相器部分和下拉部分。输出部分响应于第一节点的电压通过第k输出节点输出第k栅极信号并且通过第k进位节点输出第k进位信号。第k栅极信号和第k进位信号基于时钟信号产生。控制部分控制第一节点的电压。反相器部分输出基于时钟信号产生的开关信号。下拉部分下拉第k输出节点和第k进位节点的电压。控制部分包括第一控制晶体管、第二控制晶体管和第三控制晶体管。在第k栅极信号输出之前，第一控制晶体管将第一控制信号施加到第二节点以控制第一节点的电压。第二控制晶体管包括共同连接到第二节点的控制电极和输入电极以及连接到第一节点的输出电极。第三控制晶体管包括共同接收第k进位信号的控制电极和输入电极以及连接到第二节点的输出电极。
在本发明构思的示例性实施例中，第一控制晶体管可以包括共同接收从第(k-1)驱动级输出的第(k-1)进位信号的控制电极和输入电极以及输出第一控制信号的输出电极。
在本发明构思的示例性实施例中，第一控制晶体管可以包括接收从第(k-1)驱动级输出的第(k-1)进位信号的控制电极、接收具有与第(k-1)进位信号的高电平相同的电平的偏置电压的输入电极以及输出第一控制信号的输出电极。
在本发明构思的示例性实施例中，控制部分还可以包括电容器、第四控制晶体管和第五控制晶体管。电容器响应于第k栅极信号可以增大第一节点的电压。在第k栅极信号输出之后，第四控制晶体管响应于从第(k+1)驱动级输出的第(k+1)进位信号可以将第一放电电压施加到第一节点。在第一放电电压通过第四控制晶体管施加到第一节点之后，第五控制晶体管可以响应于开关信号将第二放电电压施加到第一节点。
在本发明构思的示例性实施例中，控制部分还可以包括在第k栅极信号输出之后响应于从第(k+1)驱动级输出的第(k+1)进位信号将第三放电电压施加到第二节点的第六控制晶体管。
在本发明构思的示例性实施例中，输出部分可以包括第一输出晶体管和第二输出晶体管。第一输出晶体管可以输出第k栅极信号。第二输出晶体管可以输出第k进位信号。
在本发明构思的示例性实施例中，下拉部分可以包括第一下拉部分和第二下拉部分。在第(k+1)进位信号到达的情况下，第一下拉部分可以将第一输出晶体管的输出电极的电压下拉。在第(k+1)进位信号到达的情况下，第二下拉部分可以将第二输出晶体管的输出电极的电压下拉。
在本发明构思的示例性实施例中，第一下拉部分可以包括第一下拉晶体管和第二下拉晶体管。第一下拉晶体管可以响应于第(k+1)进位信号将第一放电电压施加到第一输出晶体管的输出电极。在第一放电电压通过第一下拉晶体管被施加到第一输出晶体管的输出电极之后，第二下拉晶体管可以响应于开关信号将第一放电电压施加到第一输出晶体管的输出电极。
在本发明构思的示例性实施例中，第二下拉部分可以包括第三下拉晶体管和第四下拉晶体管。第三下拉晶体管可以响应于第(k+1)进位信号将第二放电电压施加到第二输出晶体管的输出电极。在第二放电电压通过第三下拉晶体管施加到第二输出晶体管的输出电极之后，第四下拉晶体管可以响应于开关信号将第二放电电压施加到第二输出晶体管的输出电极。
在本发明构思的示例性实施例中，在从第(k+1)驱动级输出的第(k+1)进位信号到达的情况下，下拉部分可以将第k输出节点和第k进位节点的电压下拉。
根据本发明构思的示例性实施例，提供了栅极驱动电路。栅极驱动电路包括第一驱动级至第三驱动级。在第一时段期间，第一驱动级将第一栅极信号和第一进位信号分别输出到第一栅极线和第二驱动级的输入端子。在继第一时段之后的第二时段期间，第二驱动级将第二栅极信号和第二进位信号分别输出到第二栅极线和第三驱动级的输入端子。在继第二时段之后的第三时段期间，第三驱动级将第三栅极信号和第三进位信号分别输出到第三栅极线和第四驱动级的输入端子。第二驱动级包括第一控制装置和第二控制装置。基于第一进位信号在第一时段期间，第一控制装置接收第一进位信号并且将第一控制信号施加到第一节点。在第二时段期间，第二控制装置将第二控制信号施加到第一节点。第二控制信号与第二进位信号或第二栅极信号对应。
栅极驱动电路还可以包括第一输出晶体管。第一输出晶体管可以包括输出第二栅极信号的输出电极、连接到第二节点的控制电极以及接收时钟信号的输入电极。
第一控制装置可以是第一晶体管。第一晶体管可以包括共同接收第一进位信号的控制电极和输入电极以及输出第一控制信号的输出电极。
第一控制装置可以是第二晶体管。第二晶体管可以包括接收第一进位信号的控制电极、接收偏置电压的输入电极以及输出第一控制信号的输出电极。偏置电压可以与第一进位信号的高电平基本相同。
第一控制装置可以是第一二极管，第一二极管包括接收第一进位信号的阳极和输出第一控制信号的阴极。
第二控制装置可以是第三晶体管。第三晶体管可以包括共同连接到输出第二进位信号的进位端子的输入电极和控制电极以及连接到第一节点的输出电极。
第二控制装置可以是第四晶体管。第四晶体管可以包括连接到输出第二进位信号的进位端子的输入电极、连接到输出第二栅极信号的输出节点的控制电极以及连接到第一节点的输出电极。
第二控制装置可以是第二二极管，第二二极管包括连接到输出第二进位信号的进位端子的阳极和连接到第一节点的阴极。
栅极驱动电路还可以包括连接在第一节点与第二节点之间的第五控制晶体管，第一节点和第二节点通过电容器连接到输出节点。输出节点可以输出第二栅极信号。第五控制晶体管可以包括共同连接到第一节点的控制电极和输入电极以及连接到第二节点的输出电极。
栅极驱动电路还可以包括连接在第一节点与第二节点之间的第三二极管，第一节点和第二节点通过电容器连接到输出节点。输出节点可以输出第二栅极信号。第三二极管可以包括连接到第一节点的阳极和连接到第二节点的阴极。
附图说明
参照随后的附图，本发明构思的上面和其它的特征将变得更加明显，在附图中：
图1是示出了根据本发明构思的示例性实施例的显示装置的平面图；
图2是示出了根据本发明构思的示例性实施例的显示装置的信号的时序图；
图3是示出了根据本发明构思的示例性实施例的像素的电路图；
图4是示出了根据本发明构思的示例性实施例的像素的剖视图；
图5是示出了根据本发明构思的示例性实施例的栅极驱动电路的框图；
图6是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级的电路图；
图7是根据本发明构思的示例性实施例的图6的第三驱动级的输入信号和输出信号的波形图；
图8是示出了根据本发明构思的实施例的在图6中示出的第三驱动级的第二节点的电压的变化的波形图；
图9是示出了根据本发明构思的实施例的在图6中示出的第三驱动级的第一节点的电压的变化的波形图；
图10是示出了根据本发明构思的实施例的在图6中示出的第三驱动级的输出端子的电压的变化的波形图；
图11是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级的电路图；
图12是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级的电路图；
图13是示出了根据本发明构思的实施例的在图12中示出的第三驱动级的第二节点的电压的变化的波形图；
图14是示出了根据本发明构思的示例性实施例的栅极驱动电路的框图；以及
图15是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级的电路图。
具体实施方式
贯穿书面描述和附图，同样的附图标记可以表示同样的元件。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。如这里使用的，除非上下文另外明确指出，否则单数形式“一”、“一个(种)”和“所述(该)”也意图包括复数形式。
在下文中，将参照附图详细地描述本发明构思的示例性实施例。
图1是示出了根据本发明构思的示例性实施例的显示装置的平面图，图2是示出了根据本发明构思的示例性实施例的显示装置的信号的时序图。
参照图1和图2，显示装置包括显示面板DP、栅极驱动电路100和数据驱动电路200。
显示面板DP可以是诸如液晶显示面板、有机发光显示面板、电泳显示面板、电润湿显示面板等的各种显示面板。在示例性实施例中，液晶显示面板将被描述为显示面板DP。另外，包括液晶显示面板的液晶显示装置还可以包括偏振器和背光单元。
显示面板DP包括：第一基板DS1；第二基板DS2，与第一基板DS1分隔开；以及液晶层，设置在第一基板DS1与第二基板DS2之间。当在平面图中观察时，显示面板DP包括设置有多个像素PX11至PXnm的显示区域DA和围绕显示区域DA的非显示区域NDA。这里，n和m是正整数。
显示面板DP包括设置在第一基板DS1上的多条栅极线GL1至GLn和在第一基板DS1上与栅极线GL1交叉的多条数据线DL1至DLm。栅极线GL1至GLn连接到栅极驱动电路100。数据线DL1至DLm连接到数据驱动电路200。图1示出了栅极线GL1至GLn的一部分和数据线DL1至DLm的一部分。显示面板DP还可以包括设置在第一基板DS1的非显示区域NDA中的虚设栅极线GL-D。
图1示出了像素PX11至PXnm的一部分。像素PX11至PXnm中的每个连接到栅极线GL1至GLn中的对应的栅极线和数据线DL1至DLm中的对应的数据线。虚设栅极线GL-D不会连接到像素PX11至PXnm。
像素PX11至PXnm根据将通过像素PX11至PXnm来显示的颜色而被分为多个组。像素PX11至PXnm中的每个显示原色中的一种。原色可以包括但不限于红色、绿色、蓝色和白色。原色还可以包括例如黄色、青色、品红等的各种颜色。
栅极驱动电路100和数据驱动电路200从例如时序控制器的信号控制器SC接收控制信号。信号控制器SC安装在主电路板MCB上。信号控制器SC从外部图形控制器接收图像数据和控制信号。控制信号包括：时钟信号；垂直同步信号Vsync，用作区分帧周期Fn-1、Fn和Fn+1的信号；水平同步信号Hsync，用作区分水平时段HP的行区分信号；以及数据能使信号，在输出数据的时段期间维持在高电平以表明数据输入时段。
栅极驱动电路100在帧周期Fn-1、Fn和Fn+1期间响应于从信号控制器SC提供的控制信号(在下文中，称为栅极控制信号)来产生栅极信号GS1至GSn，并将栅极信号GS1至GSn分别施加到栅极线GL1至GLn。栅极信号GS1至GSn被顺序地输出以对应于水平时段HP。栅极驱动电路100可以通过薄膜工艺基本上与像素PX11至PXnm一起同时形成。例如，栅极驱动电路100可以以非晶硅TFT栅极驱动器电路(ASG)形式或者氧化物半导体TFT栅极驱动器电路(OSG)形式安装在非显示区域NDA上。
图1示出了作为示例连接到栅极线GL1至GLn的第一端的单个栅极驱动电路100。然而，在示例性实施例中，显示装置可以包括两个栅极驱动电路。在此情况下，两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GL1至GLn的第一端，两个栅极驱动电路中的另一个栅极驱动电路连接到栅极线GL1至GLn的第二端。另外，两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GL1至GLn中的奇数编号的栅极线，两个栅极驱动电路中的另一个栅极驱动电路连接到栅极线GL1至GLn中的偶数编号的栅极线。
数据驱动电路200响应于从信号控制器SC提供的控制信号(在下文中，称为数据信号)来产生与从信号控制器SC提供的图像数据对应的灰度电压。数据驱动电路200将灰度电压分别施加到数据线DL1至DLm作为数据电压DS。
数据电压DS包括相对于共电压具有正极性的正(+)数据电压和/或相对于共电压具有负极性的负(-)数据电压。例如，在每个水平时段HP期间施加到数据线DL1至DLm的数据电压DS的一部分具有正极性，在每个水平时段HP期间施加到数据线DL1至DLm的数据电压DS的其它部分具有负极性。数据电压DS的极性根据帧周期Fn-1、Fn和Fn+1反转以防止液晶烧损和劣化。例如，数据驱动电路200响应于反转信号来产生以帧周期为单元反转的数据电压DS。
数据驱动电路200包括驱动芯片210和其上安装有驱动芯片210的柔性电路板220。例如，可以设置不止一个驱动芯片210，并且可以设置不止一个柔性电路板220。柔性电路板220电连接主电路板MCB和第一基板DS1。驱动芯片210中的每个将数据电压DS中的对应的数据电压施加到数据线DL1至DLm中的对应的数据线。
在图1中，数据驱动电路200以带载封装(TCP)形式设置，但本发明构思不限于此。例如，数据驱动电路200可以以玻璃上芯片(COG)形式安装在第一基板DS1上以对应于非显示区域NDA。
图3是示出了根据本发明构思的示例性实施例的像素的电路图，图4是示出了根据本发明构思的示例性实施例的像素的剖视图。在图1中示出的像素PX11至PXnm中的每个可以具有与在图3中示出的电路图基本相同的电路图。
参照图3，像素PXij(这里，i是等于或大于1且等于或小于n的整数，j是等于或大于1且等于或小于m的整数)包括像素薄膜晶体管TR(在下文中，称为像素晶体管)、液晶电容器Clc和存储电容器Cst。在下文中，术语“晶体管”可以被理解为意思是薄膜晶体管，可以省略存储电容器Cst。
像素PXij的像素晶体管TR电连接到第i栅极线GLi和第j数据线DLj。像素晶体管TR响应于从第i栅极线GLi提供的栅极信号来输出与从第j数据线DLj提供的数据信号对应的像素电压。
液晶电容器Clc被充入有从像素晶体管TR输出的像素电压。包括在液晶层LCL(参照图4)中的液晶指向矢的取向根据液晶电容器Clc中充入的电荷的量而改变。入射到液晶层LCL的光通过液晶指向矢的取向透射或者被液晶指向矢的取向阻挡。
存储电容器Cst并联连接到液晶电容器Clc。存储电容器Cst将液晶指向矢的取向维持预定的时间段。
参照图4，像素晶体管TR包括连接到第i栅极线GLi(参照图3)的控制电极GE、与控制电极GE叠置的有源部分AL、连接到第j数据线DLj(参照图3)的输入电极SE和设置为与输入电极SE分隔开的输出电极DE。
液晶电容器Clc包括像素电极PE和共电极CE。存储电容器Cst包括像素电极PE和存储线STL的一部分。
第i栅极线GLi和存储线STL设置在第一基板DS1的表面上。控制电极GE可以从第i栅极线GLi分支。第i栅极线GLi和存储线STL包括诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)、或钛(Ti)等的金属材料或它们的合金。第i栅极线GLi和存储线STL中的每条具有钛层和铜层的多层结构。
第一绝缘层10设置在第一基板DS1上以覆盖控制电极GE和存储线STL。第一绝缘层10包括无机材料和有机材料中的至少一个。第一绝缘层10是有机层。在示例性实施例中，第一绝缘层10可以是无机层。第一绝缘层10具有氮化硅层和氧化硅层的多层结构。
有源部分AL设置在第一绝缘层10上以与控制电极GE叠置。有源部分AL可以包括半导体层和欧姆接触层。半导体层可以设置在第一绝缘层10上，欧姆接触层可以设置在半导体层上。
半导体层可以包括非晶硅、多晶硅等。另外，半导体层可以包括金属氧化物半导体。欧姆接触层可以高度掺杂有与半导体层不同的掺杂剂。欧姆接触层可以包括彼此分隔开的两个部分。在示例性实施例中，欧姆接触层可以以单个单元一体地形成。
晶体管TR的输出电极DE和输入电极SE设置在有源部分AL上。输出电极DE和输入电极SE彼此分隔开。输出电极DE和输入电极SE中的每个与控制电极GE部分地叠置。
例如，输出电极DE和输入电极SE设置在有源部分AL上。当在平面图中观察时，输出电极DE与有源部分AL的一部分叠置，输入电极SE与有源部分AL的另一部分叠置。
第二绝缘层20设置在第一绝缘层10上以覆盖有源部分AL、输出电极DE和输入电极SE。第二绝缘层20包括无机材料和有机材料中的至少一个。第二绝缘层20是有机层。在示例性实施例中，第二绝缘层可以是无机层。第二绝缘层20具有氮化硅层和氧化硅层的多层结构。
图1示出了具有交错结构的像素晶体管TR，但是像素晶体管TR的结构不限于交错结构。例如，像素晶体管TR可以具有平面结构。
第三绝缘层30设置在第二绝缘层20上。第三绝缘层30提供平坦的表面。第三绝缘层30包括有机材料。
像素电极PE设置在第三绝缘层30上。像素电极PE通过穿过第二绝缘层20和第三绝缘层30形成的接触孔CH连接到输出电极DE。取向层设置在第三绝缘层30上以覆盖像素电极PE。
滤色器层CF设置在第二基板DS2的表面上。共电极CE设置在滤色器层CF上。共电极CE被施加有共电压。共电压具有与像素电压的电平不同的电平。取向层可以设置在共电极CE上以覆盖共电极CE。绝缘层可以设置在滤色器层CF与共电极CE之间。
彼此面对使得液晶层LCL设置在像素电极PE与共电极CE之间的像素电极PE和共电极CE形成液晶电容器Clc。另外，彼此面对使得第一绝缘层10、第二绝缘层20和第三绝缘层30设置在像素电极PE与存储线STL的一部分之间的像素电极PE和存储线STL的一部分形成存储电容器Cst。具有与像素电压的电平不同的电平的存储电压被施加到存储线STL。存储电压可以具有与共电压的电平相同的电平。
另外，滤色器层CF和共电极CE中的至少一个可以设置在第一基板DS1上。例如，根据本发明构思的示例性实施例的液晶显示面板可以包括垂直取向(VA)模式像素、图案垂直取向(PVA)模式像素、共面切换(IPS)模式像素、边缘场切换(FFS)模式像素、面线切换(PLS)模式像素等。
图5是示出了根据本发明构思的示例性实施例的栅极驱动电路的框图。参照图5，栅极驱动电路100包括相继连接的多个驱动级SRC1至SRCn。
在示例性实施例中，驱动级SRC1至SRCn分别连接到栅极线GL1至GLn。驱动级SRC1至SRCn将栅极信号分别施加到栅极线GL1至GLn。在示例性实施例中，在栅极线中的奇数编号的栅极线或偶数编号的栅极线可以连接到驱动级SRC1至SRCn。
栅极驱动电路100还可以包括虚设级SRC-D和虚设栅极线GL-D。虚设级SRC-D连接到驱动级SRC1至SRCn之中的最后一个驱动级SRCn。虚设级SRC-D连接到虚设栅极线GL-D。
驱动级SRC1至SRCn中的每个包括输出端子OUT、进位端子CR、输入端子IN、控制端子CT、时钟端子CK、第一电压输入端子V1和第二电压输入端子V2。
驱动级SRC1至SRCn中的每个的输出端子OUT连接到栅极线GL1至GLn中的对应的栅极线。由驱动级SRC1至SRCn产生的栅极信号GS1至GSn通过输出端子OUT分别被施加到栅极线GL1至GLn。
驱动级SRC1至SRCn-1中的第k驱动级SRCk的进位端子CR电连接到在第k驱动级SRCk之后的第(k+1)驱动级SRCk+1的输入端子IN。这里，k是等于或大于1且等于或小于n-1的整数。驱动级SRC1至SRCn的进位端子CR分别输出进位信号CRS1至CRSn。例如，第n驱动级SRCn的进位端子CR可以电连接到虚设级SRC-D的输入端子IN，虚设级SRC-D的进位端子CR可以输出进位信号CRS-D。
驱动级SRC1至SRCn中的第一驱动级SRC1的输入端子IN接收启动栅极驱动电路100的操作的启动信号STV。驱动级SRC1至SRCn中的第p驱动级SRCp的输入端子IN接收从在第p驱动级SRCp之后的第(p-1)驱动级SRCp-1输出的进位信号CRSp-1。这里，p是等于或大约2且等于或小于n的整数。例如，第三驱动级SRC3的输入端子IN接收从第二驱动级SRC2输出的进位信号CRS2。虚设级SRC-D的输入端子IN可以接收从第n驱动级SRCn输出的进位信号CRSn。
驱动级SRC1至SRCn中的第q驱动级SRCq的控制端子CT电连接到在第q驱动级SRCp之后的第(q+1)级驱动级SRCq+1的进位端子CR。这里，q是等于或大于1且等于或小于n-1的整数。第q驱动级SRCq的控制端子CT接收在第q驱动级SRCq之后的第(q+1)驱动级SRCq+1的进位信号CRSq+1。例如，第二驱动级SRC2的控制端子CT接收从第三驱动级SRC3的进位端子CR输出的进位信号CRS3。在另一示例性实施例中，第q驱动级SRCq的控制端子CT可以电连接到在第q驱动级之后的第(q+1)驱动级的输出端子OUT。
第n驱动级SRCn的控制端子CT电连接到虚设级SRC-D的进位端子CR。第n驱动级SRCn的控制端子CT接收从虚设级SRC-D的进位端子CR输出的进位信号CRS-D。虚设级SRC-D的控制端子CT接收启动信号STV。
驱动级SRC1至SRCn中的每个驱动级的时钟端子CK接收第一时钟信号CKV或第二时钟信号CKVB。在驱动级SRC1至SRCn之中的奇数编号的驱动级(例如，SRC1、SRC3、SRCn-1等)的时钟端子CK接收第一时钟信号CKV。在驱动级SRC1至SRCn之中的偶数编号的驱动级(例如，SRC2、SRC4、SRCn等)的时钟端子CK接收第二时钟信号CKVB。例如，虚设驱动级SRC-D可以接收第一时钟信号CKV。第一时钟信号CKV的相位与第二时钟信号CKVB的相位不同。
驱动级SRC1至SRCn中的每个驱动级的第一电压输入端子V1接收第一放电电压VSS1，驱动级SRC1至SRCn中的每个驱动级的第二电压输入端子V2接收第二放电电压VSS2。在示例性实施例中，第二放电电压VSS2具有比第一放电电压VSS1的电压电平低的电压电平。
在根据本发明构思的示例性实施例的驱动级SRC1至SRCn中的每个中，可以省略输出端子OUT、输入端子IN、进位端子CR、控制端子CT、时钟端子CK、第一电压输入端子V1和第二电压输入端子V2中的至少一个，或者另一个端子可以添加到驱动级SRC1至SRCn中的每个驱动级。例如，可以省略第一电压输入端子V1和第二电压输入端子V2中的一个。另外，可以改变在驱动级SRC1至SRCn之间的连接关系。
图6是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级SRC3的电路图，图7是根据本发明构思的示例性实施例的图6的第三驱动级SRC3的输入信号和输出信号的波形图。在图5中示出的驱动级SRC1至SRCn中的每个可以具有与图6的第三驱动级SRC3的电路图基本相同的电路图。
参照图6和图7，第三驱动级SRC3包括输出部分110-1和110-2、控制部分120、反相器部分130以及下拉部分140-1和140-2。输出部分110-1和110-2包括用于输出第三栅极信号GS3的第一输出部分110-1和用于输出第三进位信号CRS3的第二输出部分110-2。下拉部分140-1和140-2包括用于降低(例如，下拉)输出端子OUT的电压的第一下拉部分140-1和用于降低(例如，下拉)进位端子CRT的电压的第二下拉部分140-2。第三驱动级SRC3的电路图不限于上面提到的电路图。
第一输出部分110-1包括第一输出晶体管TR1。第一输出晶体管TR1包括施加有第一时钟信号CKV的输入电极、连接到第一节点NQ的控制电极和输出第三栅极信号GS3的输出电极。
第二输出部分110-2包括第二输出晶体管TR2。第二输出晶体管TR2包括施加有第一时钟信号CKV的输入电极、连接到第一节点NQ的控制电极和输出第三进位信号CRS3的输出电极。
如图7中所示，第一时钟信号CKV的相位与第二时钟信号CKVB的相位相反。例如，第一时钟信号CKV的相位与第二时钟信号CKVB的相位具有大约180度的相位差。第一时钟信号CKV和第二时钟信号CKVB中的每个包括具有低电压VL-C的逻辑低时段和具有高电压VH-C的逻辑高时段。在第一时钟信号CKV和第二时钟信号CKVB中的每个中，彼此交替地布置逻辑低时段和逻辑高时段。例如，高电压VH-C为大约10伏，低电压VL-C为大约-16伏。低电压VL-C具有与第二放电电压VSS2(参照图5)的电平基本相同的电平。
第三栅极信号GS3包括具有低电压VL-G的逻辑低时段和具有高电压VH-G的逻辑高时段。第三栅极信号GS3的低电压VL-G具有与第一放电电压VSS1的电平基本相同的电平(参照图5)。例如，低电压VL-G为大约-13伏。在时段(例如，HP2)期间，第三栅极信号GS3具有与第一时钟信号CKV的低电压VH-C(例如，VSS2)的电平基本相同的电平。第三栅极信号GS3的高电压VH-G可以具有与高电压VH-C的电平基本相同的电平。
第三进位信号CRS3包括具有低电压VL-C的逻辑低时段和具有高电压VH-C的逻辑高时段。第三进位信号CRS3基于第一时钟信号CKV而产生，因此，第三进位信号CRS3的低电压VL-C和高电压VH-C可以分别与第一时钟信号CKV的低电压VL-C和高电压VH-C基本相同或基本相似。
参照图6和图7，控制部分120控制第一输出部分110-1和第二输出部分110-2的操作。控制部分120响应于第二进位信号CRS2导通第一输出部分110-1和第二输出部分110-2的晶体管TR1和TR2。第二进位信号CRS2从第二驱动级SRC2输出并且通过第三驱动级SRC3的输入端子IN输入。另外，控制部分120响应于从第四驱动级SRC4输出的第四进位信号CRS4来使第一输出部分110-1和第二输出部分110-2的晶体管TR1和TR2截止。控制部分120响应于从反相器部分130输出的开关信号维持第一输出部分110-1和第二输出部分110-2的晶体管TR1和TR2的截止状态。
控制部分120包括第一控制晶体管TR3、第二控制晶体管TR4、第三控制晶体管TR40、第四控制晶体管TR5-1和TR5-2、第五控制晶体管TR6-1和TR6-2以及电容器CAP。在示例性实施例中，两个第四控制晶体管TR5-1和TR5-2彼此串联连接，两个第五控制晶体管TR6-1和TR6-2彼此串联连接。
在第三栅极信号GS3被激活(例如，在逻辑高时段中)之前，第一控制晶体管TR3将第一控制信号施加到第二节点NC以控制第一节点NQ的电势(例如，电压)。图7示出了第二水平时段至第四水平时段HP2、HP3和HP4。水平时段HP2、HP3和HP4中的每个与其中第二栅极信号GS2、第三栅极信号GS3和第四栅极信号GS4中的每个被激活(例如，在逻辑高时段中)的时段对应。第三水平时段HP3在第二水平时段HP2之后，第四水平时段HP4在第三水平时段HP3之后。
第一控制晶体管TR3包括连接到第二节点NC的输出电极以及共同连接到第三驱动级SRC3的输入端子以接收从第二驱动级SRC2输出的第二进位信号CRS2的控制电极和输入电极。在示例性实施例中，第一控制信号可以是第二进位信号CRS2。在示例性实施例中，第一控制晶体管TR3可以用包括连接到第三驱动级SRC3的输入端子以接收第二进位信号CRS2的阳极和连接到第二节点NC的阴极的第一二极管取代。
第二控制晶体管TR4在第二节点NC与第一节点NQ之间二极管连接使得电流路径形成在第二节点NC与第一节点NQ之间。第二控制晶体管TR4包括连接到第一节点NQ的输出电极以及共同连接到第二节点NC的控制电极和输入电极。在示例性实施例中，第二控制晶体管TR4可以用连接在第二节点NC与第一节点NQ之间的第二二极管取代，使得电流路径形成在第二节点NC与第一节点NQ之间。第二二极管可以包括连接到第二节点NC的阳极和连接到第一节点NQ的阴极。
在第二进位信号CRS2被施加到第二节点NC之后，第二控制信号被施加到第二节点NC。第二控制信号可以是与第三栅极信号GS3同步的信号。这里，术语“第二控制信号与第三栅极信号GS3同步”可以被理解为：第二控制信号在与第三栅极信号GS3的时间点相同的时间点时具有逻辑高电压。
第三控制晶体管TR40将第二控制信号施加到第二节点NC。第三控制晶体管TR40在第二输出晶体管TR2的输出电极与第二节点NC之间二极管连接，使得电流路径形成在第二输出晶体管TR2的输出电极与第二节点NC之间。第三控制晶体管TR40包括连接到第二节点NC的输出电极以及共同连接到第二输出晶体管TR2的输出电极的控制电极和输入电极。在示例性实施例中，第三控制晶体管TR40可以用第三二极管取代。第三二极管可以将第二控制信号施加到第二节点NC。第三二极管可以连接在第二输出晶体管TR2的输出电极与第二节点NC之间使得电流路径形成在第二输出晶体管TR2的输出电极与第二节点NC之间。第三二极管可以包括连接到第二输出晶体管TR的输出电极的阳极和连接到第二节点NC的阴极。
第二控制信号可以与第二进位信号CRS2基本相同。在示例性实施例中，第三控制晶体管TR40可以在第一输出晶体管TR1的输出电极与第二节点NC之间二极管连接。在此情况下，第二控制信号可以与第三栅极信号GS3基本相同。例如，第三控制晶体管TR40可以将与第三栅极信号GS3基本相同的信号施加到第二节点NC作为第二控制信号。
电容器CAP连接在第一输出晶体管TR1的输出电极与第一输出晶体管TR1的控制电极(或第一节点NQ)之间。
两个第四控制晶体管TR5-1和TR5-2串联连接在第二电压输入端子V2与第一节点NQ之间。第四控制晶体管TR5-1和TR5-2的控制电极共同连接到控制端子CT。第四控制晶体管TR5-1和TR5-2响应于从第四驱动级输出的第四进位信号CRS4将第二放电电压VSS2施加到第一节点NQ。在示例性实施例中，两个第四控制晶体管TR5-1和TR5-2可以通过第四栅极信号GS4导通。
两个第五控制晶体管TR6-1和TR6-2串联连接在第二电压输入端子V2与第一节点NQ之间。第五控制晶体管TR6-1和TR6-2的控制电极共同连接到第三节点NA。第五控制晶体管TR6-1和TR6-2响应于从反相器部分130输出的开关信号将第二放电电压VSS2施加到第一节点NQ。
在示例性实施例中，可以省略两个第四控制晶体管TR5-1和TR5-2中的一个，并且可以省略两个第五控制晶体管TR6-1和TR6-2中的一个。在示例性实施例中，第四控制晶体管TR5-1和TR5-2或第五控制晶体管TR6-1和TR6-2可以连接到第一电压输入端子V1。
如在图7中所示，在第二水平时段HP2期间，第一节点NQ的电势(例如，电压)通过第二进位信号CRS2增加到第一高电压VQ1。当第二进位信号CRS2被施加到第一节点NQ时，电容器CAP被充入有与第二进位信号CRS2对应的电压。在第三水平时段HP3期间输出第三栅极信号GS3。在此情况下，第一节点NQ的电压从第一高电压VQ1增大到第二高电压VQ2。
由于第二控制信号被施加到第二节点NC，所以在第三水平时段HP3期间第一控制晶体管TR3和第二控制晶体管TR4中的每个控制晶体管的漏-源电压降低。将参照图8至图10对此进行详细地描述。
在第四水平时段HP4期间，第一节点NQ的电压降低到第二放电电压VSS2。因此，第一输出晶体管TR1和第二输出晶体管TR2截止。在第四水平时段HP4之后，在下一个帧周期中，第一节点NQ的电压维持在第二放电电压VSS2直到第三栅极信号GS3被激活(例如，在逻辑高时段中)。因此，在第四水平时段HP4之后且在下一个帧周期的第三栅极信号GS3被激活之前的时间周期期间，维持第一输出晶体管TR1和第二输出晶体管TR2的截止状态。
参照图6和图7，反相器部分130将开关信号输出到第三节点NA。反相器部分130包括第一反相器晶体管TR7、第二反相器晶体管TR8、第三反相器晶体管TR9和第四反相器晶体管TR10。第一反相器晶体管TR7包括共同连接到时钟端子CK的输入电极和控制电极和连接到第二反相器晶体管TR8的控制电极的输出电极。第二反相器晶体管TR8包括连接到时钟端子CK的输入电极和连接到第三节点NA的输出电极。
第三反相器晶体管TR9包括连接到第一反相器晶体管TR7的输出电极的输出电极、连接到进位端子CR的控制电极和连接到第二电压输入端子V2的输入电极。第四反相器晶体管TR10包括连接到第三节点NA的输出电极、连接到进位端子CR的控制电极和连接到第二电压输入端子V2的输入电极。在示例性实施例中，第三反相器晶体管TR9和第四反相器晶体管TR10的控制电极可以连接到输出端子OUT，第三反相器晶体管TR9和第四反相器晶体管TR10的输出电极可以连接到第一电压输入端子V1。
如图7中所示，除了在第三水平时段HP3中的波形之外，第三节点NA的信号具有与第一时钟信号CKV的波形基本相同的波形(例如，相位)。在第三水平时段HP3期间，第三反相器晶体管TR9和第四反相器晶体管TR10响应于第三进位信号CRS3导通。在此情况下，从第二反相器晶体管TR8输出的第一时钟信号CKV的高电压VH-C放电成第二放电电压VSS2。在除了第三水平时段HP3之外的时段期间，从第二反相器晶体管TR8输出的第一时钟信号CKV的高电压VH-C和低电压VL-C施加到第三节点NA。高电压VH-C和低电压VL-C以交替的方式施加到第三节点NA并且作为开关信号被提供给其它晶体管(例如，TR12、TR6-1、TR6-2)。
第一下拉部分140-1包括第一下拉晶体管TR11和第二下拉晶体管TR12。第一下拉晶体管TR11包括连接到第一电压输入端子V1的输入电极、连接到控制端子CT的控制电极和连接到第一输出晶体管TR1的输出电极的输出电极。第二下拉晶体管TR12包括连接到第一电压输入端子V1的输入电极、连接到第三节点NA的控制电极和连接到第一输出晶体管TR1的输出电极的输出电极。在示例性实施例中，第一下拉晶体管TR11的输入电极和第二下拉晶体管TR12的输入电极中的至少一个可以连接到第二电压输入端子V2。
如图7中所示，第三栅极信号GS3的电压与第一输出晶体管TR1的输出电极的电压对应。第一下拉晶体管TR11在第四水平时段HP4期间响应于第四进位信号CRS4将第一放电电压VSS1施加到第一输出晶体管TR1的输出电极。在第四水平时段HP4之后，第二下拉晶体管TR12响应于从第三节点NA输出的开关信号将第一放电电压VSS1施加到第一输出晶体管TR1的输出电极。
第二下拉部分140-2包括第三下拉晶体管TR13和第四下拉晶体管TR14。第三下拉晶体管TR13包括连接到第二电压输入端子V2的输入电极、连接到控制端子CT的控制电极和连接到第二输出晶体管TR2的输出电极的输出电极。第四下拉晶体管TR14包括连接到第二电压输入端子V2的输入电极、连接到第三节点NA的控制电极和连接到第二输出晶体管TR2的输出电极的输出电极。在示例性实施例中，第三下拉晶体管TR13的输入电极和第四下拉晶体管TR14的输入电极中的至少一个可以连接到第一电压输入端子V1。
如图7中所示，第三进位信号CRS3的电压与第二输出晶体管TR2的输出电极的电压对应。第三下拉晶体管TR13在第四水平时段HP4期间响应于第四进位信号CRS4将第二放电电压VSS2施加到第二输出晶体管TR2的输出电极。在第四水平时段HP4之后，第四下拉晶体管TR14响应于从第三节点NA输出的开关信号将第二放电电压VSS2施加到第二输出晶体管TR2的输出电极。
图8是示出了根据本发明构思的示例性实施例的在图6中示出的第三驱动级SRC3的第二节点NC的电压的变化的波形图，图9是示出了根据本发明构思的示例性实施例的在图6中示出的第三驱动级SRC3的第一节点NQ的电压的变化的波形图，图10是示出了根据本发明构思的示例性实施例的在图6中示出的第三驱动级SRC3的输出端子OUT的电压的变化的波形图。
参照图8，在第二水平时段HP2期间，第二节点NC通过第一控制晶体管TR3接收第二进位信号CRS2，因此，在第二水平时段HP2的时刻，第二节点NC具有第一高电压VC1(例如，9伏)。第一高电压VC1具有与第二进位信号CRS2的高电压VH-C的电压电平基本相同或比第二进位信号CRS2的高电压VH-C的电压电平低的电压电平。
参照图9，在第二水平时段HP2期间，第一节点NQ通过第二控制晶体管TR4接收与第二进位信号CRS2对应的电压，因此，在第二水平时段HP2的时刻，第一节点NQ具有第一高电压VQ1(例如，9伏)。第一高电压VQ1具有与第二节点NC的第一高电压VC1的电压电平基本相同或比第二节点NC的第一高电压VC1的电压电平低的电压电平。
参照图10，在第二水平时段HP2期间，输出端子OUT具有与第一时钟信号CKV的低电压VL-C的电压电平基本相同的电压电平。这是因为在第二水平时段HP2期间第一输出晶体管TR1响应于第一节点NQ的第一高电压VQ1而导通。
如在图8中所示，在第三水平时段HP3期间，第二节点NC通过第三控制晶体管TR40接收第三进位信号CRS3，因此，第二节点NC在第三水平时段HP3期间增加到第二高电压VC2(例如，10伏)。第二高电压VC2具有与第三进位信号CRS3的高电压VH-C的电压电平基本相同或比第三进位信号CRS3的高电压VH-C的电压电平低的电压电平。在图8中，第二节点NC的第二高电压VC2比第二节点NC的第一高电压VC1稍微高。第二节点NC的第一高电压VC1和第二高电压VC2的电压电平可以根据第一控制晶体管TR1和第三控制晶体管TR3的特性而改变。
如图9中所示，在第三水平时段HP3期间，第一节点NQ具有第二高电压VQ2。例如，第一节点NQ的第二高电压VQ2为大约30伏。在此情况下，如图10中所示，在第三水平时段HP3期间，第二节点NC的第二高电压VC2为大约10伏。另外，输入端子IN可以具有与第二进位信号CRS2的低电压VL-C对应的大约-16伏。
在第三水平时段HP3期间，可以改变第一控制晶体管TR3和第三控制晶体管TR40中的每个的输入电极与输出电极之间的电压电平或电流流动方向。在第三水平时段HP3期间，例如大约26伏的漏-源电压可以形成在第一控制晶体管TR3的输入电极与输出电极之间，例如大约20伏的漏-源电压可以形成在第三控制晶体管TR40的输入电极与输出电极之间。
在省略了第三控制晶体管TR40的对比示例中，例如大约46伏的漏-源电压形成在第二控制晶体管TR4的输入电极与输出电极之间。当在第三水平时段HP3期间在第二控制晶体管TR4的输入电极与输出电极之间形成例如大约46伏的漏-源电压时，第二控制晶体管TR4会被烧损或会劣化。另外，在省略了第三控制晶体管TR40的对比示例中，在第三水平时段HP3期间，从第一节点NQ流到第二节点NC的断态泄漏电流通过第二控制晶体管TR4发生。断态泄漏电流降低第一节点NQ的电压并且延迟第三栅极信号GS3和第三进位信号CRS3。
根据省略了第二控制晶体管TR4和第三控制晶体管TR40的对比示例，例如大约46伏的漏-源电压形成在第一控制晶体管TR3的输入电极与输出电极之间。当在第三水平时段HP3期间在第一控制晶体管TR3的输入电极与输出电极之间形成例如大约46伏的漏-源电压时，第一控制晶体管TR3会被烧损或会劣化。因此，第一控制晶体管TR3的响应时间被延迟，因此，缺陷发生在驱动级的电路中。
根据本发明构思的示例性实施例，相对低的漏-源电压形成在第一控制晶体管TR3和第三控制晶体管TR40中。因此，防止第一控制晶体管TR3和第二控制晶体管TR4劣化。当第一控制晶体管TR3和第二控制晶体管TR4的断态泄漏电流减小时，连接到第一输出晶体管TR1的控制电极的第一节点NQ的电压维持在基准电平(例如，期望的电平)。因此，第三栅极信号GS3和第三进位信号CRS3不被延迟。
另外，术语“发生断态泄漏电流”可以被理解为晶体管的输入电极与输出电极之间的电压电平和电流流动方向根据时间流逝来改变，并且因此晶体管劣化。包括金属氧化物半导体的薄膜晶体管易于劣化。根据本发明构思的示例性实施例，尽管连接到第一节点NQ或第二节点NC的第一控制晶体管TR3和晶体管(例如，TR4、TR5-1、TR6-1和TR40)包括金属氧化物半导体，但是由于用于控制第一节点NQ的电压的控制信号被施加到第二节点NC，所以防止晶体管劣化。
参照图8，在第三水平时段HP3之后的水平时段(例如，第四水平时段HP4)期间，第二节点NC的电压放电。参照图9和图10，在第三水平时段HP3之后的水平时段(例如，第四水平时段HP4)期间，第一节点NQ的电压放电到第二放电电压VSS2，输出端子OUT的电压放电到第一放电电压VSS1。
图11是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级SRC3-1的电路图。除了第三控制晶体管TR400之外，在图11中示出的第三驱动级SRC3-1具有与在图6中示出的第三驱动级SRC3的结构和功能相同的结构和功能。
参照图11，第三控制晶体管TR400包括连接到第二节点NC的输出电极、连接到进位端子CR的输入电极以及连接到输出端子OUT的控制电极。在第三水平时段HP3期间，第三控制晶体管TR400响应于第三栅极信号GS3将第三进位信号CRS3施加到第二节点NC。因此，在第三水平时段HP3期间，第一控制晶体管TR3和第二控制晶体管TR4的断态泄漏电流减小。
在示例性实施例中，第三控制晶体管TR400的输入电极可以连接到输出端子OUT，第三控制晶体管TR400的控制电极可以连接到进位端子CR。
图12是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级SRC3-2的电路图，图13是示出了根据本发明构思的示例性实施例在图12中示出的第三驱动级SRC3-2的第二节点NC的电压的变化的波形图。
根据本发明构思的示例性实施例，当与图6中示出的驱动级SRC3比较时，第三驱动级SRC3-2还包括第六控制晶体管TR4000。
第六控制晶体管TR4000包括连接到第二节点NC的输出电极、连接到第二电压输入端子V2的输入电极以及连接到控制端子CT的控制电极。在第四水平时段HP4期间，第六控制晶体管TR4000响应于第四进位信号CRS4将第二放电电压VSS2施加到第二节点NC。
在示例性实施例中，第六控制晶体管TR4000可以被添加到图11中示出的驱动级SRC3-1。例如，参照图11，第六控制晶体管TR4000包括连接到第二节点NC的输出电极、连接到第二电压输入端子V2的输入电极和连接到控制端子CT的控制电极。
因此，在第四水平时段HP4期间，输入端子IN、第二节点NC和第一节点NQ具有基本相同的电压。例如，输入端子IN、第二节点NC和第一节点NQ具有与第二放电电压VSS2的电压电平基本相同的电压电平。在第四水平时段HP4期间，防止第一控制晶体管TR3和第二控制晶体管TR4劣化。
图14是示出了根据本发明构思的示例性实施例的栅极驱动电路100-1的框图，图15是示出了根据本发明构思的示例性实施例的栅极驱动电路的第三驱动级SRC30的电路图。
图14出于说明目的示出了三个驱动级SRC10、SRC20和SRC30。三个驱动级SRC10、SRC20和SRC30分别与在图5中示出的三个驱动级SRC1、SRC2和SRC3对应。当与图5中示出的驱动级SRC1、SRC2和SRC3中的每个比较时，三个驱动级SRC10、SRC20和SRC30中的每个还包括第三电压输入端子V3。在图14中示出的驱动级SRC10至SRC30中的每个可以具有与图15的第三驱动级SRC30的结构基本相同的结构。另外，除了第一控制晶体管TR30的一部分之外，驱动级SRC30具有与图6中示出的驱动级SRC3的结构和功能基本相同的结构和功能。
参照图15，第三电压输入端子V3接收偏置电压Von。第一控制晶体管TR30包括连接到第二节点NC的输出电极、连接到第三电压输入端子V3的输入电极和连接到输入端子IN的控制电极。在第二水平时段HP2期间，第一控制晶体管TR30响应于从第二驱动级SRC20输出的第二进位信号CRS2将通过第三电压输入端子V3接收的偏置电压Von施加到第二节点NC。
在第三水平时段HP3期间，第三控制晶体管TR40将第三进位信号CRS3施加到第二节点NC。因此，在第三水平时段HP3期间，防止第一控制晶体管TR30和第二控制晶体管TR4劣化。
第一控制晶体管TR30的输入电极被偏置为第二进位信号CRS2的高电压VH-C(例如，第一时钟信号的高电压VH-C)，而与水平时段无关。在第三水平时段HP3和第四水平时段HP4以及在第四水平时段HP4之后的水平时段期间，第一控制晶体管TR30的输入电极的电压等于或大于第一控制晶体管TR30的输出电极的电压(例如，第二节点NC的电压)。第一控制晶体管TR30的电流路径(例如，电流流动方向)不改变并防止第一控制晶体管TR30劣化。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是将理解的是，本发明构思不限于这里阐述的示例性实施例，在不脱离如权利要求限定的本发明构思的精神和范围的情况下，可以在此做出形式和细节上的各种改变。

Claims (19)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
多个驱动级，所述多个驱动级中的每个驱动级将栅极信号中的对应的栅极信号施加到显示面板的栅极线中的对应的栅极线，
其中，在所述多个驱动级之中的第k驱动级包括：
第一输出晶体管，包括连接到第一节点的控制电极、接收时钟信号的输入电极和输出基于所述时钟信号产生的第k栅极信号的输出电极，其中，k是等于或大于2的自然数；
电容器，连接在所述第一输出晶体管的所述输出电极与所述第一输出晶体管的所述控制电极之间；
第一控制晶体管，在所述第k栅极信号输出之前将第一控制信号施加到第二节点以控制所述第一节点的电压；以及
第二控制晶体管，包括共同连接到所述第二节点的输入电极和控制电极以及连接到所述第一节点的输出电极使得在所述第二节点与所述第一节点之间形成电流路径，
其中，在所述第一控制信号被施加到所述第二节点之后，与所述第k栅极信号同步的第二控制信号被施加到所述第二节点，
其中，所述第k驱动级还包括第三控制晶体管，所述第三控制晶体管包括共同接收基于所述时钟信号产生的第k进位信号的控制电极和输入电极以及输出所述第二控制信号的输出电极。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括共同接收从第(k-1)驱动级输出的信号的控制电极和输入电极以及输出所述第一控制信号的输出电极。
3.根据权利要求2所述的栅极驱动电路，其特征在于，从所述第(k-1)驱动级输出的所述信号与从所述第(k-1)驱动级输出的第(k-1)进位信号对应。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括接收从第(k-1)驱动级输出的信号的控制电极、接收偏置电压的输入电极以及输出所述第一控制信号的输出电极。
5.根据权利要求4所述的栅极驱动电路，其特征在于，从所述第(k-1)驱动级输出的所述信号与从所述第(k-1)驱动级输出的第(k-1)进位信号对应，所述偏置电压与所述第(k-1)进位信号的高电平相同。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第二输出晶体管，所述第二输出晶体管包括连接到所述第一节点的控制电极、接收所述时钟信号的输入电极以及输出所述第k进位信号的输出电极。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第二控制信号与从所述第k驱动级输出的所述第k进位信号对应。
8.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第四控制晶体管，所述第四控制晶体管在所述第k栅极信号输出之后将第一放电电压施加到所述第一节点使得所述第一输出晶体管截止。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括在所述第k栅极信号输出之后将第二放电电压施加到所述第二节点的第五控制晶体管。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述第五控制晶体管包括接收开关信号的控制电极、接收所述第二放电电压的输入电极以及连接到所述第二节点的输出电极，
其中，所述开关信号与从所述驱动级的第(k+1)驱动级输出的第(k+1)进位信号对应。
11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
多个驱动级，所述多个驱动级中的每个将栅极信号中的对应的栅极信号施加到显示面板的栅极线中的对应的栅极线，
其中，在所述多个驱动级之中的第k驱动级包括：
输出部分，响应于第一节点的电压通过第k输出节点输出第k栅极信号并且通过第k进位节点输出第k进位信号，其中，所述第k栅极信号和所述第k进位信号基于时钟信号产生，其中，k是等于或大于2的自然数；
控制部分，控制所述第一节点的所述电压；
反相器部分，输出基于所述时钟信号产生的开关信号；以及
下拉部分，下拉所述第k输出节点和所述第k进位节点的电压，
其中，所述控制部分包括：
第一控制晶体管，在所述第k栅极信号输出之前将第一控制信号施加到第二节点以控制所述第一节点的电压；
第二控制晶体管，包括共同连接到所述第二节点的控制电极和输入电极以及连接到所述第一节点的输出电极；以及
第三控制晶体管，包括共同接收所述第k进位信号的控制电极和输入电极以及连接到所述第二节点的输出电极。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括共同接收从第(k-1)驱动级输出的第(k-1)进位信号的控制电极和输入电极以及输出所述第一控制信号的输出电极。
13.根据权利要求11所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括接收从第(k-1)驱动级输出的第(k-1)进位信号的控制电极、接收具有与所述第(k-1)进位信号的高电平相同的电平的偏置电压的输入电极以及输出所述第一控制信号的输出电极。
14.根据权利要求11所述的栅极驱动电路，其特征在于，所述控制部分还包括：
电容器，响应于所述第k栅极信号增大所述第一节点的所述电压；
第四控制晶体管，在所述第k栅极信号输出之后响应于从第(k+1)驱动级输出的第(k+1)进位信号将第一放电电压施加到所述第一节点；以及
第五控制晶体管，在所述第一放电电压通过所述第四控制晶体管施加到所述第一节点之后响应于所述开关信号将第二放电电压施加到所述第一节点。
15.根据权利要求14所述的栅极驱动电路，其特征在于，所述控制部分还包括第六控制晶体管，所述第六控制晶体管在所述第k栅极信号输出之后响应于从所述第(k+1)驱动级输出的所述第(k+1)进位信号将第三放电电压施加到所述第二节点。
16.根据权利要求11所述的栅极驱动电路，其特征在于，所述输出部分包括：
第一输出晶体管，输出所述第k栅极信号；以及
第二输出晶体管，输出所述第k进位信号。
17.根据权利要求16所述的栅极驱动电路，其特征在于，所述下拉部分包括：
第一下拉部分，在从第(k+1)驱动级输出的第(k+1)进位信号到达时将所述第一输出晶体管的输出电极的电压下拉；以及
第二下拉部分，在所述第(k+1)进位信号到达时将所述第二输出晶体管的输出电极的电压下拉。
18.根据权利要求17所述的栅极驱动电路，其特征在于，所述第一下拉部分包括：
第一下拉晶体管，响应于所述第(k+1)进位信号将第一放电电压施加到所述第一输出晶体管的所述输出电极；以及
第二下拉晶体管，在所述第一放电电压通过所述第一下拉晶体管施加到所述第一输出晶体管的所述输出电极之后响应于所述开关信号将所述第一放电电压施加到所述第一输出晶体管的所述输出电极。
19.根据权利要求18所述的栅极驱动电路，其特征在于，所述第二下拉部分包括：
第三下拉晶体管，响应于所述第(k+1)进位信号将第二放电电压施加到所述第二输出晶体管的所述输出电极；以及
第四下拉晶体管，在所述第二放电电压通过所述第三下拉晶体管施加到所述第二输出晶体管的所述输出电极之后响应于所述开关信号将所述第二放电电压施加到所述第二输出晶体管的所述输出电极。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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