CN105788547B - 栅极驱动电路 - Google Patents

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Abstract

提供了一种栅极驱动电路，所述栅极驱动电路包括分别驱动显示面板的第一栅极线和第二栅极线的第一驱动级和第二驱动级。第一驱动级包括：输出晶体管；第一控制晶体管，在第一栅极信号输出之前响应于通过输入端子从第二驱动级提供的信号来控制控制节点的电势；第二控制晶体管，在第一栅极信号输出的同时将第一进位信号施加到第一控制晶体管的输入电极。

Description

栅极驱动电路
本申请要求于2015年1月14日提交的第10-2015-0006806号韩国专利申请的优先权和权益，为了各种目的通过引用将该申请包含于此，就如同在这里被充分地阐述一样。
技术领域
示例性实施例涉及一种栅极驱动电路。更具体地，本公开涉及一种直接集成在显示面板上的栅极驱动电路。
背景技术
显示装置通常包括栅极线、数据线和像素。每个像素可以连接到栅极线中的对应的栅极线和数据线中的对应的数据线。显示装置通常包括用于控制栅极线的栅极驱动电路和用于控制数据线的数据驱动电路。栅极驱动电路可以分别将栅极信号施加到栅极线，数据驱动电路可以分别将数据信号施加到数据线。
栅极驱动电路通常包括包含驱动级电路(例如，驱动级)的移位寄存器。每个驱动级可以输出对应于栅极线的栅极信号。每个驱动级可以包括彼此连接的晶体管。
在该背景技术部分中公开的上述信息仅用于促进对发明构思的背景的理解，因此，它可包含不形成对本领域普通技术人员来讲在该国家已经知晓的现有技术的信息。
发明内容
示例性实施例提供了一种能够防止其晶体管烧损和劣化的栅极驱动电路。
另外的方面将在随后的详细描述中阐述，部分地将通过公开变得明显，或者可通过发明构思的实践而获知。
根据示例性实施例，栅极驱动电路包括分别驱动显示面板的第一栅极线和第二栅极线的第一驱动级和第二驱动级。第一驱动级包括：第一输出晶体管，包括连接到控制节点的控制电极、接收时钟信号的输入电极和输出基于时钟信号生成的第一栅极信号的输出电极；第二输出晶体管，包括连接到控制节点的控制电极、接收时钟信号的输入电极和输出基于时钟信号生成的第一进位信号的输出电极；第一控制晶体管，在第一栅极信号输出之前响应于通过输入端子从第二驱动级提供的信号来控制控制节点的电势；第二控制晶体管，在输出第一栅极信号的同时将第一进位信号施加到第一控制晶体管的输入电极。
从所述第二驱动级提供的所述信号是所述第二驱动级的第二进位信号。
所述第一控制晶体管包括：输出电极，电连接到所述控制节点；输入电极和控制电极，所述输入电极和所述控制电极共同电连接到所述输入端子。
所述第二控制晶体管包括：输出电极，电连接到所述第一控制晶体管的所述输入电极；输入电极和控制电极，所述输入电极和所述控制电极配置为共同接收所述第一进位信号。
所述栅极驱动电路还包括分别驱动所述显示面板的第三栅极线和第四栅极线的第三驱动级和第四驱动级，其中，所述第一驱动级包括：反向器组件，配置为接收所述时钟信号并响应于所述时钟信号将开关信号施加到输出节点；第一下拉组件，设置在第一电压输入端子和所述第一输出晶体管的所述输出电极之间，以响应于所述输出节点的所述开关信号或者通过第一控制端子从所述第三驱动级提供的信号，通过所述第一电压输入端子将第一放电电压施加到所述第一输出晶体管的所述输出电极；第二下拉组件，设置在第二电压输入端子和所述第二输出晶体管的所述输出电极之间，以响应于所述输出节点的所述开关信号或者通过第二控制端子从所述第四驱动级提供的信号，通过所述第二电压输入端子将第二放电电压施加到所述第二输出晶体管的所述输出电极。
被配置为从所述第三驱动级提供的所述信号是第三进位信号，被配置为从所述第四驱动级提供的所述信号是第四进位信号。
所述第一进位信号被配置为施加到所述第二驱动级的输入端子，所述第二进位信号被配置为施加到所述第三驱动级的输入端子，所述第三进位信号被配置为施加到所述第四驱动级的输入端子。
所述第一下拉组件包括第一下拉晶体管和第二下拉晶体管，其中：所述第一下拉晶体管包括：输入电极，电连接到所述第一电压输入端子；控制电极，电连接到所述输出节点；输出电极，电连接到所述第一输出晶体管的所述输出电极；所述第二下拉晶体管包括：输入电极，电连接到所述第一电压输入端子；控制电极，电连接到所述第一控制端子；输出电极，电连接到所述第一输出晶体管的所述输出电极；所述第一下拉晶体管被配置为响应于所述开关信号来进行操作；所述第二下拉晶体管被配置为响应于所述第三进位信号来进行操作。
所述第二下拉组件包括：第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管包括：输入电极，电连接到所述第二电压输入端子；控制电极，电连接到所述输出节点；输出电极，电连接到所述第二输出晶体管的所述输出电极；所述第二下拉晶体管包括：输入电极，电连接到所述第二电压输入端子；控制电极，电连接到所述第二控制端子；输出电极，电连接到所述第二输出晶体管的所述输出电极，其中：所述第一下拉晶体管被配置为响应于所述开关信号来进行操作；所述第二下拉晶体管被配置为响应于所述第四进位信号来进行操作。
所述第一驱动级还包括：至少一个第三控制晶体管，电连接在所述控制节点和所述第二电压输入端子之间，并且配置为响应于通过所述第一控制端子提供的所述第三进位信号来将所述第二放电电压施加到所述控制节点；至少一个第四控制晶体管，电连接在所述控制节点和所述第二电压输入端子之间，并且配置为响应于所述开关信号来将所述第二放电电压施加到所述控制节点。
根据示例性实施例，栅极驱动电路包括分别驱动显示面板的第一栅极线和第二栅极线的第一驱动级和第二驱动级。第一驱动级包括：输出组件，响应于控制节点的电压来输出基于时钟信号生成的第一栅极信号和第一进位信号；控制组件，基于从第二驱动级输出的第二进位信号来控制控制节点的电压；反向器组件，输出基于时钟信号生成的开关信号；下拉组件，在第一栅极信号输出之后降低从输出组件输出的第一栅极信号和第一进位信号。控制组件包括：第一控制晶体管，响应于第二进位信号来控制控制节点的电势；第二控制晶体管，响应于第一进位信号来将第二进位信号施加到第一控制晶体管的输入电极。
所述第一控制晶体管包括：输出电极，电连接到所述控制节点；所述输入电极和控制电极，所述输入电极和所述控制电极配置为共同接收所述第二进位信号，所述第二控制晶体管包括：输入电极和控制电极，共同接收所述第一进位信号；输出电极，配置为电连接到所述第一控制晶体管的所述输入电极。
所述输出组件包括：第一输出晶体管，所述第一输出晶体管包括：输入电极，配置为接收所述时钟信号；控制电极，电连接到所述控制节点；输出电极，配置为输出所述第一栅极信号；第二输出晶体管，所述第二输出晶体管包括：输入电极，配置为接收所述时钟信号；控制电极，电连接到所述控制节点；输出电极，配置为输出所述第一进位信号。
所述栅极驱动电路还包括分别驱动所述显示面板的第三栅极线和第四栅极线的第三驱动级和第四驱动级，其中，所述控制组件包括：至少一个第三控制晶体管，电连接在所述控制节点和第一电压输入端子之间，以响应于通过第一控制端子从所述第三驱动级提供的第三进位信号来将第一放电电压施加到所述控制节点；至少一个第四控制晶体管，电连接在所述控制节点和所述第一电压输入端子之间，以响应于所述开关信号来将第二放电电压施加到所述控制节点。
所述下拉组件包括：第一下拉组件，配置为响应于所述开关信号或者来自所述第三驱动级的所述第三进位信号来降低所述第一栅极信号；第二下拉组件，配置为响应于所述开关信号或者来自所述第四驱动级的所述第四进位信号来降低所述第一进位信号。
所述第一下拉组件包括：第一下拉晶体管；第二下拉晶体管，所述第一下拉晶体管包括：输入电极，电连接到第二电压输入端子；控制电极，配置为接收所述开关信号；输出电极，电连接到所述第一输出晶体管的所述输出电极，所述第二下拉晶体管包括：输入电极，电连接到所述第二电压输入端子；控制电极，配置为接收所述第三进位信号；输出电极，电连接到所述第一输出晶体管的所述输出电极。
所述第二下拉组件包括：第一下拉晶体管和第二下拉晶体管；所述第一下拉晶体管包括：输入电极，电连接到第二电压输入端子；控制电极，配置为接收所述开关信号；输出电极，电连接到所述第二输出晶体管的所述输出电极，所述第二下拉晶体管包括：输入电极，电连接到所述第二电压输入端子；控制电极，配置为接收所述第四进位信号；输出电极，电连接到所述第二输出晶体管的所述输出电极。
所述第一进位信号被配置为施加到所述第三驱动级的输入端子，所述第三进位信号被配置为施加到所述第四驱动级的输入端子。
所述控制组件包括：至少一个第一控制晶体管，电连接在所述控制节点和所述第一电压输入端子之间，并且配置为响应于所述第三进位信号来将所述第一放电电压施加到所述控制节点；至少一个第二控制晶体管，电连接在所述控制节点和所述第一电压输入端子之间，并且配置为响应于所述开关信号来将所述第一放电电压施加到所述控制节点。
根据示例性实施例，栅极驱动电路包括分别将第i-1栅极信号和第i栅极信号施加到第i-1栅极线和第i栅极线的第i-1驱动级和第i驱动级。第i驱动级包括：第一输出晶体管，包括连接到控制节点的控制电极、接受时钟信号的输入电极和输出第i栅极信号的输出电极；第二输出晶体管，包括连接到控制节点的控制电极、接受时钟信号的输入电极和输出第i进位信号的输出电极；第一控制晶体管，将从第i-1驱动级提供的第i-1进位信号输出到控制节点；第二控制晶体管，将第i进位信号输出到第一控制晶体管的输入电极。
根据以上所述，从前一驱动级输出的进位信号通过第一控制晶体管施加到控制节点。控制节点连接到输出晶体管的控制节点。当从其输出进位信号的驱动级的栅极信号被输出时，进位信号被施加到输出节点，其中，第一控制晶体管的输入电极和控制电极连接到输出节点。因此，当包括第一控制晶体管的驱动级的栅极信号被输出时，第一控制晶体管的漏-源电压降低。因此，可以防止第一控制晶体管烧损和劣化。
前面的总体描述和下面的详细描述是示例性的和解释性的，并意图提供对要求保护的主题的进一步解释。
附图说明
包括附图以提供对发明构思的进一步理解，附图包括在本说明书中并构成本说明书的一部分，附图示出了发明构思的示例性实施例，并与描述一起用于解释发明构思的原理。
图1是示出根据本公开的示例性实施例的显示装置的平面图。
图2是示出根据本公开的示例性实施例的在显示装置中所使用的信号的时序图。
图3是示出图1中所示的像素中的一个像素的等效电路图。
图4是示出图1中所示的像素中的一个像素的剖视图。
图5是示出图1中所示的栅极驱动电路的框图。
图6是示出图5中所示的驱动级中的第三驱动级的电路图。
图7是示出图6中所示的第三驱动级的输入信号和输出信号的波形图。
图8是示出根据本公开的示例性实施例的栅极驱动电路的效果的模拟图。
具体实施方式
在下面的描述中，为了解释的目的，阐述了许多具体细节，以提供对各个示例性实施例的彻底理解。然而，明显的是，各个示例性实施例可以在没有这些具体细节或者在一个或更多个等同布置的情况下实施。在其他情况下，公知的结构和装置以框图的形式示出以避免使各个示例性实施例不必要地模糊。
在附图中，为了清晰和描述的目的，可夸大层、膜、面板、区域等的尺寸和相对尺寸。另外，同样的附图标记表示同样的元件。
当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可直接在其他元件或层上、直接连接到或结合到其他元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。为了本公开的目的，“X、Y和Z中的至少一个(种)”以及“从由X、Y和Z组成的组中选择的至少一个(种)”可被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任意组合，诸如以XYZ、XYY、YZ和ZZ为例。同样的标号始终表示同样的元件。如在此使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
虽然在这里可使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语用来将一个元件、组件、区域、层和/或部分与另一元件、组件、区域、层和/或部分区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、组件、区域、层和/或部分可被称为第二元件、组件、区域、层和/或部分。
为了描述的目的，在这里可使用空间相对术语例如“在……之下”、“在……下方”、“下面的”、“在……之上”、“上面的”等，并由此来描述如附图中所示的一个元件或特征与另一元件或特征的关系。除了附图中绘出的方位之外，空间相对术语还意图包括设备在使用、操作和/或制造中的不同方位。例如，如果附图中的设备被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将随后被定位为在所述其他元件或特征“之上”。因此，示例性术语“在……下方”可包含上面和下面两种方位。此外，设备可被另外定位(例如，旋转90度或者在其他方位)，如此，相应地解释这里使用的空间相对描述符。
这里使用的术语是出于描述具体实施例的目的，并非意图成为限制。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个(种/者)”和“该/所述”也意图包括复数形式。此外，当在本说明书中使用术语“包含”、“包括”和/或它们的变形时，说明存在所述特征、整体、步骤、操作、元件、组件和/或它们的组，但不排除存在或附加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
这里参照作为理想化示例性实施例和/或中间结构的示意图的剖视图来描述各种示例性实施例。如此，例如由制造技术和/或公差引起的图示的形状变化将被预见。因此，这里公开的示例性实施例不应被解释为局限于具体示出的区域的形状，而是将包括由例如制造导致的形状的偏差。例如，示出为矩形的注入区域将通常在其边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，附图中所示的区域本质上是示意性的，它们的形状不意图示出装置的区域的实际形状，并且不意图是限制性的。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本公开是其一部分的领域的普通技术人员所通常理解的意思相同的意思。除非这里明确地如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与在相关领域的上下文中它们的意思一致的意思，并且将不以理想化或者过于形式化的含义来解释它们。
在下文中，将参照附图详细地解释本公开。
参照图1和图2，显示装置100包括显示面板DP、栅极驱动电路110和数据驱动电路120。
显示面板DP可以是诸如液晶、有机发光、电泳、电润湿等的各种类型的显示面板之一。
在本示例性实施例中，将把液晶显示面板描述为显示面板DP，但是显示面板DP不应局限于液晶显示面板。包括液晶显示面板的液晶显示装置还可以包括偏光器(未示出)和背光单元(未示出)。
显示面板DP可以包括：第一基底DS1；第二基底DS2，与第一基底DS1分隔开；以及液晶层(未示出)，设置在第一基底DS1和第二基底DS2之间。显示面板DP包括其中设置有多个像素PX11至PXnm的显示区域DA和围绕显示区域DA的非显示区域NDA。
显示面板DP包括设置在第一基底DS1上的多条栅极线GL1至GLn和多条数据线DL1至DLm。栅极线GL1至GLn与数据线DL1至DLm交叉。栅极线GL1至GLn连接到栅极驱动电路110。数据线DL1至DLm连接到数据驱动电路120。
像素PX11至PXnm中的每个连接到栅极线GL1至GLn中的对应的栅极线和数据线DL1至DLm中的对应的数据线。像素PX11至PXnm可以根据由其显示的颜色而被分组为多个组。像素PX11至PXnm中的每个可以显示原色之一。原色可以包括但不限于红色、绿色、蓝色和白色。例如，原色可以包括其他各种颜色，黄色、青色、品红等。
虽然图中未示出，但是显示面板DP可以包括设置在第一基底DS1的非显示区域NDA中的虚设栅极线。虚设栅极线不连接到像素PX11至PXnm，而是连接到栅极驱动电路110。
栅极驱动电路110和数据驱动电路120可以从信号控制器SC(例如，时序控制器)接收控制信号。信号控制器SC安装在主电路板MCB上。信号控制器SC可以从外部图像控制器(未示出)接收图像信号和控制信号。控制信号包括垂直同步信号Vsync、水平同步信号Hsync、数据使能信号和时钟信号。
垂直同步信号Vsync用作区分帧周期Fn-1、Fn和Fn+1的信号。水平同步信号Hsync用作区分水平时间段HP的行区分信号。数据使能信号DE在输出数据的周期期间维持在高电平以表明数据输出周期。时钟信号可以在预定时间段切换信号。
栅极驱动电路110响应于在帧周期Fn-1、Fn和Fn+1期间从信号控制器SC提供的控制信号(在下文中，称为栅极控制信号)来产生栅极信号GS1至GSn，并将栅极信号GS1至GSn施加到栅极线GL1至GLn。栅极信号GS1至GSn被顺序地输出以对应于水平时间段HP。栅极驱动电路110可以通过薄膜沉积工艺与像素PX11至PXnm同时形成。例如，栅极驱动电路110可以以非晶硅TFT栅极驱动器电路(ASG)的形式或者以氧化物半导体TFT栅极驱动器电路(OSG)的形式安装在非显示区域NDA上。
在示例性实施例中，显示装置100可以包括两个或更多个栅极驱动电路。两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GL1至GLn的左端，两个栅极驱动电路中的另一栅极驱动电路连接到栅极线GL1至GLn的右端。两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GL1至GLn中的奇数编号的栅极线，两个栅极驱动电路中的另一栅极驱动电路连接到栅极线GL1至GLn中的偶数编号的栅极线。
数据驱动电路120可以响应于从信号控制器SC提供的控制信号(在下文中，称为数据信号)来产生与从信号控制器SC提供的图像数据对应的灰度电压。数据驱动电路120可以将灰度电压施加到数据线DL1至DLm作为数据电压DS。
数据电压DS包括相对于共电压具有正极性的正(+)数据电压和/或相对于共电压具有负极性的负(-)数据电压。在每个水平时间段HP期间施加到数据线DL1至DLm的数据电压的一部分具有正极性，在每个水平时间段HP期间施加到数据线DL1至DLm的数据电压的其他部分具有负极性。数据电压DS的极性根据帧周期Fn-1、Fn和Fn+1反转以防止液晶烧损和劣化。数据驱动电路120响应于反转信号来产生在帧周期的单元中反转的数据电压。
数据驱动电路120包括驱动芯片122和其上安装有驱动芯片122的柔性电路板121。驱动芯片122和柔性电路板121中的每个可以设置为多个。柔性电路板121电连接主电路板MCB和第一基底DS1。每个驱动芯片122驱动数据线DL1至DLm中的对应的数据线。每个驱动芯片122将数据电压中的对应的数据电压施加到数据线DL1至DLm中的对应的数据线。可选地，每个驱动芯片122可以驱动数据线DL1至DLm中的至少两条数据线。
在图1中，数据驱动电路120以带载封装(TCP)形式设置，但是它不应局限于此或由此限制。即，数据驱动电路120可以以例如玻璃上芯片(COG)形式安装在第一基底DS1上以对应于非显示区域NDA。
参照图3和图4，像素PXij包括像素薄膜晶体管TR(在下文中，称为像素晶体管)、液晶电容器Clc和存储电容器Cst。在下文中，术语“晶体管”是指薄膜晶体管。虽然图中未示出，但是在某些示例性实施例中，可以省略存储电容器Cst。
像素晶体管TR电连接到第i栅极线GLi和第j数据线DLj。像素晶体管TR包括电连接到第i栅极线GLi的控制电极和电连接到第j数据线DLj的输入电极。像素晶体管TR响应于从第i栅极线GLi提供的栅极信号来输出与从第j数据线DLj提供的数据信号对应的像素电压。
液晶电容器Clc电连接到像素晶体管TR的输出电极并且充有从像素晶体管TR输出的像素电压。包括在液晶层LCL中的液晶指向矢的取向可以根据液晶电容器Clc中充入的电荷的数量而改变。入射到液晶层LCL的光可以根据液晶指向矢的取向透射穿过或者可以被阻挡。
存储电容器Cst并联连接到液晶电容器Clc。存储电容器Cst可以将液晶指向矢的取向维持预定的时间段。
参照图4，像素晶体管TR包括连接到第i栅极线GLi的控制电极GE、与控制电极GE叠置的有源部AL、连接到第j数据线DLj的输入电极SE以及设置为与输入电极SE分隔开的输出电极DE。
液晶电容器Clc包括像素电极PE和共电极CE。存储电容器Cst包括像素电极PE和一部分存储线STL。
第i栅极线GLi和存储线STL设置在第一基底DS1的上表面上。控制电极GE可以从第i栅极线GLi分支。第i栅极线GLi和存储线STL包括金属材料，例如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)和/或它们的合金。每条第i栅极线GLi和存储线STL可以具有钛层和铜层的多层结构。
第一绝缘层10设置在第一基底DS1上并且覆盖控制电极GE和存储线STL。第一绝缘层10可以包括无机材料和有机材料中的至少一种。因此，第一绝缘层10可以是有机层或无机层。例如，第一绝缘层10可以具有包括氮化硅层和氧化硅层的多层结构。
有源部AL设置在第一绝缘层10上并且与控制电极GE叠置。有源部AL可以包括半导体层SCL(未示出)和欧姆接触层OCL(未示出)。半导体层SCL可以设置在第一绝缘层10上，欧姆接触层OCL可以设置在半导体层SCL上。
例如，半导体层SCL可以包括非晶硅或多晶硅，并且可以包括金属氧化物半导体。欧姆接触层OCL可以比半导体层SCL高掺杂有掺杂剂。欧姆接触层OCL可以包括彼此分隔开的两个部分。在示例性实施例中，欧姆接触层OCL可以以单个的单一的且单独的单元一体地形成。
输出电极DE和输入电极SE设置在有源部AL上。输出电极DE和输入电极SE彼此分隔开。输出电极DE和输入电极SE中的每个与控制电极GE部分叠置。
输出电极DE和输入电极SE可以设置在欧姆接触层OCL上。当在平面图中观察时，输出电极DE可以与欧姆接触层OCL的一部分完全叠置，输入电极SE可以与欧姆接触层OCL的其他部分完全叠置。
第二绝缘层20设置在第一绝缘层10上以覆盖有源部AL、输出电极DE和输入电极SE。第二绝缘层20可以包括无机材料或者有机材料。第二绝缘层20可以是有机层或者无机层。第二绝缘层20可以具有包括氮化硅层和氧化硅层的多层结构。
图1示出了具有交错结构的像素晶体管TR，但是像素晶体管TR的结构不应局限于交错结构。例如，像素晶体管TR可以具有平面结构。
第三绝缘层30设置在第二绝缘层20上。第三绝缘层30可以提供平坦的表面。第三绝缘层30可以包括有机材料。
像素电极PE设置在第三绝缘层30上。像素电极PE通过接触孔CH连接到输出电极DE，其中，接触孔CH穿过第二绝缘层20和第三绝缘层30形成。取向层(未示出)可以设置在第三绝缘层30上以覆盖像素电极PE。
滤色器层CF设置在第二基底DS2的表面上。共电极CE设置在滤色器层CF上。共电极CE可以被施加有共电压。共电压可以具有与像素电压的电平不同的电平。取向层(未示出)可以设置在共电极CE上以覆盖共电极CE。另一绝缘层可以设置在滤色器层CF和共电极CE之间。
彼此面对使得液晶层LCL设置于像素电极PE和共电极CE之间的像素电极PE和共电极CE形成液晶电容器Clc。彼此面对使得第一绝缘层10、第二绝缘层20和第三绝缘层30设置在像素电极PE和一部分存储线STL之间的像素电极PE和一部分存储线STL形成存储电容器Cst。存储线STL可以被施加有具有与像素电压不同的电压的存储电压。然而，在一些示例性实施例中，存储电压可以具有与共电压的电压相同的电压。
示例性实施例不限于上面描述的结构。例如，与图3中所示的像素PXij的结构不同，至少一个滤色器层CF和共电极CE可以设置在第一基底DS1上。因此，根据示例性实施例的液晶显示面板可以包括垂直取向(VA)模式像素、图像垂直调整(patterned vertical响alignment,PVA)模式像素、共面开关(IPS)模式像素、边缘场转换(FFS)模式像素或者面线转换(PLS)模式像素。
参照图5，栅极驱动电路110包括按顺序彼此连接的多个驱动级SRC1至SRCn。在下文中，为了便于解释，第一驱动级SRC1对应于驱动级SRC1至SRCn中的第一驱动级，第一至第n驱动级顺序地彼此串联连接，但是它们不应局限于此或由此限制。
驱动级SRC1至SRCn分别连接到栅极线GL1至GLn。驱动级SRC1至SRCn将栅极信号分别施加到栅极线GL1至GLn。如图5中所示，连接到驱动级SRC1至SRCn的栅极线可以是栅极线GL1至GLn中的奇数编号的栅极线和偶数编号的栅极线。
栅极驱动电路110还可以包括连接到驱动级SRC1至SRCn中的最后一个驱动级SRCn的虚设级SRC-D1和SRC-D2。虚设级SRC-D1和SRC-D2连接到虚设栅极线GL-D1和GL-D2。虚设级SRC-D1和SRC-D2的数量可以增加或者减少。当虚设级SRC-D1和SRC-D2的数量改变时，虚设栅极线GL-D1和GL-D2的数量改变。虚设级SRC-D1和SRC-D2可以具有与驱动级SRC1至SRCn基本相同的结构或者不同的结构。
每个驱动级SRC1至SRCn包括输出端子OUT、进位端子CRT、输入端子IN、第一控制端子CT1、第二控制端子CT2、时钟端子CK、第一电压输入端子V1和第二电压输入端子V2。
每个驱动级SRC1至SRCn的输出端子OUT连接到栅极线GL1至GLn中的对应的栅极线。由驱动级SRC1至SRCn生成的栅极信号GS1至GSn通过输出端子OUT施加到栅极线GL1至GLn。
每个驱动级SRC1至SRCn的进位端子CRT电连接到在对应的驱动级之后的下一驱动级的输入端子IN。例如，第三驱动级SRC3的进位端子CRT电连接到在第三驱动级SRC3之后紧挨着的第四驱动级SRC4的输入端子IN。驱动级SRC1至SRCn的进位端子CRT分别输出进位信号CRS1至CRSn。
每个驱动级SRC1至SRCn的输入端子IN从对应的驱动级之前的前一驱动级接收进位信号CRS。例如，第三驱动级SRC3的输入端子IN接收从第二驱动级SRC2输出的进位信号CRS2(在下文中，称为第二进位信号)。在驱动级SRC1至SRCn之中，第一驱动级SRC1的输入端子IN接收启动栅极驱动电路110的操作的启动信号STV。
每个驱动级SRC1至SRCn的第一控制端子CT1和第二控制端子CT2接收驱动级SRC1至SRCn的进位信号CRS 1至CRSn。详细地，每个驱动级SRC1至SRCn的第一控制端子CT1接收从在对应的驱动级之后的下一驱动级输出的进位信号CRS。例如，第三驱动级SRC3的第一控制端子CT1接收从第四驱动级SRC4输出的第四进位信号CRS4。每个驱动级SRC1至SRCn的第二控制端子CT2接收从在对应的驱动级之后的下一驱动级之后的驱动级输出的进位信号。例如，第三驱动级SRC3的第二控制端子CT2接收从第五驱动级SRC5输出的第五进位信号CRS5。在示例性实施例中，每个驱动级SRC1至SRCn的控制端子的数量可以增加或者减少。
每个驱动级SRC1至SRCn的时钟端子CK接收第一时钟信号CKV或者第二时钟信号CKVB。驱动级SRC1至SRCn中的奇数编号的驱动级(即，SRC1、SRC3、SRC5……)的时钟端子CK接收第一时钟信号CKV。驱动级SRC1至SRCn中的偶数编号的驱动级(SRC2、SRC4……SRCn)的时钟端子CK接收第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB可以具有彼此不同的相位。第二时钟信号CKVB可以通过反转第一时钟信号CKV来获得。
每个驱动级SRC1至SRCn的第一电压输入端子V1接收第一放电电压VSS1，每个驱动级SRC1至SRCn的第二电压输入端子V2接收第二放电电压VSS2。第二放电电压VSS2可以具有与第一放电电压VSS1的电压电平不同的电压电平。例如，第二放电电压VSS2可以具有比第一放电电压VSS1的电压电平低的电压电平。
虚设级SRC-D1和SRC-D2的第一控制端子CT1和第二控制端子CT2中的至少一个接收启动信号STV。例如，虚设级SRC-D1的第二控制端子CT2接收启动信号STV，虚设级SRC-D2的第一控制端子CT1接收启动信号STV。
在根据本示例性实施例的每个驱动级SRC1至SRCn中，可以省略输出端子OUT、输入端子IN、进位端子CRT、第一控制端子CT1、第二控制端子CT2、时钟端子CK、第一电压输入端子V1以及第二电压输入端子V2中的一个，或者将另一端子添加到每个驱动级SRC1至SRCn。例如，可以省略第一电压输入端子V1和第二电压输入端子V2中的一个。另外，可以改变驱动级SRC1至SRCn之间的连接关系。
将参照图6和图7详细描述第三驱动级SRC3作为代表示例，但是其他驱动级可以具有与第三驱动级SRC3的电路图基本相同的电路图。为了便于解释，图7示出了简化了的输入信号和输出信号的波形。即，图7中所示的输入信号和输出信号的电平可以与真实信号的电平不同，但是它们不局限于此或由此限制。
为了便于解释，对应的驱动级指第三驱动级SRC3，前一驱动级指第二驱动级SRC2，下一驱动级指第四驱动级SRC4，下一驱动级的下一驱动级指第五驱动级SRC5。
参照图6和图7，第三驱动级SRC3包括输出组件111-1和111-2、控制组件112、反向器组件113以及下拉组件114-1和114-2。输出组件111-1和111-2包括输出第三栅极信号GS3的第一输出组件111-1和输出第三进位信号CRS3的第二输出组件111-2。下拉组件114-1和114-2包括降低输出端子OUT的第一下拉组件114-1和降低进位端子CRT的第二下拉组件114-2。然而，第三驱动级SRC3的电路配置不应受限于上述的配置。
第一输出组件111-1包括第一输出晶体管TR_O1。第一输出晶体管TR_O1包括施加有第一时钟信号CKV的输入电极、连接到第一节点NQ(或控制节点)的控制电极和输出第三栅极信号GS3的输出电极。
第二输出组件111-2包括第二输出晶体管TR_O2。第二输出晶体管TR_O2包括施加有第一时钟信号CKV的输入电极、连接到第一节点NQ的控制电极和输出第三进位信号CRS3的输出电极。
控制组件112控制第一输出组件111-1和第二输出组件111-2的操作。控制组件112通过控制组件112的输入端子IN接收从第二驱动级SRC2(即，前一驱动级)输出的第二进位信号CRS2。控制组件112响应于通过控制端子IN提供的第二进位信号CRS2来使第一输出组件111-1和第二输出组件111-2导通。控制组件112响应于从第四驱动级SRC4(即，下一驱动级)输出的第四进位信号CRS4来使第一输出组件111-1和第二输出组件111-2截止。
控制组件112响应于从反向器组件113输出的开关信号来控制第一输出组件111-1和第二输出组件111-2，使得第一输出组件111-1和第二输出组件111-2保持截止状态。控制组件112响应于通过进位端子CRT输出的第三进位信号CRS3来防止断态泄漏电流(offleakage current)。
控制组件112包括第一控制晶体管TR_C1、第二控制晶体管TR_C2、第三控制晶体管TR_C31和TR_C32、第四控制晶体管TR_C41和TR_C42以及电容器CAP。根据图6中所示的示例性实施例，两个第三控制晶体管TR_C31和TR_C32彼此串联连接，两个第四控制晶体管TR_C41和TR_C42彼此串联连接。
第一控制晶体管TR_C1包括共同连接到第二节点NB(或输入节点)的控制电极和输入电极以及连接到第一节点NQ的输出电极。根据图6中所示的示例性实施例，第二节点NB连接到输入端子IN。第一控制晶体管TR_C1是连接在第二节点NB和第一节点NQ之间的二极管，使得在第二节点NB和第一节点NQ之间形成电流通路。第一控制晶体管TR_C1将来自输入端子IN的信号(即，第二进位信号CRS2)施加到第一节点NQ。第一节点NQ具有通过由第一控制晶体管TR_C1提供的第二进位信号CRS2增大的电势。第一节点NQ的电势在第三栅极信号GS3输出时再次增大。
第二控制晶体管TR-C2包括共同连接到进位端子CRT的控制电极和输入电极以及连接到第二节点NB的输出电极。即，第二控制晶体管TR_C2是连接在进位端子CRT和第二节点NB之间的二极管，使得在进位端子CRT和第二节点NB之间形成电流通路。第二控制晶体管TR_C2将来自进位端子CRT的信号(即，第三进位信号CRS3)施加到第二节点NB。第二节点NB因第二控制晶体管TR_C2提供的信号而具有增加了预定电平的电势。例如，预定电平可以比第三进位信号CRS3的电势低第二控制晶体管TR_C2的临界电压。
例如，如图7中所示，进位信号CRS3在第三水平时间段HP3期间保持高电压。第二控制晶体管TR_C2将第三进位信号CRS3施加到第二节点NB，第二节点NB的电势增加到中间电压VM-C。
如上所述，当第二节点NB的电势因通过第二控制晶体管TR_C2提供的第三进位信号CRS3增大时，第一控制晶体管TR_C1的漏-源电压VDS在第三水平时间段HP3期间降低。因此，可以防止第一控制晶体管TR_C1烧损和劣化，并且可以在第三水平时间段HP3期间防止第二节点NQ的断态泄漏电流。
电容器CAP连接在第一输出晶体管TR_O1的控制电极和输出电极之间，并且设置在输出端子OUT和第一节点NQ之间。
两个第三控制晶体管TR_C31和TR_C32串联地连接在第二电压输入端子V2和第一节点NQ之间。第三控制晶体管TR_C31和TR_C32的控制电极共同连接到第一控制端子CT1。第三控制晶体管TR_C31和TR_C32响应于从第一控制端子CT1提供的第四进位信号CRS4来将第二放电电压VSS2施加到第一节点NQ。
第四控制晶体管TR_C41和TR_C42串联地连接在第二电压输入端子V2和第一节点NQ之间。第四控制晶体管TR_C41和TR_C42的控制电极共同连接到第三节点NC(即，输出节点)。第三节点NC连接到反向器组件113的输出端子。第四控制晶体管TR_C41和TR_C42可以响应于从反向器组件113输出的开关信号来将第二放电电压VSS2施加到第一节点NQ。
在其他示例性实施例中，可以省略第三控制晶体管TR_C31和TR_C32中的一个，或者可以省略第四控制晶体管TR_C41和TR_C42中的一个。在其他示例性实施例中，第三控制晶体管TR_C31和TR_C32或者第四控制晶体管TR_C41和TR_C42可以连接到第一电压输入端子V1而不是第二电压输入端子V2。
参照图6和图7，反向器组件113输出第三节点NC的开关信号。反向器组件113包括第一反向器晶体管TR_I1、第二反向器晶体管TR_I2、第三反向器晶体管TR_I3和第四反向器晶体管TR_I4。第一反向器晶体管TR_I1包括共同连接到时钟端子CK的输入电极和控制电极以及连接到第二反向器晶体管TR_I2的控制电极的输出电极。第二反向器晶体管TR_I2包括连接到时钟端子CK的输入电极以及连接到第三节点NC的输出电极。
第三反向器晶体管TR_I3包括连接到第一反向器晶体管TR_I1的输出电极的输出电极、连接到进位端子CRT的控制电极以及连接到第二电压输入端子V2的输入电极。第四反向器晶体管TR_I4包括连接到第三节点NC的输出电极、连接到进位端子CRT的控制电极以及连接到第二电压输入端子V2的输入电极。
在本示例性实施例中，第三反向器晶体管TR_I3和第四反向器晶体管TR_I4的控制电极可以连接到输出端子OUT，第三反向器晶体管TR_I3和第四反向器晶体管TR_I4的输入电极可以连接到第二电压输入端子V2。
第一下拉组件114-1包括第一下拉晶体管TR_D1和第二下拉晶体管TR_D2。第一下拉晶体管TR_D1包括连接到第一电压输入端子V1的输入电极、连接到第三节点NC的控制电极以及连接到输出端子OUT的输出电极。第二下拉晶体管TR_D2包括连接到第一电压输入端子V1的输入电极、连接到第一控制端子CT1的控制电极以及连接到输出端子OUT的输出电极。在本示例性实施例中，第一下拉晶体管TR_D1的输入电极和第二下拉晶体管TR_D2的输入电极中的至少一个可以连接到第二电压输入端子V2。
第二下拉组件114-2包括第三下拉晶体管TR_D3和第四下拉晶体管TR_D4。第三下拉晶体管TR_D3包括连接到第二电压输入端子V2的输入电极、连接到第三节点NC的控制电极以及连接到进位端子CRT的输出电极。第四下拉晶体管TR_D4包括连接到第二电压输入端子V2的输入电极、连接到第二控制端子CT2的控制电极以及连接到进位端子CRT的输出电极。在本示例性实施例中，第三下拉晶体管TR_D3的输入电极和第四下拉晶体管TR_D4的输入电极中的至少一个可以连接到第二电压输入端子V2。
在下文中，将参照图6和图7来详细描述第三驱动级SRC3的操作。如图7中所示，第一时钟信号CKV和第二时钟信号CKVB具有相反的相位。即，第一时钟信号CKV和第二时钟信号CKVB具有大约180度的相位差。第一时钟信号CKV和第二时钟信号CKVB中的每个包括具有相对低的电平的低周期VL-C(在下文中，称为低电压)以及具有相对高的电平的高周期VH-C(在下文中，称为高电压)。在第一时钟信号CKV和第二时钟信号CKVB中的每个中低周期与高周期交替地布置。高电压VH-C可以为约10伏，低电压VL-C可以为约-16伏。低电压VL-C可以具有与第二放电电压VSS2(参照图5)的电平基本相同的电平。
第三栅极信号GS3可以包括具有相对低的电平的低周期VL-G(在下文中，称为低电压)以及具有相对高的电平的高周期VH-G(在下文中，称为高电压)。第三栅极信号GS3的低电压VL-G可以具有与第一放电电压VSS1(参照图5)的电平基本相同的电平。低电压VL-G可以为约-13伏。在一部分周期期间，第三栅极信号GS3可以具有与第一时钟信号CKV的低电压VL-C基本相同的电平。第三栅极信号GS3的高电压VH-G可以具有与第一时钟信号CKV的高电压VH-C基本相同的电平。
第三进位信号CRS3包括具有相对低的电压电平的低周期以及具有相对高的电压电平的高周期。第三进位信号CRS3在彼此不同的周期中具有低电压VL-C和高电压VH-C。由于第三进位信号CRS3在第一时钟信号CKV的基础上生成，因此第三进位信号CRS3具有与第一时钟信号CKV的电压电平相同或相似的电压电平。
图7中所示的第二水平时间段HP2至第七水平时间段HP7指示第二栅极信号GS2至第七栅极信号GS7分别从第二驱动级SRC2至第七驱动级SRC7输出的周期。
如图7中所示，在第二水平时间段HP2期间从第二驱动级SRC2输出的第二进位信号CRS2具有高电压VH-C。在这种情况下，第一控制晶体管TR_C1响应于第二进位信号CRS2将第一节点NQ预先充电至第一电压VQ1。在第二水平时间段HP2期间，第二栅极信号从第二驱动级SRC2以高电压VH-C输出。
第一输出晶体管TR_O1和第二输出晶体管TR_O2在第二水平时间段HP2期间通过预先充有第一电压VQ1的第一节点NQ导通。然后，当第一时钟信号CKV在第三水平时间段HP3期间变为高电压VH-C时，第三栅极信号GS3通过第一输出晶体管TR_O1被施加到电容器CAP。因此，第一节点NQ上升到第二电压VQ2。第三进位信号CRS3和第三栅极信号GS3的电平在第三水平时间段HP3期间通过具有高电压VH-C的第一时钟信号CKV分别上升到高电压VH-C和VH-G。
在第三水平时间段HP3期间，第二控制晶体管TR_C2在进位端子CRT和第二节点NB之间形成电流通路。即，当来自进位端子CRT的第三进位信号CRS3上升到高电压VH-C时，第二节点NB的电平升高。在这种情况下，第二进位信号CRS2的升高的电平可以低于第三进位信号CRS3的高电压VH-C。
然后，通过第一控制端子CT1提供的第四驱动级SRC4的第四进位信号CRS4在第四水平时间段HP4期间增加至高电压VH-C，第一时钟信号CKV在第四水平时间段HP4期间降低至低电压VL-C。在这种情况下，第三控制晶体管TR_C31和TR_C32以及第二下拉晶体管TR_D2响应于第四进位信号CRS4而导通，第四控制晶体管TR_C41和TR_C42、第一下拉晶体管TR_D1以及第三下拉晶体管TR_D3响应于由反向器组件113提供的第三节点NC的开关信号而导通。输出端子OUT的第三栅极信号GS3和第三进位端子CRT的第三进位信号CRS3由于导通的晶体管而分别降低至低电压VL-G和VL-C。
与上述类似，第三进位信号CRS3通过第四驱动级SRC4的第四进位信号CRS4的增加了预定电平。在第五水平时间段HP5至第七水平时间段HP7期间，按照上面描述的方式类似的方式来操作第五驱动级SRC5至第七驱动级SRC7。
在图8中，X轴表示时间，Y轴表示电压。在图8中，第1部分是示出在传统的栅极驱动电路中第一节点NQ的电压、第二节点NB的电压以及第一节点NQ和第二节点NB之间的电压差的图。第2部分是示出在根据示例性实施例的栅极驱动电路中第一节点NQ的电压、第二节点NB的电压以及第一节点NQ和第二节点NB之间的电压差的图。
根据第一部分(第1部分)，第一节点NQ的电压在第三水平时间段HP3期间充有第二电压VQ2，第二进位信号CRS2在第三水平时间段HP3期间降低至低电压VL-C。在这种情况下，电压差NQ-CRS2(即，第一控制晶体管TR_C1的漏-源电压)在第三水平时间段HP3期间具有第一电压差ΔV1。
根据第二部分(第2部分)，第一节点NQ的电压在第三水平时间段HP3期间充有第二电压VQ2，第二进位信号CRS2在第三水平时间段HP3期间降低至低电压VL-C。如参照图6和图7所述，由于第三进位信号CRS3在第三水平时间段HP3期间增加到高电压VH-C，因此第二节点NB的电压可以增加了预定电平。在这种情况下，电压差NQ-CRS2(即，第一控制晶体管TR_C1的漏-源电压)在第三水平时间段HP3期间具有第二电压差ΔV2。
如图8中所示，第二电压差ΔV2小于第一电压差ΔV1。即，根据本示例性实施例，第一控制晶体管TR_C1的漏-源电压差变低，因此防止第一控制晶体管TR_C1烧损和劣化。因此，可以改善栅极驱动电路的可靠性。
虽然这里已经描述了特定的示例性实施例和实施方式，但是其他实施例和修改通过该描述将是明显的。因此，发明构思不限于这样的实施例，而是在于给出的权利要求的更宽范围以及各种明显的修改和等同布置。

Claims (20)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
第一驱动级和第二驱动级，分别驱动显示面板的第一栅极线和第二栅极线，所述第一驱动级包括：
第一输出晶体管，所述第一输出晶体管包括：
控制电极，电连接到控制节点；
输入电极，配置为接收时钟信号；以及
输出电极，配置为基于所述时钟信号输出第一栅极信号；
第二输出晶体管，所述第二输出晶体管包括：
控制电极，电连接到所述控制节点；
输入电极，配置为接收所述时钟信号；以及
输出电极，配置为基于所述时钟信号输出第一进位信号；
第一控制晶体管，配置为在所述第一栅极信号输出之前响应于通过所述第一驱动级的输入端子从所述第二驱动级提供的信号来控制所述控制节点的电势；以及
第二控制晶体管，配置为当所述第一栅极信号输出时将所述第一进位信号施加到所述第一控制晶体管的输入电极。
2.如权利要求1所述的栅极驱动电路，其特征在于，从所述第二驱动级提供的所述信号是所述第二驱动级的第二进位信号。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括：
输出电极，电连接到所述控制节点；以及
输入电极和控制电极，所述输入电极和所述控制电极共同电连接到所述输入端子。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述第二控制晶体管包括：
输出电极，电连接到所述第一控制晶体管的所述输入电极；以及
输入电极和控制电极，所述输入电极和所述控制电极配置为共同接收所述第一进位信号。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括分别驱动所述显示面板的第三栅极线和第四栅极线的第三驱动级和第四驱动级，其中，所述第一驱动级包括：
反向器组件，配置为接收所述时钟信号并响应于所述时钟信号将开关信号施加到输出节点；
第一下拉组件，设置在第一电压输入端子和所述第一输出晶体管的所述输出电极之间，以响应于所述输出节点的所述开关信号或者通过第一控制端子从所述第三驱动级提供的信号，通过所述第一电压输入端子将第一放电电压施加到所述第一输出晶体管的所述输出电极；以及
第二下拉组件，设置在第二电压输入端子和所述第二输出晶体管的所述输出电极之间，以响应于所述输出节点的所述开关信号或者通过第二控制端子从所述第四驱动级提供的信号，通过所述第二电压输入端子将第二放电电压施加到所述第二输出晶体管的所述输出电极。
6.如权利要求5所述的栅极驱动电路，其特征在于，被配置为从所述第三驱动级提供的所述信号是第三进位信号，被配置为从所述第四驱动级提供的所述信号是第四进位信号。
7.如权利要求6所述的栅极驱动电路，其特征在于，所述第一进位信号被配置为施加到所述第二驱动级的输入端子，从所述第二驱动级提供的第二进位信号被配置为施加到所述第三驱动级的输入端子，所述第三进位信号被配置为施加到所述第四驱动级的输入端子。
8.如权利要求6所述的栅极驱动电路，其特征在于：
所述第一下拉组件包括第一下拉晶体管和第二下拉晶体管，其中：
所述第一下拉晶体管包括：
输入电极，电连接到所述第一电压输入端子；
控制电极，电连接到所述输出节点；以及
输出电极，电连接到所述第一输出晶体管的所述输出电极；以及
所述第二下拉晶体管包括：
输入电极，电连接到所述第一电压输入端子；
控制电极，电连接到所述第一控制端子；以及
输出电极，电连接到所述第一输出晶体管的所述输出电极；以及
所述第一下拉晶体管被配置为响应于所述开关信号来进行操作；以及
所述第二下拉晶体管被配置为响应于所述第三进位信号来进行操作。
9.如权利要求6所述的栅极驱动电路，其特征在于，所述第二下拉组件包括：
第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管包括：
输入电极，电连接到所述第二电压输入端子；
控制电极，电连接到所述输出节点；以及
输出电极，电连接到所述第二输出晶体管的所述输出电极；
所述第二下拉晶体管包括：
输入电极，电连接到所述第二电压输入端子；
控制电极，电连接到所述第二控制端子；以及
输出电极，电连接到所述第二输出晶体管的所述输出电极，其中：
所述第一下拉晶体管被配置为响应于所述开关信号来进行操作；以及
所述第二下拉晶体管被配置为响应于所述第四进位信号来进行操作。
10.如权利要求6所述的栅极驱动电路，其特征在于，所述第一驱动级还包括：
至少一个第三控制晶体管，电连接在所述控制节点和所述第二电压输入端子之间，并且配置为响应于通过所述第一控制端子提供的所述第三进位信号来将所述第二放电电压施加到所述控制节点；以及
至少一个第四控制晶体管，电连接在所述控制节点和所述第二电压输入端子之间，并且配置为响应于所述开关信号来将所述第二放电电压施加到所述控制节点。
11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
第一驱动级和第二驱动级，分别驱动显示面板的第一栅极线和第二栅极线，所述第一驱动级包括：
输出组件，配置为响应于控制节点的电压来输出基于时钟信号生成的第一栅极信号和第一进位信号；
控制组件，配置为基于从所述第二驱动级输出的第二进位信号来控制所述控制节点的所述电压；
反向器组件，配置为输出基于所述时钟信号生成的开关信号；以及
下拉组件，配置为在所述第一栅极信号输出之后降低从所述输出组件输出的所述第一栅极信号和所述第一进位信号，所述控制组件包括：
第一控制晶体管，配置为响应于所述第二进位信号来控制所述控制节点的电势；以及
第二控制晶体管，配置为响应于所述第一进位信号来将所述第二进位信号施加到所述第一控制晶体管的输入电极。
12.如权利要求11所述的栅极驱动电路，其特征在于：
所述第一控制晶体管包括：
输出电极，电连接到所述控制节点；以及
所述输入电极和控制电极，所述输入电极和所述控制电极配置为共同接收所述第二进位信号，以及
所述第二控制晶体管包括：
输入电极和控制电极，共同接收所述第一进位信号；以及
输出电极，配置为电连接到所述第一控制晶体管的所述输入电极。
13.如权利要求11所述的栅极驱动电路，其特征在于，所述输出组件包括：
第一输出晶体管，所述第一输出晶体管包括：
输入电极，配置为接收所述时钟信号；
控制电极，电连接到所述控制节点；以及
输出电极，配置为输出所述第一栅极信号；以及
第二输出晶体管，所述第二输出晶体管包括：
输入电极，配置为接收所述时钟信号；
控制电极，电连接到所述控制节点；以及
输出电极，配置为输出所述第一进位信号。
14.如权利要求13所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括分别驱动所述显示面板的第三栅极线和第四栅极线的第三驱动级和第四驱动级，其中，所述控制组件包括：
至少一个第三控制晶体管，电连接在所述控制节点和第一电压输入端子之间，以响应于通过第一控制端子从所述第三驱动级提供的第三进位信号来将第一放电电压施加到所述控制节点；以及
至少一个第四控制晶体管，电连接在所述控制节点和所述第一电压输入端子之间，以响应于所述开关信号来将第二放电电压施加到所述控制节点。
15.如权利要求14所述的栅极驱动电路，其特征在于，所述下拉组件包括：
第一下拉组件，配置为响应于所述开关信号或者来自所述第三驱动级的所述第三进位信号来降低所述第一栅极信号；以及
第二下拉组件，配置为响应于所述开关信号或者来自所述第四驱动级的第四进位信号来降低所述第一进位信号。
16.如权利要求15所述的栅极驱动电路，其特征在于：
所述第一下拉组件包括：
第一下拉晶体管；以及
第二下拉晶体管，所述第一下拉晶体管包括：
输入电极，电连接到第二电压输入端子；
控制电极，配置为接收所述开关信号；以及
输出电极，电连接到所述第一输出晶体管的所述输出电极，以及所述第二下拉晶体管包括：
输入电极，电连接到所述第二电压输入端子；
控制电极，配置为接收所述第三进位信号；以及
输出电极，电连接到所述第一输出晶体管的所述输出电极。
17.如权利要求15所述的栅极驱动电路，其特征在于：
所述第二下拉组件包括：
第一下拉晶体管和第二下拉晶体管；
所述第一下拉晶体管包括：
输入电极，电连接到第二电压输入端子；
控制电极，配置为接收所述开关信号；以及
输出电极，电连接到所述第二输出晶体管的所述输出电极，以及所述第二下拉晶体管包括：
输入电极，电连接到所述第二电压输入端子；
控制电极，配置为接收所述第四进位信号；以及
输出电极，电连接到所述第二输出晶体管的所述输出电极。
18.如权利要求14所述的栅极驱动电路，其特征在于，所述第一进位信号被配置为施加到所述第三驱动级的输入端子，所述第三进位信号被配置为施加到所述第四驱动级的输入端子。
19.如权利要求14所述的栅极驱动电路，其特征在于，所述控制组件包括：
至少一个第一控制晶体管，电连接在所述控制节点和所述第一电压输入端子之间，并且配置为响应于所述第三进位信号来将所述第一放电电压施加到所述控制节点；以及
至少一个第二控制晶体管，电连接在所述控制节点和所述第一电压输入端子之间，并且配置为响应于所述开关信号来将所述第一放电电压施加到所述控制节点。
20.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
第i-1驱动级被配置为将第i-1栅极信号施加到第i-1栅极线，第i驱动级被配置为将第i栅极信号施加到第i栅极线，其中，i是等于或大于2的自然数，所述第i驱动级包括：
第一输出晶体管，所述第一输出晶体管包括：
控制电极，电连接到控制节点；
输入电极，配置为接收时钟信号；以及
输出电极，配置为输出所述第i栅极信号；
第二输出晶体管，所述第二输出晶体管包括：
控制电极，电连接到所述控制节点；
输入电极，配置为接收所述时钟信号；以及
输出电极，配置为输出第i进位信号；
第一控制晶体管，配置为将从所述第i-1驱动级提供的第i-1进位信号输出到所述控制节点；以及
第二控制晶体管，配置为将所述第i进位信号输出到所述第一控制晶体管的所述输入电极。
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