CN105788548B - 栅极驱动电路 - Google Patents

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Abstract

一种栅极驱动电路包括驱动包括在显示面板中的第一栅极线的第一驱动级。所述第一驱动级包括：第二输出晶体管，在响应第一节点的电压的情况下输出基于第一时钟信号的第一进位信号；第一输出晶体管，在响应第一节点的电压的情况下输出基于第一时钟信号的第一栅极信号；第四控制晶体管，将第二时钟信号施加到第三节点；第一控制晶体管，在响应第三节点的电压的情况下将开始信号施加到第一节点；第五控制晶体管，在响应第一进位信号的情况下将第二放电电压施加到第三节点。

Description

栅极驱动电路
本申请要求于2015年1月14日在韩国知识产权局提交的第10-2015-0006808号韩国专利申请的优先权和权益，出于所有目的，该韩国专利申请通过引用包含于此，如这里充分阐述的。
技术领域
示例性实施例涉及一种栅极驱动电路。更具体地讲，示例性实施例涉及一种集成在显示面板上的栅极驱动电路。
背景技术
显示装置通常包括栅极线、数据线和像素。每个像素连接到栅极线中的对应的栅极线和数据线中的对应的数据线。显示装置包括控制栅极线的栅极驱动电路和控制数据线的数据驱动电路。栅极驱动电路将栅极信号分别施加到栅极线，数据驱动电路将数据信号分别施加到数据线。
栅极驱动电路可以包括被配置为包括驱动级电路(例如，驱动级)的移位寄存器。每个驱动级输出与栅极线对应的栅极信号。每个驱动级包括彼此连接的晶体管。
在该背景技术部分中的公开的以上信息仅为了增强对发明构思的背景的理解，因此，其可以包含未形成对于本领域中普通技术人员来说在本国已知的现有技术。
发明内容
示例性实施例提供了具有改善的容量和可靠性的栅极驱动电路。
其它方面将在随后的描述中进行详细阐述，并部分地根据公开将是明显的，或者可以通过发明构思的实施而获知。
示例性实施例公开了包括驱动包括在显示面板中的多个栅极线的多个驱动级的栅极驱动电路。在驱动级中，驱动栅极线的第一栅极线的第一驱动级包括：第一输出晶体管，响应于第一节点的电压输出基于第一时钟信号的第一栅极信号；第二输出晶体管，响应于第一节点的电压输出基于第一时钟信号的第一进位信号；第四控制晶体管，将具有与第一时钟信号的相位不同的相位的第二时钟信号施加到第三节点；第一控制晶体管，响应于第三节点的电压将开始信号施加到第一节点；以及第五控制晶体管，响应于第一进位信号将第二放电电压施加到第三节点。
开始信号可以从外部源提供，并且第二时钟信号可以与第一时钟信号的反相信号对应。
第四控制晶体管可以包括连接到第三节点的输出电极和被构造为共同地接收第二时钟信号的输入电极和控制电极。
第一控制晶体管可以包括被构造为接收开始信号的输入电极、连接到第三节点的控制电极和连接到第一节点的输出电极。
第五控制晶体管可以包括被构造为接收第二放电电压的输入电极、被构造为接收第一进位信号的控制电极和连接到第三节点的输出电极。
栅极驱动电路还可以包括第二驱动级，以驱动包括在显示面板中的第二栅极线，其中，第一驱动级可以被构造为将第一进位信号施加到第二驱动级。
第一驱动级还可以包括被构造为响应于第一时钟信号将开关信号输出到第二节点的逆变器部分。
第一驱动级还可以包括：第二控制晶体管，被构造为响应于第二进位信号将第二放电电压施加到第一节点；以及第三控制晶体管，被构造为响应于第二节点的开关信号将第二放电电压施加到第一节点。
第一驱动级还可以包括：第一下拉晶体管，被构造为响应于第二节点的开关信号将第一放电电压施加到第一栅极信号；第二下拉晶体管，被构造为响应于第二进位信号将第一放电电压施加到第一栅极信号；第三下拉晶体管，被构造为响应于第二节点的开关信号将第二放电电压施加到第一进位信号；以及第四下拉晶体管，被构造为响应于第二进位信号将第二放电电压施加到第一进位信号。
示例性实施例还公开了包括分别驱动包括在显示面板中的多个栅极线的多个驱动级的栅极驱动电路。在驱动级中，第一驱动级包括：输出部分，响应于第一节点的电压输出基于时钟信号产生的第一进位信号和第一栅极信号；逆变器部分，响应于时钟信号输出第二节点的开关信号；下拉部分，响应于从驱动级中的被施以第一进位信号的第二驱动级提供的第二进位信号和开关信号降低第一进位信号和第一栅极信号；以及控制部分，从外部源接收开始信号并且响应于开始信号、第一进位信号和开关信号来控制第一节点的电压。控制部分响应于开关信号和开始信号对第一节点的电压进行充电。
开始信号可以被构造为使栅极驱动电路的操作开始。
输出部分可以包括：第一输出晶体管，包括连接到第一节点的控制电极、接收时钟信号的输入电极和输出第一栅极信号的输出电极；以及第二输出晶体管，包括连接到第一节点的控制电极、接收时钟信号的输入电极和输出第一进位信号的输出电极。
控制部分可以包括：第一控制晶体管，被构造为响应于第三节点的电压将开始信号施加到第一节点；第四控制晶体管，被构造为将开关信号施加到第三节点；以及第五控制晶体管，被构造为响应于第一进位信号将第二放电电压施加到第三节点。
第一控制晶体管可以包括被构造为接收开始信号的输入电极、连接到第三节点的控制电极和连接到第一节点的输出电极。
第四控制晶体管可以包括连接到第三节点的输出电极、共同地连接到第二节点的输入电极和控制电极。
第五控制晶体管可以包括被构造为接收第二放电电压的输入电极、被构造为接收第一进位信号的控制电极和连接到第三节点的输出电极。
控制部分还可以包括：第二控制晶体管，包括被构造为接收第二进位信号的控制电极、被构造为接收第二放电电压的输入电极和连接到第一节点的输出电极；以及第三控制晶体管，包括被构造为接收第二放电电压的输入电极、被构造为接收开关信号的控制电极和连接到第一节点的输出电极。
下拉部分可以包括：第一下拉部分，被构造为响应于开关信号或第二进位信号降低第一栅极信号；以及第二下拉部分，被构造为响应于开关信号或第二进位信号降低第一进位信号。
第一下拉部分可以包括：第一下拉晶体管，包括被构造为接收第一放电电压的输入电极、被构造为接收开关信号的控制电极和连接到第一输出晶体管的输出电极的输出电极；以及第二下拉晶体管，包括被构造为接收第一放电电压的输入电极、被构造为接收第二进位信号的控制电极和连接到第一输出晶体管的输出电极的输出电极。
第二下拉部分可以包括：第三下拉晶体管，包括被构造为接收第二放电电压的输入电极、被构造为接收开关信号的控制电极和连接到第二输出晶体管的输出电极的输出电极；以及第四下拉晶体管，包括被构造为接收第二放电电压的输入电极、被构造为接收第二进位信号的控制电极和连接到第二输出晶体管的输出电极的输出电极。
前面的总体描述和随后的详细描述是示例性的和解释性的，并且意图提供对要求保护的主题的进一步解释。
附图说明
附图示出了本发明的示例性实施例，并且与描述一起用来解释发明构思的原理，其中，包括附图以提供发明构思的进一步理解，并且附图被并入本说明书中并构成本说明书的一部分。
图1是示出了根据示例性实施例的显示装置的平面视图。
图2是示出了用于根据示例性实施例的显示装置中的信号的时序图。
图3是示出了在图1中示出的像素的一个像素的等效电路图。
图4是示出了在图1中示出的像素的一个像素的剖视图。
图5是示出了在图1中示出的栅极驱动电路的框图。
图6是示出了在图5中示出的驱动级的第三驱动级的电路图。
图7是示出了在图6中示出的第三驱动级的输入信号和输出信号的波形图。
图8是示出了在图5中示出了的驱动级第一驱动级的电路图。
图9是示出了在图8中示出的第一驱动级的操作的波形图。
图10是示出了根据另一个示例性实施例的第一驱动级的电路图。
图11是示出了根据另一个示例性实施例的显示装置的框图。
具体实施方式
在随后的描述中，出于解释的目的，阐述了许多具体的细节以提供对各种示例性实施例的彻底理解。然而，明显的是，各种示例性实施例可以在没有这些具体的细节或者在一个或更多个等效布置的情况下实施。在其它情况下，为了避免不必要地使各种示例性实施例不清楚，以框图形式示出了公知的结构和装置。
在附图中，为了清楚和描述性目的，可以夸大层、膜、面板、区域等的尺寸和相对尺寸。另外，同样的附图标号表示同样的元件。
当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在其它元件或层上、直接连接到或直接结合到其它元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。为了本公开的目的，“X、Y和Z中的至少一个/种”和“从由X、Y和Z组成的组中选择的至少一个/种”可以被解释为只有X、只有Y、只有Z，或者X、Y和Z中的两个或更多个的任意组合，诸如以XYZ、XYY、YZ和ZZ为例。同样的标号始终表示同样的元件。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。
尽管这里可以使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用来将一个元件、组件、区域、层和/或部分与另一个元件、组件、区域、层和/或部分区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、组件、区域、层和/或部分可以被命名为第二元件、组件、区域、层和/或部分。
为了描述性目的，在这里可使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等的空间相对术语来描述如图中示出的一个元件或特征与其它元件或特征的关系。除了在图中描绘的方位之外，空间相对术语还意图包含装置在使用、操作和/或制造中的不同方位。例如，如果图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可以包含“在……上方”和“在……下方”两种方位。另外，装置可以被另外定位(例如，旋转90度或在其它方位)，并如此相应地解释这里使用的空间相对描述符。
这里使用的术语是为了描述具体实施例的目的，而不意图是限制性的。除非上下文另外明确指出，否则如这里使用的单数形式“一个”、“一种”和“该(所述)”也意图包括复数形式。另外，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述的特征、整体、步骤、操作、元件、组件和/或它们的组，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想的示例性实施例和/或中间结构的示意图的剖视图来描述各种示例性实施例。如此，将预计出现例如由制造技术和/或公差引起的图示的形状的变化。因此，这里公开的示例性实施例不应该被解释为局限于示出的区域的特定形状，而将包括例如由制造导致的形状上的偏差。例如，示出为矩形的注入区在其边缘将通常具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图是限制性的。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有本公开是其一部分的领域的普通技术人员所通常理解的含义相同的含义。除非这里明确这样定义，否则诸如这些在通用字典中定义的术语应被解释为具有与相关领域的上下文中它们的含义一致的含义，并且将不以理想的或过于形式化的意义来解释。
图1是示出了根据示例性实施例的显示装置的平面视图，图2是示出了根据示例性实施例的在显示装置中使用的信号的时序图。
参照图1和图2，显示装置100包括显示面板DP、栅极驱动电路110和数据驱动电路120。
显示面板DP可以是各种类型的显示面板中的一种，包括但不局限于液晶显示面板、有机发光显示面板、电泳显示面板、电浸润显示面板等。
在本示例性实施例中，液晶显示面板将作为显示面板DP来描述，但是显示面板DP不局限于液晶显示面板。包括液晶显示面板的液晶显示装置还可以包括偏振器(未示出)和背光单元(未示出)。
显示面板DP包括第一基板DS1、与第一基板DS1隔开的第二基板DS2以及设置在第一基板DS1与第二基板DS2之间的液晶层(未示出)。显示面板DP包括其中设置多个像素PX11至PXnm的显示区域DA和围绕显示区域DA的非显示区域NDA。
显示面板DP包括设置在第一基板DS1上的多个栅极线GL1至GLn和多个数据线DL1至DLm。栅极线GL1至GLn与数据线DL1至DLm交叉。栅极线GL1至GLn连接到栅极驱动电路110。数据线DL1至DLm连接到数据驱动电路120。
像素PX11至PXnm中的每个连接到栅极线GL1至GLn中的对应栅极线和数据线DL1至DLm中的对应数据线。像素PX11至PXnm根据由此显示的颜色被分成多个组。像素PX11至PXnm中的每个显示一种原色。原色可以包括但不局限于红色、绿色、蓝色和白色。即，原色还可以包括各种颜色，例如黄色、青色、品红色等。
虽然未在图中示出，但是显示面板DP还可以包括设置在第一基板DS1的非显示区NDA中的虚设栅极线。虚设栅极线不连接到像素PX11至PXnm而连接到栅极驱动电路110。
栅极驱动电路110和数据驱动电路120从例如时间控制器的信号控制器SC接收控制信号。信号控制器SC安装在主电路板MCB上。信号控制器SC从外部图形控制器(未示出)接收图像信号和控制信号。控制信号包括竖直同步信号Vsync、水平同步信号Hsync、数据使能信号和时钟信号。
竖直同步信号Vsync用作指示不同的帧时段(周期)Fn-1、Fn和Fn+1的信号。水平同步信号Hsync用作行区分信号以指示不同的水平时段HP。在输出数据的时段期间，数据使能信号DE维持在高水平处以指示数据输出时段。时钟信号用作在预定的时段处的触发信号。
栅极驱动电路110在帧时段Fn-1、Fn和Fn+1期间响应于从信号控制器SC提供的控制信号(后文中被称作栅极控制信号)产生栅极信号GS1至GSn，并将栅极信号GS1至GSn施加到栅极线GL1至GLn。栅极信号GS1至GSn被顺序地输出以与水平时段HP对应。栅极驱动电路110可以通过薄膜工艺基本上与像素PX11至PXnm一起同时形成。例如，栅极驱动电路110可以以非晶硅TFT栅极驱动电路(ASG)形式或者氧化物半导体TFT栅极驱动电路形式(OSG)中的一种形式安装在非显示区NDA上。
可选地，显示装置100可以包括两个或更多个栅极驱动电路。两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GL1至GLn中的每个栅极线的一端，两个栅极驱动电路的另一个栅极驱动电路连接到栅极线GL1至GLn中的每个栅极线的另一端。另外，两个栅极驱动电路中的一个栅极驱动电路可以连接到栅极线GL1至GLn中的奇数编号的栅极线，两个栅极驱动电路中的另一个栅极驱动电路可以连接到栅极线GL1至GLn中的偶数编号的栅极线。
数据驱动电路120响应于从信号控制器SC提供的控制信号(后文中被称作数据信号)产生与从信号控制器SC提供的图像数据对应的灰阶电压。数据驱动电路120将灰阶电压施加到数据线DL1至DLm作为数据电压DS。
数据电压DS包括相对于共电压具有正极性的正(+)数据电压和/或相对于共电压具有负极性的负(-)数据电压。在每个水平时段HP期间施加到数据线DL1至DLm的数据电压的一部分具有正极性，在每个水平时段HP期间施加到数据线DL1至DLm的数据电压的另一部分具有负极性。多个数据电压DS的极性根据帧时段Fn-1、Fn和Fn+1被反相以防止液晶燃烧或劣化。数据驱动电路120响应于反相信号产生以帧时段为单位而反相的数据电压。
数据驱动电路120包括驱动芯片121和其上安装有驱动芯片121的柔性电路板122。驱动芯片121和柔性电路板122中的每个可以以复数设置。柔性电路板122电连接主电路板MCB和第一基板DS1。每个驱动芯片121驱动数据线DL1至DLm中的对应数据线。每个驱动芯片121将数据电压中的对应数据电压施加到数据线DL1至DLm中的对应数据线。在可选的实施例中，每个驱动芯片121可以驱动数据线DL1至DLm中的至少两个数据线。
在图1中，可以以载带封装件(TCP)形式设置数据驱动电路120，但是不应局限于此或受此限制。即，数据驱动电路120可以以玻璃覆晶(COG)形式安装在第一基板DS1上以与非显示区域NDA对应。
图3是示出了在图1中示出的像素PX11至PXnm中的一个像素PXij的等效电路图，图4是示出了在图1中示出的像素PX11至PXnm中的一个像素PXij的剖视图。在图1中示出的像素PX11至PXnm中的每个可以具有与在图3和图4中示出的结构基本相同的结构。
参照图3和图4，像素PXij包括像素薄膜晶体管TR(以下被称作像素晶体管)、液晶电容器Clc和存储电容器Cst。以下，如这里使用的术语“晶体管”是指薄膜晶体管，并可以省略存储电容器Cst。
像素晶体管TR电连接到第i栅极线GLi和第j数据线DLj。像素晶体管TR包括电连接到第i栅极线GLi的控制电极和电连接到第j数据线DLj的输入电极。像素晶体管TR响应于从第i栅极线GLi提供的栅极信号输出与从第j数据线DLj提供的数据信号对应的像素电压。
液晶电容器Clc电连接到像素晶体管TR的输出电极，并且被充以从像素晶体管TR输出的像素电压。包括在液晶层LCL中的液晶指向矢(director)的取向根据在液晶电容器Clc中充入的电荷的量而改变。入射到液晶层LCL的光透射穿过液晶指向矢或被液晶指向矢的取向阻断。
存储电容器Cst与液晶电容器Clc并联连接。存储电容器Cst将液晶指向矢的取向维持预定时段。
参照图4，像素晶体管TR包括连接到第i栅极线GLi的控制电极GE、与控制电极GE叠置的有源部分AL、连接到第j数据线DLj的输入电极SE以及与输入电极SE隔开的输出电极DE。
液晶电容器Clc包括像素电极PE和共电极CE。存储电容器Cst包括像素电极PE和存储线STL的一部分。
第i栅极线GLi和存储线STL设置在第一基板DS1的上表面上。控制电极GE从第i栅极线GLi分支。第i栅极线GLi和存储线STL包括诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)或它们的合金的金属材料。第i栅极线GLi和存储线STL中的每个具有钛层和铜层的多层结构。
第一绝缘层10设置在第一基板DS1上以覆盖控制电极GE和存储线STL。第一绝缘层10包括无机材料和有机材料中的至少一种。第一绝缘层10是有机层或无机层。第一绝缘层10具有氮化硅层和氧化硅层的多层结构。
有源部分AL设置在第一绝缘层10上以与控制电极GE叠置。有源部分AL包括半导体层和欧姆接触层。半导体层设置在第一绝缘层10上，欧姆接触层设置在半导体层上。
半导体层包括非晶硅或多晶硅。另外，半导体层可以包括金属氧化物半导体。与半导体层相比，欧姆接触层高度掺杂有掺杂剂。欧姆接触层可以包括彼此隔开的两个部分。在本示例性实施例中，欧姆接触层可以一体地形成在单个整体单元或单独的单元中。
输出电极DE和输入电极SE设置在有源部分AL上。输出电极DE和输入电极SE彼此隔开。输出电极DE和输入电极SE中的每个与控制电极GE部分地叠置。
详细地，输出电极DE和输入电极SE设置在有源部分AL上。当在平面视图中观看时，输出电极DE与有源部分AL的一个部分完全叠置，输入电极SE与有源部分AL的其它部分完全叠置。
第二绝缘层20设置在第一绝缘层10上以覆盖有源部分AL、输出电极DE和输入电极SE。第二绝缘层20包括无机材料或有机材料。第二绝缘层20是有机层或无机层。第二绝缘层20具有氮化硅层和氧化硅层的多层结构。
图4示出具有交错结构的像素晶体管TR，但是像素晶体管TR的结构不应局限于交错结构。即，像素晶体管TR可以具有平面结构。
第三绝缘层30设置在第二绝缘层20上。第三绝缘层30提供水平表面。第三绝缘层30包括有机材料。
像素电极PE设置在第三绝缘层30上。像素电极PE通过穿过第二绝缘层20和第三绝缘层30形成的接触孔CH连接到输出电极DE。取向层(未示出)可以设置在第三绝缘层30上以覆盖像素电极PE。
滤色器层CF设置在第二基板DS2的表面上。共电极CE设置在滤色器层CF上。共电极CE被施以共电压。共电压具有与像素电压的电平不同的电平。取向层(未示出)可以设置在共电极CE上以覆盖共电极CE。另一个绝缘层可以设置在滤色器层CF与共电极CE之间。
彼此面对使得液晶层LCL设置在像素电极PE与共电极CE之间的像素电极PE和共电极CE形成液晶电容器Clc。另外，彼此面对使得第一绝缘层10、第二绝缘层20和第三绝缘层30设置在像素电极PE和存储线STL的一部分之间的像素电极PE和存储线STL的一部分形成存储电容器Cst。存储线STL被施以具有与像素电压的电平不同的电平的存储电压。存储电压可以具有与共电压的电平相同的电平。
同时，对于在图4中示出的像素PXij的结构而言可选的是，滤色器层CF和共电极CE中的至少一个可以设置在第一基板DS1上。换句话说，根据本示例性实施例的液晶显示面板可以包括垂直取向(VA)模式像素、图案化垂直取向(PVA)模式像素、共面切换(IPS)模式像素、边缘场切换(FFS)模式像素或者面至线切换(PLS)模式像素。
图5是示出了在图1中示出的栅极驱动电路的框图。参照图5，栅极驱动电路110包括彼此相继连接的多个驱动级SRC1至SRCn。以下，为了便于解释，第一驱动级SRC1与驱动级SRC1至SRCn中的第一驱动级对应，第一驱动级至第n驱动级串联彼此顺序地连接，但是其不应限制于此或受此限制。
驱动级SRC1至SRCn分别连接到栅极线GL1至GLn。驱动级SRC1至SRCn分别将栅极信号施加到栅极线GL1至GLn。在本示例性实施例中，连接到驱动级SRC1至SRCn的栅极线可以是栅极线GL1至GLn中的奇数编号的栅极线和偶数编号的栅极线。
栅极驱动电路110还可以包括连接到在驱动级SRC1至SRCn中的最后驱动级SRCn的虚设级SRC-D1。虚设级SRC-D1连接到虚设栅极线GL-D1。虚设级SRC-D1的数量可以增加或减少。当虚设级SRC-D1的数量改变时，虚设栅极线GL-D1的数量改变。虚设级SRC-D1可以具有基本上与驱动级SRC1至SRCn的结构相同或不同的结构。
驱动级SRC1至SRCn中的每个包括输出端子OUT、进位端子CRT、输入端子IN、时钟端子CK、第一电压输入端子V1、第二电压输入端子V2和控制端子CT。
驱动级SRC1至SRCn中的每个驱动级的输出端子OUT连接到栅极线GL1至GLn中的对应的栅极线。通过驱动级SRC1至SRCn产生的栅极信号GS1至GSn通过输出端子OUT施加到栅极线GL1至GLn。
驱动级SRC1至SRCn中的每个驱动级的进位端子CRT电连接到在对应的驱动级之后的下一个驱动级的输入端子IN。例如，第三驱动级SRC3的进位端子CRT电连接到在紧跟着第三驱动级SRC3的第四驱动级SRC4的输入端子IN。驱动级SRC1至SRCn的进位端子CRT分别输出进位信号CRS1至CRSn。
驱动级SRC1至SRCn中的每个驱动级的输入端子IN从对应的驱动级之前的先前驱动级接收进位信号。例如，第三驱动级SRC3的输入端子IN接收从第二驱动级SRC2输出的进位信号CRS2。在驱动级SRC1至SRCn中，第一驱动级SRC1的输入端子IN接收使栅极驱动电路110的操作开始的开始信号STV。
驱动级SRC1至SRCn中的每个驱动级的控制端子CT接收在对应的驱动级之后的下一个驱动级的进位信号。例如，第三驱动级SRC3的控制端子CT接收从第四驱动级SRC4输出的第四进位信号CRS4。虚设级SRC-D1的控制端子CT接收开始信号STV。
驱动级SRC1至SRCn中的每个驱动级的时钟端子CK接收第一时钟信号CKV或第二时钟信号CKVB。驱动级SRC1至SRCn中的奇数编号的驱动级SRC1、SRC3和SRC5的时钟端子CK接收第一时钟信号CKV。驱动级SRC1至SRCn中的偶数编号的驱动级SRC2、SRC4和SRCn的时钟端子CK接收第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB具有彼此不同的相位。第二时钟信号CKVB通过使第一时钟信号CKV反相来获得。
驱动级SRC1至SRCn中的每个驱动级的第一电压输入端子V1接收第一放电电压VSS1，驱动级SRC1至SRCn中的每个驱动级的第二电压输入端子V2接收第二放电电压VSS2。在本示例性实施例中，第二放电电压VSS2可以具有比第一放电电压VSS1的电压电平低的电压电平。
在根据本示例性实施例的驱动级SRC1至SRCn中的每个中，可以省略输出端子OUT、输入端子IN、进位端子CRT、控制端子CT、时钟端子CK、第一电压输入端子V1和第二电压输入端子V2中的一个，或者另一端子可以加入到驱动级SRC1至SRCn中的每个。例如，可以省略第一电压输入端子V1和第二电压输入端子V2中的一个。另外，可以改变驱动级SRC1至SRCn之间的连接关系。
在本示例性实施例中，第一驱动级SRC1具有与其它驱动级SRC2至SRCn的结构不同的结构。详细地，第二驱动级SRC2至第n驱动级SRCn中的每个通过其输入端子从先前的驱动级接收进位信号，但是第一驱动级SRC1通过其输入端子IN接收开始信号STV。另外，第二驱动级SRC2至第n驱动级SRCn中的每个通过其时钟端子CK接收第一时钟信号CKV和第二时钟信号CKVB中的一个，但是第一驱动级SRC1还包括时钟栏(clock bar)端子CKB。第一驱动级SRC1分别通过时钟端子CK和时钟栏端子CKB接收第一时钟信号CKV和第二时钟信号CKVB。
开始信号STV用作指示栅极驱动电路110的操作开始的信号，并且从信号控制器SC提供。
第一驱动级SRC1响应于第一时钟信号CKV产生第一进位信号CRS1和第一栅极信号GS1，并且利用第二时钟信号CKVB对第一节点NQ预充电以产生第一进位信号CRS1和第一栅极信号GS1。随后将详细描述第一驱动级SRC1的结构和功能。
图6是示出了在图5中示出的驱动级SRC1至SRCn中的第三驱动级SRC3的电路图。以下，作为代表性示例，将参照图6详细描述第三驱动级SRC3，但是其它驱动级可以具有与第三驱动级SRC3的电路图基本相同的电路图。
参照图6，第三驱动级SRC3包括输出部分111-1和111-2、控制部分112、逆变器部分113以及下拉部分114-1和114-2。输出部分111-1和111-2包括输出第三栅极信号GS3的第一输出部分111-1以及输出第三进位信号CRS3的第二输出部分111-2。下拉部分114-1和114-2包括降低输出端子OUT的第一下拉部分114-1和降低进位端子CRT的第二输出部分114-2。第三驱动级SRC3的电路构造不应局限于上面提到的电路构造。
第一输出部分111-1包括第一输出晶体管TR_O1。第一输出晶体管TR_O1包括被施以第一时钟信号CKV的输入电极、连接到第一节点NQ(或控制节点)的控制电极和输出第三栅极信号GS3的输出电极。
第二输出部分111-2包括第二输出晶体管TR_O2。第二输出晶体管TR_O2包括被施以第一时钟信号CKV的输入电极、连接到第一节点NQ的控制电极和输出第三进位信号CRS3的输出电极。第二输出晶体管TR_O2响应于第一节点NQ的电压输出基于时钟信号CKV的第三进位信号CRS3。
控制部分112控制第一输出部分111-1和第二输出部分111-2的操作。控制部分112通过其输入端子IN接收从第二驱动级SRC2(即，先前的驱动级)输出的第二进位信号CRS2。控制部分112响应于通过控制端子IN提供的第二进位信号CRS2导通第一输出部分111-1和第二输出部分111-2。控制部分112响应于从第四驱动级SRC4(即，下一个驱动级)输出的第四进位信号CRS4截止第一输出部分111-1和第二输出部分111-2。控制部分112响应于开关信号维持第一输出部分111-1和第二输出部分111-2的截止状态。
控制部分112包括第一控制晶体管TR_C1、第二控制晶体管TR_C2、第三控制晶体管TR_C3和电容器CAP。
第一控制晶体管TR_C1包括连接到第一节点NQ的输出电极以及共同连接到输入端子IN的控制电极和输入电极。第一控制晶体管TR_C1是连接在输入端子IN与第一节点NQ之间的二级管，从而在输入端子IN与第一节点NQ之间形成电流路径。第一控制晶体管TR_C1将来自输入端子IN的信号(即，第二进位信号CRS2)施加到第一节点NQ。第一节点NQ具有通过从第一控制晶体管TR_C1提供的第二进位信号CRS2而增加的电位。
电容器CAP连接在第一输出部分111-1的第一输出晶体管TR_O1的控制电极与输出电极之间，并且设置在输出端子OUT与第一节点NQ之间。
第二控制晶体管TR_C2设置在第二电压输入端子V2与第一节点NQ之间。第二控制晶体管TR_C2包括连接到控制端子CT的控制电极。第二控制晶体管TR_C2响应于从控制端子CT提供的第四进位信号CRS4将第二放电电压VSS2施加到第一节点NQ。
第三控制晶体管TR_C3连接在第二电压输入端子V2与第一节点NQ之间。第三控制晶体管TR_C3的控制电极连接到第二节点NB(即，输出节点)。第二节点NB连接到逆变器部分113的输出端子。第三控制晶体管TR_C1响应于从逆变器部分113提供的开关信号将第二放电电压VSS2施加到第一节点NQ。
在本示例性实施例中，第二控制晶体管TR_C2和第三控制晶体管TR_C3的每个的数量可以增加。当第二控制晶体管TR_C2和第三控制晶体管TR_C3中的每个的数量增加时，第二控制晶体管TR_C2彼此串联连接，第三控制晶体管TR_C3彼此串联连接。另外，第二控制晶体管TR_C2和第三控制晶体管TR_C3中的一个可以连接到第一电压输入端子V1而不是连接到第二电压输入端子V2。
参照图6，逆变器部分113输出第二节点NB的开关信号。逆变器部分113包括第一逆变器晶体管TR_I1、第二逆变器晶体管TR_I2、第三逆变器晶体管TR_I3和第四逆变器晶体管TR_I4。第一逆变器晶体管TR_I1包括共同连接到时钟端子CK的输入电极和控制电极以及连接到第二逆变器晶体管TR_I2的控制电极的输出电极。第二逆变器晶体管TR_I2包括连接到时钟端子CK的输入电极和连接到第二节点NB的输出电极。
第三逆变器晶体管TR_I3包括连接到第一逆变器晶体管TR_I1的输出电极的输出电极、连接到进位端子CRT的控制电极和连接到第二电压输入端子V2的输入电极。第四逆变器晶体管TR_I4包括连接到第三节点NC(即，栅极节点)的输出电极、连接到进位端子CRT的控制电极和连接到第二电压输入端子V2的输入电极。可选地，第三逆变器晶体管TR_I3和第四逆变器晶体管TR_I4的控制电极可以连接到输出端子OUT，第三逆变器晶体管TR_I3和第四逆变器晶体管TR_I4的输出电极可以连接到第一电压输入端子V1。
第一下拉部分114-1包括第一下拉晶体管TR_D1和第二下拉晶体管TR_D2。第一下拉晶体管TR_D1包括连接到第一电压输入端子V1的输入电极、连接到第二节点NB的控制电极和连接到输出端子OUT的输出电极。第二下拉晶体管TR_D2包括连接到第一电压输入端子V1的输入电极、连接到控制端子CT的控制电极和连接到输出端子OUT的输出电极。可选地，第一下拉晶体管TR_D1的输入电极和第二下拉晶体管TR_D2的输入电极中的至少一个可以连接到第二电压输入端子V2。
第二下拉部分114-2包括第三下拉晶体管TR_D3和第四下拉晶体管TR_D4。第三下拉晶体管TR_D3包括连接到第二电压输入端子V2的输入电极、连接到第二节点NB的控制电极和连接到进位端子CRT的输出电极。第四下拉晶体管TR_D4包括连接到第二电压输入端子V2的输入电极、连接到控制端子CT的控制电极和连接到进位端子CRT的输出电极。可选地，第三下拉晶体管TR_D3的输入电极和第四下拉晶体管TR_D4的输入电极中的至少一个可以连接到第一电压输入端子V1。
图7是示出了在图6中示出的第三驱动级SRC3的输入信号和输出信号的波形图。
参照图6和图7，第三驱动级SRC3通过输入端子IN从第二驱动级SRC2接收第二进位信号CRS2。第二进位信号CRS2在第二水平时段HP2期间可以是高电压VH-C。第三驱动级SRC3的第一控制晶体管TR_C1在第二水平时段HP2期间将具有高电压VH-C的第二进位信号CRS2施加到第一节点NQ。在此情况下，第一节点NQ对第一电压VQ1进行预充电。在本示例性实施例中，第一电压VQ1可以比第二进位信号CRS2的高电压VH-C低预定的电平。高电压VH-C是大约10伏，低电压VL-C是大约-16伏。低电压VL-C具有基本上与第二放电电压VSS2的电平相同的电平。
然后，在第三水平时段HP3期间，第二进位信号CRS2降低到低电压VL-C，第一时钟信号CKV增加到高电压VH-C。由于第一节点NQ在第二水平时段HP2中对第一电压VQ1进行预充电，所以第三驱动级SRC3的第一输出晶体管TR_O1和第二输出晶体管TR_O2处在导通状态。当第一时钟信号CKV在第三水平时段HP3期间增加到高压VH-C时，第三驱动级SRC3的第一节点NQ被充以第二点压VQ2，因此第一输出晶体管TR_O1和第二输出晶体管TR_O2分别输出第三栅极信号GS3和第三进位信号CRS3。
之后，在第四水平时段HP4期间，第一时钟信号CKV降低到低电压VL-C，第四进位信号CRS4增加到高电压VH-C。第三驱动级SRC3的逆变器部分113在第四水平时段HP4期间输出通过使作为第二节点NB的开关信号的第一时钟信号CKV反相获得的信号。第三驱动级SRC3的第一下拉部分114-1和第二下拉部分114-2在第四水平时段HP4期间响应于第二节点NB的开关信号和第四进位信号CRS4降低第三栅极信号GS3和第三进位信号CRS3到VL-C。
通过上面提到的操作，其它驱动级SRC2和SRC4至SRCn输出栅极信号和进位信号。
图8是示出了在图5中示出的驱动级SRC1至SRCn的第一驱动级SRC1的电路图。在驱动级SRC1至SRCn中，除了第一驱动级SRC1之外的其它驱动级SRC2至SRCn可以具有与第三驱动级SRC3的结构基本相同的结构。
然而，根据本示例性实施例的第一驱动级SRC1具有与在图6中示出的第三驱动级SRC3的结构不同的结构。以下，将主要描述与第三驱动级SRC3的特征不同的第一驱动级SRC1的特征。
参照图8，第一驱动级SRC1包括输出部分1110-1和1110-2、控制部分1120、逆变器部分1130以及下拉部分1140-1和1140-2。输出部分1110-1和1110-2包括第一输出晶体管TR_O1和第二输出晶体管TR_O2。逆变器部分1130包括第一逆变器晶体管TR_I1至第四逆变器晶体管TR_I4。下拉部分1140-1和1140-2包括第一下拉晶体管TR_D1至第四下拉晶体管TR_D4。输出部分1110-1和1110-2、逆变器部分1130以及下拉部分1140-1和1140-2具有与在图6中示出的第三驱动级SRC3的输出部分111-1和111-2、逆变器部分113、下拉部分114-1和114-2的结构和功能相同的结构和功能，因此，将省略其细节。
控制部分1120包括第一控制晶体管TR_C1至第五控制晶体管TR_C5。第一控制晶体管TR_C1包括连接到输入端子IN的输入电极、连接到第三节点NC的控制电极和连接到第一节点NQ的输出电极。第一控制晶体管TR_C1响应于第三节点NC的电压将从输入端子IN提供的信号施加到第一节点NQ。第一节点NQ经由通过第一控制晶体管TR_C1提供的信号对第一电压VQ1进行预充电。第一驱动级SRC1通过其输入端子接收开始信号STV。即，第一控制晶体管TR_C1将开始信号STV施加到第一节点NQ。
第二控制晶体管TR_C2和第三控制晶体管TR_C3以在图6中的上面提到的操作来操作，因此，将省略其细节。
第四控制晶体管TR_C4包括连接到第三节点NC的输出电极以及共同连接到反相时钟端子CKB的输入电极和控制电极。第四控制晶体管TR_C4是连接在反相时钟端子CKB与第三节点NC之间的二极管，从而在反相时钟端子CKB与第三节点NC之间形成电流路径。因此，第一控制晶体管TR_C1响应于通过反相时钟端子CKB提供的第二时钟信号CKVB而操作。
第五控制晶体管TR_C5包括连接到第二电压输入端子V2的输入电极、连接到进位端子CRT的控制电极和连接到第三节点NC的输出电极。第五控制晶体管TR_C5响应于第一进位信号CRS1将从第二电压输入端子V2提供的第二放电电压VSS2施加到第三节点NC。
根据传统的栅极驱动电路，第一驱动级的结构可以与如在图6中示出的第三驱动级SRC3的结构基本相同。在此情况下，当开始信号STV被延迟了预定时间时，第一节点NQ未被充分地预充电。换句话说，当开始信号STV被延迟时，第一节点NQ的预充电时间减少，使得第一节点NQ不对第一电压VQ1进行预充电。因此，从输出部分输出的第一栅极信号的特性退化。
包括在根据本示例性实施例的栅极驱动电路110中的第一驱动级SRC1的第一控制晶体管TR_C1响应于第二时钟信号CKVB将开始信号STV施加到第一节点NQ。因此，尽管对第一节点NQ的预充电时间减少，但是第一节点NQ的电压可以增加到第一电压VQ1。
图9是示出了在图8中示出的第一驱动级SRC1的操作的波形图。在理想的情况下，开始信号STV在第0水平时段HP0期间维持高电压VH-C。为了解释根据本示例性实施例的栅极驱动电路的特性，假设开始信号STV被延迟了第一时间段t1。即，开始信号STV维持高电压VH-C的时段与第0水平时段HP0的一部分和第一水平时段HP1的一部分叠置。如看到的，水平时段相对于一个帧时段来限定，第0水平时段与每个帧时段的第一水平时段对应。
作为示例，第一线L01指示在第一驱动级SRC1中的第一节点NQ的电压，第二线L02指示在传统的栅极驱动电路中的第一驱动级的第一节点的电压。
参照图8和图9，在理想的情况下，第一驱动级SRC1的第一节点NQ的预充电时间与第0水平时段HP0对应。然而，当开始信号STV被延迟了第一时间段t1时，第一驱动级SRC1的第一节点的预充电时间段缩短到第二时间段t2。即，当开始信号STV被延迟了第一时间段t1时，第一驱动级SRC1的第一节点NQ的预充电时间减少。
如上所述，传统的栅极驱动电路的第一驱动级可以具有基本上与在图6中示出的第三驱动级SRC3的结构相同的结构。在此情况下，由于以二极管形式连接在如由第二线L02表示的传统的栅极驱动电路的第一驱动级中的输入端子与第一节点NQ之间的控制晶体管，第一节点的电压可以被预充电到比第一电压VQ1低的电压VQ1'。
然而，由于根据本示例性实施例的第一驱动级SRC1的第一控制晶体管TR_C1响应于第二时钟信号CKVB而操作，并且将开始信号STV施加到第一节点NQ，所以第一节点NQ的电压在如由第一线L01表示的第二时间段t2期间可以预充电到第一电压VQ1。即，第一节点NQ的电压充分地被预充电到第一电压VQ1，因此，改善了根据时钟信号CKV的第一栅极信号GS1的输出波形。
然后，开始信号STV在第一水平时段HP1中减小到低电压VL-C。在此情况下，开始信号STV可以在第一水平时段HP1中减小到低电压VL-C。由于传统栅极驱动电路的第一驱动级的控制晶体管以二极管形式连接在输入端子与第一节点之间，所以，由于减小到如在图9中示出的第一区A1表示的低电压VL-C的开始信号STV，故第一节点NQ的电压减小。
然而，根据本示例性实施例的第一驱动级SRC1的第一控制晶体管TR_C1通过第二时钟信号CKVB操作，因此，第一控制晶体管TR_C1在第二水平时段HP2期间维持在截止状态。即，由于将开始信号STV施加到第一节点NQ的第一控制晶体管TR_C1在第一水平时段HP1期间维持在截止状态，所以，尽管开始信号STV减小到低电压VL-C，第一节点NQ的电压仍维持在恒定水平。因此，防止出现在开始信号STV与第一节点NQ之间的结合。
如上所述，尽管预充电时间由于开始信号STV的延迟而缩短，但是根据本示例性实施例的栅极驱动电路110的第一驱动级SRC1可以将第一节点NQ的电压预充电到第一电压VQ1并防止出现在开始信号STV与第一节点NQ之间的结合(在开始信号STV减小时的时间点出现)。因此，可以改善栅极驱动电路110的容量(能力或性能)和可靠性。
图10是示出了根据本公开的另一个示例性实施例的第一驱动级SRC1-1的电路图。参照图10，第一驱动级SRC1-1包括输出部分1110-1和1110-2、控制部分1120'、逆变器部分1130以及下拉部分1140-1和1140-2。输出部分1110-1和1110-2包括第一输出晶体管TR_O1和第二输出晶体管TR_O2。控制部分1120'包括第一控制晶体管TR_C1至第五控制晶体管TR_C5。逆变器部分1130包括第一逆变器晶体管TR_I1至第四逆变器晶体管TR_I4。下拉部分1140-1和1140-2包括第一下拉晶体管TR_D1至第四下拉晶体管TR_D4。输出部分1110-1和1110-2、逆变器部分1130以及下拉部分1140-1和1140-2具有与在图6中示出的第三驱动级SRC3的输出部分111-1和111-2、逆变器部分113以及下拉部分114-1和114-2的结构和功能相同的结构和功能，因此，将省略其细节。
与在图8中示出的第一驱动级SRC1不同，在图10中示出的第一驱动级SRC1-1不接收第二时钟信号CKVB。第一驱动级SRC1-1的第四控制晶体管TR_C4的输入电极连接到第二节点NB。即，从逆变器部分1130输出的第二节点NB的开关信号可以与第一时钟信号CKV同步并且基本上与除了第一水平时段HP1之外的第一时钟信号CKV相同。换句话说，第一驱动级SRC1-1响应于第二节点NB的开关信号(即，逆变器1130的输出信号，而不是第二时钟信号CKVB)而操作。
图11是示出了根据本公开的另一个示例性实施例的显示装置200的框图。参照图11，显示装置200包括显示面板DP、栅极驱动电路210-1和210-2以及数据驱动电路220。包括在显示装置200中的第一基板DS1、第二基板DS2、信号控制器SC、主电路板MCB、栅极线GL1至GLn、数据线DL1至DLm、像素PX11至PXnm、显示区域DA以及非显示区域NDA与参照图1描述的这些相同。
与在图1中示出的显示装置100不同，在图11中示出的显示装置200包括第一栅极驱动电路210-1和第二栅极驱动电路210-2。第一栅极驱动电路210-1设置在显示面板DP的一侧处并且连接到栅极线GL1至GLn。第二栅极驱动电路210-1设置在显示面板DP的另一侧处并且连接到栅极线GL1至GLn。第一栅极驱动电路210-1和第二栅极驱动电路210-2分别驱动显示区域DA中的栅极线GL1至GLn。
详细地，第一栅极驱动电路210-1和第二栅极驱动电路210-2响应于从信号控制器SC提供的控制信号而操作。由于第一栅极驱动电路210-1和第二栅极驱动电路210-2基本上同时驱动栅极线GL1至GLn，因此从信号控制器SC提供的控制信号需要具有相同的相位。然而，由于信号控制器SC与第一栅极驱动电路210-1和第二栅极驱动电路210-2之间的距离、内部布线和内部寄生电容，所以从信号控制器SC施加到第一栅极驱动电路210-1和第二栅极驱动电路210-2的控制信号可以具有彼此不同的相位。结果，参照图9描述的缺陷会出现在第一栅极驱动电路210-1和第二栅极驱动电路210-2的第一驱动级中。
根据本示例性实施例的栅极驱动电路响应于第二时钟信号CKVB或具有与第二时钟信号CKVB的相位相反的相位的第一时钟信号CKV将开始信号STV施加到第一节点NQ。因此，尽管控制信号的相位如上所述发生改变，但是稳定地输出栅极信号，从而改善了栅极驱动电路的容量和可靠性。
根据本公开的示例性实施例，尽管预充电时间由于开始信号的延迟而缩短，但是用于控制输出部分的节点的电压被充分地预充电并且稳定地维持，以改善栅极驱动电路的容量和可靠性。
尽管这里已经描述特定示例性实施例和实施方案，但是其他实施例和修改从本描述中将是明显的。因此，发明构思不局限于这样的实施例，而是给出的权利要求的更宽范围以及各种明显的修改和等同布置。

Claims (20)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
驱动包括在显示面板中的多个栅极线的多个驱动级，所述驱动级的被构造为驱动所述栅极线中的第一栅极线的第一驱动级包括：
第一输出晶体管，被构造为响应于第一节点的电压输出基于第一时钟信号的第一栅极信号；
第二输出晶体管，被构造为响应于所述第一节点的电压输出基于所述第一时钟信号的第一进位信号；
第四控制晶体管，被构造为将具有与所述第一时钟信号的相位不同的相位的第二时钟信号施加到第三节点；
第一控制晶体管，被构造为响应于所述第三节点的电压将开始信号施加到所述第一节点；以及
第五控制晶体管，被构造为响应于所述第一进位信号将第二放电电压施加到所述第三节点。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述开始信号从外部源提供，并且所述第二时钟信号与所述第一时钟信号的反相信号对应。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第四控制晶体管包括连接到所述第三节点的输出电极和被构造为共同地接收所述第二时钟信号的输入电极和控制电极。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括被构造为接收所述开始信号的输入电极、连接到所述第三节点的控制电极和连接到所述第一节点的输出电极。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第五控制晶体管包括被构造为接收所述第二放电电压的输入电极、被构造为接收所述第一进位信号的控制电极和连接到所述第三节点的输出电极。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第二驱动级，以驱动包括在所述显示面板中的第二栅极线，其中，所述第一驱动级被构造为将所述第一进位信号施加到所述第二驱动级。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一驱动级还包括被构造为响应于所述第一时钟信号将开关信号输出到第二节点的逆变器部分。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一驱动级还包括：
第二控制晶体管，被构造为响应于第二进位信号将所述第二放电电压施加到所述第一节点；以及
第三控制晶体管，被构造为响应于所述第二节点的所述开关信号将所述第二放电电压施加到所述第一节点。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一驱动级还包括：
第一下拉晶体管，被构造为响应于所述第二节点的所述开关信号将第一放电电压施加到所述第一栅极信号；
第二下拉晶体管，被构造为响应于所述第二进位信号将所述第一放电电压施加到所述第一栅极信号；
第三下拉晶体管，被构造为响应于所述第二节点的所述开关信号将所述第二放电电压施加到所述第一进位信号；以及
第四下拉晶体管，被构造为响应于所述第二进位信号将所述第二放电电压施加到所述第一进位信号。
10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
分别被构造为驱动显示面板的多个栅极线的多个驱动级，在驱动级中的第一驱动级包括：
输出部分，被构造为响应于第一节点的电压输出基于时钟信号产生的第一进位信号和第一栅极信号；
逆变器部分，被构造为响应于所述时钟信号输出第二节点的开关信号；
下拉部分，被构造为响应于从所述驱动级中的被施以所述第一进位信号的第二驱动级提供的第二进位信号和所述开关信号来减小所述第一进位信号和所述第一栅极信号；以及
控制部分，被构造为从外部源接收开始信号并且响应于所述开始信号、所述第一进位信号和所述开关信号来控制所述第一节点的电压，其中，所述控制部分被构造为响应于所述开关信号和所述开始信号对所述第一节点的电压进行充电。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述开始信号被构造为使所述栅极驱动电路的操作开始。
12.根据权利要求10所述的栅极驱动电路，其特征在于，所述输出部分包括：
第一输出晶体管，包括连接到所述第一节点的控制电极、接收所述时钟信号的输入电极和输出所述第一栅极信号的输出电极；以及
第二输出晶体管，包括连接到所述第一节点的控制电极、接收所述时钟信号的输入电极和输出所述第一进位信号的输出电极。
13.根据权利要求12所述的栅极驱动电路，其特征在于，所述控制部分包括：
第一控制晶体管，被构造为响应于第三节点的电压将所述开始信号施加到所述第一节点；
第四控制晶体管，被构造为将所述开关信号施加到所述第三节点；以及
第五控制晶体管，被构造为响应于所述第一进位信号将第二放电电压施加到所述第三节点。
14.根据权利要求13所述的栅极驱动电路，其特征在于，所述第一控制晶体管包括被构造为接收所述开始信号的输入电极、连接到所述第三节点的控制电极和连接到所述第一节点的输出电极。
15.根据权利要求13所述的栅极驱动电路，其特征在于，所述第四控制晶体管包括连接到所述第三节点的输出电极、共同地连接到所述第二节点的输入电极和控制电极。
16.根据权利要求13所述的栅极驱动电路，其特征在于，所述第五控制晶体管包括被构造为接收所述第二放电电压的输入电极、被构造为接收所述第一进位信号的控制电极和连接到所述第三节点的输出电极。
17.根据权利要求13所述的栅极驱动电路，其特征在于，所述控制部分还包括：
第二控制晶体管，包括被构造为接收所述第二进位信号的控制电极、被构造为接收所述第二放电电压的输入电极和连接到所述第一节点的输出电极；以及
第三控制晶体管，包括被构造为接收所述第二放电电压的输入电极、被构造为接收所述开关信号的控制电极和连接到所述第一节点的输出电极。
18.根据权利要求17所述的栅极驱动电路，其特征在于，所述下拉部分包括：
第一下拉部分，被构造为响应于所述开关信号或所述第二进位信号降低所述第一栅极信号；以及
第二下拉部分，被构造为响应于所述开关信号或所述第二进位信号降低所述第一进位信号。
19.根据权利要求18所述的栅极驱动电路，其特征在于，所述第一下拉部分包括：
第一下拉晶体管，包括被构造为接收第一放电电压的输入电极、被构造为接收所述开关信号的控制电极和连接到所述第一输出晶体管的所述输出电极的输出电极；以及
第二下拉晶体管，包括被构造为接收所述第一放电电压的输入电极、被构造为接收所述第二进位信号的控制电极和连接到所述第一输出晶体管的所述输出电极的输出电极。
20.根据权利要求18所述的栅极驱动电路，其特征在于，所述第二下拉部分包括：
第三下拉晶体管，包括被构造为接收所述第二放电电压的输入电极、被构造为接收所述开关信号的控制电极和连接到所述第二输出晶体管的所述输出电极的输出电极；以及
第四下拉晶体管，包括被构造为接收所述第二放电电压的输入电极、被构造为接收所述第二进位信号的控制电极和连接到所述第二输出晶体管的所述输出电极的输出电极。
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