KR20080025583A

KR20080025583A - 표시장치

Info

Publication number: KR20080025583A
Application number: KR1020060090255A
Authority: KR
Inventors: 이홍우; 허명구; 이종환
Original assignee: 삼성전자주식회사
Priority date: 2006-09-18
Filing date: 2006-09-18
Publication date: 2008-03-21
Also published as: TWI423225B; TW200818107A; US8194057B2; CN101149500B; JP5225612B2; US20080068358A1; EP1901277B1; CN101149500A; EP1901277A3; KR101244332B1; EP1901277A2; JP2008077051A

Abstract

표시장치에서, 각 화소는 메인 게이트 라인과 데이터 라인에 연결된 메인화소 및 서브 게이트 라인과 데이터 라인에 연결된 서브화소로 이루어진다. 메인 게이트 구동회로는 1H 구간동안 메인 클럭을 메인 게이트 펄스로써 메인 게이트 라인으로 출력하고, 서브 게이트 구동회로는 메인 게이트 펄스와 메인 클럭보다 H/2 시간만큼 지연된 서브 클럭을 입력받아서 1H 구간 중 H/i 구간동안 서브 게이트 펄스를 서브 게이트 라인으로 출력한다. 데이터 구동회로는 H/i 구간동안 데이터 라인에 서브 픽셀전압을 인가하고, (i-1)H/i 구간동안 데이터 라인에 메인 픽셀전압을 인가한다. 따라서, 서브 게이트 구동회로의 사이즈를 감소시킬 수 있고, 메인 및 서브 게이트 구동회로의 구동 주파수가 증가하는 것을 방지할 수 있다.

Description

표시장치{DISPLAY APPARATUS}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.

도 2는 도 1에 도시된 메인 게이트 구동회로 및 서브 게이트 구동회로의 내부 블럭 및 화소의 등가 회로를 나타낸 도면이다.

도 3은 도 2에 도시된 첫 번째 스테이지의 내부 회로도이다.

도 4는 도 2에 도시된 첫 번째 서브 인버터부의 내부 회로도이다.

도 5는 도 2에 도시된 제1 내지 제4 클럭, 제1 및 제2 메인 게이트 펄스 및 제1 및 제2 서브 게이트 펄스를 나타낸 파형도이다.

도 6은 제1 및 제2 메인 게이트 펄스 및 제1 및 제2 서브 게이트 펄스에 따른 제1 및 제2 메인 픽셀전압, 제1 및 제2 서브 픽셀전압을 나타낸 파형도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 액정표시패널 110 -- 어레이 기판

120 -- 컬러필터기판 210 -- 메인 게이트 구동회로

220 -- 서브 게이트 구동회로 300 -- 테이프 캐리어 패키지

310 -- 데이터 구동칩 400 -- 인쇄회로기판

500 -- 액정표시장치

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 전체적인 사이즈를 감소시키고, 소비 전력을 절감할 수 있는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다. 액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다.

액정표시장치는 다수의 게이트 라인에 게이트 펄스를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 픽셀전압을 출력하는 데이터 구동회로를 구비한다. 일반적으로, 게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 필름 또는 액정표시패널 상에 실장된다.

최근 액정표시장치는 칩의 개수를 감소시키기 위하여 게이트 구동회로가 박막 공정을 통해서 하부기판 상에 직접적으로 형성된 지아이엘(Gate IC Less: GIL) 구조를 채택하고 있다. GIL 액정표시장치에서 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 구비한다.

최근에는 액정표시장치의 좁은 시야각를 개선하기 위하여 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 액정표시장치가 개발되고 있다.

S-PVA 모드 액정표시장치는 두 개의 서브화소로 이루어진 화소를 구비하고, 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 두 개의 서브화소는 서로 다른 서브전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 이때, 액정표시장치를 바라보는 사람의 눈은 두 개의 서브전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.

S-PVA 모드 액정표시장치는 구동방식에 따라서 CC(Coupling Capacitor)-타입과 TT(Two Transistor)-타입으로 구분된다. CC-타입은 메인 화소전극과 서브 화소전극과의 사이에 커플링 커패시터를 추가하여 서브 화소전극으로 인가되는 데이터 전압을 전압 강하시켜 메인 픽셀전압보다 낮은 전압을 서브 픽셀전압으로써 인가하는 구동방식이다. TT-타입은 서로 시간차를 두고 턴온되는 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다. TT-타입은 두 개의 트랜지스터를 구동하기 위해서 구동 주파수가 2배로 증가하여 소비 전력이 증가하게 된다.

특히, TT-타입의 S-PVA 모드 액정표시장치에서 GIL 구조를 채택하는 경우 게이트 구동회로의 전체 스테이지의 개수가 두 배로 증가하여 액정표시패널의 전체 사이즈가 증가할 뿐만 아니라, 액정표시장치의 소비 전력이 증가한다.

따라서, 본 발명의 목적은 전체적인 사이즈를 감소시키고, 구동 주파수를 감 소시켜 소비 절력을 절감하기 위한 표시장치를 제공하는 것이다.

본 발명에 따른 표시장치는 어레이 기판, 대향기판, 메인 게이트 구동회로, 서브 게이트 구동회로 및 데이터 구동회로를 포함한다.

상기 어레이 기판은 다수의 메인 게이트 라인, 다수의 서브 게이트 라인, 다수의 데이터 라인 및 다수의 화소를 포함한다. 상기 각 화소는 메인 게이트 라인과 데이터 라인에 전기적으로 연결된 메인화소 및 서브 게이트 라인과 데이터 라인에 전기적으로 연결된 서브화소로 이루어진다. 상기 대향기판은 상기 어레이 기판과 대향하여 결합한다.

상기 메인 게이트 구동회로는 상기 다수의 메인 게이트 라인에 메인 게이트 펄스를 1H 시간씩 순차적으로 인가한다. 상기 서브 게이트 구동회로는 상기 메인 게이트 펄스를 순차적으로 입력받고, 상기 1H 구간내에서 H/i 시간(i는 2이상의 정수)동안 서브 게이트 펄스를 상기 다수의 서브 게이트 라인에 순차적으로 인가한다.

상기 데이터 구동회로는 상기 1H구간 중 상기 H/i 구간동안 상기 다수의 데이터 라인에 서브 픽셀전압을 인가하고, (i-1)H/i 구간동안 상기 다수의 데이터 라인에 메인 픽셀전압을 인가한다.

상기 서브 게이트 구동회로는 대응하는 메인 게이트 라인을 통해서 상기 메인 게이트 펄스를 입력받아 상기 서브 게이트 펄스를 순차적으로 출력하는 다수의 서브 인버터부로 이루어진다. 상기 각 서브 인버터부는 상기 1H 시간동안 상기 메 인 게이트 펄스를 출력단자로 출력하는 서브 풀업부 및 상기 (i-1)H/i 시간동안 상기 출력단자로 출력되는 상기 메인 게이트 펄스를 게이트 오프 전압으로 방전시키는 서브 방전부를 포함한다.

이러한 표시장치에 따르면, 서브 게이트 구동회로는 메인 게이트 펄스와 상기 메인 게이트 구동회로로 인가되는 클럭보다 H/i 시간만큼 지연된 클럭을 입력받아서 서브 게이트 펄스를 생성하는 다수의 서브 인버터부로 이루어진다. 따라서, 상기 서브 게이트 구동회로의 사이즈를 감소시킬 수 있고, 상기 메인 및 서브 게이트 구동회로의 구동 주파수가 증가하는 것을 방지하여 상기 표시장치의 소비 전력을 절감할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다. 단, 도 1에 도시된 액정표시장치는 하나의 화소가 메인 및 서브 화소로 이루어진 에스피브이에이(Super-Patterned Vertical Alignment: S-PVA)모드로 동작한다.

도 1을 참조하면, S-PVA모드 액정표시장치(500)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 인접한 인쇄회로기판(400) 및 상기 액정표시패널(100)과 상기 인쇄회로기판(400)을 전기적으로 연결시키는 테이프 캐리어 패키지(300)를 포함한다.

상기 액정표시패널(100)은 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 컬러필터기판(120) 및 상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1, 제2 및 제3 주변영역(PA1, PA2, PA3)으로 구분된다.

상기 어레이 기판(110)의 표시영역(DA)에는 매트릭스 형태로 다수의 화소가 구비된다. 구체적으로, 상기 표시영역(DA)에는 제1 방향(D1)으로 연장된 N개의 메인 게이트 라인(GL1-m ~ GLn-m, 여기서, n은 1 이상의 정수), N개의 서브 게이트 라인(GL1-s ~ GLn-s) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 M개의 데이터 라인(DL1 ~ DLm, 여기서, m은 1 이상의 정수)에 의해서 다수의 화소영역이 정의된다. 상기 다수의 화소영역에는 다수의 화소가 구비되고, 각 화소는 메인 화소 및 서브 화소로 이루어진다. 상기 메인 화소는 대응하는 메인 게이트 라인과 데이터 라인에 전기적으로 연결되고, 상기 서브 화소는 대응하는 서브 게이트 라인과 데이터 라인에 전기적으로 연결된다.

한편, 상기 컬러필터기판(120)에는 상기 다수의 화소영역에 대응하여 다수의 색화소(예를 들어, 레드, 그린 및 블루 색화소들)가 구비된다.

상기 제1 주변영역(PA1)은 상기 N개의 메인 게이트 라인(GL1-m ~ GLn-m)의 제1 단부에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 상기 N개의 메인 게이트 라인(GL1-m ~ GLn-m)에 메인 게이트 펄스를 순차적으로 인가하는 메인 게이트 구동회로(210)가 구비된다. 상기 메인 게이트 구동회로(210)는 서로 종속적으로 연결된 N개의 스테이지(SRC1 ~ SRCn)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 N개의 스테이지(SRC1 ~ SRCn)의 출력단자는 상기 N개의 메인 게이트 라인 에 일대일 대응으로 연결된다. 따라서, 상기 N개의 스테이지(SRC1 ~ SRCn)는 순차적으로 턴-온되면서 대응하는 메인 게이트 라인에 메인 게이트 펄스를 인가한다.

상기 제2 주변영역(PA2)은 상기 N개의 메인 게이트 라인(GL1-m ~ GLn-m)의 제2 단부에 인접하는 영역이다. 상기 제2 주변영역(PA2)에는 상기 N개의 메인 게이트 라인(GL1-m ~ GLn-m)에 전기적으로 연결되어 상기 메인 게이트 펄스를 입력받고, 상기 N개의 서브 게이트 라인(GL1-s ~ GLn-s)에 서브 게이트 펄스를 순차적으로 출력하는 서브 게이트 구동회로(220)가 구비된다. 상기 서브 게이트 구동회로(220)는 상기 N개의 서브 게이트 라인(GL1-s ~ GLn-s)에 일대일 대응으로 연결된 N개의 인버터부(INC1 ~ INCn)로 이루어진다. 따라서, 상기 N개의 인버터부(INC1 ~ INCn)는 순차적으로 턴-온되면서 대응하는 서브 게이트 라인에 서브 게이트 펄스를 출력한다.

상기 메인 게이트 구동회로(210)의 N개의 스테이지(SRC1 ~ SRCn) 및 상기 서브 게이트 구동회로(220)의 N개의 인버터부(INC1 ~ INCn)에 대해서는 이후 도 2 내지 도 6을 참조하여 구체적으로 설명하기로 한다.

본 발명의 일 예로, 상기 메인 및 서브 게이트 구동회로(210, 220)는 상기 어레이 기판(110)에 화소들을 형성하는 박막 공정을 통해 상기 화소들과 동시에 형성된다. 이와 같이, 상기 메인 및 서브 게이트 구동회로(210, 220)가 상기 어레이 기판(110)에 집적됨으로써, 액정표시장치(500)에서 상기 메인 및 서브 게이트 구동회로가 내장되었던 구동칩들이 제거되고, 그 결과로 액정표시장치(500)의 생산성이 향상되며 전체적인 사이즈가 감소한다.

한편, 상기 제3 주변영역(PA3)은 상기 M개의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역이고, 상기 테이프 캐리어 패키지(300)의 제1 단부가 부착된다. 상기 테이프 캐리어 패키지(300)의 제2 단부는 상기 인쇄회로기판(400)에 부착된다. 상기 테이프 캐리어 패키지(300) 상에는 상기 M개의 데이터 라인(DL1 ~ DLm)에 픽셀 전압을 제공하는 데이터 구동칩(310)이 실장된다. 따라서, 상기 데이터 구동칩(310)은 상기 인쇄회로기판(400)으로부터의 각종 제어신호에 응답하여 상기 M개의 데이터 라인(DL1 ~ DLm)에 상기 픽셀 전압을 제공할 수 있다.

또한, 상기 인쇄회로기판(400)으로부터 출력된 제1 및 제2 게이트 제어신호는 상기 테이프 캐리어 패키지(300)를 통해 상기 메인 및 서브 게이트 구동회로(210, 220)로 각각 제공된다. 따라서, 상기 메인 및 서브 게이트 구동회로(210, 220)는 상기 제1 및 제2 게이트 제어신호에 응답하여 상기 N개의 메인 및 서브 게이트 라인(GL1-m ~ GLn-m, GL1-s ~ GLn-s)에 각각 상기 메인 및 서브 게이트 펄스를 제공한다.

도 2를 참조하면, 제1 메인 게이트 라인(GL1-m), 제1 서브 게이트 라인(GL1-s) 및 제1 데이터 라인(DL1)에는 제1 화소(P1×1)가 연결되고, 제2 메인 게이트 라인(GL1-m), 제2 서브 게이트 라인(GL1-s) 및 제1 데이터 라인(DL1)에는 제2 화소가 연결된다.

상기 제1 화소(P1×1)는 제1 메인화소 및 제1 서브화소로 이루어진다. 상기 제1 메인화소는 제1 메인 박막 트랜지스터(T1-m) 및 제1 메인 화소전극(MPE1)을 구비하고, 상기 제1 서브화소는 제1 서브 박막 트랜지스터(T1-s) 및 제1 서브 화소전극(SPE1)을 구비한다.

상기 제1 메인 박막 트랜지스터(T1-m)는 상기 제1 메인 게이트 라인(GL1-m)과 상기 제1 데이터 라인(DL1)에 전기적으로 연결되고, 상기 제2 서브 박막 트랜지스터(T1-s)는 상기 제1 서브 게이트 라인(GL1-s)과 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 구체적으로, 상기 제1 메인 박막 트랜지스터(T1-m)의 게이트 전극은 상기 제1 메인 게이트 라인(GL1-m)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 제1 메인 화소전극(MPE1)에 연결된다. 상기 제1 서브 박막 트랜지스터(T1-s)의 게이트 전극은 상기 제1 서브 게이트 라인(GL1-s)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL)에 연결되며, 드레인 전극은 상기 제1 서브 화소전극(SPE1)에 연결된다.

상기 제2 화소(P2×1)는 제2 메인화소 및 제2 서브화소로 이루어진다. 상기 제2 메인화소는 제2 메인 박막 트랜지스터(T2-m) 및 제2 메인 화소전극(MPE2)을 구비하고, 상기 제2 서브화소는 제2 서브 박막 트랜지스터(T2-s) 및 제2 서브 화소전극(SPE2)을 구비한다.

상기 제2 메인 박막 트랜지스터(T2-m)는 상기 제2 메인 게이트 라인(GL2-m), 상기 제1 데이터 라인(DL1) 및 상기 제2 메인 화소전극(MPE2)에 전기적으로 연결되고, 상기 제2 서브 박막 트랜지스터(T2-s)는 상기 제2 서브 게이트 라인(GL2-s), 상기 제1 데이터 라인(DL1) 및 상기 제2 서브 화소전극(SPE2)에 전기적으로 연결된 다.

상기 메인 게이트 구동회로(210, 도 1에 도시됨)의 첫 번째 스테이지(SRC1)는 제1 메인 게이트 라인(GL1-m)에 연결되어 상기 제1 메인 게이트 라인(GL1-m)에 제1 메인 게이트 펄스를 인가한다.

상기 첫 번째 스테이지(SRC1)는 제1 및 제2 입력단자(IN1, IN2), 제1 및 제2 클럭단자(CK1, CK2), 오프전압입력단자(Vin), 출력단자(OUT) 및 캐리단자(CR)를 포함한다. 상기 제1 입력단자(IN1)에는 개시신호(STV)가 인가되고, 상기 제1 및 제2 클럭단자(CK1, CK2)에는 제1 및 제2 클럭(CK-L, CKB-L)이 각각 인가된다. 도면에 도시하지는 않았지만, 상기 제1 및 제2 클럭(CK-L, CKB-L)은 서로 반전된 위상을 갖는다.

상기 오프전압입력단자(Vin)에는 게이트 오프전압(Voff)이 인가된다. 본 발명의 다른 일 예로, 상기 오프전압입력단자(Vin)에는 접지전압(VSS)이 인가될 수 있다.

상기 출력단자(OUT)에서는 상기 제1 메인 게이트 펄스가 출력되고, 상기 캐리단자(CR)에서는 캐리신호가 출력된다. 또한, 상기 제2 입력단자(IN2)에는 다음단 캐리신호가 인가된다.

상기 메인 게이트 구동회로(210)의 두 번째 스테이지(SRC2)는 제2 메인 게이트 라인(GL2-m)에 연결되어 상기 제2 메인 게이트 라인(GL2-m)에 제2 메인 게이트 펄스를 인가한다.

상기 두 번째 스테이지(SRC2)는 상기 첫 번째 스테이지(SRC1)와 동일한 구조 로 이루어진다. 그러나, 상기 두 번째 스테이지(SRC2)의 제1 및 제2 클럭단자(CK1, CK2)에는 제2 및 제1 클럭(CKB-L, CK-L)이 각각 인가된다. 즉, 상기 제1 클럭(CK-L)은 상기 메인 게이트 구동회로(210)의 홀수번째 스테이지의 제1 클럭단자(CK1) 및 짝수번째 스테이지의 제2 클럭단자(CK2)로 인가되고, 상기 제2 클럭(CKB-L)은 상기 홀수번째 스테이지의 제2 클럭단자(CK2) 및 상기 짝수번째 스테이지의 제1 클럭단자(CK1)에 인가된다.

도 2에서는 상기 메인 게이트 구동회로(210)의 첫 번째 및 두 번째 스테이지(SRC1, SRC2)만을 도시하였으나, 나머지 스테이지들도 동일한 구조로 이루어지므로, 나머지 스테이지에 대한 설명은 생략한다.

상기 서브 게이트 구동회로(220, 도 1에 도시됨)의 첫 번째 서브 인버터부(INC1)는 제1 메인 게이트 라인(GL1-m) 및 제1 서브 게이트 라인(GL1-s)에 연결되고, 상기 제1 메인 게이트 펄스를 입력받아 상기 제1 서브 게이트 라인(GL1-s)에 제1 서브 게이트 펄스를 인가한다.

상기 첫 번째 서브 인버터부(INC1)는 입력단자(IN), 클럭단자(CK), 오프전압입력단자(Vin) 및 출력단자(OUT) 및 캐리단자(CR)를 포함한다. 상기 입력단자(IN)에는 상기 제1 메인 게이트 펄스가 인가되고, 상기 클럭단자(CK)에는 제3 클럭(CK-R)이 인가된다. 상기 오프전압입력단자(Vin)에는 게이트 오프전압(Voff)이 인가되고, 상기 출력단자(OUT)에서는 상기 제1 서브 게이트 펄스가 출력된다.

상기 서브 게이트 구동회로(220)의 두 번째 서브 인버터부(INC2)는 제2 메인 게이트 라인(GL2-m)에 연결되어 상기 제2 메인 게이트 펄스를 입력받고, 상기 제2 서브 게이트 라인(GL2-s)에 제2 서브 게이트 펄스를 인가한다. 상기 두 번째 서브 인버터부(INC2)는 상기 첫 번째 서브 인버터부(INC1)와 동일한 구조로 이루어진다. 그러나, 상기 두 번째 서브 인버터부(INC2)의 클럭단자(CK)에는 상기 제3 클럭(CK-R)과 반전된 위상을 갖는 제4 클럭(CKB-R)이 인가된다.

도 3은 도 2에 도시된 첫 번째 스테이지의 내부 회로도이다.

도 3을 참조하면, 첫 번째 스테이지(SRC1)는 풀업부(211), 풀다운부(212), 풀업 구동부(213), 리플 방지부(214), 홀딩부(216), 스위칭부(217), 리셋부(218) 및 캐리부(219)를 포함한다.

상기 풀업부(211)는 상기 풀업 구동부(213)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 상기 제1 클럭단자(CK1)에는 제1 클럭(CK-L)이 인가된다. 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 제공되는 제어전압에 응답하여 상기 제1 클럭(CK-L)을 상기 출력단자(OUT)로 출력한다. 따라서, 제1 메인 게이트 펄스는 1H 시간동안 상기 제1 클럭(CK-L)만큼 풀-업된다.

상기 캐리부(219)는 상기 풀업 구동부(213)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT14)를 포함한다. 상기 캐리 트랜지스터(NT14)는 상기 풀업 구동부(213)로부터 제공되는 제어전압에 응답하여 상기 제1 클럭(CK-L)을 상기 캐리단자(CR)로 출력한다. 따라서, 제1 캐리신호는 상기 1H 시간동안 상기 제1 클럭(CK-L)만큼 상승한다.

상기 풀다운부(212)는 제2 입력단자(NT2)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT2)를 포함한다. 상기 제2 입력단자(IN2)에는 두 번째 스테이지(SRC2)로부터의 제2 메인 게이트 펄스가 인가되고, 상기 전압입력단자(Vin)에는 게이트 오프전압(Voff)이 인가된다. 상기 풀다운 트랜지스터(NT2)는 제2 메인 게이트 펄스에 응답하여 상기 제1 클럭(CK-L)만큼 풀업된 상기 제1 메인 게이트 펄스를 게이트 오프전압(Voff)으로 풀다운시킨다.

상기 풀업 구동부(213)는 버퍼 트랜지스터(NT3), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(NT4)를 포함한다. 상기 버퍼 트랜지스터(NT3)는 상기 제1 입력단자(IN1)에 연결된 입력전극과 제어전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전단 스테이지의 캐리신호 대신에 개시신호(STV)가 인가된다. 상기 제1 커패시터(C1)는 상기 풀업 트랜지스터(NT1)의 제어전극과 출력전극 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT14)의 제어전극과 출력전극과의 사이에 연결된다. 상기 방전 트랜지스터(NT4)는 상기 버퍼 트랜지스터(NT3)의 출력전극에 연결된 입력전극, 상기 제2 입력단자(IN2)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 버퍼 트랜지스터(NT3)가 상기 개시신호(STV)에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)가 충전된다. 상기 제1 커패시터(C1)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 풀업 트랜지스터(NT1) 가 턴온된다. 따라서, 상기 제1 클럭(CK-L)이 상기 풀업 트랜지스터(NT1)를 통과해 상기 출력단자(OUT)로 출력되어, 상기 제1 메인 게이트 펄스가 하이 상태로 발생된다.

상기 방전 트랜지스터(NT4)가 상기 제2 메인 게이트 펄스에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 방전 트랜지스터(NT4)를 통해 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 제1 노드(N1)의 전위는 상기 제이트 오프전압(Voff)으로 다운되고, 상기 풀업 트랜지스터(NT1)가 턴-오프되면서 상기 제1 메인 게이트 펄스는 로우 상태로 전환된다.

상기 리플 방지부(214)는 제1 내지 제3 리플 방지 트랜지스터(NT5, NT6, NT7)로 이루어진다. 상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제1 입력단자(IN1)에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT7)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 여기서, 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CK-L)과 반전된 위상을 갖는 제2 클럭(CKB-L)이 인가된다.

상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭(CK-L)에 응답하여 상 기 출력단자(OUT)로부터 출력된 제1 메인 게이트 펄스를 상기 풀업 트랜지스터(NT1)의 제어전극으로 제공한다. 따라서, 상기 제1 메인 게이트 펄스에 의해서 상기 제1 노드(N1)의 전위가 상기 게이트 오프전압(Voff)으로 유지됨으로써, 상기 제1 노드(N1)의 리플을 방지할 수 있다. 상기 제2 리플 방지 트랜지스터(NT6)는 상기 제2 클럭단자(CK2)로 인가된 제2 클럭(CKB-L)에 응답하여 상기 개시신호(STV)를 상기 제1 노드(N1)로 인가한다. 상기 개시신호(STV)는 로우 상태로 유지되므로, 상기 개시신호(STV)에 의해서 상기 제1 노드(N1)의 전위는 상기 게이트 오프전압(Voff)으로 유지됨으로써, 상기 제1 노드(N1)의 리플을 방지할 수 있다. 또한, 상기 제3 리플 방지 트랜지스터(NT7)는 제2 클럭(CKB-L)에 응답하여 상기 제1 메인 게이트 펄스를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 제1 메인 게이트 펄스의 리플을 방지할 수 있다.

상기 홀딩부(216)는 상기 메인 인버터부(217)의 출력단에 연결된 제어전극, 상기 출려단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT8)를 포함한다.

상기 메인 인버터부(217)는 제1 내지 제4 인버터 트랜지스터(NT9, NT10, NT11, NT12), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT8)를 턴-온 또는 턴-오프시킨다.

상기 제1 인버터 트랜지스터(NT9)는 상기 제1 클럭단자(CK1)에 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 인버터 트랜지스터(NT10)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 인버터 트랜지 스터(NT10)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT8)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 인버터 트랜지스터(NT11)는 상기 제1 인버터 트랜지스터(NT9)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 인버터 트랜지스터(NT12)는 상기 홀딩 트랜지스터(NT8)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 제1 메인 게이트 펄스가 하이 상태로 발생되는 1H 구간동안 상기 제3 및 제4 인버터 트랜지스터(NT11, NT12)는 상기 제1 메인 게이트 펄스에 응답하여 턴-온된다. 따라서, 상기 제1 및 제2 인버터 트랜지스터(NT9, NT10)로부터 출력된 상기 제1 클럭(CK-L)은 상기 제3 및 제4 인버터 트랜지스터(NT11, NT12)를 통해 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 1H 시간동안 상기 메인 인버터부(217)의 출력단자에서는 상기 게이트 오프전압(Voff)이 출력되고, 상기 메인 인버터부(217)의 출력단자에 연결된 상기 홀딩 트랜지스터(NT8)는 턴-오프된다.

이후, 상기 제1 메인 게이트 펄스가 로우 상태로 전환되면, 상기 제3 및 제4 스위칭 트랜지스터(NT11, NT12)는 턴-오프되고, 그 결과 상기 메인 인버터부(217)는 상기 제1 및 제2 인버터 트랜지스터(NT9, NT10)로부터 출력된 상기 제1 클럭(CK-L)을 출력한다. 상기 메인 인버터부(217)로부터 출력된 상기 제1 클럭(CK-L)은 상기 홀딩 트랜지스터(NT8)를 턴-온 또는 턴-오프시킨다. 따라서, 상기 홀딩 트 랜지스터(NT8)는 상기 제1 클럭(CK-L)의 하이구간동안 상기 제1 메인 게이트 펄스를 상기 게이트 오프전압(Voff)으로 방전시킬 수 있다.

한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT13)를 포함한다. 상기 리셋 트랜지스터(NT13)는 상기 리셋단자(RE)를 통해 입력된 마지막 스테이지로부터 출력된 마지막 캐리신호에 응답하여 상기 제1 노드(N1)의 전위를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT14)는 상기 마지막 스테이지의 마지막 캐리신호에 응답하여 턴-오프된다.

도면에 도시하지는 않았지만, 마지막 캐리신호는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 및 캐리 트랜지스터(NT1, NT14)를 턴-오프시켜, n개의 스테이지를 리셋시킨다.

도 4를 참조하면, 첫 번째 서브 인버터부(INC1)는 제5 내지 제8 인버터 트랜지스터(NT15, NT16, NT17, NT18), 제5 및 제6 커패시터(C5, C6)로 이루어진다.

상기 제5 인버터 트랜지스터(NT15)는 상기 입력단자(IN)에 연결된 입력전극과 제어전극, 상기 제6 커패시터(C6)의 제1 전극에 연결된 출력전극으로 이루어진다. 상기 제6 커패시터(C6)의 제2 전극은 출력단자(OUT)에 연결된다. 상기 제6 인버터 트랜지스터(NT16)는 상기 입력단자(IN)에 연결된 입력전극, 상기 제5 인버터 트랜지스터(NT15)의 출력전극에 연결된 제어전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진다. 상기 제5 커패시터(C5)는 상기 입력단자(IN)와 상기 제6 인버터 트랜지스터(NT16)의 제어전극과의 사이에 연결된다. 상기 제7 인버터 트랜지스터(NT17)는 상기 제5 인버터 트랜지스지터(NT15)의 출력전극에 연결된 입력전극, 상기 클럭단자(CK)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제8 인버터 트랜지스터(NT18)는 상기 출력단자(OUT)에 연결된 입력전극, 상기 클럭단자(CK)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 입력단자(IN)를 통해 인가된 제1 메인 게이트 펄스가 하이 상태로 발생되는 1H 구간동안 상기 제5 및 제6 인버터 트랜지스터(NT15, NT16)는 상기 제1 메인 게이트 펄스에 응답하여 턴-온된다. 한편, 상기 제7 및 제8 인버터 트랜지스터(NT17, NT18)는 상기 클럭단자(CK)를 통해 인가된 제3 클럭(CK-R)의 로우 구간동안 턴-오프 상태로 유지된다. 여기서, 상기 1H 구간 중 상기 제3 클럭(CK-R)의 로우 구간과 오버랩되는 초기 H/2 구간동안 상기 제5 및 제6 인버터 트랜지스터(NT15, NT16)를 통과한 상기 제1 메인 게이트 펄스가 상기 출력단자(OUT)로 출력된다. 즉, 상기 초기 H/2 구간동안 상기 제1 메인 게이트 펄스가 제1 서브 게이트 펄스로써 출력된다.

이후, 상기 제3 클럭(CK-R)이 하이 상태로 전환되면, 상기 제7 및 제8 인버터 트랜지스터(NT17, NT18)가 턴-온된다. 상기 1H 구간 중 후기 H/2 구간동안 상기 제5 및 제6 인터버 트랜지스터(NT15, NT16)로부터 출력된 상기 제1 메인 게이트 펄스는 상기 제7 및 제8 인버터 트랜지스터(NT17, NT18)를 통해 상기 게이트 오프전 압(Voff)으로 방전된다. 따라서, 상기 후기 H/2 구간동안 상기 출력단자(OUT)에는 상기 게이트 오프전압(Voff)이 상기 제1 서브 게이트 펄스로써 출력된다.

이와 같이, S-PVA 모드 액정표시장치(500)에서 하나의 화소가 메인 및 서브 화소로 이루어지므로, 하나의 화소행을 구동하기 위해서 1H 시간동안 메인 및 서브 화소가 순차적으로 턴-온된다.

본 발명에서, 상기 메인 게이트 구동회로(210)는 1H 구간씩 메인 게이트 펄스를 순차적으로 발생하고, 상기 서브 게이트 구동회로(220)는 상기 1H 구간 중 초기 H/2 구간동안 서브 게이트 펄스를 발생한다. 상기 서브 게이트 구동회로(220)는 다수의 서브 인버터부(INC1 ~ INCn)로 이루어지고, 각 인버터부는 메인 게이트 펄스와 상기 메인 게이트 구동회로(210)로 인가되는 클럭보다 H/2 시간만큼 지연된 클럭을 입력받아서 상기 서브 게이트 펄스를 생성한다.

상기 서브 게이트 구동회로의 각 서브 인버터부는 상기 메인 게이트 구동회로의 각 스테이지에 포함된 메인 인버터부와 동일한 구조로 이루어진다. 따라서, 상기 서브 게이트 구동회로(220)는 상기 메인 게이트 구동회로(210)보다 적은 수의 트랜지스터로 동작이 가능하다. 그 결과, 상기 서브 게이트 구동회로(210)의 사이즈가 감소할 뿐만 아니라, 제조 공정이 용이해진다.

또한, 상기 메인 및 서브 게이트 구동회로(210, 220)로 인가되는 제1 내지 제4 클럭(CK-L, CKB-L, CK-R, CKB-R)의 주파수는 서로 동일하고, 상기 제1 내지 제4 클럭(CK-L, CKB-L, CK-R, CKB-R)의 주기는 2H 시간에 대응하도록 설정된다. 따라서, 상기 메인 및 서브 게이트 구동회로(210, 220)의 구동 주파수가 증가되는 것을 방지할 수 있고, 그 결과 상기 S-PVA 모드 액정표시장치(500)의 소비전력을 절감할 수 있다.

도 5는 도 2에 도시된 제1 내지 제4 클럭(CK-L, CKB-L, CK-R, CKB-R), 제1 및 제2 메인 게이트 펄스 및 제1 및 제2 서브 게이트 펄스를 나타낸 파형도이다.

도 2 및 도 5를 참조하면, 제1 내지 제4 클럭(CK-L, CKB-L, CK-R, CKB-R)은 하나의 화소행이 턴-온되는 1H 구간동안 하이 상태로 발생된다. 또한, 상기 제1 및 제2 클럭(CK-L, CKB-L)은 서로 반전된 위상을 가지므로, 상기 제2 클럭(CK-L)은 상기 제1 클럭(CK-L)보다 상기 1H 구간만큼 딜레이된다. 상기 제3 및 제4 클럭(CK-R, CKB-R)은 서로 반전된 위상을 가지므로, 상기 제4 클럭(CKB-R)은 상기 제3 클럭(CK-R)보다 상기 1H 구간만큼 딜레이된다. 또한, 상기 제3 클럭(CK-R)은 상기 제1 클럭(CK에-L) 대해서 H/2 구간만큼 딜레이되고, 상기 제4 클럭(CKB-R)은 상기 제2 클럭(CKB-L)에 대해서 H/2 구간만큼 딜에이된다.

첫 번째 스테이지(SRC1)는 상기 1H 구간동안 상기 제1 클럭(CK-L)의 하이구간에 대응하는 제1 메인 게이트 펄스(G1-m)를 출력한다. 첫 번째 서브 인버터부(INC1)는 상기 제1 메인 게이트 펄스(G1-m) 및 상기 제3 클럭(CK-R)에 응답하여 상기 1H 구간 중 초기 H/2 구간동안 상기 제1 메인 게이트 펄스(G1-m)를 상기 제1 서브 게이트 펄스(G1-s)로써 출력한다. 따라서, 상기 초기 H/2 구간동안 상기 제1 메인 게이트 펄스(G1-m)와 상기 제1 서브 게이트 펄스(G1-s)가 하이 상태로 발생되어, 상기 제1 메인 게이트 라인(GL1-m) 및 제1 서브 게이트 라인(GL1-s)으로 각각 인가된다.

이후, 상기 첫 번째 서브 인버터부(INC1)로부터 출력되는 상기 제1 서브 게이트 펄스(G1-s)는 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 1H 구간 중 후기 H/2 구간동안에는 상기 제1 메인 게이트 펄스(G1-m)만이 하이 상태로 발생된다.

두 번째 스테이지(SRC1)는 다음 1H 구간동안 상기 제2 클럭(CKB-L)의 하이구간에 대응하는 제2 메인 게이트 펄스(G2-m)를 출력한다. 두 번째 서브 인버터부(INC2)는 상기 제2 메인 게이트 펄스(G2-m) 및 상기 제4 클럭(CKB-R)에 응답하여 상기 다음 1H 구간 중 초기 H/2 구간동안 상기 제2 메인 게이트 펄스(G2-m)를 상기 제2 서브 게이트 펄스(G2-s)로써 출력한다. 따라서, 상기 초기 H/2 구간동안 상기 제2 메인 게이트 펄스(G2-m)와 상기 제2 서브 게이트 펄스(G2-s)가 하이 상태로 발생되어, 상기 제2 메인 게이트 라인(GL2-m) 및 제2 서브 게이트 라인(GL2-s)으로 각각 인가된다.

이후, 상기 두 번째 서브 인버터부(INC2)로부터 출력되는 상기 제2 서브 게이트 펄스(G2-s)는 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 1H 구간 중 후기 H/2 구간동안에는 상기 제2 메인 게이트 펄스(G2-m)만이 하이 상태로 발생된다.

도 2 및 도 6을 참조하면, 제1 메인 박막 트랜지스터(T1-m)는 1H 구간동안 제1 메인 게이트 펄스(G1-m)에 응답하여 턴-온되고, 제1 서브 박막 트랜지스터(T1- s)는 상기 1H 구간 중 초기 H/2 구간동안 제1 서브 게이트 펄스(G1-s)에 응답하여 턴-온된다.

상기 1H 구간 중 상기 초기 H/2 구간동안 제1 데이터 라인(DL1)에는 제1 서브 픽셀전압(VpS1)이 인가된다. 상기 제1 서브 픽셀전압(VpS1)은 턴-온된 상기 제1 메인 박막 트랜지스터(T1-m) 및 상기 제1 서브 박막 트랜지스터(T1-s)를 통과하여 제1 메인 화소전극(MPE1) 및 제1 서브 화소전극(SPE1)으로 인가된다.

이후, 상기 1H 구간 중 후기 H/2 구간동안 상기 제1 메인 게이트 펄스(G1-m)에 의해서 상기 제1 메인 박막 트랜지스터(T1-m)는 턴-온 상태를 유지하지만, 상기 제1 서브 박막 트랜지스터(T1-s)는 상기 제1 서브 게이트 펄스(G1-s)에 의해서 턴-오프 상태로 전환된다. 상기 후기 H/2 구간동안 상기 제1 데이터 라인(DL1)에는 제1 메인 픽셀전압(VpM1)이 인가된다. 따라서, 상기 제1 메인 픽셀전압(VpM1)은 상기 턴-온된 상기 제1 메인 박막 트랜지스터(T1-m)를 통과하여 상기 제1 메인 화소전극(MPE1)으로 인가된다.

상기 제1 메인 화소전극(MPE1)은 초기 H/2 구간동안 상기 제1 서브 픽셀전압(VpS1)으로 프리챠징되므로, 상기 후기 H/2 구간 내에서 상기 제1 메인 픽셀전압(VpM1)으로 챠징되는 시간이 단축된다. 따라서, 이와 같은 구조를 갖는 S-PVA 모드 액정표시장치에서 상기 메인 화소에서의 액정의 응답속도를 향상시킬 수 있다.

한편, 제2 메인 박막 트랜지스터(T2-m)는 다음 1H 구간동안 제2 메인 게이트 펄스(G2-m)에 응답하여 턴-온되고, 제2 서브 박막 트랜지스터(T2-s)는 상기 다음 1H 구간 중 초기 H/2 구간동안 제2 서브 게이트 펄스(G2-s)에 응답하여 턴-온된다.

상기 다음 1H 구간 중 상기 초기 H/2 구간동안 상기 제1 데이터 라인(DL1)에는 제2 서브 픽셀전압(VpS2)이 인가된다. 상기 제2 서브 픽셀전압(VpS2)은 턴-온된 상기 제2 메인 박막 트랜지스터(T2-m) 및 상기 제2 서브 박막 트랜지스터(T2-s)를 통과하여 제2 메인 화소전극(MPE2) 및 제2 서브 화소전극(SPE2)으로 인가된다.

이후, 상기 다음 1H 구간 중 후기 H/2 구간동안 상기 제2 메인 게이트 펄스(G2-m)에 의해서 상기 제2 메인 박막 트랜지스터(T2-m)는 턴-온 상태를 유지하지만, 상기 제2 서브 박막 트랜지스터(T2-s)는 상기 제2 서브 게이트 펄스(G2-s)에 의해서 턴-오프 상태로 전환된다. 상기 후기 H/2 구간동안 상기 제1 데이터 라인(DL1)에는 제2 메인 픽셀전압(VpM2)이 인가된다. 따라서, 상기 제2 메인 픽셀전압(VpM2)은 상기 턴-온된 상기 제2 메인 박막 트랜지스터(T2-m)를 통과하여 상기 제2 메인 화소전극(MPE2)으로 인가된다.

상기 제2 메인 화소전극(MPE2)은 초기 H/2 구간동안 상기 제2 서브 픽셀전압(VpS2)으로 프리챠징되므로, 상기 후기 H/2 구간 내에서 상기 제2 메인 픽셀전압(VpM2)으로 챠징되는 시간이 단축된다. 따라서, 이와 같은 구조를 갖는 S-PVA 모드 액정표시장치에서 상기 메인 화소에서의 액정의 응답속도를 향상시킬 수 있다.

이와 같은 표시장치에 따르면, 서브 게이트 구동회로는 메인 게이트 펄스와 상기 메인 게이트 구동회로로 인가되는 클럭보다 H/2 시간만큼 지연된 클럭을 입력받아서 서브 게이트 펄스를 생성하는 다수의 서브 인버터부로 이루어진다. 여기서, 상기 서브 게이트 구동회로의 각 서브 인버터부는 메인 게이트 구동회로의 각 스테 이지에 포함된 메인 인버터부와 동일한 구조로 이루어진다.

따라서, 상기 서브 게이트 구동회로는 상기 메인 게이트 구동회로보다 적은 수의 트랜지스터로 동작이 가능하고, 그 결과, 상기 서브 게이트 구동회로의 사이즈를 감소시킬 수 있다. 또한, 상기 메인 및 서브 게이트 구동회로의 구동 주파수가 증가하는 것을 방지하여 상기 표시장치의 소비 전력을 절감할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

다수의 메인 게이트 라인, 다수의 서브 게이트 라인, 다수의 데이터 라인 및 다수의 화소를 포함하고, 상기 각 화소는 메인 게이트 라인과 데이터 라인에 전기적으로 연결된 메인화소 및 상기 서브 게이트 라인과 상기 데이터 라인에 전기적으로 연결된 서브화소로 이루어진 어레이 기판;

상기 어레이 기판과 대향하여 결합하는 대향기판;

상기 다수의 메인 게이트 라인에 메인 게이트 펄스를 1H 시간씩 순차적으로 인가하는 메인 게이트 구동회로;

상기 메인 게이트 펄스를 순차적으로 입력받고, 상기 1H 구간내에서 H/i 시간(i는 2이상의 정수)동안 서브 게이트 펄스를 상기 다수의 서브 게이트 라인에 순차적으로 인가하는 서브 게이트 구동회로; 및

상기 1H구간 중 상기 H/i 구간동안 상기 다수의 데이터 라인에 서브 픽셀전압을 인가하고, (i-1)H/i 구간동안 상기 다수의 데이터 라인에 메인 픽셀전압을 인가하는 데이터 구동회로를 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 메인 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 쉬프트 레지스터를 포함하고, 각 스테이지는 상기 1H 시간동안 상기 메인 게이트 펄스를 순차적으로 출력하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 메인 게이트 구동회로는 상기 어레이 기판 상에 상기 다수의 화소를 형성하는 박막 공정을 통해서 상기 어레이 기판 상에 직접적으로 형성된 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 다수의 스테이지 중 홀수번째 스테이지는 상기 1H시간에 대응하는 하이 구간을 갖는 제1 클럭을 입력받아 상기 제1 클럭의 하이 구간동안 홀수번째 메인 게이트 펄스를 출력하고, 짝수번째 스테이지는 상기 제1 클럭과 반전된 위상을 갖는 제2 클럭을 입력받아 상기 제2 클럭의 하이 구간동안 짝수번째 메인 게이트 펄스를 출력하는 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 서브 게이트 구동회로는 대응하는 메인 게이트 라인을 통해서 상기 메인 게이트 펄스를 입력받아 상기 서브 게이트 펄스를 순차적으로 출력하는 다수의 서브 인버터부로 이루어진 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 메인 게이트 구동회로의 각 스테이지는 상기 각 서브 인버터부와 동일한 구조를 갖는 메인 인버터부를 포함하는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 서브 게이트 구동회로는 상기 박막 공정을 통해서 상기 어레이 기판 상에 직접적으로 형성된 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 다수의 서브 인버터부 중 홀수번째 인버터부는 상기 H/i 시간에 대응하는 로우 구간을 갖는 제3 클럭을 입력받고, 상기 로우 구간동안 상기 홀수번째 메인 게이트 펄스를 홀수번째 서브 게이트 펄스로써 출력하고,

짝수번째 인버터부는 상기 제3 클럭과 반전된 위상을 갖는 제4 클럭을 입력받고, 상기 제4 클럭의 로우 구간동안 상기 짝수번째 메인 게이트 펄스를 짝수번째 서브 게이트 펄스로써 출력하는 것을 특징으로 하는 표시장치.
제8항에 있어서, 상기 i는 2인 것을 특징으로 하는 표시장치.
제8항에 있어서, 상기 각 서브 인버터부는,

상기 1H 시간동안 상기 메인 게이트 펄스를 출력단자로 출력하는 서브 풀업부; 및

(i-1)H/i 시간동안 상기 출력단자로 출력되는 상기 메인 게이트 펄스를 상기 게이트 오프 전압으로 방전시키는 서브 방전부를 포함하는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 각 서브 인버터부는,

상기 메인 게이트 펄스를 입력받는 입력단자;

클럭을 입력받는 클럭단자; 및

상기 게이트 오프 전압을 입력받는 전압입력단자를 포함하는 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 서브 인버터부 중 홀수번째 서브 인버터부의 상기 클럭단자에는 상기 제3 클럭이 인가되고, 상기 짝수번째 서브 인버터부의 상기 클럭단자에는 상기 제4 클럭이 인가되는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 제3 클럭은 상기 제1 클럭에 대해서 상기 H/i 시간만큼 딜에이되고,

상기 제4 클럭은 상기 제2 클럭에 대해서 상기 H/i 시간만큼 딜레이된 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 각 메인화소는,

메인 게이트 라인과 데이터 라인에 연결되고, 상기 메인 게이트 펄스에 응답하여 상기 메인 픽셀전압을 출력하는 메인 박막 트랜지스터; 및

상기 메인 박막 트랜지스터의 출력전극에 전기적으로 연결되어 상기 메인 픽셀전압을 입력받는 메인 화소전극을 포함하고,

상기 각 서브화소는,

서브 게이트 라인과 상기 데이터 라인에 연결되고, 상기 서브 게이트 펄스에 응답하여 상기 서브 픽셀전압을 출력하는 서브 박막 트랜지스터; 및

상기 서브 박막 트랜지스터의 출력전극에 전기적으로 연결되어 상기 서브 픽셀전압을 입력받는 서브 화소전극을 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 메인 픽셀전압은 상기 서브 픽셀전압보다 높은 전압레벨을 갖는 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 H/i 구간동안 상기 서브 박막 트랜지스터는 상기 서브 게이트 펄스에 응답하여 상기 서브 픽셀전압을 상기 서브 화소전극으로 인가하고, 상기 메인 박막 트랜지스터는 상기 메인 게이트 펄스에 응답하여 상기 서브 픽셀전압으로 상기 메인 화소전극을 프리챠징시키는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 (i-1)H/i 구간동안 상기 메인 박막 트랜지스터는 상기 메인 게이트 펄스에 응답하여 상기 메인 픽셀전압을 상기 서브 픽셀전압으로 프리챠징된 상기 메인 화소전극으로 인가하고,

상기 (i-1)H/i 구간동안 상기 서브 박막 트랜지스터는 상기 서브 게이트 펄스에 응답하여 턴-오프되는 것을 특징으로 하는 표시장치.