CN101149500A - 显示装置 - Google Patents

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Abstract

本发明公开了一种显示装置，该显示装置具有像素，该像素包括连接于主栅极线和数据线的主像素以及连接于子栅极线和数据线的子像素。在时间段1H期间，主栅极驱动器向主栅极线输出主栅极脉冲。在时间段1H的第一部分期间，子栅极驱动器接收主栅极脉冲并向子栅极线输出子栅极脉冲。在时间段1H的第一部分期间，数据驱动器向数据线施加子像素电压，并在时间段1H的第二部分期间，向数据线施加主像素电压。

Description

显示装置
本申请要求于2006年9月18日提交的第2006-90255号韩国专利申请的权益和优先权，其结合于此作为通用参考，如同在此全面地阐述。
技术领域
本发明涉及一种显示装置，更具体地说，涉及一种液晶显示(LCD)装置，该LCD装置具有用于驱动主像素的主栅极驱动器和用于驱动子像素的子栅极驱动器。
背景技术
通常，LCD装置可包括LCD面板，该LCD面板包括底部基板、面对底部基板的顶部基板、以及介于底部基板与顶部基板之间的液晶层。LCD面板还可包括栅极线、数据线、以及连接于栅极线和数据线的像素。信号施加于栅极线和数据线，以在整个液晶层上施加电场。由于液晶层中的液晶可具有各向异性介电常数，因此当电场施加于整个液晶层时液晶的排列可能改变。另外，由于液晶具有各向异性折射率，所以LCD装置的透光率可能会根据液晶的排列而改变。LCD装置在两个基板之间施加电场，使得液晶具有对应于数据信号所传递的显示信息的透光率。因此，液晶的排列可根据所施加的电场而改变。
此外，液晶的排列可以控制背光照明的穿过液晶层的传输，以在LCD装置上显示图像。
LCD装置可以包括：栅极驱动器，用于向栅极线顺序地输出栅极脉冲；以及数据驱动器，用于向数据线输出数据电压。栅极驱动器和数据驱动器每一个均可以作为芯片而设置在LCD面板的薄膜上。
近来，为了减少芯片的数量，LCD装置可以采用栅极-IC减少(GIL)结构，在该结构中，栅极驱动器通过薄膜形成工艺直接设置在底部基板上。在具有GIL结构的LCD装置中，栅极驱动器可以包括移位寄存器，该移位寄存器具有串联连接的多个平台(stage)，以向栅极线提供栅极脉冲。
此外，图像垂直调整(PVA)模式LCD装置、多象限垂直配向(MVA)模式LCD装置、以及超级图像垂直调整(S-PVA)模式LCD装置已经得到发展，以改进LCD装置的视角。
例如，S-PVA模式LCD装置可以具有包括两个子像素的像素，其中每个子像素具有主像素电极和子像素电极，并且不同的子电压施加于主像素电极和子像素电极，以便形成具有不同灰度的域。由于观看显示在LCD装置上的图像的观看者可以识别介于主电压与不同子电压之间的中间值，所以LCD装置的横向视角不会由于中间灰度电平(灰度级)处的伽马(γ，gamma)曲线失真而变窄，从而可以提高LCD装置的横向可视性。
S-PVA模式LCD装置根据其驱动方案可以分为耦合电容器(CC)型LCD装置或两晶体管(TT)型LCD装置。
CC型LCD装置可以进一步包括位于主像素电极与子像素电极之间的耦合电容器。施加于主像素电极的主电压可以被电容器中的存储电压改变。因此，施加于主像素电极的主电压可以不同于施加于子像素电极的子电压。
TT型LCD装置可以采用两个晶体管，这两个晶体管以预定的时间间隔顺序地导通，以向主像素电极施加主电压并向子像素电极施加子像素电压，其中主电压和子像素电压具有不同的电压电平。但是，TT型LCD装置的驱动频率可以增加，以便驱动两个晶体管。驱动频率的增加可能增加TT型LCD装置的功率消耗。
而且，在具有GIL结构的TT型S-PVA模式LCD装置中，由于可能驱动两倍数量的晶体管，所以栅极驱动器的平台数量可能增加。栅极驱动器中的附加平台可能增加LCD面板的尺寸，这也可能增加LCD装置的功率消耗。
发明内容
本发明提供了一种LCD装置，该LCD装置尺寸能够最小化，同时通过降低驱动频率而节省功率消耗。
本发明的其它特征将在随后的描述中阐述，并且部分将从描述中显而易见，或者可以通过本发明的实践而获知。
本发明提供了一种显示装置，该显示装置包括：第一基板，该第一基板包括主栅极线、子栅极线、数据线、和像素，该像素包括连接于主栅极线和数据线的主像素以及连接于子栅极线和数据线的子像素；第二基板，与第一基板耦合并面对第一基板；主栅极驱动器，在第一阶段向主栅极线施加第一主栅极脉冲；子栅极驱动器，在第二阶段期间向子栅极线施加子栅极脉冲，其中第二阶段包括第一阶段的一部分；以及数据驱动器，在第二阶段期间向数据线施加子像素电压，并在第三阶段期间向数据线施加主像素电压，第三阶段包括第一阶段的与第二阶段分离的部分。
本发明还提供了一种液晶显示装置，该液晶显示装置包括第一基板、面对第一基板的第二基板、具有主像素和子像素的像素、向主像素输出主栅极脉冲的主栅极驱动器、以及响应于主栅极脉冲而向子像素输出子栅极脉冲的子栅极驱动器。
可以理解，上面的一般性描述和下面的详细描述是示例性和解释性的，并且用来提供对所要求保护的本发明的进一步解释。
附图说明
将附图包括进来以提供对本发明的进一步理解，使其结合进来并组成本说明书的一部分，这些附图图解了本发明的实施例，并与描述一起用来解释本发明的原理。
图1示出了根据本发明示例性实施例的LCD装置的平面图；
图2示出了用于图1所示的主栅极驱动器、子栅极驱动器和像素的内部模块等效电路的电路图；
图3示出了图2所示的主栅极驱动器的平台的内部电路图；
图4示出了图2所示的子栅极驱动器的逆变器的内部电路图；
图5示出了用于图2所示的第一时钟、第二时钟、第三时钟、第四时钟、第一主栅极脉冲、第二主栅极脉冲、第一子栅极脉冲和第二子栅极脉冲的波形的时序图；
图6示出了对应于第一主栅极脉冲、第二主栅极脉冲、第一子栅极脉冲和第二子栅极脉冲的第一主像素电压、第二主像素电压、第一子像素电压和第二子像素电压的时序图。
具体实施方式
在下文中，参照示出了本发明的实施例的附图对本发明进行更全面地描述。但是，本发明可以以各种不同的形式来具体体现，而不应该解释为限于这里所阐述的实施例。相反，提供这些实施例是为了使本公开更全面，并且将本发明的范围更充分地传达给本领域的普通技术人员。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。附图中类似的参考标号表示类似的元件。
可以理解，当指出一个元件或层在另一元件或层“上”或“连接于”另一元件或层时，它可以直接在其它元件或层上或直接连接于其它元件或层，或者可以存在中介元件或层。相反，仅当指出一个元件“直接”在另一元件或层上或“直接连接于”另一元件或层时，不存在中介元件或层。
可以理解，尽管这里可以使用术语第一、第二、第三等等来描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应该受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开来。因此，在不背离本发明宗旨的前提下，下面所讨论的第一元件、部件、区域、层或部分也可以称作第二元件、部件、区域、层或部分。
图1示出了根据本发明示例性实施例的LCD装置的平面图。图1中所示的LCD装置500可以是具有像素(包括主像素和子像素)的S-PVA LCD装置。
参照图1，S-PVA LCD装置500可以包括：用于显示图像的LCD面板100、接近LCD面板100设置的印刷电路板400、以及将LCD面板100连接于印刷电路板400的带载封装件300。
LCD面板100可以包括：阵列基板110、面对阵列基板110的滤色片基板120、以及介于阵列基板110与滤色片基板120之间的液晶层(未示出)。阵列基板110可以分为用于显示图像的显示区域DA以及邻近该显示区域DA而设置的第一外围区域PA1、第二外围区域PA2和第三外围区域PA3。
像素可以以矩阵形式设置在阵列基板110的显示区域DA中。显示区域DA还可以包括：沿第一方向D1延伸的主栅极线GL1-m至GLn-m(其中n是等于或大于1的整数)、还是沿第一方向D1延伸的子栅极线GL1-s至GLn-s、以及沿基本上垂直于第一方向D1的第二方向D2延伸的数据线DL1至DLm(其中m是等于或大于1的整数)。像素可以设置在由栅极线和数据线限定的像素区域中。每个像素可以包括主像素和子像素。主像素可以连接于对应的主栅极线和数据线。子像素可以连接于对应的子栅极线和数据线。
诸如红色、绿色和蓝色像素的彩色像素(包括分别用于过滤红色、绿色和蓝色光的红色、绿色和蓝色滤色片)可以对应于像素区域而设置在滤色片基板120上。
第一外围区域PA1可以接近主栅极线GL1-m至GLn-m的第一端而设置，并且可以包括顺序地向主栅极线GL1-m至GLn-m施加主栅极脉冲的主栅极驱动器210。主栅极驱动器210可以包括具有平台SRC1至SRCn的移位寄存器，这些平台串联地连接在一起。平台SRC1至SRCn的输出端子可以分别连接于主栅极线GL1-m至GLn-m。主栅极线GL1-m至GLn-m可以以一一对应的关系对应于平台SRC1至SRCn。因此，平台SRC1至SRCn可以顺序地向对应的主栅极线施加主栅极脉冲。
第二外围区域PA2可以接近主栅极线GL1-m至GLn-m的第二端而设置。第二外围区域PA2可以包括子栅极驱动器220，该子栅极驱动器连接于主栅极线GL1-m至GLn-m，以接收主栅极脉冲并向子栅极线GL1-s至GLn-s输出子栅极脉冲。子栅极驱动器220可以包括逆变器INC1至INCn，这些逆变器可以连接于子栅极线GL1-s至GLn-s。子栅极线GL1-s至GLn-s可以以一一对应的关系对应于逆变器INC1至INCn。因此，逆变器INC1至INCn可以在导通的同时向对应的子栅极线施加子栅极脉冲。
主栅极驱动器210的平台SRC1至SRCn以及子栅极驱动器220的逆变器INC1至INCn将在后面参照图2、图3、图4、图5和图6更详细地描述。
在本发明的该示例性实施例中，主栅极驱动器210和子栅极驱动器220可以与像素基本上同时地通过制造工艺(诸如薄膜形成工艺)设置在阵列基板110上。以这种方式，主栅极驱动器210和子栅极驱动器220可以集成到阵列基板110上，从而不再需要驱动芯片。因此，可以减小LCD装置500的尺寸。
第三外围区域PA3可以接近数据线DL1至DLm的一端而设置，并且带载封装件300的第一端可以连接于第三外围区域PA3。带载封装件300的第二端可以连接于印刷电路板400。数据驱动芯片310可以设置在带载封装件300上，以向数据线DL1至DLm提供数据信号。因此，数据驱动芯片310可以响应从印刷电路板400输出的控制信号而向数据线DL1至DLm提供数据信号。
第一栅极控制信号可以从印刷电路板400通过带载封装件300施加于主栅极驱动器210。此外，第二栅极控制信号可以从印刷电路板400通过带载封装件300施加于子栅极驱动器220。因此，主栅极驱动器210可以响应于第一栅极控制信号而向主栅极线GL1-m至GLn-m提供主栅极脉冲。子栅极驱动器220可以响应于第二栅极控制信号而向子栅极线GL1-s至GLn-s提供子栅极脉冲。
图2示出了用于图1所示的主栅极驱动器、子栅极驱动器和像素的内部模块等效电路的电路图。
参照图2，第一像素P1可以连接于第一主栅极线GL1-m、第一子栅极线GL1-s和第一数据线DL1，并且第二像素P2可以连接于第二主栅极线GL2-m、第二子栅极线GL2-s和第一数据线DL1。
第一像素P1可以包括第一主像素和第一子像素。第一主像素可以包括第一主薄膜晶体管T1-m和第一主像素电极MPE1，并且第一子像素可以包括第一子薄膜晶体管T1-s和第一子像素电极SPE1。
第一主薄膜晶体管T1-m可以连接于第一主栅极线GL1-m和第一数据线DL1，并且第一子薄膜晶体管T1-s可以连接于第一子栅极线GL1-s和第一数据线DL1。更具体地说，第一主薄膜晶体管T1-m的栅电极可以连接于第一主栅极线GL1-m，第一主薄膜晶体管T1-m的源电极可以连接于第一数据线DL1，并且第一主薄膜晶体管T1-m的漏电极可以连接于第一主像素电极MPE1。第一子薄膜晶体管T1-s的栅电极可以连接于第一子栅极线GL1-s，第一子薄膜晶体管T1-s的源电极可以连接于第一数据线DL1，并且第一子薄膜晶体管T1-s的漏电极可以连接于第一子像素电极SPE1。
第二像素P2可以包括第二主像素和第二子像素。第二主像素可以包括第二主薄膜晶体管T2-m和第二主像素电极MPE2，并且第二子像素可以包括第二子薄膜晶体管T2-s和第二子像素电极SPE2。
第二主薄膜晶体管T2-m可以连接于第二主栅极线GL2-m、第一数据线DL1和第二主像素电极MPE2，并且第二子薄膜晶体管T2-s可以连接于第二子栅极线GL2-s、第一数据线DL1和第二子像素电极SPE2。更具体地说，第二主薄膜晶体管T2-m的栅电极可以连接于第二主栅极线GL2-m，第二主薄膜晶体管T2-m的源电极可以连接于第一数据线DL1，并且第二主薄膜晶体管T2-m的漏电极可以连接于第二主像素电极MPE2。第二子薄膜晶体管T2-s的栅电极可以连接于第二子栅极线GL2-s，第二子薄膜晶体管T2-s的源电极可以连接于第一数据线DL1，并且第二子薄膜晶体管T2-s的漏电极可以连接于第二子像素电极SPE2。
主栅极驱动器210的第一平台SRC1可以连接于第一主栅极线GL1-m，以向第一主栅极线GL1-m施加第一主栅极脉冲。
第一平台SRC 1可以包括：第一输入端子IN1和第二输入端子IN2、第一时钟端子CK1和第二时钟端子CK2、截止电压(offvoltage)输入端子Vin、输出端子OUT、进位(carry)端子CR、以及复位端子RE。起始信号STV可以施加于第一输入端子IN1，第一时钟信号CK-L可以施加于第一时钟端子CK1，并且第二时钟信号CKB-L可以施加于第二时钟端子CK2。如图5所示并如下面更详细的描述，第二时钟信号CKB-L相对于第一时钟信号CK-L可以具有反向信号电平。
栅极截止电压Voff可以施加于截止电压输入端子Vin。在本发明的另一示例性实施例中，接地电压可以施加于截止电压输入端子Vin。可以根据主像素中的主薄膜晶体管T1-m至Tn-m的阙值电压来选择栅极截止电压Voff，并且根据薄膜晶体管是例如p型薄膜晶体管还是n型薄膜晶体管，该栅极截止电压可以变化。
第一主栅极脉冲可以从输出端子OUT输出到第一主栅极线GL1-m，并且进位信号可以从进位端子CR输出。此外，从第二平台SRC2输出的进位信号可以施加于第二输入端子IN2。
主栅极驱动器210的第二平台SRC2可以连接于第二主栅极线GL2-m，以向第二主栅极线GL2-m施加第二主栅极脉冲。
第二平台SRC2可以具有与第一平台SRC1相同的结构。第一时钟信号CK-L可以施加于第二时钟端子CK2，并且第二时钟信号CKB-L可以施加于第一时钟端子CK1。这种设置可以类似于主栅极驱动器210中的其它平台。具体地说，第一时钟信号CK-L可以施加于主栅极驱动器210的奇数平台的第一时钟端子CK1和偶数平台的第二时钟端子CK2。此外，第二时钟信号CKB-L可以施加于主栅极驱动器210的奇数平台的第二时钟端子CK2和偶数平台的第一时钟端子CK1。
虽然图2仅示出了主栅极驱动器210的第一平台SRC1和第二平台SRC2，随后的平台SRC3至SRCn可以具有与第一平台SRC1和第二平台SRC2相同的结构，所以将省略其详细描述。可以从最后的平台SRCn将进位信号提供给这些平台的复位端子RE，以使这些平台复位。
子栅极驱动器220的第一逆变器INC1可以连接于第一主栅极线GL1-m并连接于第一子栅极线GL1-s，并且可以响应于接收第一主栅极脉冲而向第一子栅极线GL1-s施加第一子栅极脉冲。
第一逆变器INC1可以包括输入端子IN、时钟端子CK、截止电压输入端子Vin和输出端子OUT。第一主栅极脉冲可以在输入端子IN处被接收，并且第三时钟信号CK-R可以施加于时钟端子CK。截止电压Voff可以施加于截止电压输入端子Vin，并且第一子栅极脉冲可以从输出端子OUT输出。栅极截止电压Voff可以与施加于第一平台SRC1的截止电压Voff相同。可替换地，施加于逆变器INC1至INCn的栅极截止电压Voff可以根据子像素中的子薄膜晶体管T1-s至Tn-s的阙值电压来选择，并且该栅极截止电压可以根据子薄膜晶体管是例如p型薄膜晶体管还是n型薄膜晶体管而变化。
子栅极驱动器220的第二逆变器INC2可以连接于第二主栅极线GL2-m，并且可以响应于接收第二主栅极脉冲而向第二子栅极线GL2-s施加第二子栅极脉冲。第二逆变器INC2可以包括与第一逆变器INC1的结构基本相同的结构。但是，第四时钟信号CKB-R可以施加于第二逆变器INC2的时钟端子CK。如图5所示并且如下面更详细的描述，第四时钟信号CKB-R相对于第三时钟信号CK-R可以具有反向信号电平。
图3示出了图2所示的主栅极驱动器的第一平台SRC1的内部电路图。
参照图3，第一平台SRC1可以包括：上拉区211、下拉区212、上拉驱动器213、抗波动区214、保持区216、切换区217、复位区218、以及进位区219。
上拉区211可以包括上拉晶体管NT1，该上拉晶体管包括：连接于上拉驱动器213的控制电极、连接于第一时钟端子CK1的输入电极、以及连接于输出端子OUT的输出电极。第一时钟信号CK-L可以施加于第一时钟端子CK1。上拉晶体管NT1可以响应于由上拉驱动器213提供的控制电压而向输出端子OUT输出第一时钟信号CK-L。因此，在1H阶段期间，第一主栅极脉冲可以由具有高电平的第一时钟信号CK-L拉起，这将在下面参照图5更详细地描述。
进位区219可以包括进位晶体管NT14，该进位晶体管包括：连接于上拉驱动器213的控制电极、连接于第一时钟端子CK1的输入电极、以及连接于进位端子CR的输出电极。进位晶体管NT14可以响应于由上拉驱动器213提供的控制电压而向进位端子CR输出第一时钟信号CK-L。因此，在1H阶段期间，第一进位信号可以由第一时钟信号CK-L增加至高电平。
下拉区212可以包括下拉晶体管NT2，该下拉晶体管包括：连接于第二输入端子IN2的控制电极、连接于输出端子OUT的输入电极、以及连接于截止电压输入端子Vin的输出电极。来自随后平台(诸如第二平台SRC2)的进位信号可以施加于第二输入端子IN2，并且栅极截止电压Voff可以施加于截止电压输入端子Vin。下拉晶体管NT2可以响应于第二主栅极脉冲而下拉已由第一时钟信号CK-L拉起的第一主栅极脉冲，使得第一主栅极脉冲具有对应于栅极截止电压Voff的电平。
上拉驱动器213可以包括缓冲晶体管NT3、第一电容器C1、第二电容器C2和放电晶体管NT4。缓冲晶体管NT3可以包括：输入端子和控制电极，两者都连接于第一输入端子IN1；以及输出电极，连接于上拉晶体管NT1的控制电极。起始信号STV可以施加于第一平台SRC1的第一输入端子IN1。第一电容器C1可以设置在上拉晶体管NT1的控制电极与输出电极之间，并且第二电容器C2可以设置在进位晶体管NT14的控制电极与输出电极之间。放电晶体管NT4可以包括：连接于缓冲晶体管NT3的输出电极的输入电极、连接于第二输入端子IN2的控制电极、以及连接于截止电压输入端子Vin的输出电极。
当缓冲晶体管NT3响应于起始信号STV而导通时，可以对第一电容器C1和第二电容器C2充电。如果第一电容器C1被充以等于或大于上拉晶体管NT1的阙值电压的电压，则上拉晶体管NT1可以导通。因此，第一时钟信号CK-L可以借助于上拉晶体管NT1输出到输出端子OUT，使得第一主栅极脉冲具有高电平。
当放电晶体管NT4响应于来自随后平台的进位信号而导通时，存储在第一电容器C1中的电压可以通过放电晶体管NT4放电到栅极截止电压Voff的电平。因此，第一节点N1的电势可以降低到栅极截止电压Voff的电平，并且上拉晶体管NT1可以切断，以将第一主栅极脉冲降低到低电平。
抗波动区214可以包括第一抗波动晶体管NT5、第二抗波动晶体管NT6、以及第三抗波动晶体管NT7。第一抗波动晶体管NT5可以包括：连接于第一时钟端子CK1的控制电极、连接于上拉晶体管NT1的输出电极的输入电极、以及连接于上拉晶体管NT1的控制电极的输出电极。第二抗波动晶体管NT6可以包括：连接于第二时钟端子CK2的控制电极、连接于第一输入端子IN1的输入电极、以及连接于上拉晶体管NT1的控制电极的输出电极。第三抗波动晶体管NT7可以包括：连接于第二时钟端子CK2的控制电极、连接于上拉晶体管NT1的输出电极的输入电极、以及连接于截止电压输入端子Vin的输出电极。第二时钟信号CKB-L可以施加于第二时钟端子CK2。
第一抗波动晶体管NT5可以响应施加于第一时钟端子CK1的第一时钟信号CK-L而向上拉晶体管NT1的控制电极提供可从输出端子OUT输出的第一主栅极脉冲。因此，由于第一主栅极脉冲，第一节点N1的电势可以保持在与栅极截止电压Voff的电平相对应的电平，从而防止第一节点N1的波动。第二抗波动晶体管NT6可以响应施加于第二时钟端子CK2的第二时钟信号CKB-L而向第一节点N1提供施加于第一输入端子IN1的起始信号STV。由于起始信号STV保持在低状态，所以第一节点N1的电势可以保持在低电平，从而可以防止第一节点N1的波动。此外，第三抗波动晶体管NT7可以响应于第二时钟信号CKB-L而将第一主栅极脉冲的电平降低到与栅极截止电压Voff相对应的电平，从而防止第一主栅极脉冲的波动。
保持区216可以包括保持晶体管NT8，该保持晶体管包括：连接于主逆变器217的输出端子的控制电极、连接于输出端子OUT的输入电极、以及连接于截止电压输入端子Vin的输出电极。
主逆变器217可以包括：第一倒相晶体管NT9、第二倒相晶体管NT10、第三倒相晶体管NT11、第四倒相晶体管NT12、第三电容器C3、以及第四电容器C4。主逆变器217可以向保持晶体管NT8的控制端子施加信号，以使保持晶体管NT8导通和截止。
第一倒相晶体管NT9可以包括：输入电极和控制电极，两者都连接于第一时钟端子CK1；以及输出电极，通过第四电容器C4连接于第二倒相晶体管NT10的输出电极。第二倒相晶体管NT10可以包括：连接于第一时钟端子CK1的输入电极、通过第三电容器C3连接于该输入电极的控制电极、以及连接于保持晶体管NT8的控制电极的输出电极。第三倒相晶体管NT11可以包括：连接于第一倒相晶体管NT9的输出电极的输入电极、连接于输出端子OUT的控制电极、以及连接于截止电压输入端子Vin的输出电极。第四倒相晶体管NT12可以包括：连接于保持晶体管NT8的控制电极的输入电极、连接于输出端子OUT的控制电极、以及连接于截止电压输入端子Vin的输出电极。
在其中第一主栅极脉冲处于高电平的1H阶段期间，第三倒相晶体管NT11和第四倒相晶体管NT12可以响应于第一主栅极脉冲而导通。因此，从第一倒相晶体管NT9和第二倒相晶体管NT10输出的第一时钟信号CK-L可以通过第三倒相晶体管NT11和第四倒相晶体管NT12而放电到与栅极截止电压Voff的电平相对应的电平。因此，在1H阶段期间，主逆变器217的输出端子可以向保持晶体管NT8的控制端子输出栅极截止电压Voff，并且保持晶体管NT8可以截止。
之后，当第一主栅极脉冲具有低电平时，第三倒相晶体管NT11和第四倒相晶体管NT12可以截止。因此，主逆变器217可以输出来自第一倒相晶体管NT9和第二倒相晶体管NT10的第一时钟信号CK-L。从而，当从主逆变器217输出的第一时钟信号CK-L具有高电平时，保持晶体管NT8将第一主栅极脉冲放电到与栅极截止电压Voff的电平相对应的电平。
同时，复位区218可以包括复位晶体管NT13，该复位晶体管包括：连接于复位端子RE的控制电极、连接于上拉晶体管NT1的控制电极的输入电极、以及连接于截止电压输入端子Vin的输出电极。复位晶体管NT13可以响应于最后平台SRCn中所产生的最后进位信号而将第一节点N1的电压降低到与栅极截止电压Voff的电平相对应的电平，该最后进位信号可以通过复位端子RE输入到复位晶体管NT13中。因此，上拉晶体管NT1和进位晶体管NT14可以响应于最后平台SRCn的最后进位信号而截止。
可将最后进位信号提供给这些平台的复位端子RE，以使平台的上拉晶体管NT1和进位晶体管NT14截止，从而使平台复位。
图4示出了图2所示的子栅极驱动器的逆变器INC1的内部电路图。
参照图4，第一逆变器INC1可以包括第五倒相晶体管NT15、第六倒相晶体管NT16、第七倒相晶体管NT17、第八倒相晶体管NT18、第五电容器C5、以及第六电容器C6。
第五倒相晶体管NT15可以包括：输入电极和控制电极，两者都连接于输入端子IN；以及输出电极，连接于第六电容器C6的第一电极。第六电容器C6的第二电极可以连接于输出端子OUT。第六倒相晶体管NT16可以包括：连接于输入端子IN的输入电极、连接于第五倒相晶体管NT15的输出电极的控制电极、以及连接于输出端子OUT的输出电极。第五电容器C5可以设置在输入端子IN与第六倒相晶体管NT16的控制电极之间。第七倒相晶体管NT17可以包括：连接于第五倒相晶体管NT15的输出电极的输入电极、连接于时钟端子CK的控制电极、以及连接于截止电压输入端子Vin的输出电极。第八倒相晶体管NT18可以包括：连接于输出端子OUT的输入电极、连接于时钟端子CK的控制电极、以及连接于截止电压输入端子Vin的输出电极。
在输入到输入端子IN的第一主栅极脉冲具有高电平的1H阶段期间，第五倒相晶体管NT15和第六倒相晶体管NT16可以响应于第一主栅极脉冲而导通。同时，当输入到时钟端子CK的第三时钟信号CK-R具有低电平时，第七倒相晶体管NT17和第八倒相晶体管NT18可以截止。此时，在与第三时钟信号CK-R的低阶段重叠的第一个H/2阶段期间，经过第五倒相晶体管NT15和第六倒相晶体管NT16的第一主栅极脉冲通过输出端子OUT而被输出。因此，在第一个H/2阶段期间，第一主栅极脉冲可以输出到第一子栅极线GL1-s，作为第一子栅极脉冲。
然后，如果将第三时钟信号CK-R的电平切换到高电平，则第七倒相晶体管NT17和第八倒相晶体管NT18可以导通。因此，当第七倒相晶体管NT17和第八倒相晶体管NT18导通时，在第二个H/2阶段期间，从第五倒相晶体管NT15和第六倒相晶体管NT16输出的第一主栅极脉冲可以放电到与栅极截止电压Voff的电平相对应的电平。从而，在第二个H/2阶段期间，当第三时钟信号CK-R处于高电平时，输出端子OUT可以输出与栅极截止电压Voff的电平相对应的电平的第一子栅极脉冲。
在这种方式中，由于在S-PVA LCD装置500中一个像素包括主像素和子像素，所以在1H阶段期间主像素和子像素可以导通，以驱动包括主像素和子像素的一个像素行(pixel row)。
子栅极驱动器220的每个随后的逆变器INC2至INCn均可以具有与包括在子栅极驱动器220中的主逆变器INC1的结构基本相同的结构。因此，与主栅极驱动器210相比，可以以更少的晶体管来操作子栅极驱动器220。因此，子栅极驱动器220的尺寸可以小于主栅极驱动器210的尺寸，并且可以简化S-PVA LCD装置500的制造工艺。
现在，将更详细地描述1H阶段和H/2阶段。根据本发明的示出实施例，主栅极驱动器210可以顺序地产生主栅极脉冲，以在1H阶段期间具有高电平信号，该1H阶段可以包括等于主栅极脉冲阶段的一半的阶段。在1H的第一个H/2阶段期间，子栅极驱动器220可以产生子栅极脉冲。第一阶段H/2可以是主栅极脉冲阶段的1/4阶段和1H阶段的一半。子栅极驱动器220可以包括多个逆变器INC1至INCn，其中每个逆变器接收主栅极脉冲以及第三时钟信号CK-R或第四时钟信号CKB-R，与施加于主栅极驱动器210的第一时钟信号CK-L或第二时钟信号CKB-L相比，第三时钟信号CK-R或第四时钟信号CKB-R中的每一个均延迟H/2阶段，以产生子栅极脉冲。
此外，第一时钟信号CK-L、第二时钟信号CKB-L、第三时钟信号CK-R、以及第四时钟信号CKB-R具有相同的频率和阶段设定，该阶段设定与等于主栅极脉冲阶段的2H阶段相对应。因此，主栅极驱动器210和子栅极驱动器220的驱动频率可以保持恒定，从而降低S-PVA LCD装置500的功率消耗。
图5示出了用于图2所示的第一时钟、第二时钟、第三时钟、第四时钟、第一主栅极脉冲、第二主栅极脉冲、第一子栅极脉冲和第二子栅极脉冲的波形的时序图。
参照图5，在其中第一主薄膜晶体管导通的1H阶段期间，第一时钟信号CK-L具有高电平。此外，由于第一时钟信号CK-L相对于第二时钟信号CKB-L具有倒相电平的信号，所以第二时钟信号CKB-L相对于第一时钟信号CK-L具有1H阶段的相移。而且，由于第三时钟信号CK-R相对于第四时钟信号CKB-R具有倒相电平的信号，所以第四时钟信号CKB-R相对于第三时钟信号CK-R具有1H阶段的相移。此外，第三时钟信号CK-R相对于第一时钟信号CK-L具有H/2阶段的相移，并且第四时钟信号CKB-R相对于第二时钟信号CKB-L具有H/2阶段的相移。
在1H阶段期间，第一平台SRC1输出第一主栅极脉冲G1-m，该第一主栅极脉冲具有的高电平对应于第一时钟信号CK-L的高电平。在1H阶段的第一个H/2阶段期间，第一逆变器INC1响应于接收第一主栅极脉冲G1-m而输出第一子栅极脉冲G1-s以及第三时钟信号CK-R。因此，在1H阶段的第一个H/2阶段期间，第一主栅极脉冲G1-m和第一子栅极脉冲G1-s具有高电平，并且该两脉冲分别施加于第一主栅极线GL1-m和第一子栅极线GL1-s。
在1H阶段的第一个H/2阶段之后，从第一逆变器INC1输出的第一子栅极脉冲G1-s被放电到与栅极截止电压Voff的电平相对应的低电平。因此，在1H阶段的第二个H/2阶段期间，仅第一主栅极脉冲G1-m具有高电平。
在下一个1H阶段期间，第二平台SRC2输出与第二时钟信号CKB-L的高阶段相对应的第二主栅极脉冲G2-m。在该下一个1H阶段的第一个H/2阶段期间，第二逆变器INC2响应于接收第二主栅极脉冲G2-m和第四时钟信号CKB-R而输出第二子栅极脉冲G2-s。因此，在该下一个1H阶段的第一个H/2阶段期间，第二主栅极脉冲G2-m和第二子栅极脉冲G2-s具有高电平，并且分别被施加于第二主栅极线GL2-m和第二子栅极线GL2-s。
之后，从第二逆变器INC2输出的第二子栅极脉冲G2-s被放电到与栅极截止电压Voff的电平相对应的低电平。因此，在该下一个1H阶段的第二个H/2阶段期间，仅第二主栅极脉冲G2-m具有高电平。
图6示出了对应于第一主栅极脉冲G1-m、第二主栅极脉冲G2-m、第一子栅极脉冲G1-s和第二子栅极脉冲G2-s的第一主像素电压、第二主像素电压、第一子像素电压和第二子像素电压的波形的时序图。
参照图2、图3、图4、图5和图6，在1H阶段期间，第一主薄膜晶体管T1-m响应处于高电平的第一主栅极脉冲G1-m而被导通，并且在1H阶段的第一个H/2阶段期间，第一子薄膜晶体管T1-s响应处于高电平的第一子栅极脉冲G1-s而被导通。
在1H阶段的第一个H/2阶段期间，第一子像素电压VpS1可以施加于第一数据线DL1。当导通时第一子像素电压VpS1可以通过第一主薄膜晶体管T1-m施加于第一主像素电极MPE1，并且当导通时可以通过第一子薄膜晶体管T1-s施加于第一子像素电极SPE1。
尽管在1H阶段的第二个H/2阶段期间，当第一主栅极脉冲G1-m处于高电平时第一主薄膜晶体管T1-m导通，但当第一子栅极脉冲G1-s切换到低电平时第一子薄膜晶体管T1-s截止。此外，在1H阶段的第二个H/2阶段期间，第一主像素电压VpM1可以施加于第一数据线DL1。因此，当导通时第一主像素电压VpM1可以通过第一主薄膜晶体管T1-m仅施加于第一主像素电极MPE1。
由于在1H阶段的第一个H/2阶段期间，第一主像素电极MPE1可以被充以第一子像素电压VpS1，所以在1H阶段的第二个H/2阶段期间，第一主像素电极MPE1可以在短时间内被充以第一主像素电压VpM1。因此，具有上述结构的S-PVA LCD装置500可以提高对应于主像素的液晶的响应速度。
同时，在下一个1H阶段期间，第二主薄膜晶体管T2-m可以响应处于高电平的第二主栅极脉冲G2-m而导通，并且在该下一个1H阶段的第一个H/2阶段期间，第二子薄膜晶体管T2-s可以响应处于高电平的第二子栅极脉冲G2-s而导通。
在该下一个1H阶段的第一个H/2阶段期间，第二子像素电压VpS2可以施加于第一数据线DL1。当导通时第二子像素电压VpS2可以通过第二主薄膜晶体管T2-m施加于第二主像素电极MPE2，并且当导通时可以通过第二子薄膜晶体管T2-s施加于第二子像素电极SPE2。
尽管在该下一个1H阶段的第二个H/2阶段期间，当第二主栅极脉冲G2-m处于高电平时第二主薄膜晶体管T2-m导通，但当第二子栅极脉冲G2-s切换到低电平时第二子薄膜晶体管T2-s截止。此外，在该下一个1H阶段的第二个H/2阶段期间，第二主像素电压VpM2可以仅施加于第一数据线DL1。因此，当导通时第二主像素电压VpM2可以通过第二主薄膜晶体管T2-m仅施加于第二主像素电极MPE2。
由于在该下一个1H阶段的第一个H/2阶段期间，第二主像素电极MPE2可以被充以第二子像素电压VpS2，所以在该下一个1H阶段的第二个H/2阶段期间，第二主像素电极MPE2可以在短时间内被充以第二主像素电压VpM2。因此，具有上述结构的S-PVA LCD装置500可以提高对应于主像素的液晶的响应速度。
根据具有上述结构的LCD装置，子栅极驱动器可以包括多个逆变器，这些逆变器接收主栅极脉冲以及由施加于主栅极驱动器的时钟信号延迟H/2阶段的时钟信号，以输出子栅极脉冲。
因此，与主栅极驱动器相比，可以通过使用较少数量的晶体管来操作子栅极驱动器。从而，可以减小子栅极驱动器的尺寸。此外，主栅极驱动器和子栅极驱动器的驱动频率保持恒定的频率，从而降低LCD装置的功率消耗。
对本领域技术人员来说很显然，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变化。因此，只要这些修改和变换在所附权利要求及其等同物的范围内，本发明的意图在于覆盖本发明的这些修改和变化。

Claims (21)

1.一种显示装置，包括：
第一基板，所述第一基板包括主栅极线、子栅极线、数据线、和像素，所述像素包括连接于所述主栅极线和所述数据线的主像素以及连接于所述子栅极线和所述数据线的子像素；
第二基板，与所述第一基板耦合并面对所述第一基板；
主栅极驱动器，在第一阶段向所述主栅极线施加第一主栅极脉冲；
子栅极驱动器，在第二阶段期间向所述子栅极线施加子栅极脉冲，其中，所述第二阶段包括所述第一阶段的一部分；以及
数据驱动器，在所述第二阶段期间向所述数据线施加子像素电压，并在第三阶段期间向所述数据线施加主像素电压，所述第三阶段包括所述第一阶段的与所述第二阶段分离的部分。
2.根据权利要求1所述的显示装置，其中，所述主栅极驱动器包括移位寄存器，所述移位寄存器具有串联连接的第一平台和第二平台，在所述第一阶段期间，所述第一平台向所述主栅极线提供所述第一主栅极脉冲。
3.根据权利要求2所述的显示装置，其中，所述主栅极驱动器通过薄膜形成工艺直接设置在所述第一基板上。
4.根据权利要求2所述的显示装置，其中，在对应于所述第一阶段的阶段期间，所述第一平台接收具有高电平的第一时钟信号，以在所述第一时钟信号具有高电平时输出所述第一主栅极脉冲，并且所述第二平台接收相对于所述第一时钟信号具有反向电平的第二时钟信号，以在所述第二时钟信号具有高电平时输出第二主栅极脉冲。
5.根据权利要求4所述的显示装置，其中，所述子栅极驱动器包括第一逆变器，所述第一逆变器在所述第二阶段期间接收所述第一主栅极脉冲并向所述子栅极线施加所述子栅极脉冲。
6.根据权利要求5所述的显示装置，其中，所述第一平台包括切换区，所述切换区具有的结构基本类似于所述逆变器的结构。
7.根据权利要求5所述的显示装置，其中，所述子栅极驱动器通过薄膜形成工艺直接设置在所述第一基板上。
8.根据权利要求5所述的显示装置，其中，在对应于所述第二阶段的阶段期间，所述第一逆变器接收具有低电平的第三时钟信号，以便在所述第三时钟信号具有低电平时输出奇数的子栅极脉冲。
9.根据权利要求8所述的显示装置，其中，所述子栅极驱动器进一步包括：
第二逆变器，所述第二逆变器接收相对于所述第三时钟信号具有反向电平的第四时钟信号，以便在所述第四时钟信号具有低电平时输出偶数的子栅极脉冲。
10.根据权利要求8所述的显示装置，其中，所述第一逆变器包括：
子上拉区，在所述第二阶段期间，所述子上拉区向输出端子输出所述第一主栅极脉冲；以及
放电区，在所述第三阶段期间，所述放电区将输出到所述输出端子的所述第一主栅极脉冲放电成与栅极截止电压的电平相对应的电平。
11.根据权利要求10所述的显示装置，其中，所述第一逆变器进一步包括：
输入端子，用于接收所述第一主栅极脉冲；
时钟端子，用于接收所述第三时钟信号；以及
电压输入端子，用于接收所述栅极截止电压。
12.根据权利要求9所述的显示装置，其中，所述第四时钟信号施加于所述第二逆变器的时钟端子。
13.根据权利要求12所述的显示装置，其中，所述第三时钟信号相对于所述第一时钟信号延迟的时间等于所述第二阶段，并且所述第四时钟信号相对于所述第二时钟信号延迟的时间等于所述第三阶段。
14.根据权利要求1所述的显示装置，
其中，所述主像素包括：
主薄膜晶体管，连接于所述主栅极线和所述数据线，以响应所述第一主栅极脉冲而输出所述主像素电压；以及
主像素电极，连接于所述主薄膜晶体管的输出电极，以接收所述主像素电压，并且其中，所述子像素包括：
子薄膜晶体管，连接于所述子栅极线和所述数据线，以响应所述子栅极脉冲而输出所述子像素电压；以及
子像素电极，连接于所述子薄膜晶体管的输出电极，以接收所述子像素电压。
15.根据权利要求14所述的显示装置，其中，所述主像素电压具有的电平高于所述子像素电压的电平。
16.根据权利要求15所述的显示装置，其中，在所述第二阶段期间，所述子薄膜晶体管响应所述子栅极脉冲而向所述子像素电极施加所述子像素电压，并且所述主薄膜晶体管响应所述第一主栅极脉冲而对所述主像素电极充以所述子像素电压。
17.根据权利要求16所述的显示装置，其中，在所述第三阶段期间，所述主薄膜晶体管向所述主像素电极施加所述主像素电压，并且所述子薄膜晶体管响应所述子栅极脉冲而截止。
18.一种液晶显示(LCD)装置，包括：
第一基板；
第二基板，面对所述第一基板；
像素，具有主像素和子像素；
主栅极驱动器，用于向所述主像素输出主栅极脉冲；以及
子栅极驱动器，用于响应所述主栅极脉冲而向所述子像素输出子栅极脉冲。
19.根据权利要求18所述的显示装置，进一步包括：
数据驱动器，连接于所述主像素和所述子像素，在第一阶段期间，所述数据驱动器向所述主像素和所述子像素输出第一数据信号，并且在第二阶段期间，向所述主像素输出第二数据信号。
20.根据权利要求19所述的显示装置，进一步包括：
子像素薄膜晶体管，具有连接于所述子栅极驱动器的栅电极、连接于所述数据驱动器的源电极、以及连接于子像素电极的漏电极，
其中，在所述第二阶段期间，所述子像素薄膜晶体管截止。
21.一种驱动显示装置的方法，所述方法包括：
在第一阶段期间，向主栅极线施加主栅极脉冲；
在第二阶段期间，向子栅极线施加子栅极脉冲，其中，所述第二阶段包括所述第一阶段的一部分；
在所述第二阶段期间，向数据线施加子像素电压，并在第三阶段期间，向所述数据线施加主像素电压，所述第三阶段包括所述第一阶段的与所述第二阶段分离的部分；
在所述第二阶段期间，响应所述子栅极脉冲，利用所述子像素电压显示子图像，并在所述第三阶段期间，响应所述主栅极脉冲，利用所述主像素电压显示主图像。
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