KR20120093664A

KR20120093664A - 표시장치

Info

Publication number: KR20120093664A
Application number: KR1020110013361A
Authority: KR
Inventors: 강신택; 김규태; 김언영; 김현환; 김성만
Original assignee: 삼성전자주식회사
Priority date: 2011-02-15
Filing date: 2011-02-15
Publication date: 2012-08-23
Also published as: US8605126B2; US20120206437A1

Abstract

표시장치는 복수의 게이트 라인, 복수의 데이터 라인, 및 복수의 화소를 포함한다. 게이트 라인들은 기판 상에 행 방향으로 연장된다. 데이터 라인들은 게이트 라인들과 절연되고 열 방향으로 연장된다. 화소들은 기판의 표시면에 구비되고 게이트 라인들 및 데이터 라인들에 연결된다. 화소들 중 동일한 열에 배열된 화소들은 화소 단위로 화소들에 인접한 두 데이터 라인 중 화소들의 좌측 또는 우측에 위치한 데이터 라인에 교번적으로 연결된다. 표시면을 열 방향을 따라 n(n은 2이상의 정수이다)개의 영역으로 나눌 때, 인접한 서로 다른 영역에 속하고 동일한 열에서 서로 가장 인접하게 배치된 두 화소는 동일한 데이터 라인에 연결된다.

Description

표시장치 {DISPLAY APPARATUS}

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 향상된 표시 특성을 갖는 표시장치에 관한 것이다.

일반적으로 액정표시장치는 화소 전극이 구비된 제1 기판, 공통 전극이 구비된 제2 기판, 및 상기 제1 및 제2 기판 사이에 구비된 액정층을 포함한다. 상기 액정표시장치는 상기 화소 전극 및 상기 공통 전극 사이에 형성된 전계에 따라 액정층의 광의 투과율을 변화시켜 영상을 표시한다.

상기 화소 전극에 전하가 축적되는 것을 방지하고 상기 화소 전극에 인가되는 전압을 용이하게 제어하기 위해, 상기 화소 전극에는 상기 공통 전극에 입력되는 전압을 기준으로 다른 극성의 전압을 교번적으로 입력한다. 그런데, 상기 화소 전극에 인가되는 전압을 전송하는 신호 라인들의 전압 변화가 상기 화소 전극에 충전된 전압을 변화시키는 현상이 나타난다.

따라서, 본 발명의 목적은 향상된 표시 특성을 갖는 표시장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 표시장치는 복수의 게이트 라인, 복수의 데이터 라인, 및 복수의 화소를 포함한다.

상기 게이트 라인들은 기판 상에 행 방향으로 연장된다. 상기 데이터 라인들은 상기 게이트 라인들과 절연되고 열 방향으로 연장된다. 상기 화소들은 상기 기판의 표시면에 구비되고 상기 게이트 라인들 및 상기 데이터 라인들에 연결된다.

상기 화소들 중 동일한 열에 배열된 화소들은 상기 화소 단위로 상기 화소들에 인접한 두 데이터 라인 중 상기 화소들의 좌측 또는 우측에 위치한 데이터 라인에 교번적으로 연결된다. 상기 표시면을 상기 열 방향을 따라 n(n은 2이상의 정수이다)개의 영역으로 나눌 때, 인접한 서로 다른 영역에 속하고 동일한 열에서 서로 가장 인접하게 배치된 두 화소는 동일한 데이터 라인에 연결된다.

이와 같은 표시장치에 따르면, 표시장치의 표시면에서 화소들이 배치된 위치에 관계없이, 상기 데이터 라인들이 상기 화소들에 충전된 전압을 변화시키는 양을 보다 균일하게 할 수 있다. 따라서, 상기 화소들과 상기 데이터 라인들 사이에 형성되는 기생 커패시턴스에 의한 영향을 균일하게 제어하여, 시청자에 개선된 화질을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도이다.
도 2a는 도 1의 제1 게이트 드라이버의 일 실시예에 따른 블록도이다.
도 2b는 도 1의 표시패널에 공급되는 신호들의 타이밍도이다.
도 3은 도 1에 도시된 표시장치의 일 실시예에 따른 평면도이다.
도 4a는 도 3의 제1 표시면에 구비된 화소들의 확대 평면도이다.
도 4b는 도 3의 제2 표시면에 구비된 화소들의 확대 평면도이다.
도 5a는 도 3의 표시패널에 인가되는 신호들의 일 실시예에 따른 타이밍도이다.
도 5b는 도 5a의 신호들이 인가될 때, 서브 화소들에 인가된 전압의 극성을 나타낸 평면도이다.
도 6a는 도 3의 표시패널에 인가되는 신호들의 다른 실시예에 따른 타이밍도이다.
도 6b는 도 6a의 신호들이 인가될 때, 서브 화소들에 인가된 전압의 극성을 나타낸 평면도이다.
도 6c는 도 6a의 데이터 신호의 극성 변화를 도시한 타이밍도이다.
도 7a는 도 6a의 타이밍도에서 데이터 신호의 극성이 반전되는 부분을 확대한 타이밍도이다.
도 7b는 도 1의 표시패널의 일 실시예에 따른 확대 평면도이다.
도 7c는 도 7b의 표시패널에 공급되는 신호들의 타이밍도이다.
도 8은 도 1에 도시된 표시장치의 다른 실시예에 따른 평면도이다.
도 9a는 도 8의 제1 및 제3 표시면에 구비된 화소들의 확대 평면도이다.
도 9b는 도 8의 제2 표시면에 구비된 화소들의 확대 평면도이다.
도 10은 도 8의 표시패널에 인가되는 신호들의 타이밍도이다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도이다.

도 1을 참조하면, 표시장치(100)는 표시패널(110), 제1 게이트 드라이버(120), 제2 게이트 드라이버(140), 데이터 드라이버(130), 및 타이밍 컨트롤러(150)를 포함한다.

상기 타이밍 컨트롤러(150)는 상기 표시장치(100)의 외부로부터 영상신호(RGB) 및 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(150)는 상기 데이터 드라이버(130)와의 인터페이스 사양에 맞도록 상기 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')을 상기 데이터 드라이버(130)로 제공한다. 또한, 상기 타이밍 컨트롤러(150)는 데이터 제어신호(DCS), 예를 들어, 출력개시신호, 수평개시신호, 및 극성반전신호 등을 상기 데이터 드라이버(130)로 제공한다.

상기 타이밍 컨트롤러(150)는 제1 게이트 제어신호(GCS1), 예를 들어, 제1 클럭 신호, 제2 클럭 신호, 개시신호, 오프전압 등을 상기 제1 게이트 드라이버(120)로 제공한다. 또한, 상기 타이밍 컨트롤러(150)는 제2 게이트 제어신호(GCS2)를 상기 제2 게이트 드라이버(140)로 제공한다.

상기 제1 및 제2 게이트 드라이버(120, 140)는 상기 타이밍 컨트롤러(150)로부터 제공되는 상기 제1 및 제2 게이트 제어신호(GCS1, GCS2)에 각각 응답해서 게이트 신호들(G1~Gn)을 순차적으로 출력한다.

상기 데이터 드라이버(130)는 상기 타이밍 컨트롤러(150)로부터 제공되는 상기 데이터 제어신호(DCS)에 응답해서 상기 영상신호들(R'G'B')을 데이터 전압들(D1~Dm)로 변환하여 출력한다. 상기 출력된 데이터 전압들(D1~Dm)은 상기 표시패널(110)로 인가된다.

상기 표시패널(110)은 다수의 게이트 라인(GL1~GLn), 상기 게이트 라인들(GL1~GLn)과 교차하는 다수의 데이터 라인(DL1~DLm), 및 화소들(PX)을 포함한다.

상기 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 1에는 하나의 화소를 예로서 도시하였다.

각 화소(PX)는 박막 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 상기 박막 트랜지스터(TR)의 게이트 전극은 상기 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결되고, 소스 전극은 상기 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결되며, 드레인 전극은 화소 전극(PX) 및 스토리지 커패시터(Cst)에 연결된다.

상기 게이트 라인들(GL1~GLn) 중 열 방향으로 홀수 번째에 배치된 게이트 라인들(GL1, GL3, ..., GLn-1)은 상기 제1 게이트 드라이버(120)에 연결되고, 상기 게이트 라인들(GL1~GLn) 중 열 방향으로 짝수 번째에 배치된 게이트 라인들(GL2, GL4, ..., GLn)은 상기 제2 게이트 드라이버(140)에 연결된다.

상기 데이터 라인들(DL1~DLm)은 상기 데이터 드라이버(130)에 연결된다. 상기 게이트 라인들(GL1~GLn)은 상기 제1 및 제2 게이트 드라이버(120, 140)로부터 제공되는 게이트 신호들(G1~Gn)을 수신하고, 상기 데이터 라인들(DL1~DLm)은 상기 데이터 드라이버(130)로부터 제공되는 데이터 전압들(D1~Dm)을 수신한다.

각 화소(PX)의 박막 트랜지스터(TR)는 대응하는 게이트 라인으로 공급되는 게이트 신호에 응답하여 턴-온되고, 대응하는 데이터 라인으로 공급된 데이터 전압은 턴-온된 박막 트랜지스터를 통해 상기 화소 전극(PE)에 인가된다. 한편, 상기 화소 전극(PE)과 마주하여 전계를 형성하는 공통 전극(CE)에는 공통전압이 인가된다.

상기 화소 전극(PE)과 상기 공통 전극(CE) 사이에는 상기 공통전압과 상기 데이터 전압의 전위차에 해당하는 전계가 형성된다. 각 화소(PX)는 상기 전계의 크기에 따라 광 투과율을 제어하여 영상을 표시할 수 있다.

도 1에 도시되지 않았지만, 상기 표시장치(100)는 상기 표시패널(100)에 인접하게 배치되어 상기 표시패널(100)로 광을 공급하는 백라이트 유닛을 더 포함할 수 있다. 상기 백라이트 유닛은 복수의 광원을 구비하고, 상기 광원들은 발광 다이오드(LED), 냉음극 형광 램프(Cold Cathode Fluorecent Lamp) 등을 포함할 수 있다.

도 2a는 도 1의 제1 게이트 드라이버의 일 실시예에 따른 블록도이다.

도 2a를 참조하면, 상기 제1 게이트 드라이버(120)는 회로부(CP) 및 상기 회로부(CP)에 인접하여 구비된 배선부(LP)를 포함한다.

상기 회로부(CP)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1)는 제1 내지 제n-1 출력 단자(OUT1, OUT3, ..., OUTn-1)로 제1 내지 제n-1 게이트 신호를 순차적으로 출력한다. 구체적으로, 상기 제1 내지 제n-1 출력 단자(OUT1, OUT3, ..., OUTn-1)는 상기 게이트 라인들(GL1~GLn) 중 열 방향으로 홀수 번째에 배치된 게이트 라인들(GL1, GL3, ..., GLn-1)에 연결되어 상기 홀수번째 게이트 라인들(GL1, GL3, ..., GLn-1)에 상기 제1 내지 제n-1 게이트 신호를 제공한다.

상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 오프전압단자(V1), 리셋단자(RE), 캐리단자(CR), 및 출력단자(OUT)를 포함한다.

상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1) 중 홀수번째 스테이지(SRC1, SRC5,..., SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭 신호(CKV)가 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1) 중 짝수번째 스테이지(SRC3, ..., SRCn-1)의 상기 제1 클럭단자(CK1)에는 상기 제1 클럭 신호(CKV)와 다른 위상을 갖는 제2 클럭 신호(CKVB)가 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC5,..., SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC3, ..., SRCn-1)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭 신호(CKV)가 제공된다.

상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1) 각각의 제1 입력단자(IN1)에는 개시신호(STV) 또는 이전 스테이지의 게이트 신호가 입력된다. 한편, 상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1) 각각의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호가 입력된다. 상기 제n+1 스테이지(SRCn+1)는 상기 제n-1 스테이지(SRCn-1)의 제2 입력단자(IN2)에 캐리신호를 제공하기 위하여 더미로 마련된 스테이지이다. 상기 제n+1 스테이지(SRCn+1) 아래에는 스테이지가 존재하지 않으므로 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호 대신에 상기 개시신호(STV)가 제공된다.

상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1)의 상기 오프전압단자(V1)에는 오프전압(VSS)이 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1)의 리셋단자(RE)에는 상기 제n+1 스테이지(SRCn+1)로부터 출력된 제n+1 게이트 신호가 제공된다.

상기 홀수번째 스테이지(SRC1, SRC5,..., SRCn+1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭 신호(CKV)가 출력되고, 상기 짝수번째 스테이지(SRC3, ..., SRCn-1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 짝수번째 스테이지(SRC3, ..., SRCn-1)의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공된다. 또한, 상기 제1 내지 제n-1 스테이지(SRC1, SRC3, ..., SRCn-1)의 출력단자(OUT)로부터 각각 출력된 제1 내지 제n-1 게이트 신호는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.

한편, 상기 배선부(LP)는 상기 제1 내지 제5 신호 라인(SL1~SL5)을 포함한다. 상기 제1 내지 제4 신호 라인(SL1~SL4)은 상기 타이밍 컨트롤러(150)로부터 상기 오프전압(VSS), 상기 제1 클럭 신호(CKV), 상기 제2 클럭 신호(CKVB), 및 상기 개시신호(STV)를 각각 입력받아 상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1)로 제공한다. 상기 제5 신호 라인(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 제n+1 게이트 신호를 상기 제1 내지 제n+1 스테이지(SRC1, SRC3, ..., SRCn-1, SRCn+1)의 리셋단자(RE)로 제공한다.

도 2a에 도시되지 않았으나, 상기 제2 게이트 드라이버(140)는 상기 제1 게이트 드라이버(120)와 유사하게 구성되어, 상기 게이트 라인들(GL1~GLn) 중 상기 짝수 번째 게이트 라인들(GL2, GL4, ..., GLn)에 게이트 신호를 제공할 수 있다.

도 2b는 도 1의 표시패널에 공급되는 신호들의 타이밍도이다.

도 2b에는 열 방향을 따라 첫번째 내지 세번째, n-1번째, 및 n번째에 출력되는 게이트 신호들(G1~Gn) 및 행 방향을 따라 i번째에 출력되는 데이터 신호(Di)를 예로써 도시하였다.

상기 게이트 신호들(G1~Gn) 및 상기 데이터 신호(Di)는 프레임 시간(FP) 단위로 반복되어 제공되는데, 도 2b에는 두 프레임 시간의 신호 타이밍을 도시하였다.

상기 프레임 시간(FP)은 데이터 입력 시간(DIP) 및 블랭크 시간(BP)을 포함한다.

상기 데이터 입력 시간(DIP)에는 상기 데이터 라인들(D1~Dm)로 데이터 신호가 공급되는데, 도 2b에는 i번째 데이터 라인을 따라 공급되는 i번째 데이터 신호(Di)를 도시하였다. 상기 i번째 데이터 신호(Di)는 상기 i번째 데이터 라인을 따라 구비된 화소들에 1H 시간 단위로 순차적으로 데이터 전압을 공급한다.

상기 블랭크 시간(BP)은 상기 표시장치(100)가 다음 프레임의 데이터 전압을 인가하기 위해 준비하는데 사용된다.

상기 게이트 신호들(G1~Gn) 각각은 매 프레임 마다 2H 시간의 하이 구간, 즉 게이트-온 신호를 갖고, 상기 게이트 신호들(G1~Gn)의 하이 구간은 1H 시간 단위로 순차적으로 발생된다. 따라서, 인접한 두 게이트 신호의 하이 구간은 1H 시간 동안 중첩된다. 또한, 상기 첫번째 게이트 신호(G1)의 하이 구간이 끝나면, 상기 세번째 게이트 신호(G3)의 하이 구간이 시작된다.

상기 게이트 신호들(G1~Gn) 각각의 2H의 하이 구간 중 첫번째 1H 시간은 프리차지 구동을 위한 시간이며, 두번째 1H 시간은 실질적으로 데이터 전압이 입력되는 시간을 의미한다. 구체적으로, 상기 두번째 게이트 신호(G2)의 첫번째 2H 하이 구간 중 1H 시간은 상기 첫번째 게이트 신호(G1)의 두번째 1H 하이 구간과 중첩되는데, 이때 입력되는 데이터 전압은 실질적으로 상기 첫번째 게이트 신호(G1)가 입력되는 상기 첫번째 게이트 라인(GL1)에 연결된 화소에 입력되고, 상기 두번째 게이트 신호(G2)가 입력되는 두번째 게이트 라인에 연결된 화소는 다음 데이터 전압을 수신하기 위해 프리차지된다.

도 2b에서, 상기 블랭크 시간(BP)은 1H 시간보다 긴 시간을 갖는 것으로 도시하였으나, 실시형태에 따라 상기 블랭크 시간(BP)은 1H 시간과 같거나 더 큰 범위에서 적절하게 조절될 수 있다.

도 2b에서는 본 발명의 표시장치(100)가 현재 게이트 라인에 게이트-온 신호가 인가될 때, 다음 게이트 라인에 미리 게이트-온 신호를 인가하는 프리차지 방식으로 구동되는 것을 설명하였으나, 이에 한정되는 것은 아니다. 또한, 도 2b에서 상기 제1 및 제2 게이트 드라이버(120, 140)는 상기 표시패널(110)에 실장되는 것으로 예로써 도시한 것으로, 이에 한정되는 것은 아니다.

도 3은 도 1에 도시된 표시장치의 일 실시예에 따른 평면도이다.

상기 표시장치(100)는 상기 표시패널(110)의 일측에 구비되어 구동신호를 출력하는 인쇄회로기판(180)을 더 포함한다.

상기 표시패널(110)은 제1 기판(111), 상기 제1 기판(111)과 마주하는 제2 기판(112) 및 상기 제1 기판(111)과 상기 제2 기판(112) 사이에 개재된 액정층(미도시)으로 이루어질 수 있다.

상기 인쇄회로기판(180)은 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(160)를 통해 상기 표시패널(110)에 연결되고, 상기 테이프 캐리어 패키지들(160) 상에는 다수의 구동칩(170)이 각각 실장된다.

도 3에 도시되지 않았지만, 상기 구동칩들(170) 각각에는 상기 데이터 드라이버(130)가 내장할 수 있다. 여기서, 상기 제1 및 제2 게이트 드라이버(120, 140)는 상기 표시패널(110)에 박막 공정을 통해 직접적으로 형성될 수 있다. 또한 상기 구동칩들(170)은 상기 표시패널(110) 상에 칩 온 글라스(Chip On Glass: COG) 형태로 실장될 수 있다. 이 경우, 상기 구동칩들(170)은 하나의 칩에 통합될 수도 있다.

상기 게이트 라인들(GL1~GLn), 상기 데이터 라인들(DL1~DLm), 및 상기 화소들(PX)은 상기 제1 기판(111)에 구비될 수 있다. 상기 공통 전극은 상기 제2 기판(112)에 구비될 수 있다.

상기 표시패널(110)의 표시면(DA)에는 복수의 화소(PX)가 구비된다. 도 3에는 12행 및 16열로 배열된 화소들(PX)을 예로써 도시하였다.

상기 표시면(DA)은 상기 표시면(DA)의 상반부에 해당하는 제1 표시면(A1) 및 상기 표시면(DA)의 하반부에 해당하는 제2 표시면(A2)으로 구분된다. 상기 제1 및 제2 표시면(A1, A2)에 구비된 화소들의 배치 형태는 아래의 도면의 참조하여 자세히 설명한다.

도 4a는 도 3의 제1 표시면에 구비된 화소들의 확대 평면도이고, 도 4b는 도 3의 제2 표시면에 구비된 화소들의 확대 평면도이다.

도 4a를 참조하면, 2행 3열로 배열된 6개의 화소를 예로써 도시하였다. 상기 제1 표시면(A1)에는 도 4a의 6개의 화소가 반복되게 배열되어 구비될 수 있다. 또한, 각 화소는 2개의 서브 화소를 포함하여, 상기 서브 화소들은 2행 6열로 배열된다.

각 화소에 포함된 두 서브 화소 중 하나는 상기 화소의 상측에 구비된 게이트 라인에 연결되고, 상기 두 서브 화소 중 다른 하나는 상기 화소의 하측에 구비된 게이트 라인에 연결된다. 구체적으로, 1행 1열에 위치한 서브 화소(B11)는 상기 서브 화소(B11)의 상측에 구비된 j-1번째 게이트 라인(GLj-1)에 연결되고, 1행 2열에 위치한 서브 화소(R12)는 상기 서브 화소(R12)의 하측에 구비된 j번째 게이트 라인(GLj)에 연결된다.

이때, 도면에 표시된 'B11'에서 'B'는 서브 화소가 표시하는 색을 나타내며, '11'은 행 번호와 열 번호를 나타낸다. 따라서, 'B11'이라 하면, 1행 1열에 구비된 청색 서브 화소임을 나타낸다. 상기 서브 화소들 중 1행 2열, 1행 5열, 2행 2열, 및 2행 5열의 서브 화소들(R12, R15, R22, R25)은 적색을 표시하고, 1행 3열, 1행 6열, 2행 3열, 및 2행 6열의 서브 화소들(G13, G16, G23, G26)은 녹색을 표시하며, 1행 1열, 1행 4열, 2행 1열, 및 2행 4열의 서브 화소들(B11, B14, B21, B24)은 청색을 표시한다.

또한, 각 화소에 포함된 두 서브 화소는 동일한 데이터 라인에 연결되는데, 상기 화소의 좌측에 구비된 데이터 라인 및 상기 화소의 우측에 구비된 데이터 라인 중 어느 하나에 연결된다. 다시 말해, 상기 화소들 중 동일한 열에 배열된 화소들은 상기 화소 단위로 상기 화소들에 인접한 두 데이터 라인 중 상기 화소들의 좌측 또는 우측에 위치한 데이터 라인에 교번적으로 연결된다.

구체적으로, 1행에 구비된 서브 화소들(B11, R12, G13, B14, R15, G16)은 상기 서브 화소들의 우측에 구비된 데이터 라인에 연결되고, 2행에 구비된 서브 화소들(B21, R22, G23, B24, R25, G26)은 상기 서브 화소들의 좌측에 구비된 데이터 라인에 연결된다. 즉, 1행 1열 및 1행 2열에 배열된 서브 화소들(B11, R12)은 상기 서브 화소들(B11, R12)의 우측에 배치된 i번째 데이터 라인(DLi)에 연결된다.

각 화소에 구비된 2개의 서브 화소 중 하나는 상기 서브 화소들이 연결된 데이터 라인에 인접하게 구비되고, 다른 하나는 상기 서브 화소들이 연결되지 않은 데이터 라인에 인접하게 배치된다. 따라서, 상기 서브 화소들이 연결되지 않은 데이터 라인에 인접하게 배치된 서브 화소는 상기 서브 화소들이 연결되지 않은 데이터 라인을 따라 전송되는 신호에 영향을 받게 된다. 구체적으로, 1행 1열에 위치한 서브 화소(B11)는 상기 서브 화소(B11)가 연결되지 않은 i-1번째 데이터 라인(DLi-1)에 인접하게 배치되어, 상기 i-1번째 데이터 라인(DLi-1)으로 인가되는 신호에 따라 상기 서브 화소(B11)에 인가된 전압의 값이 더 높게 또는 더 낮게 변화될 수 있다.

상기 서브 화소들에 인접한 데이터 라인들로 인가되는 신호에 의한 영향이 규칙적으로 나타날 경우, 시청자가 그 영향을 인지할 가능성이 더 높아진다. 따라서, 도 4a에서는 상기 서브 화소들이 상기 게이트 라인들 및 상기 데이터 라인들에 불규칙적으로 연결되도록 구성하였다. 예를 들어, 1행 1열 및 1행 3열의 서브 화소(B11, G13)는 상기 서브 화소들(B11, G13)의 상측에 위치한 j-1번째 게이트 라인(GLj-1)에 연결되나, 1행 5열의 서브 화소(R15)는 상기 서브 화소(R15)의 하측에 위치한 j번째 게이트 라인(GLj)에 연결된다.

다시 말해, j-1번째 게이트 라인(GLj-1) 및 j+1번째 게이트 라인(GLj+1)은 상기 표시면(DA)의 상부에서부터 홀수 번째에 배열된 게이트 라인들이고, 제j 게이트 라인(GLj) 및 제j+2 게이트 라인(GLj+2)은 짝수 번째에 배열된 게이트 라인들이다. 상기 서브 화소들을 상기 홀수 번째에 배열된 게이트 라인들에 연결된 제1형 서브 화소 및 상기 짝수 번째에 배열된 게이트 라인들에 연결된 제2형 서브 화소로 구분할 때, 도 4a의 서브 화소들 중 1행 1열, 1행 3열, 1행 6열, 2행 1열, 2행 3열, 및 2행 6열의 서브 화소들(B11, G13, G16, B21, G23, G26)은 상기 제1형 서브 화소이고, 1행 2열, 1행 4열, 1행 5열, 2행 2열, 2행 4열, 및 2행 5열의 서브 화소들(R12, B14, R15, R22, B24, R25)은 상기 제2형 서브 화소이다.

도 4b를 참조하면, 2행 3열로 배열된 6개의 화소를 예로써 도시하였다. 상기 제2 표시면(A2)에는 도 4b의 6개의 화소가 반복되게 배열되어 구비될 수 있다. 또한, 각 화소는 2개의 서브 화소를 포함하여, 상기 서브 화소들은 2행 6열로 배열된다.

각 화소에 포함된 두 서브 화소는 동일한 데이터 라인에 연결되는데, 상기 화소의 좌측에 구비된 데이터 라인 및 상기 화소의 우측에 구비된 데이터 라인 중 어느 하나에 연결된다. 구체적으로, 1행에 구비된 서브 화소들은 상기 서브 화소들의 좌측에 구비된 데이터 라인에 연결되고, 2행에 구비된 서브 화소들은 상기 서브 화소들의 우측에 구비된 데이터 라인에 연결된다. 즉, 1행 1열 및 1행 2열에 배열된 서브 화소들(B11, R12)은 상기 서브 화소들(B11, R12)의 좌측에 배치된 i번째 데이터 라인(DLi)에 연결된다.

상기 서브 화소들에 인접한 데이터 라인들로 인가되는 신호에 의한 영향이 규칙적으로 나타날 경우, 시청자가 그 영향을 인지할 가능성이 더 높아진다. 따라서, 도 4b에서는 상기 서브 화소들이 상기 게이트 라인들 및 상기 데이터 라인들에 불규칙적으로 연결되도록 구성하였다. 예를 들어, 1행 1열의 서브 화소(B11)는 상기 서브 화소(B11)의 상측에 위치한 k-1번째 게이트 라인(GLk-1)에 연결되나, 1행 3열 및 1행 5열의 서브 화소들(G13, R15)은 상기 서브 화소들의 하측에 위치한 k번째 게이트 라인(GLk)에 연결된다.

다시 말해, k-1번째 게이트 라인(GLk-1) 및 k+1번째 게이트 라인(GLk+1)은 상기 표시면(DA)의 상부에서부터 홀수 번째에 배열된 게이트 라인들이고, k번째 게이트 라인(GLk) 및 k+2번째 게이트 라인(GLk+2)은 짝수 번째에 배열된 게이트 라인들이다. 상기 서브 화소들을 상기 홀수 번째에 배열된 게이트 라인들에 연결된 제1형 서브 화소 및 상기 짝수 번째에 배열된 게이트 라인들에 연결된 제2형 서브 화소로 구분할 때, 도 4b의 서브 화소들 중 1행 1열, 1행 4열, 1행 6열, 2행 2열, 2행 3열, 및 2행 6열의 서브 화소들(B11, B14, G16, R22, G23, G26)은 상기 제1형 서브 화소이고, 1행 2열, 1행 3열, 1행 5열, 2행 1열, 2행 4열, 및 2행 5열의 서브 화소들(R12, G13, R15, B21, B24, R25)은 상기 제2형 서브 화소이다.

도 5a는 도 3의 표시패널에 인가되는 신호들의 일 실시예에 따른 타이밍도이고, 도 5b는 도 5a의 신호들이 인가될 때, 서브 화소들에 인가된 전압의 극성을 나타낸 평면도이다.

도 5a를 참고하면, 첫번재 게이트 라인(GL1)부터 n번째 게이트 라인(GLn)까지 순차적으로 게이트-온 신호가 공급된다. 즉, 첫번째 게이트 신호(G1)부터 n번째 게이트 신호(Gn)는 순차적으로 하이 구간이 발생된다. a번째 게이트 신호(Ga)는 상기 표시면(DA)의 중심부에 배치된 어느 하나의 게이트 라인에 인가되는 신호를 나타낸다.

데이터 신호들(D1~Dm)은 프레임 단위로 양의 극성을 갖는 데이터 전압이 입력되는 구간과 음의 극성을 갖는 데이터 전압이 입력되는 구간으로 나뉜다. 도 5a에는 데이터 라인에 입력되는 데이터 전압의 극성만을 도시한 것으로, 데이터 전압의 크기는 각 서브 화소에 인가되는 전압에 따라 다르다.

상기 데이터 라인들(DL1~DLm) 중 인접한 두 데이터 라인들은 서로 반대되는 극성을 갖는 데이터 전압이 인가된다. 즉, 상기 표시패널(110)의 데이터 라인들(DL1~DLm)에는 컬럼 반전된 데이터 전압들이 입력된다.

구체적으로, i번째 데이터 신호(Di)는 한 프레임 시간 동안 양의 극성을 갖는 데이터 전압(Vp)이 입력되는 구간을 갖고, 다음 프레임 시간 동안 음의 극성을 갖는 데이터 전압(Vn)이 입력되는 구간을 갖는다. i+1번째 데이터 신호(Di+1)는 상기 i번째 데이터 신호(Di)와 반대로, 한 프레임 시간 동안 음의 극성을 갖는 데이터 전압(Vn)이 입력되는 구간을 갖고, 다음 프레임 시간 동안 양의 극성을 갖는 데이터 전압(Vp)이 입력되는 구간을 갖는다.

첫번째 게이트 라인(GL1) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제1 화소(PX(G1, Di))라 하면, 상기 제1 화소(PX(G1, Di))의 전압은 첫번째 게이트 신호(G1)의 하이 구간에서 제1 전압(Vc)으로 충전된다. 그런데, 인접한 데이터 라인으로 전송되는 신호의 극성이 한 프레임 단위로 변하므로, 상기 신호의 극성 변화에 영향을 받는다. 따라서, 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)은 제2 전압(Va)으로 전압 레벨이 변화된다. 도 5a에서 상기 제2 전압(Va)은 상기 제1 전압(Vc)보다 낮은 레벨을 갖는 것으로 예로써 도시하였으나, 상기 제2 전압(Va)은 상기 제1 전압(Vc)보다 높은 레벨을 가질 수 있다.

a번째 게이트 라인(GLa) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제2 화소(PX(Ga, Di))라 하면, 상기 제2 화소(PX(Ga, Di))의 전압은 a번째 게이트 신호(Ga)의 하이 구간에서 제1 전압(Vc)으로 충전된다. 상기 제1 화소(PX(G1, Di))에서와 같이, 상기 제2 화소(PX(Ga, Di))의 전압도 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다. 다만, 상기 제1 화소(PX(G1, Di))에 비해, 상기 제2 화소(PX(Ga, Di))는 상기 제1 전압(Vc)으로 유지되는 구간이 더 짧다.

n번째 게이트 라인(GLn) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제3 화소(PX(Gn, Di))라 하면, 상기 제3 화소(PX(Gn, Di))의 전압은 n번째 게이트 신호(Gn)의 하이 구간에서 제1 전압(Vc)으로 충전된다. 상기 제1 및 제2 화소들(PX(G1, Di), PX(Ga, Di))에서와 같이, 상기 제3 화소(PX(Gn, Di))의 전압도 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다. 다만, 상기 제1 및 제2 화소들(PX(G1, Di), PX(Ga, Di))에 비해, 상기 제3 화소(PX(Gn, Di))는 상기 제1 전압(Vc)으로 유지되는 구간이 더 짧다.

상기 제1 전압(Vc)은 특정 계조를 표시하기 위해 그 특정 계조에 해당하는 전압을 의미하는 것으로, 상기 제1 내지 제3 화소들(PX(G1, Di), PX(Ga, Di), PX(Gn, Di))에 인가되어 유지되어야 하는 전압이다. 그런데, 도 5a에 도시된 바와 같이, 상기 제1 전압(Vc)이 제2 전압(Va)으로 전압 레벨이 변화되면, 상기 특정 계조를 표시할 수 없다.

상기 제1 내지 제3 화소들(PX(G1, Di), PX(Ga, Di), PX(Gn, Di))의 전압 변화를 서로 비교하면, 상기 제1 화소(PX(G1, Di))는 상기 제1 전압(Vc)으로 유지되는 시간이 상기 제2 및 제3 화소들(PX(Ga, Di), PX(Gn, Di))에 비해 길어, 상기 전압 레벨 변화의 영향이 크지 않다. 그러나, 화소들이 위치가 상기 표시면(DA)의 하단부로 갈수록 상기 전압 레벨 변화의 영향은 커진다.

구체적으로, 상기 제3 화소(PX(Gn, Di))는 상기 제1 전압(Vc)으로 충전된 직후, 상기 제2 전압(Va)으로 전압 레벨이 변하므로, 실질적으로 상기 특정 계조와 다른 계조를 표시할 수 있다.

도 5b에는, 상기 제1 표시면(A1)에 구비된 12개의 서브 화소 및 상기 제2 표시면(A2)에 구비된 12개의 서브 화소가 도시되었다. 다시 말해, 도 5b는 상기 제1 및 제2 표시면(A1, A2)의 경계면에 인접한 24개의 서브 화소를 도시한 것으로, 1행 및 2행의 서브 화소들은 상기 제1 표시면(A1)에 속하고, 3행 및 4행의 서브 화소들은 상기 제2 표시면(A2)에 속한다.

i번째 데이터 라인(DLi)에 양의 극성을 갖는 데이터 전압이 인가되고, i+1번째 데이터 라인(DLi+1)에 음의 극성을 갖는 데이터 전압이 인가될 때, 상기 서브 화소들에 인가된 전압의 극성을 도 5b에 표시하였다. 구제적으로, 1행 1열의 서브 화소(B(+))에 표기된 'B(+)'에서 'B'는 상기 서브 화소(B(+))가 표시하는 색, 즉 청색을 의미하고, '(+)'는 상기 서브 화소(B(+))에 충전된 전압의 극성, 즉 양의 극성을 의미한다.

상기 데이터 라인들(DL1~DLm)에 컬럼 반전된 신호가 인가된 경우, 상기 서브 화소들은 화소 단위로 도트 반전된 전압이 인가된다. 다만, 상기 제1 및 제2 표시면(A1, A2)의 경계에서 열 방향으로 인접한 서브 화소들은 동일한 극성의 전압으로 충전된다.

도 6a는 도 3의 표시패널에 인가되는 신호들의 다른 실시예에 따른 타이밍도이고, 도 6b는 도 6a의 신호들이 인가될 때, 서브 화소들에 인가된 전압의 극성을 나타낸 평면도이며, 도 6c는 도 6a의 데이터 신호의 극성 변화를 도시한 타이밍도이다.

도 6a를 참고하면, 데이터 신호들(D1~Dn)은 1/2 프레임 단위로 양의 극성을 갖는 데이터 전압(Vp)이 입력되는 구간과 음의 극성을 갖는 데이터 전압(Vn)이 입력되는 구간으로 나뉜다. 도 6a에는 데이터 라인에 입력되는 데이터 전압의 극성만을 도시한 것으로, 데이터 전압의 크기는 각 서브 화소에 인가되는 전압에 따라 다르다. 설명의 편의를 위해, 도 6a에는 첫번째 및 n번째 게이트 라인들(GL1, GLn) 및 이에 연결된 서브 화소들(PX(G1, Di), PX(Gn, Di))에 입력되는 신호들만을 도시하였다.

상기 데이터 라인들(DL1~DLm) 중 인접한 두 데이터 라인들은 서로 반대되는 극성을 갖는 데이터 전압이 인가된다. 즉, 상기 표시패널(100)의 데이터 라인들(DL1~DLm)에는 컬럼 반전된 데이터 전압들이 입력된다.

첫번째 게이트 라인(GL1) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제1 화소(PX(G1, Di))라 하면, 상기 제1 화소(PX(G1, Di))의 전압은 첫번째 게이트 신호(G1)의 하이 구간에서 제1 전압(Vc)으로 충전된다. 그런데, 인접한 데이터 라인으로 전송되는 신호의 극성이 1/2 프레임 단위로 변하므로, 상기 신호의 극성 변화에 영향을 받는다. 따라서, 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)은 제2 전압(Va)으로 전압 레벨이 변화된다.

n번째 게이트 라인(GLn) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제2 화소(PX(Gn, Di))라 하면, 상기 제2 화소(PX(Gn, Di))의 전압은 n번째 게이트 신호(Gn)의 하이 구간에서 제1 전압(Vc)으로 충전된다. 상기 제1 화소(PX(G1, Di))에서와 같이, 상기 제2 화소(PX(Gn, Di))의 전압도 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다.

상기 제1 및 제2 화소들(PX(G1, Di), PX(Gn, Di))의 전압 변화를 서로 비교하면, 상기 제1 및 제2 화소들(PX(G1, Di), PX(Gn, Di)) 모두 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다. 그러나, 상기 제1 전압(Vc)으로 유지되는 시간은 상기 제1 및 제2 화소들(PX(G1, Di), PX(Gn, Di))에서 유사하게 나타난다.

상기 제1 전압(Vc)은 특정 계조를 표시하기 위해 그 특정 계조에 해당하는 전압을 의미한다고 볼 때, 도 5a와 비하여 도 6a의 경우, 상기 표시면(DA)의 상부에 위치한 화소들은 상기 제1 전압(Vc)으로 유지되는 시간이 감소하나, 상기 표시면(DA)의 하부에 위치한 화소들은 상기 제1 전압(Vc)으로 유지되는 시간이 증가한다. 따라서, 상기 표시면(DA)에서 서브 화소들의 위치에 관계없이, 상기 서브 화소들이 인접한 데이터 라인으로 전송되는 신호의 영향을 균일하게 받으면, 시청자가 그 영향에 의해 계조의 변화를 인지할 가능성은 더 낮을 수 있다.

도 6a에서, 데이터 신호들은 1/2 프레임 단위로 양의 극성의 전압 및 음의 극성의 전압을 반복하여 갖는 것으로 예로써 도시하였으나, 실시형태에 따라 상기 데이터 신호들은 1/2x(x은 1이상의 정수이다) 프레임 단위로 양의 극성의 전압 및 음의 극성의 전압을 반복하여 가질 수 있다.

도 6b는 상기 제1 및 제2 표시면(A1, A2)의 경계면에 인접한 24개의 서브 화소를 도시한 것으로, 1행 및 2행의 서브 화소들은 상기 제1 표시면(A1)에 속하고, 3행 및 4행의 서브 화소들은 상기 제2 표시면(A2)에 속한다.

도 5b에서와 같이 도 6b에는, i번째 데이터 라인(Di)에 양의 극성을 갖는 데이터 전압이 인가되고, i+1번째 데이터 라인(Di+1)에 음의 극성을 갖는 데이터 전압이 인가될 때, 상기 서브 화소들에 인가된 전압의 극성을 표시하였다.

상기 데이터 라인들(DL1~DLm)에 컬럼 반전된 신호가 인가된 경우, 상기 서브 화소들은 화소 단위로 도트 반전된 전압이 인가된다. 또한, 도 5b에서와 달리, 상기 제1 및 제2 표시면(A1, A2)의 경계에서 열 방향으로 인접한 서브 화소들도 서로 다른 극성의 전압으로 충전된다. 따라서, 상기 제1 및 제2 표시면(A1, A2)의 경계에서의 표시 특성도 개선될 수 있다.

다시 도 6a를 참고하면, 상기 제1 화소(PX(G1, Di))에는 항상 양의 극성을 갖는 전압이 충전되고, 상기 제2 화소(PX(Gn, Di))에는 항상 음의 극성을 갖는 전압이 충전된다. 하나의 화소에 하나의 극성을 갖는 전압만이 인가되면, 화소에 전하가 축적되어 시간의 경과에 따라 표시 특성에 차이가 생길 수 있다.

도 6c를 참고하면, 60 프레임 시간 동안의 i번째 데이터 신호(Di) 및 i+1번째 데이터 신호(Di+1)의 극성 변화를 도 6c에 도시하였다.

상기 i번째 및 i+1번째 데이터 신호(Di, Di+1)는 각각 첫번째 프레임 시간(1st FP)부터 30번째 프레임 시간(30th FP)까지 30 프레임 시간 동안 1/2 프레임 시간 단위로 양의 극성인 전압(Vp) 및 음의 극성인 전압(Vn)을 반복하여 가지나, 30번째 프레임 시간(30th FP)과 31번째 프레임 시간(31th FP) 사이 구간에서 동일한 극성의 전압으로 유지되는 구간을 갖는다.

도 6a 내지 도 6c를 참고하면, 상기 제1 화소(PX(G1, Di))에는 30 프레임 시간 동안 양의 극성을 갖는 데이터 전압(Vp)이 인가되고, 다음 30 프레임 동안 음의 극성을 갖는 데이터 전압(Vn)이 인가된다. 반대로, 상기 제2 화소(PX(Gn, Di))는 30 프레임 동안 음의 극성을 갖는 데이터 전압(Vn)이 인가되고, 다음 30 프레임 동안 양의 극성을 갖는 데이터 전압(Vp)이 인가된다.

도 6c에 따르면, 하나의 서브 화소에 동일한 극성인 전압만이 인가되는 것을 방지할 수 있다. 도 6c의 타이밍도는 예로써 도시한 것으로, 데이터 신호가 동일 극성의 전압을 한 프레임 시간 유지하는 구간은 10 프레임마다, 20 프레임마다, 또는 60 프레임마다 구비될 수 있다.

도 7a는 도 6a의 타이밍도에서 데이터 신호의 극성이 반전되는 부분을 확대하여 도시한 신호들의 타이밍도이다. 구체적으로, 도 3 및 도 7a를 참고할 때, 상기 제1 표시면(A1)에 속하는 화소들(PX)에 출력되는 제l-3 게이트 신호(Gl-3) 및 제l-2 게이트 신호(Gl-2)와, 상기 제2 표시면(A2)에 속하는 화소들에 출력되는 제l-1 게이트 신호(Gl-1), 제l 게이트 신호(Gl), 및 제l+1 게이트 신호(Gl+1)를 i번째 데이터 라인(DLi)에 입력되는 i번째 데이터 신호(Di)의 극성 변화와 함께 도시하였다.

도 7a를 참고하면, 상기 i번째 데이터 신호(Di)의 극성이 변환되는 시점에 상기 제l-1 게이트 신호(Gl-1)가 하이 구간을 갖는다. 구체적으로, 상기 제l-1 게이트 신호(Gl-1)의 하이 구간에서 상기 i번째 데이터 신호(Di)의 극성이 변환되어, 프리차지 구동을 위한 상기 제l-1 게이트 신호(Gl-1)의 첫번째 1H 시간에서 상기 i번째 데이터 신호(Di)는 양의 극성을 갖고, 데이터 전압이 입력되는 상기 제l-1 게이트 신호(Gl-1)의 두번째 1H 시간에서 상기 i번째 데이터 신호(Di)는 음의 극성을 갖는다. 따라서, 상기 제l-1 게이트 신호(Gl-1)를 받는 화소들은 다른 화소들과 달리 실질적으로 프리차지되지 않아, 원하는 데이터 전압을 인가받을 수 없다. 따라서, 아래 첨부된 도 7b와 같은 표시패널을 해결방안으로 고려할 수 있다.

도 7b는 도 3의 표시패널의 일 실시예에 따른 확대 평면도이다. 설명의 편의를 위해, 도 7b에는 제1 및 제2 게이트 드라이버(120, 140) 및 제1 내지 제n 게이트 라인들(GL1~GLn)을 간략하게 도시하였다.

도 7b를 참고하면, 상기 표시패널(110)은 열 방향으로 배열된 제1 내지 제n 게이트 라인(GL1~GLn), 및 상기 제1 내지 제n 게이트 라인(GL1~GLn)에 연결된 제1 및 제2 게이트 드라이버(120, 140)를 포함한다. 상기 제1 게이트 드라이버(120)는 제1 스테이지(SRC1), 제3 스테이지(SRC3), 제n-1 스테이지(SRCn-1) 등의 홀수 스테이지를 포함하고, 상기 제2 게이트 드라이버(140)는 제2 스테이지(SRC2), 제4 스테이지(SRC4), 제n 스테이지(SRCn) 등의 짝수 스테이지를 포함한다.

상기 제1 게이트 드라이버(120)는 제l-3 스테이지(SRCn-3) 및 제l-1 스테이지(SRCn-1) 사이에 더미 스테이지(SRCd)를 더 포함한다. 상기 더미 스테이지(SRCd)는 상기 제1 내지 제n 게이트 라인들(GL1~GLn)에 연결되지 않고, 단지 게이트-온 신호의 출력 타이밍을 지연시키는 기능을 한다.

도 7b를 참고하면, 제l-1 게이트 라인(GLl-1)에 입력되는 게이트-온 신호를 제l-2 게이트 라인(GLl-2)에 입력되는 게이트-온 신호에 비해 2H 시간 지연시키기 위해, 상기 제l-1 게이트 라인(GLl-1)을 상기 제2 게이트 드라이버(140)의 제l 스테이지(SRCl)에 연결한다. 구체적으로, 상기 제1 표시면(A1)에 속하는 제1 내지 제l 게이트 라인들(GL1~GLl) 중 홀수번째 게이트 라인들(GL1, GL3, ..., GLl-3)은 홀수 스테이지(SRC1, SRC3, ..., SRCl-1)에 각각 연결되고, 짝수번째 게이트 라인들(GL2, GL4, ..., GLl-2)은 짝수 스테이지(SRC2, SRC4, ..., SRCl-2)에 각각 연결된다. 반면에, 상기 제2 표시면(A2)에 속하는 제l-1 내지 제n 게이트 라인들(GLl-1~GLn) 중 홀수번째 게이트 라인들(GLl-1, GLl+1, ..., GLn-1)은 짝수 스테이지(SRCl, SRCl+2, ..., SRCn)에 각각 연결되고, 짝수번째 게이트 라인들(GLl, GLl+2, ..., GLn)은 홀수 스테이지(SRCl-1, ..., SRCn-3, SRCn-1)에 각각 연결된다.

도 7b에는, 상기 제l-1 게이트 라인(GLl-1)에 입력되는 게이트-온 신호를 상기 제l-2 게이트 라인(GLl-2)에 입력되는 게이트-온 신호에 비해 2H 시간 지연시키기 위한 구성을 일 예로 도시한 것으로, 지연 시간에 따라 상기 제1 및 제2 게이트 드라이버(120, 140)는 다르게 구성될 수 있다.

도 7c는 도 7b의 표시패널에 공급되는 신호들의 타이밍도이다. 구체적으로, 도 7c에는 도 7a에 대응하는 신호들의 타이밍을 도시하였다.

도 7c를 참고하면, 도 7a에서와 달리, 제l-1 게이트 신호(Gl-1)의 하이 구간은 제l 게이트 신호 Gl)의 하이 구간보다 2H 시간 지연되어 나타난다. 따라서, 상기 i번째 데이터 신호(Di)의 극성이 변환되는 시점에 상기 제l-1 게이트 신호(Gl-1)는 하이 구간을 갖지 않아, 상기 제l-1 게이트 신호(Gl-1)를 받는 화소들도 다른 화소들과 같이 정상적으로 프리차지되고, 원하는 데이터 전압을 인가받을 수 있다.

도 8은 도 1에 도시된 표시장치의 다른 실시예에 따른 평면도이다. 도 8의 표시장치에 있어서, 도 3에 도시된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 구체적인 설명은 생략한다.

상기 표시패널(210)은 제1 기판(211), 상기 제1 기판(211)과 마주하는 제2 기판(212) 및 상기 제1 기판(211)과 상기 제2 기판(212) 사이에 개재된 액정층(미도시)으로 이루어질 수 있다.

상기 표시패널(210)의 표시면(DA)에는 복수의 화소(PX)가 구비된다. 도 8에는 12행 및 16열로 배열된 화소들(PX)을 예로써 도시하였다.

상기 표시면(DA)은 상기 표시면(DA)의 상부에 해당하는 제1 표시면(A1), 상기 표시면(DA)의 중심부에 해당하는 제2 표시면(A2), 및 상기 표시면(DA)의 하부에 해당하는 제3 표시면(A3)으로 구분된다. 상기 제1 내지 제3 표시면(A1, A2, A3)에 구비된 화소들의 배치 형태는 아래의 도면의 참조하여 자세히 설명한다.

도 9a는 도 8의 제1 및 제3 표시면(A1, A3)에 구비된 화소들의 확대 평면도이고, 도 9b는 도 8의 제2 표시면(A2)에 구비된 화소들의 확대 평면도이다. 도 9a 및 도 9b의 화소 배열은 각각 도 4a 및 도 4b에 도시된 것과 동일하다.

도 10은 도 8의 표시패널에 인가되는 신호들의 타이밍도이다.

도 10을 참고하면, 첫번재 게이트 라인(GL1)부터 n번째 게이트 라인(GLn)까지 순차적으로 게이트-온 신호가 공급된다. 즉, 첫번째 게이트 신호(G1)부터 n번째 게이트 신호(Gn)는 순차적으로 하이 구간이 발생된다. a번째 게이트 신호(Ga)는 상기 제2 표시면(A2)에 배치된 어느 하나의 게이트 라인에 인가되는 신호를 나타낸다.

데이터 신호들은 1/3 프레임 단위로 양의 극성을 갖는 데이터 전압(Vp)이 입력되는 구간과 음의 극성을 갖는 데이터 전압(Vn)이 입력되는 구간으로 나뉜다. 도 10에는 데이터 라인들에 입력되는 데이터 신호들의 극성만을 도시한 것으로, 데이터 신호들의 크기는 각 서브 화소에 인가되는 전압에 따라 다르다.

첫번째 게이트 라인(GL1) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제1 화소(PX(G1, Di))라 하면, 상기 제1 화소(PX(G1, Di))의 전압은 첫번째 게이트 신호(G1)의 하이 구간에서 양의 극성을 갖는 제1 전압(Vc)으로 충전된다. 그런데, 인접한 데이터 라인으로 전송되는 신호의 극성이 1/3 프레임 단위로 변하므로, 상기 신호의 극성 변화에 영향을 받는다.

인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)은 제2 전압(Va)으로 전압 레벨이 변화된다. 1/3 프레임 시간 이후, 인접한 데이터 라인으로 전송되는 신호의 극성이 다시 변하는 시점에 상기 제2 전압(Va)은 상기 제1 전압(Vc)으로 전압 레벨이 다시 변화된다. 인접한 데이터 라인으로 전송되는 신호의 극성이 1/3 프레임 단위로 변하므로, 상기 제1 화소(PX(G1, Di))에 충전된 전압의 이러한 변화는 1/3 프레임 단위로 나타난다.

도 10에서 상기 제2 전압(Va)은 상기 제1 전압(Vc)보다 낮은 레벨을 갖는 것으로 예로써 도시하였으나, 상기 제2 전압(Va)은 상기 제1 전압(Vc)보다 높은 레벨을 가질 수 있다.

a번째 게이트 라인(GLa) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제2 화소(PX(Ga, Di))라 하면, 상기 제2 화소(PX(Ga, Di))의 전압은 a번째 게이트 신호(Ga)의 하이 구간에서 음의 극성을 갖는 제1 전압(Vc)으로 충전된다. 상기 제1 화소(PX(G1, Di))에서와 같이, 상기 제2 화소(PX(Ga, Di))의 전압도 1/3 프레임 시간 마다 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다.

n번째 게이트 라인(GLn) 및 i번째 데이터 라인(DLi)에 연결되는 서브 화소를 제3 화소(PX(Gn, Di))라 하면, 상기 제3 화소(PX(Gn, Di))의 전압은 n번째 게이트 신호(Gn)의 하이 구간에서 양의 극성을 갖는 제1 전압(Vc)으로 충전된다. 상기 제1 및 제2 화소들(PX(G1, Di), PX(Ga, Di))에서와 같이, 상기 제3 화소(PX(Gn, Di))의 전압도 1/3 프레임 시간마다 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다.

상기 제1 내지 제3 화소들(PX(G1, Di), PX(Ga, Di), PX(Gn, Di))의 전압 변화를 서로 비교하면, 상기 제1 내지 제3 화소들(PX(G1, Di), PX(Ga, Di), PX(Gn, Di)) 모두 인접한 데이터 라인으로 전송되는 신호의 극성이 변하는 시점에 상기 제1 전압(Vc)에서 제2 전압(Va)으로 전압 레벨이 변화된다. 그러나, 상기 제1 및 제2 전압(Vc, Va)으로 유지되는 시간은 상기 제1 내지 제3 화소들(PX(G1, Di), PX(Ga, Di), PX(Gn, Di))에서 유사하게 나타난다.

따라서, 상기 표시면(DA)에서 서브 화소들의 위치에 관계없이, 상기 서브 화소들이 인접한 데이터 라인으로 전송되는 신호의 영향을 균일하게 받으면, 시청자가 그 영향에 의해 계조의 변화를 인지할 가능성은 더 낮을 수 있다.

도 3 및 도 8에서 상기 표시면(DA)은 각각 2개 및 3개의 영역으로 구분되는 것으로 설명되었으나, 본 발명은 이에 한정되는 것은 아니며, 상기 표시면(DA)은 y개의 영역(y는 2이상의 정수이다)으로 구분될 수 있다.

상기 표시면(DA)을 상기 열 방향을 따라 y개의 영역으로 나눌 때, 인접한 서로 다른 영역에 속하고 동일한 열에서 서로 가장 인접하게 배치된 두 화소는 동일한 데이터 라인에 연결된다. 다만, 각 영역에 구비되는 화소들의 구성을 다르게 설명하였으나, 각 영역에 구비되는 화소들의 구성이 동일할 수도 있다.

또한, 상기 표시면(DA)을 y개의 영역을 구분되는 경우, 상기 데이터 라인들(DL1~DLm)에는 1/y 프레임 시간 단위로 극성이 다른 데이터 전압들이 인가될 수 있다.

도 8 및 도 10에 도시되지 않았으나, 도 7b 및 도 7c에서와 유사하게, 상기 제1 및 제2 게이트 드라이버(120, 140)는 데이터 신호의 극성이 변환되는 시점에서 게이트 신호가 하이 구간을 갖지 않도록 게이트-온 신호의 출력을 지연시키기 위한 적어도 하나의 더미 스테이지를 포함할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치 110: 표시패널
120: 제1 게이트 드라이버 130: 데이터 드라이버
140: 제2 게이트 드라이버 150: 타이밍 컨트롤러
160: 테이프 캐리어 패키지 170: 구동칩
180: 인쇄회로기판

Claims

기판 상에 행 방향으로 연장된 복수의 게이트 라인;
상기 게이트 라인들과 절연되고 열 방향으로 연장된 복수의 데이터 라인; 및
상기 기판의 표시면에 구비되고 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 화소를 포함하고,
상기 화소들 중 동일한 열에 배열된 화소들은 화소 단위로 상기 화소들에 인접한 두 데이터 라인 중 상기 화소들의 좌측 또는 우측에 위치한 데이터 라인에 교번적으로 연결되며,
상기 표시면을 상기 열 방향을 따라 n(n은 2이상의 정수이다)개의 영역으로 나눌 때, 인접한 서로 다른 영역에 속하고 동일한 열에서 서로 가장 인접하게 배치된 두 화소는 동일한 데이터 라인에 연결되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 데이터 라인들 각각에는 1/n 프레임 단위로 기 설정된 기준 전압에 대하여 서로 다른 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 데이터 라인들 중 서로 인접한 두 데이터 라인에는 상기 기 설정된 기준 전압에 대하여 서로 다른 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 게이트 라인들은 상기 열 방향을 따라 홀수 번째에 배치된 제1 게이트 라인 및 상기 열 방향을 따라 짝수 번째에 배치된 제2 게이트 라인을 포함하고, 각 화소는 2개의 서브 화소를 포함하며, 상기 2개의 서브 화소 중 하나는 상기 제1 게이트 라인에 연결되고, 상기 2개의 서브 화소 중 다른 하나는 상기 제2 게이트 라인에 연결되는 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 화소들은,
각각 2행 3열로 배열된 6개의 화소를 포함하고, 상기 n개의 영역들 중 상기 열 방향을 따라 홀수 번째 영역에 반복하여 배열되는 복수의 제1 화소 그룹; 및
각각 2행 3열로 배열된 6개의 화소를 포함하고, 상기 n개의 영역들 중 상기 열 방향을 따라 짝수 번째 영역에 반복하여 배열되는 복수의 제2 화소 그룹으로 구분되는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 서브 화소들은 상기 제1 게이트 라인에 연결되는 제1형 서브 화소 및 상기 제2 게이트 라인에 연결되는 제2형 서브 화소로 구분되고, 상기 제1 화소 그룹들 각각에 포함된 2행 6열의 서브 화소들 중 1행 1열, 1행 3열, 1행 6열, 2행 1열, 2행 3열, 및 2행 6열의 서브 화소들은 상기 제1형 서브 화소이고, 1행 2열, 1행 4열, 1행 5열, 2행 2열, 2행 4열, 및 2행 5열의 서브 화소들은 상기 제2형 서브 화소인 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 제2 화소 그룹들 각각에 포함된 2행 6열의 서브 화소들 중 1행 1열, 1행 4열, 1행 6열, 2행 2열, 2행 3열, 및 2행 6열의 서브 화소들은 상기 제1형 서브 화소이고, 1행 2열, 1행 3열, 1행 5열, 2행 1열, 2행 4열, 및 2행 5열의 서브 화소들은 상기 제2형 서브 화소인 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 제1 및 제2 화소 블록들 각각에 포함된 2행 6열의 서브 화소들 중 1행 2열, 1행 5열, 2행 2열, 및 2행 5열의 서브 화소들은 적색을 표시하고, 1행 3열, 1행 6열, 2행 3열, 및 2행 6열의 서브 화소들은 녹색을 표시하며, 1행 1열, 1행 4열, 2행 1열, 및 2행 4열의 서브 화소들은 청색을 표시하는 것을 특징으로 하는 표시장치.
제4항에 있어서, n은 2이고, 상기 화소들은,
각각 2행 3열로 배열된 6개의 화소를 포함하고, 상기 표시면의 제1 영역에 반복하여 배열된 복수의 제1 화소 그룹; 및
각각 2행 3열로 배열된 6개의 화소를 포함하고, 상기 표시면의 제2 영역에 반복하여 배열된 복수의 제2 화소 그룹으로 구분되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 데이터 라인들 각각에는 1/(2m) (m은 1이상의 정수이다) 프레임 단위로 다른 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 데이터 라인들 각각에는 2이상의 프레임 시간 단위로 적어도 한 프레임동안 동일한 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 서브 화소들은 상기 제1 게이트 라인에 연결되는 제1형 서브 화소 및 상기 제2 게이트 라인에 연결되는 제2형 서브 화소로 구분되고, 상기 제1 화소 그룹들 각각에 포함된 2행 6열의 서브 화소들 중 1행 1열, 1행 3열, 1행 6열, 2행 1열, 2행 3열, 및 2행 6열의 서브 화소들은 상기 제1형 서브 화소이고, 1행 2열, 1행 4열, 1행 5열, 2행 2열, 2행 4열, 및 2행 5열의 서브 화소들은 상기 제2형 서브 화소인 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 제2 화소 그룹들 각각에 포함된 2행 6열의 서브 화소들 중 1행 1열, 1행 4열, 1행 6열, 2행 2열, 2행 3열, 및 2행 6열의 서브 화소들은 상기 제1형 서브 화소이고, 1행 2열, 1행 3열, 1행 5열, 2행 1열, 2행 4열, 및 2행 5열의 서브 화소들은 상기 제2형 서브 화소인 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 제1 및 제2 화소 블록들 각각에 포함된 2행 6열의 서브 화소들 중 1행 2열, 1행 5열, 2행 2열, 및 2행 5열의 서브 화소들은 적색을 표시하고, 1행 3열, 1행 6열, 2행 3열, 및 2행 6열의 서브 화소들은 녹색을 표시하며, 1행 1열, 1행 4열, 2행 1열, 및 2행 4열의 서브 화소들은 청색을 표시하는 것을 특징으로 하는 표시장치.
제4항에 있어서, n은 3이고, 상기 화소들은,
각각 2행 3열로 배열된 6개의 화소를 포함하고, 상기 표시면의 첫번째 및 세번째 영역에 반복하여 배열된 복수의 제1 화소 그룹; 및
각각 2행 3열로 배열된 6개의 화소를 포함하고, 상기 표시면의 두번째 영역에 반복하여 배열된 복수의 제2 화소 그룹으로 구분되는 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 데이터 라인들 각각에는 1/3 프레임 시간 단위로 다른 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 서브 화소들은 상기 제1 게이트 라인에 연결되는 제1형 서브 화소 및 상기 제2 게이트 라인에 연결되는 제2형 서브 화소로 구분되고, 상기 제1 화소 그룹들 각각에 포함된 2행 6열의 서브 화소들 중 1행 1열, 1행 3열, 1행 6열, 2행 1열, 2행 3열, 및 2행 6열의 서브 화소들은 상기 제1형 서브 화소이고, 1행 2열, 1행 4열, 1행 5열, 2행 2열, 2행 4열, 및 2행 5열의 서브 화소들은 상기 제2형 서브 화소인 것을 특징으로 하는 표시장치.
제17항에 있어서, 상기 제2 화소 그룹들 각각에 포함된 2행 6열의 서브 화소들 중 1행 1열, 1행 4열, 1행 6열, 2행 2열, 2행 3열, 및 2행 6열의 서브 화소들은 상기 제1형 서브 화소이고, 1행 2열, 1행 3열, 1행 5열, 2행 1열, 2행 4열, 및 2행 5열의 서브 화소들은 상기 제2형 서브 화소인 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 제1 및 제2 화소 블록들 각각에 포함된 2행 6열의 서브 화소들 중 1행 2열, 1행 5열, 2행 2열, 및 2행 5열의 서브 화소들은 적색을 표시하고, 1행 3열, 1행 6열, 2행 3열, 및 2행 6열의 서브 화소들은 녹색을 표시하며, 1행 1열, 1행 4열, 2행 1열, 및 2행 4열의 서브 화소들은 청색을 표시하는 것을 특징으로 하는 표시장치.
제4항에 있어서,
상기 제1 게이트 라인에 게이트 신호를 출력하는 제1 게이트 드라이버;
상기 제2 게이트 라인에 게이트 신호를 출력하는 제2 게이트 드라이버;
상기 데이터 라인들에 데이터 전압을 인가하는 데이터 드라이버; 및
상기 제1 및 제2 게이트 드라이버에 게이트 제어신호를 출력하고, 상기 데이터 드라이버에 영상신호 및 데이터 제어신호를 출력하는 타이밍 컨트롤러를 더 포함하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 게이트 라인들에 게이트-온 신호들을 제공하는 복수의 스테이지를 포함하는 게이트 드라이버를 더 포함하고, 상기 게이트 드라이버는 상기 두 화소에 상기 게이트-온 신호들을 각각 제공하는 두 스테이지 사이에 배치되어 상기 게이트-온 신호들의 출력 타이밍을 지연시키는 더미 스테이지를 더 포함하는 것을 특징으로 하는 표시장치.
제21항에 있어서, 상기 스테이지들은 상기 게이트 라인들에 1H 시간 단위로 순차적으로 2H 시간 동안 게이트-온 신호를 제공하고, 상기 두 스테이지에서 출력되는 두 게이트-온 신호 중 나중에 출력되는 게이트-온 신호는 먼저 출력되는 게이트-온 신호에 비해 적어도 2H 시간만큼 지연되어 출력되는 것을 특징으로 하는 표시장치.