CN112735322A - 一种gip电路及驱动方法 - Google Patents

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Abstract

本发明公布一种GIP电路及驱动方法，GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；晶体管T1连接晶体管T12、晶体管T2、晶体管T7、晶体管T4、晶体管T3和电容的第二极板；晶体管T6连接电容的第一极板；晶体管T2连接晶体管T8和晶体管T10；电压信号VGL1连接晶体管T12、晶体管T2、晶体管T11和晶体管T10；电压信号VGL2连接晶体管T5、晶体管T13和晶体管T3；上述技术方案中，通过电压信号VGL1和电压信号VGL2来控制容易发生漏电的晶体管，这样Q点就不受漏电的影响。

Description

一种GIP电路及驱动方法
技术领域
本发明涉及显示技术领域，尤其涉及一种GIP电路及驱动方法。
背景技术
近年来，显示面板目前已进入产品多元化，由于产品的多样化应用与客端需求，显示面板在向着轻、薄、低功耗与低成本方面发展。其中，低成本与低功耗是相对重要得课题，为达到此需求，通常是导入金属氧化物(MOX)晶体管来达到此目的。
金属氧化物(MOX)晶体管相较于硅材料的晶体管来说，金属氧化物(MOX)晶体管的优势在于高电子迁移率。当金属氧化物(MOX)晶体管和硅材料的晶体管在相同的充电能力下，因为金属氧化物晶体管的尺寸会比硅材料的晶体管的尺较小，因此金属氧化物晶体管的功耗比硅材料的晶体管的功耗低。但是，金属氧化物晶体管的临限电压Vth特性比硅材料的晶体管的Vth特性偏负些，金属氧化物晶体管的临限电压Vth的数值也有可能为负值。
为了降低显示面板的制造成本并借以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极电路(即GIP电路)集成于平板显示面板上。当GIP电路中晶体管的临限电压Vth为负值时，会造成元件发生漏电，Q点受漏电影响后会无法保持(holding)电压准位。当栅源电压VGS比临限电压Vth大则有漏电产生，差值越大则漏电越大。
发明内容
为此，需要提供一种GIP电路及驱动方法，解决GIP电路无法通过栅极线G(n)正常输出信号的问题。
为实现上述目的，本实施例提供了一种GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的栅极连接栅极线G(n-1)，所述晶体管T1的漏极连接电压信号Vfwd，所述晶体管T1的源极连接所述晶体管T2的栅极、所述晶体管T4的栅极和所述晶体管T12的栅极；
所述晶体管T2的源极连接电压信号VGL1，所述晶体管T2的漏极连接所述晶体管T3的栅极、所述晶体管T8的源极、所述晶体管T10的漏极和所述晶体管T6的栅极；
所述晶体管T3的漏极连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上，所述晶体管T3的源极连接电压信号VGL2；
所述晶体管T4的漏极连接时钟信号CK，所述晶体管T4的源极连接所述晶体管T5的漏极；
所述晶体管T5的栅极连接所述晶体管T12的漏极，所述晶体管T5的源极连接电压信号VGL2；
所述晶体管T6的漏极连接所述电容的第一极板，所述晶体管T6的源极连接电压信号VGL2，栅极线G(n)连接到晶体管T4的源极和晶体管T5的漏极相连接的线路上；
所述电容的第二极板连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上；
所述晶体管T7的栅极连接栅极线G(n+1)，所述晶体管T7的漏极连接电压信号Vbwd，所述晶体管T7的源极连接所述晶体管T2的栅极、所述晶体管T4的栅极和所述晶体管T12的栅极；
控制信号V2连接所述晶体管T8的栅极、所述晶体管T8的漏极和所述晶体管T11的栅极；
控制信号V1连接所述晶体管T9的栅极、所述晶体管T9的漏极和所述晶体管T10的栅极，所述晶体管T9的源极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上；
所述晶体管T10的源极连接电压信号VGL1；
所述晶体管T11的漏极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上，所述晶体管T11的源极连接电压信号VGL1；
所述晶体管T12的源极连接电压信号VGL1；
所述晶体管T13的栅极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上，所述晶体管T13的漏极连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上，所述晶体管T13的源极连接电压信号VGL2。
进一步地，所述GIP电路通过所述栅极线G(n)连接显示面板上的画素。
进一步地，所述GIP电路为多个，所述画素为多个，多个的画素阵列排布在显示面板上，每个画素均连接一个所述GIP电路的栅极线G(n)。
进一步地，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为金属氧化物晶体管。
进一步地，还包括显示面板；
所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述电容设置在显示面板上。
进一步地，所述显示面板为LCD显示面板。
本实施例还提供一种GIP电路驱动方法，应用于上述任意一项实施例所述的GIP电路，包括如下步骤：
在第一阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第二阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第三阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第四阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
其中，第一阶段、第二阶段、第三阶段和第四阶段为依次连续的四个阶段，在这四个阶段中，电压信号Vfwd均写入高电位，电压信号VBwd均写入低电位。
上述技术方案具有如下优点：
第一，通过电压信号VGL1和电压信号VGL2来控制容易发生漏电的晶体管(如晶体管T3和晶体管T13)，这样Q点就不受漏电的影响，GIP电路仍可正常工作。
第二，可以改善显示面板的显示品质，提升显示面板的观感，进而提高显示面板的竞争力。
第三，GIP电路的结构简单，成本低，可以提升产品的品质与良率，具有广泛适用性。
附图说明
图1为本实施例所述GIP电路的结构示意图；
图2为本实施例所述GIP电路的时序图；
图3为本实施例设定临限电压Vth为负值，电压信号VGL2＝-10V时，晶体管T3和晶体管T13的栅源电压VGS和电压信号VGL1之间的曲线图；
图4为本实施例所述GIP电路的模拟仿真结果；
图5为本实施例所述GIP电路正扫的时序图之一；
图6为本实施例所述GIP电路正扫的时序图之二；
图7为本实施例所述GIP电路反扫的时序图之一；
图8为本实施例所述GIP电路反扫的时序图之二。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1，本实施例一种GIP电路，GIP电路也称作栅极电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容。所述晶体管T1的栅极连接栅极线G(n-1)，所述晶体管T1的漏极连接于电压信号Vfwd，所述晶体管T1的源极连接所述晶体管T2的栅极、所述晶体管T4的栅极和所述晶体管T12的栅极。所述晶体管T2的源极连接电压信号VGL1，所述晶体管T2的漏极连接所述晶体管T3的栅极、所述晶体管T8的源极、所述晶体管T10的漏极和所述晶体管T6的栅极。所述晶体管T3的漏极连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上，所述晶体管T3的源极连接电压信号VGL2。所述晶体管T4的漏极连接时钟信号CK，所述晶体管T4的源极连接所述晶体管T5的漏极。所述晶体管T5的栅极连接所述晶体管T12的漏极，所述晶体管T5的源极连接电压信号VGL2。所述晶体管T6的漏极连接所述电容的第一极板。电容的第一极板还连接到晶体管T4的源极和晶体管T5的漏极相连接的线路上。所述晶体管T6的源极连接电压信号VGL2，栅极线G(n)连接到晶体管T4的源极和晶体管T5的漏极相连接的线路上。所述电容的第二极板连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上。所述晶体管T7的栅极连接栅极线G(n+1)，所述晶体管T7的漏极连接电压信号Vbwd，电压信号Vbwd可以连接电压信号VGL2，所述晶体管T7的源极连接所述晶体管T2的栅极、所述晶体管T4的栅极和所述晶体管T12的栅极。控制信号V2连接所述晶体管T8的栅极、所述晶体管T8的漏极和所述晶体管T11的栅极。控制信号V1连接所述晶体管T9的栅极、所述晶体管T9的漏极和所述晶体管T10的栅极，所述晶体管T9的源极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上。所述晶体管T10的源极连接电压信号VGL1。所述晶体管T11的漏极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上，所述晶体管T11的源极连接电压信号VGL1。所述晶体管T12的源极连接电压信号VGL1。所述晶体管T13的栅极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上。所述晶体管T13的漏极连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上，所述晶体管T13的源极连接电压信号VGL2。
所述晶体管T3的漏极、所述晶体管T1的源极、所述晶体管T4的栅极相连接的线路上设置有Q点，Q点还可以连接到晶体管T13的漏极。所述晶体管T2的漏极、所述晶体管T3的栅极、所述晶体管T8的源极、所述晶体管T10的漏极和所述晶体管T6的栅极相连接的线路上设置有P1点。所述晶体管T5的栅极、所述晶体管T12的漏极和所述晶体管T9的源极相连接的线路上设置有P2点，P2点还可以连接到晶体管T11的漏极和晶体管T13的栅极。需要说明的是，下文的P点均可指代P1点或者P2点。
需要说明的是，控制信号V1和控制信号V2二者为交替工作，即在一帧时间内，控制信号V1写入高电位，控制信号V2写入低电位，而在下一帧时间内，控制信号V1写入低电位，控制信号V2写入高电位。
需要说明的是，电压信号Vfwd写入的是高电位，我们可以设定电压信号Vfwd写入的高电位为15伏(V)，这相当于电压信号VGH为15伏(V)。而电压信号Vbwd写入的是低电位，我们可以设定电压信号Vbwd写入的低电位为-10伏(V)。
当GIP电路中晶体管的临限电压Vth为负值时，会造成元件发生漏电，Q点受漏电影响后会无法保持(holding)电压准位。当栅源电压VGS比临限电压Vth大则有漏电产生，差值越大则漏电越大。
上述技术方案具有如下优点：
第一，通过电压信号VGL1和电压信号VGL2来控制容易发生漏电的晶体管(如晶体管T3和晶体管T13)，这样Q点就不受漏电的影响，GIP电路仍可正常工作。
第二，可以改善显示面板的显示品质，提升显示面板的观感，进而提高显示面板的竞争力。
第三，GIP电路的结构简单，成本低，可以提升产品的品质与良率，具有广泛适用性。
在本实施例中，本申请的GIP电路是作用于显示面板的画素，每个画素一般为红蓝绿中的任意一种。所述电路通过所述栅极线G(n)连接显示面板上的画素。所述画素为多个，多个的画素阵列排布在显示面板上。
上述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容可以作为一个GIP单元，所述GIP电路包括多个GIP单元级联。每个画素均连接一个所述GIP单元的栅极线G(n)，每个GIP单元通过时钟信号线CK、STV线等和驱动ic连接。驱动ic是显示面板成像系统的主要部分，是集成了电阻，调节器，比较器和功率晶体管等部件，驱动ic主要给画素提供补偿电流的作用。
在本实施例中，晶体管作为开关来控制线路的导通与否。所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为薄膜晶体管。薄膜晶体管来驱动液晶像素点可以达到高速度、高亮度、高对比度的显示屏幕信息。在某些实施例中，上述晶体管(T1至T13)还可以为MOS管(即金属-氧化物-半导体场效应管)、结场效应管……
在此以底栅结构的薄膜晶体管为例，薄膜晶体管包括栅极、源极、漏极和有源层。栅极上设置有栅极绝缘层，栅极绝缘层上设置有有源层，有源层上设置有源极和漏极，源极和漏极位于有源层上的两侧，源极和漏极不在有源层的中部，这样有源层与源极、漏极之间形成导电沟道。其中，有源层的材料可以是铟镓锌氧化物(indiumgallium zinc oxide,IGZO)、铟锌锡氧化物(indium zinc tin oxide,IZTO)、铟镓锌钛氧化物(indium galliumzinc tioxide,IGZTO)或其他具有相似特性的材料。
在优选的实施例中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为金属氧化物晶体管。因为金属氧化物晶体管的架构的尺寸会比硅材料的晶体管的尺较小，其功耗低，金属氧化物晶体管被广泛地应用于显示面板领域中。
在本实施例中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述电容设置在电路板上。而后，承载有所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述电容的电路板是设置在显示面板上。显示面板具有显示图像或者触控功能，显示面板可被用作手机、平板、电脑、车载显示屏、摄影机等各个领域中。
在本实施例中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述电容设置在显示面板上。
在本实施例中，所述显示面板为OLED显示面板或者LCD显示面板。要说明的是，OLED(OrganicLight-Emitting Diode)又称为有机电激光显示、有机发光半导体，OLED显示面板比LCD显示面板具有更轻薄、亮度高、功耗低、响应快、清晰度高、柔性好、发光效率高等特点，能满足消费者对显示技术的新需求。而LCD(Liquid Crystal Display)称作液晶显示器，LCD显示面板的优势是体积小、功耗低和高亮度。
请参阅图2至图8，本实施例还提供一种GIP电路驱动方法，应用于上述任意一项实施例所述的一种GIP电路，包括如下步骤：
在第一阶段(即预充阶段)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。
在第二阶段(即输出阶段)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位。在第一阶段和第二阶段中，Q点的电位都是比较高的电位，Q点不受晶体管T3和晶体管T13的影响，使得晶体管T4可以较好地通过栅极线G(n)输出资料到画素中。
在第三阶段(即复位阶段)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位。
在第四阶段(即复位完成阶段)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。
其中，第一阶段、第二阶段、第三阶段和第四阶段为依次连续的四个阶段，在这四个阶段中，电压信号Vfwd均写入高电位，电压信号VBwd均写入低电位。
当GIP电路的临限电压Vth为负值时，为使Q点不被晶体管T3和晶体管T13的电压信号VGL下拉，故要满足：晶体管T3和晶体管T13的栅源电压VGS<临限电压Vth，因为晶体管T3和晶体管T13为要解决问题的源头。其中，晶体管T3和晶体管T13的栅源电压VGS为P点的电压减去VGL2的电压。因此设计两组电压信号VGL(电压信号VGL1和电压信号VGL2)来对GIP电路进行驱动，确保栅极线G(n)可以输出信号资料。
电压信号VGL1、电压信号VGL2和晶体管之间的关系如下所示：
(1)电压信号VGL1连接晶体管T2、晶体管T12、晶体管T10和晶体管T11，电压信号VGL2通过Q点下拉P点(P点可指代P1点或P2点)的电位，电压信号VGL2通过控制信号V1或者控制信号V2来下拉P点(P点可指代P1点或P2点)的电位。
(2)电压信号VgL2连接晶体管T3、晶体管T13、晶体管T5、晶体管T6、电压信号Vbwd、时钟信号CK，电压信号VgL2下拉Q点的电位和栅极线G(n)的电位，且还必须满足：电压信号VGL1的电压小于电压信号VGL2的电压。这样GIP电路上的晶体管T3和晶体管T13不会发生漏电，GIP电路通过栅极线G(n)输出资料到画素上，画素不会发生异常。上述技术方案可以改善显示面板的显示品质，提升显示面板的观感，进而提高显示面板的竞争力。
请参阅图3和图4，依照上述方法来进行仿真实验，根据仿真实验得出来的结果如下：
请参阅图3，当设定临限电压Vth为负值，电压信号VGL2＝-10V时，晶体管T3和晶体管T13的栅源电压VGS和电压信号VGL1之间的关系：因为晶体管T3和晶体管T13会拉低Q点的电位，当电压信号VGL1在(-12)V～(-14)V时，晶体管T3和晶体管T13的栅源电压VGS<0，晶体管T3和晶体管T13不工作，GIP电路可以通过栅极线G(n)稳定地输出资料到画素上，使得显示面板可以正常显示画面。
请参阅图4，图4的横坐标的单位为秒，纵坐标的单位为电压。通过仿真实验设定临限电压Vth为负值时，栅极线G(201)的电压在1.903ms时从-10v左右提高到13v左右，栅极线G(201)表示第201级的gout输出的电压；电压信号VgL1一直稳定在-10v左右；电压信号VgL2一直稳定在-13v左右；Q点的电压在1.846ms左右从-10v提高到12v左右，而后逐渐下降，但是又在1.903ms时提高到27v左右。在电压信号VgL1和电压信号VgL2控制下，Q点的电压不会被晶体管T3和晶体管T13下拉。
请参阅图5和图6，图5和图6列举了GIP电路的正扫时序图。GIP电路包括16个联级，第一级GIP单元通过栅极线G(n，此时n＝1)连接画素和第二级GIP单元，第二级GIP单元通过栅极线G(n，此时n＝2)连接画素和第三级GIP单元。CK1为GIP电路中第1级GIP单元的CK线，时钟信号CK2为GIP电路中第2级GIP单元的CK线，依此类推，共计是16phase，总共16个ck。Stv1线是GIP电路中第一级GIP单元和第三级GIP单元的stv线，Stv2线是GIP电路中第二级GIP单元和第四级GIP单元的stv线。Stv3线是GIP电路中第五级GIP单元和第七级GIP单元的stv线。Stv4线是GIP电路中第六级GIP单元和第八级GIP单元的stv线，依此类推。
驱动ic驱动STV1线、STV2线、STV3线……依次写入高电位，例如STV1线、STV2线、STV3线……均写入7H时长的高电位。驱动ic驱动时钟信号线CK1、时钟信号线CK2、时钟信号线CK3……依次写入高电位，例如时钟信号线CK1、时钟信号线CK2、时钟信号线CK3……均写入2H时长的高电位。
请参阅图7和图8，图7和图8列举了GIP电路的反扫时序图，GIP电路的反扫的顺序和GIP电路的正扫的顺序是相反的。例如图5中是第十六级GIP电路作为GIP电路联级的最后一级，那么GIP电路在反扫中，时钟信号线CK16先写入高电位，接着时钟信号线CK15、时钟信号线CK14、时钟信号线CK13……依次写入高电位。同理，STV3线、STV2线、STV1线为自先而后的顺序写入高电位。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (7)

1.一种GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的栅极连接栅极线G(n-1)，所述晶体管T1的漏极连接电压信号Vfwd，所述晶体管T1的源极连接所述晶体管T2的栅极、所述晶体管T4的栅极和所述晶体管T12的栅极；
所述晶体管T2的源极连接电压信号VGL1，所述晶体管T2的漏极连接所述晶体管T3的栅极、所述晶体管T8的源极、所述晶体管T10的漏极和所述晶体管T6的栅极；
所述晶体管T3的漏极连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上，所述晶体管T3的源极连接电压信号VGL2；
所述晶体管T4的漏极连接时钟信号CK，所述晶体管T4的源极连接所述晶体管T5的漏极；
所述晶体管T5的栅极连接所述晶体管T12的漏极，所述晶体管T5的源极连接电压信号VGL2；
所述晶体管T6的漏极连接所述电容的第一极板，所述晶体管T6的源极连接电压信号VGL2，栅极线G(n)连接到晶体管T4的源极和晶体管T5的漏极相连接的线路上；
所述电容的第二极板连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上；
所述晶体管T7的栅极连接栅极线G(n+1)，所述晶体管T7的漏极连接电压信号Vbwd，所述晶体管T7的源极连接所述晶体管T2的栅极、所述晶体管T4的栅极和所述晶体管T12的栅极；
控制信号V2连接所述晶体管T8的栅极、所述晶体管T8的漏极和所述晶体管T11的栅极；
控制信号V1连接所述晶体管T9的栅极、所述晶体管T9的漏极和所述晶体管T10的栅极，所述晶体管T9的源极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上；
所述晶体管T10的源极连接电压信号VGL1；
所述晶体管T11的漏极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上，所述晶体管T11的源极连接电压信号VGL1；
所述晶体管T12的源极连接电压信号VGL1；
所述晶体管T13的栅极连接到所述晶体管T5的栅极与所述晶体管T12的漏极相连接的线路上，所述晶体管T13的漏极连接到所述晶体管T1的源极与所述晶体管T4的栅极相连接的线路上，所述晶体管T13的源极连接电压信号VGL2。
2.根据权利要求1所述的一种GIP电路，其特征在于，所述GIP电路通过所述栅极线G(n)连接显示面板上的画素。
3.根据权利要求2所述的一种GIP电路，其特征在于，所述GIP电路为多个，所述画素为多个，多个的画素阵列排布在显示面板上，每个画素均连接一个所述GIP电路的栅极线G(n)。
4.根据权利要求1所述的一种GIP电路，其特征在于，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为金属氧化物晶体管。
5.根据权利要求1所述的一种GIP电路，其特征在于，还包括显示面板；
所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述电容设置在显示面板上。
6.根据权利要求5所述的一种GIP电路，其特征在于，所述显示面板为LCD显示面板。
7.一种GIP电路驱动方法，其特征在于，应用于权利要求1至6任意一项所述的GIP电路，包括如下步骤：
在第一阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第二阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第三阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第四阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
其中，第一阶段、第二阶段、第三阶段和第四阶段为依次连续的四个阶段，在这四个阶段中，电压信号Vfwd均写入高电位，电压信号VBwd均写入低电位。
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