CN108962178A - Goa电路及液晶面板 - Google Patents
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Abstract
本发明公开了一种GOA电路，适用于液晶面板，所述GOA电路包括级联的多个GOA单元。所述GOA电路通过在原有电路的基础上将恒压低电平信号线改成第一电压源信号线和第二电压源信号，并且新增第一薄膜晶体管和第二薄膜晶体管和一外电路控制信号，以实现液晶面板在开机或关机时进行有效地电荷释放，从而提高液晶面板的稳定性和可靠性。
Description
技术领域
本发明涉及液晶面板技术领域，尤其涉及一种GOA电路以及采用该GOA电路的液晶面板。
背景技术
现有的液晶显示装置的发展已呈现出窄边框、薄型化和低成本的发展趋势，在此其中，GOA(Gate Drive On Array，阵列基板行驱动)技术成为一项重要的技术。GOA的基本概念是将TFT LCD(薄膜晶体管液晶显示器)的栅极驱动电路集成在玻璃基板上，形成对液晶面板的扫描驱动。GOA相比传统的利用COF(覆盖薄膜)的驱动技术不但可以大幅度节约制造成本，而且省去了栅极侧的bonding(打线)制程，对产能提升也是极为有利的。因此，GOA是未来液晶面板发展的重点技术。
图1显示了一种基本的GOA电路结构单元。其中包括上拉控制单元101、上拉单元102、信号下传单元103、下拉单元104、下拉维持单元105以及自举电容Cbt，其中所述上拉控制单元101主要为Q(N)点实现预充电；所述上拉单元102主要为提高G(N)电位，控制栅极的打开；所述信号下传单元103主要为控制下一级信号的打开和关闭；所述下拉单元104主要为拉低Q(N)点、G(N)电位至VSS；所述下拉维持单元105主要为控制Q(N)点、G(N)电位维持在VSS不变；所述自举电容Cbt主要为提高并维持Q(N)点电位。
其中，下拉维持单元105中的电子元件实际上为一种反相器，其具体电路结构如图2所示。LC为高电平信号、VSS为低电平信号，当输入端输入高电位信号时，输出端输出低电位信号，当输入端输入低电位信号时，输出端输出高电位信号。因此，以2CK信号为例，单极GOA电路结构为图3所示，其包括上拉控制单元101、上拉单元102、信号下传单元103、下拉单元104、下拉维持单元105以及自举电容Cbt。
开机、关机时液晶面板的稳定性是十分重要的。通常情况下，采用GOA技术的液晶面板对此包含两部分内容，即区分为显示区域和GOA电路区域。这两个不同的区域对电位信号的要求也是不同的，显示区域对电位信号的要求是所有栅极均输出高电位信号以便将像素中存储的电荷通过数据线进行有效释放，GOA电路区域对电位信号的要求是所有GOA控制信号均为低电位信号以便保证整个GOA电路中的TFT器件处于关闭状态以防止电荷残留。然而，在实际使用过程中，开机或关机时未对液晶面板(包括像素显示区和GOA电路区)中的电荷做释放处理。
故，需提供一种GOA电路以解决现有技术中的问题。
发明内容
本发明的目的在于，提供一种GOA电路，所述GOA电路通过在原有电路的基础上将恒压低电平信号线改成第一电压源信号线和第二电压源信号，并且新增第一薄膜晶体管和第二薄膜晶体管和一外电路控制信号，以实现液晶面板在开机或关机时进行有效地电荷释放，从而提高液晶面板的稳定性和可靠性。
本发明提供了一种GOA电路，适用于液晶面板，所述GOA电路包括级联的多个GOA单元，其中，第n级GOA单元包括：一恒压低电平源，所述恒压低电平源包括第一电压源信号和第二电压源信号，所述第一电压源信号设置为当所述液晶面板关机时，所述第一电压源信号由低电平转为高电平，并且经过一第一预定时间后转为零电平；当所述液晶面板开机时，所述第一电压源信号由零电平转为高电平，并且经过一第二预定时间后转为一低电平；所述第二电压源信号设置为当所述液晶面板关机时，维持低电平，并且经过所述第一预定时间后转为零电平；当所述液晶面板开机时，所述第二电压源信号由零电平转为一低电平；一下拉维持模块，所述下拉维持模块包括一第一薄膜晶体管和一第二薄膜晶体管以及一外电路控制信号；所述第一薄膜晶体管的栅极电性连接至所述第二薄膜晶体管的栅极，所述第一薄膜晶体管的漏极电性连接至所述本级的扫描信号的输出端，所述第一薄膜晶体管的源极电性连接至所述恒压低电平源的第二电压源信号；所述第二薄膜晶体管的漏极电性连接至所述上拉控制模块的输出端，所述第二薄膜晶体管的源极电性连接至所述恒压低电平源的第一电压源信号；其中，所述外电路控制信号设置为当所述液晶面板关机时，所述外电路控制信号由低电平转为高电平，并且经过所述第一预定时间后转为零电平；当所述液晶面板开机时，所述外电路控制信号由零电平转为高电平，并且经过所述第二预定时间后转为一低电平。
在本发明的一实施例中，所述第n级GOA单元还包括：时钟信号源，用于提供本级的时钟信号；上拉控制模块，用于接收第n-1级扫描信号，并受第n-1级级传信号的控制生成本级的扫描电平信号；上拉模块，用于受所述本级的扫描电平信号的控制，将本级的时钟信号输出至本级的扫描信号的输出端；下传模块，用于接收所述本级的时钟信号，并受所述本级的扫描电平信号的控制生成第n级级传信号；下拉模块，用于根据第n+1级扫描信号，将恒压低电平源所提供的第一低电平输出至所述本级的扫描信号的输出端；下拉维持模块，用于维持所述本级的扫描电平信号低电平；自举电容，用于生成所述本级的扫描电平信号的高电平；所述上拉控制模块的输出端与所述上拉模块、所述下传模块、所述下拉模块、所述下拉维持模块及所述自举电容电性连接；所述恒压低电平源与所述下拉维持模块和所述下拉模块电性连接；所述时钟信号源分别与所述上拉模块和所述下传模块电性连接。
在本发明的一实施例中，所述上拉控制模块包括：一第十一薄膜晶体管，所述第十一薄膜晶体管的栅极接收所述第n-1级级传信号，源极电性连接至所述上拉控制模块的输出端，漏极接收第n-1级扫描信号。
在本发明的一实施例中，所述上拉模块包括：一第二十一薄膜晶体管，所述二十一薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，漏极电性连接至所述时钟信号源，源极电性连接至所述本级的扫描信号的输出端。
在本发明的一实施例中，所述下传模块包括：一第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极接收所述第n级级传信号，漏极电性连接至所述时钟信号源。
在本发明的一实施例中，所述下拉模块包括：一第三十一薄膜晶体管和一第四十一薄膜晶体管；所述第三十一薄膜晶体管的栅极电性连接至第n+1级扫描信号的输出端，源极电性连接至所述恒压低电平源的第二电压源信号，漏极电性连接至所述本级的扫描信号的输出端；所述第四十一薄膜晶体管的栅极电性连接至第n+1级扫描信号的输出端，源极电性连接至所述恒压低电平源的第一电压源信号，漏极电性连接至所述上拉控制模块的输出端。
在本发明的一实施例中，所述下拉维持模块还包括：一第五十一薄膜晶体管、一第五十二薄膜晶体管、一第五十三薄膜晶体管、一第五十四薄膜晶体管、一第四十二薄膜晶体管和一第三十二薄膜晶体管；所述第五十一薄膜晶体管的栅极以及漏极接收一高电平信号，源极电性连接于所述第五十二薄膜晶体管的漏极以及所述第五十三薄膜晶体管的栅极；所述第五十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源的第一电压源信号；所述第五十三薄膜晶体管的漏极接收所述高电平信号，源极电性连接至所述第五十四薄膜晶体管的漏极、所述第四十二薄膜晶体管的栅极以及所述第三十二薄膜晶体管的栅极；所述第五十四薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接至所述恒压低电平源的第一电压源信号；所述第四十二薄膜晶体管的源极电性连接至所述恒压低电平源的第一电压源信号，漏极电性连接至所述上拉控制模块的输出端；所述第三十二薄膜晶体管的源极电性连接至所述恒压低电平源的第二电压源信号，漏极接收所述本级的扫描信号。
在本发明的一实施例中，当所述外电路控制信号转为高电平时，所述高电平为30伏，当外电路控制信号转为低电平时，所述低电平为-8伏。
在本发明的一实施例中，所述第一预定时间为5毫秒。
另外，本发明提供一种液晶面板，其包括上述任一所述的GOA电路。
本发明的优点在于，所述GOA电路通过在原有电路的基础上将恒压低电平信号线改成第一电压源信号线和第二电压源信号，并且新增第一薄膜晶体管和第二薄膜晶体管和一外电路控制信号，以实现液晶面板在开机或关机时进行有效地电荷释放，从而提高液晶面板的稳定性和可靠性。另外，所述GOA电路的设计能够保证GOA电路区域对电位信号的要求是所有GOA控制信号均为低电位信号以便保证整个GOA电路中的TFT器件处于关闭状态以防止电荷残留。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的GOA电路结构单元的电路结构示意图。
图2是达灵顿结构反相器的示意图。
图3是现有技术中的单极GOA电路结构示意图。
图4是本发明所述实施例中的GOA电路的连接示意图。
图5是本发明所述实施例中的液晶面板关机时的第一电压源信号、第二电压源信号和外电路控制信号的时序示意图。
图6是本发明所述实施例中的液晶面板开机时的第一电压源信号、第二电压源信号和外电路控制信号的时序示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书以及上述附图中的术语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情况下可以互换。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
在本专利文档中，下文论述的附图以及用来描述本发明公开的原理的各实施例仅用于说明，而不应解释为限制本发明公开的范围。所属领域的技术人员将理解，本发明的原理可在任何适当布置的系统中实施。将详细说明示例性实施方式，在附图中示出了这些实施方式的实例。此外，将参考附图详细描述根据示例性实施例的终端。附图中的相同附图标号指代相同的元件。
本发明说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本发明的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本发明说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本发明说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。
本发明实施例提供一种GOA电路及液晶面板。以下将分别进行详细说明。
参见图4所示，在本发明的一实施例中，提供一种GOA电路，适用于液晶面板，所述GOA电路包括级联的多个GOA单元。
需注意的是，本实施例是以级联的多个GOA单元为例，而GOA电路中包含N个多单级GOA单元，所有单级GOA单元的结构几乎完全相同，仅在首尾级存在细微差异，这些差异与本申请无关，因此，在此不再详述。
其中，第n级GOA单元包括：时钟信号源CK/XCK、上拉控制模块401、上拉模块402、下传模块403、下拉模块404、下拉维持模块405、自举电容Cbt以及恒压低电平源VSS。
所述时钟信号源用于提供本级的时钟信号CK/XCK。
所述上拉控制模块401用于接收第n-1级扫描信号G(N-1)，并受第n-1级级传信号ST(N-1)的控制生成本级的扫描电平信号。
所述上拉模块402用于受所述本级的扫描电平信号的控制，将本级的时钟信号CK/XCK输出至本级的扫描信号G(N)的输出端；
所述下传模块403用于接收所述本级的时钟信号CK/XCK，并受所述本级的扫描电平信号的控制生成第n级级传信号ST(N)；
所述下拉模块404用于根据第n+1级扫描信号G(N+1)，将恒压低电平源所提供的第一低电平输出至所述本级的扫描信号G(N)的输出端。
所述下拉维持模块405用于维持所述本级的扫描电平信号G(N)低电平。
所述自举电容Cbt用于生成所述本级的扫描电平信号的高电平。
所述恒压低电平源VSS用于所述液晶面板正常工作时提供一低电平。
所述上拉控制模块401的输出端与所述上拉模块402、所述下传模块403、所述下拉模块404、所述下拉维持模块405及所述自举电容Cbt电性连接；所述恒压低电平源VSS与所述下拉维持模块405和所述下拉模块404电性连接；所述时钟信号源CK/XCK分别与所述上拉模块402和所述下传模块403电性连接。
以下将进一步说明每一个模块的结构。
所述恒压低电平源VSS包括第一电压源信号VSSQ和第二电压源信号VSSG。其中第一电压源信号VSSQ的第二电压源信号VSSG的设计将在下文中具体描述。
所述上拉控制模块401包括：一第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极接收所述第n-1级级传信号，源极电性连接至所述上拉控制模块401的输出端，漏极接收第n-1级扫描信号。
所述上拉模块402包括：一第二十一薄膜晶体管T21，所述二十一薄膜晶体管T21的栅极电性连接至所述上拉控制模块401的输出端，漏极电性连接至所述时钟信号源CK/XCK，源极电性连接至所述本级的扫描信号的输出端。
所述下传模块403包括：一第二十二薄膜晶体管T22，所述第二十二薄膜晶体管T22的栅极电性连接至所述上拉控制模块401的输出端，源极接收所述第n级级传信号，漏极电性连接至所述时钟信号源CK/XCK。
所述下拉模块404包括：一第三十一薄膜晶体管T31和一第四十一薄膜晶体管T41；所述第三十一薄膜晶体管T31的栅极电性连接至第n+1级扫描信号的输出端，源极电性连接至所述恒压低电平源VSS的第二电压源信号VSSG，漏极电性连接至所述本级的扫描信号的输出端；所述第四十一薄膜晶体管T41的栅极电性连接至第n+1级扫描信号的输出端，源极电性连接至所述恒压低电平源VSS的第一电压源信号VSSQ，漏极电性连接至所述上拉控制模块401的输出端。
所述下拉维持模块405包括：一第五十一薄膜晶体管T51、一第五十二薄膜晶体管T52、一第五十三薄膜晶体管T53、一第五十四薄膜晶体管T54、一第四十二薄膜晶体管T42和一第三十二薄膜晶体管T32；所述第五十一薄膜晶体管T51的栅极以及漏极接收一高电平信号，源极电性连接于所述第五十二薄膜晶体管T52的漏极以及所述第五十三薄膜晶体管T53的栅极；所述第五十二薄膜晶体管T52的栅极电性连接至所述上拉控制模块401的输出端，源极电性连接于所述恒压低电平源VSS的第一电压源信号VSSQ；所述第五十三薄膜晶体管T53的漏极接收所述高电平信号，源极电性连接至所述第五十四薄膜晶体管T54的漏极、所述第四十二薄膜晶体管T42的栅极以及所述第三十二薄膜晶体管T32的栅极；所述第五十四薄膜晶体管T54的栅极电性连接至所述上拉控制模块401的输出端，源极电性连接至所述恒压低电平源VSS的第一电压源信号VSSQ；所述第四十二薄膜晶体管T42的源极电性连接至所述恒压低电平源VSS的第一电压源信号VSSQ，漏极电性连接至所述上拉控制模块401的输出端；所述第三十二薄膜晶体管T32的源极电性连接至所述恒压低电平源VSS的第二电压源信号VSSG，漏极接收所述本级的扫描信号。
参见图5和图6所示，在本实施例中，所述第一电压源信号VSSQ设置为当所述液晶面板关机(turn off)时，所述第一电压源信号VSSQ由低电平L转为高电平H，并且经过一第一预定时间后转为零电平GND；当所述液晶面板开机(turn on)时，所述第一电压源信号VSSQ由零电平GND转为高电平H，并且经过一第二预定时间后转为一低电平L。在本实施例中，所述第一预定时间为5毫秒。所述第二预定时间为5毫秒，当然，所述第一预定时间和所述第二预定时间不限于此。
所述第二电压源信号VSSG设置为当所述液晶面板关机(turn off)时，所述第二电压源信号VSSG维持低电平，并且经过所述第一预定时间后转为零电平；当所述液晶面板开机(turn on)时，所述第二电压源信号VSSG由零电平转为一低电平。
另外，所述下拉维持模块405还包括一第一薄膜晶体管和一第二薄膜晶体管以及一外电路控制信号。在本实施例中，以第三十四薄膜晶体管T34表示第一薄膜晶体管，以第四十四薄膜晶体管T44表示第二薄膜晶体管。其中，所述第三十四薄膜晶体管T34的栅极电性连接至所述第四十四薄膜晶体管T44的栅极，所述第三十四薄膜晶体管T34的漏极电性连接至所述本级的扫描信号的输出端，所述第三十四薄膜晶体管T34的源极电性连接至所述恒压低电平源VSS的第二电压源信号VSSG；所述第四十四薄膜晶体管T44的漏极电性连接至所述上拉控制模块401的输出端，所述第四十四薄膜晶体管T44的源极电性连接至所述恒压低电平源VSS的第一电压源信号VSSQ。
所述外电路控制信号Discharge设置为当所述液晶面板关机时，所述外电路控制信号Discharge由低电平L转为高电平H，并且经过所述第一预定时间后转为零电平GND；当所述液晶面板开机时，所述外电路控制信号由零电平GND转为高电平H，并且经过所述第二预定时间后转为一低电平L。
在本实施例中，当所述外电路控制信号Discharge转为高电平H时，所述高电平为30伏，当外电路控制信号Discharge转为低电平L时，所述低电平为-8伏。
如图6所示，在液晶面板正常显示时，由于外电路控制信号Discharge为一低电位信号，第三十四薄膜晶体管T34和第四十四薄膜晶体管T44处于关闭状态。因此，在本实施例中的GOA电路的级传并不会受到新增TFT器件的影响。当液晶面板执行关机动作后，所述外电路控制信号Discharge被拉升至一高电位信号，于是第三十四薄膜晶体管T34和第四十四薄膜晶体管T44处于开启状态。设置在本级的扫描信号的输出端的参考点G(N)通过第三十四薄膜晶体管T34被第二电压源信号VSSG拉升至一高电位信号，此时，显示区域所述栅极均输出高电平信号，以便将像素中存储的电荷通过数据线进行有效释放。而设置在所述上拉控制模块401的输出端的参考点Q(N)通过第四十四薄膜晶体管T44拉至一低电位信号，此时GOA电路区域所有GOA控制信号均为低电位信号，以便保证整个GOA电路中的TFT器件处于关闭状态，以防止电荷残留。
同样的，在液晶面板执行开机动作时，相应的信号波形如图6所示。在此设置下可以将液晶面板中残存的电荷或由于静电等方式积累的电荷在正常显示之前有效释放。
在液晶面板执行开机动作时，相应的信号波形如图6所示。第二电压源信号VSSG在关机时为零电位GND，执行开机后先拉升至一高电位(H)信号，在持续第二预定时间后，输出低电位(L)信号。第一电压源信号VSSQ在关机时为零电位GND，执行开机动作后先拉至一低电位(L)信号，并维持低电位(L)信号输出。外电路控制信号在关机时为零电位GND，执行开机动作后先拉升至一高电位(H)信号，维持一第二预定时间后，输出一低电位(L)信号。
当液晶面板执行开机动作后，所述外电路控制信号被拉升至一高电位(H)信号，于是第三十四薄膜晶体管T34和第四十四薄膜晶体管T44处于开启状态。设置在本级的扫描信号的输出端的参考点G(N)通过第三十四薄膜晶体管T34被第二电压源信号VSSG拉升至一高电位(H)信号，此时，显示区域所述栅极均输出高电平信号，以便将像素中存储的电荷通过数据线进行有效释放。而设置在所述上拉控制模块401的输出端的参考点Q(N)通过第四十四薄膜晶体管T44拉至一低电位(L)信号，此时GOA电路区域所有GOA控制信号均为低电位信号，以便保证整个GOA电路中的TFT器件处于关闭状态，以防止电荷残留。
因此，通过上述的GOA电路设计，实现液晶面板在开机或关机时进行有效地电荷释放，从而提高液晶面板的稳定性和可靠性。另外，所述GOA电路的设计能够保证GOA电路区域对电位信号的要求是所有GOA控制信号均为低电位信号以便保证整个GOA电路中的TFT器件处于关闭状态以防止电荷残留。
另外，本发明提供一种液晶面板，其包括上述任一所述的GOA电路。其中，所述GOA电路的结构及工作原理可以参见上述的GOA电路的实施所述，在此不再赘述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种GOA电路，适用于液晶面板，其特征在于，所述GOA电路包括级联的多个GOA单元，其中，第n级GOA单元包括：
一恒压低电平源，所述恒压低电平源包括第一电压源信号和第二电压源信号，所述第一电压源信号设置为当所述液晶面板关机时，所述第一电压源信号由低电平转为高电平，并且经过一第一预定时间后转为零电平；当所述液晶面板开机时，所述第一电压源信号由零电平转为高电平，并且经过一第二预定时间后转为一低电平；所述第二电压源信号设置为当所述液晶面板关机时，维持低电平，并且经过所述第一预定时间后转为零电平；当所述液晶面板开机时，所述第二电压源信号由零电平转为一低电平；
一下拉维持模块，所述下拉维持模块包括一第一薄膜晶体管和一第二薄膜晶体管以及一外电路控制信号；所述第一薄膜晶体管的栅极电性连接至所述第二薄膜晶体管的栅极，所述第一薄膜晶体管的漏极电性连接至所述本级的扫描信号的输出端，所述第一薄膜晶体管的源极电性连接至所述恒压低电平源的第二电压源信号；所述第二薄膜晶体管的漏极电性连接至所述上拉控制模块的输出端，所述第二薄膜晶体管的源极电性连接至所述恒压低电平源的第一电压源信号；其中，所述外电路控制信号设置为当所述液晶面板关机时，所述外电路控制信号由低电平转为高电平，并且经过所述第一预定时间后转为零电平；当所述液晶面板开机时，所述外电路控制信号由零电平转为高电平，并且经过所述第二预定时间后转为一低电平。
2.根据权利要求1所述的GOA电路，其特征在于，所述第n级GOA单元还包括：
时钟信号源，用于提供本级的时钟信号；
上拉控制模块，用于接收第n-1级扫描信号，并受第n-1级级传信号的控制生成本级的扫描电平信号；
上拉模块，用于受所述本级的扫描电平信号的控制，将本级的时钟信号输出至本级的扫描信号的输出端；
下传模块，用于接收所述本级的时钟信号，并受所述本级的扫描电平信号的控制生成第n级级传信号；
下拉模块，用于根据第n+1级扫描信号，将恒压低电平源所提供的第一低电平输出至所述本级的扫描信号的输出端；
下拉维持模块，用于维持所述本级的扫描电平信号低电平；
自举电容，用于生成所述本级的扫描电平信号的高电平；
所述上拉控制模块的输出端与所述上拉模块、所述下传模块、所述下拉模块、所述下拉维持模块及所述自举电容电性连接；所述恒压低电平源与所述下拉维持模块和所述下拉模块电性连接；所述时钟信号源分别与所述上拉模块和所述下传模块电性连接。
3.根据权利要求2所述的GOA电路，其特征在于，所述上拉控制模块包括：一第十一薄膜晶体管，所述第十一薄膜晶体管的栅极接收所述第n-1级级传信号，源极电性连接至所述上拉控制模块的输出端，漏极接收第n-1级扫描信号。
4.根据权利要求2所述的GOA电路，其特征在于，所述上拉模块包括：一第二十一薄膜晶体管，所述二十一薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，漏极电性连接至所述时钟信号源，源极电性连接至所述本级的扫描信号的输出端。
5.根据权利要求2所述的GOA电路，其特征在于，所述下传模块包括：一第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极接收所述第n级级传信号，漏极电性连接至所述时钟信号源。
6.根据权利要求2所述的GOA电路，其特征在于，所述下拉模块包括：一第三十一薄膜晶体管和一第四十一薄膜晶体管；所述第三十一薄膜晶体管的栅极电性连接至第n+1级扫描信号的输出端，源极电性连接至所述恒压低电平源的第二电压源信号，漏极电性连接至所述本级的扫描信号的输出端；所述第四十一薄膜晶体管的栅极电性连接至第n+1级扫描信号的输出端，源极电性连接至所述恒压低电平源的第一电压源信号，漏极电性连接至所述上拉控制模块的输出端。
7.根据权利要求2所述的GOA电路，其特征在于，所述下拉维持模块还包括：一第五十一薄膜晶体管、一第五十二薄膜晶体管、一第五十三薄膜晶体管、一第五十四薄膜晶体管、一第四十二薄膜晶体管和一第三十二薄膜晶体管；所述第五十一薄膜晶体管的栅极以及漏极接收一高电平信号，源极电性连接于所述第五十二薄膜晶体管的漏极以及所述第五十三薄膜晶体管的栅极；所述第五十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源的第一电压源信号；所述第五十三薄膜晶体管的漏极接收所述高电平信号，源极电性连接至所述第五十四薄膜晶体管的漏极、所述第四十二薄膜晶体管的栅极以及所述第三十二薄膜晶体管的栅极；所述第五十四薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接至所述恒压低电平源的第一电压源信号；所述第四十二薄膜晶体管的源极电性连接至所述恒压低电平源的第一电压源信号，漏极电性连接至所述上拉控制模块的输出端；所述第三十二薄膜晶体管的源极电性连接至所述恒压低电平源的第二电压源信号，漏极接收所述本级的扫描信号。
8.根据权利要求1所述的GOA电路，其特征在于，当所述外电路控制信号转为高电平时，所述高电平为30伏，当外电路控制信号转为低电平时，所述低电平为-8伏。
9.根据权利要求1所述的GOA电路，其特征在于，所述第一预定时间为5毫秒。
10.一种液晶面板，其特征在于，包括权利要求1-9任一所述的GOA电路。
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Denomination of invention: GOA circuit and LCD panel Effective date of registration: 20231220 Granted publication date: 20200218 Pledgee: Industrial and Commercial Bank of China Limited Shenzhen Guangming Sub branch Pledgor: TCL China Star Optoelectronics Technology Co.,Ltd. Registration number: Y2023980072868 |
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