WO2015035728A1 - 栅极驱动电路及栅线驱动方法、显示装置 - Google Patents

栅极驱动电路及栅线驱动方法、显示装置 Download PDF

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WO2015035728A1
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output
register unit
unit
level
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董向丹
高永益
黄炜赟
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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Definitions

  • the present invention relates to the field of display technologies, and in particular, to a gate driving circuit, a grid driving method, and a display device. Background technique
  • display scanning can be realized by time-division driving, that is, pixel scanning is performed in the driving phase, scanning signal output is stopped in the touch phase, and scanning signals are continuously scanned for scanning after the touch phase ends.
  • the gate driving circuit is generally composed of a plurality of series-connected shift register units in the prior art, and each shift register unit corresponds to a gate line output driving signal, in the output process of the above-mentioned scanning signal
  • the touch phase is long, and the interruption of the scan signal output may cause the screen to be discontinuous, resulting in poor display of the product.
  • Embodiments of the present invention provide a gate driving circuit, a gate line driving method, and a display device, which are capable of solving the technical problem of poor display caused by interruption of a scanning signal in a touch screen technology of time-division driving.
  • a gate driving circuit including a plurality of shift register units connected in series, an adjacent j-th stage shift register unit and a a j+1 displacement register unit is connected in series with a displacement delay module;
  • the displacement delay module is connected to an output end of the jth stage shift register unit and an input end of the j+1th stage shift register unit, and the displacement delay module is further connected to the repeat output module;
  • the repetition output module is connected to an output end of the j-n+1th stage shift register unit; the displacement delay module is configured to preset a gate scan signal after the jth stage shift register unit outputs After the touch time ends, the repeat output module is controlled to output a repeated scan signal to the output end of the j-n+1 stage shift register unit, so that the j-n+1 stage shift register unit is to the jth
  • the stage shift register unit re-outputs the scan signal to the gate line, where n is a positive integer greater than or equal to one.
  • the repeated output module is further connected to the reference power a blunt end, configured to control, by the voltage of the reference level terminal, the output of the repetitive output module to stop outputting to the j-n+1 stage shift register unit when the scan signal is repeatedly outputted by the jth stage shift register unit
  • the terminal outputs a repeated scan signal.
  • the repeated output module includes an output unit and a pull-down unit
  • the output unit is configured to output a repeated scan signal to an output end of the j-n+1 stage shift register unit;
  • the pull-down unit is further connected to the reference level terminal and the output control terminal of the first-stage virtual shift register unit, and is configured to control, by the voltage of the reference level terminal, the first-stage virtual shift register unit to stop passing the
  • the output unit outputs a repeated scan signal to the output of the j-n+1 stage shift register unit.
  • the repeated output module includes an output unit and a pull-down unit
  • the pull-down unit is further connected to the reference level terminal and the output control terminal of the first-stage virtual shift register unit, and is configured to control the first-stage virtual shift register unit to the next level by the voltage of the reference level terminal
  • the dummy shift register unit outputs a signal to control an output of the ith stage virtual shift register unit to stop outputting a repeated scan signal to an output of the j-n+1 stage shift register unit through the output unit.
  • the output unit includes a first switching transistor, wherein a gate and a source of the first switching transistor are connected to the displacement delay module, and a drain of the first switching transistor is connected to the jth stage The output of the shift register unit;
  • the pull-down unit includes a second switching transistor, a gate of the second switching transistor is connected to an output end of the n-th virtual shift register unit, and a source of the second switching transistor is connected to the reference level end.
  • the drain of the second switching transistor is connected to the first
  • the drive signal of the gate line in the stage dummy shift register unit outputs the gate of the transistor.
  • the repeated output module is further connected to the reference level end and the output end of the j+1th stage shift register unit, for the shift register unit in the j+1th stage
  • the repeated output module is controlled to stop outputting the repeated scan signal to the output terminal of the j-stage shift register unit by the voltage of the reference level terminal.
  • the repeated output module includes an output unit and a pull-down unit
  • the displacement delay module includes a first stage virtual shift register unit, wherein an input of the first stage virtual shift register unit is coupled to an output of the jth stage shift register unit, the first level of virtual An output end of the shift register unit is connected to the output unit and an input end of the j+1th stage shift register unit;
  • the output unit is configured to output a repeated scan signal to an output end of the j-stage shift register unit
  • the pull-down unit is further connected to a reference level terminal, an output end of the j+1th stage shift register unit, and an output control end of the first stage virtual shift register unit, for when the j+1 level
  • the first stage dummy shift register unit is controlled to stop outputting the repeated scan signal to the output terminal of the j-stage shift register unit by the voltage of the reference level terminal.
  • the output unit includes a first switching transistor, wherein a gate and a source of the first switching transistor are connected to the displacement delay module, and a drain of the first switching transistor is connected to the jth stage The output of the shift register unit;
  • the pull-down unit includes a second switching transistor, a gate of the second switching transistor is connected to an output end of the j+1th stage shift register unit, and a source of the second switching transistor is connected to the reference level end
  • the drain of the second switching transistor is connected to the gate of the driving signal output transistor of the gate line in the first-stage dummy shift register unit.
  • the present invention provides a display device including the above-described gate drive circuit.
  • a gate line driving method When the displacement delay module is located between an adjacent j-th stage shift register unit and a j+1th shift register unit, the method includes:
  • the displacement delay module controls the repeated output module to output a repeated scan signal to the output end of the corresponding corresponding j-n+1th stage shift register unit;
  • the j-n+1 stage shift register unit to the jth stage shift register unit re-outputs the scan signal to the gate line.
  • the repeat output module stops The output of the j-n+1 stage shift register unit outputs a repeated scan signal.
  • the gate driving circuit and the gate line driving method provided by the embodiment of the invention can repeatedly output the gate driving signal of the front-gate driving shift register unit in the touch stage by the displacement delay module after the touch phase is finished. Therefore, it is possible to solve the display failure caused by the interruption of the scan signal in the touch screen technology of the time division drive.
  • FIG. 1 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention
  • FIG. 2 is a schematic structural view of a gate driving circuit according to another embodiment of the present invention
  • FIG. 3 is a schematic structural view of a gate driving circuit provided in still another embodiment of the present invention.
  • FIG. 4 is a schematic structural view of a gate driving circuit provided in still another embodiment of the present invention.
  • FIG. 5 is a schematic flow chart of a gate line driving method according to an embodiment of the present invention
  • FIG. 6 is a schematic diagram showing an output timing state of a gate driving circuit according to an embodiment of the present invention
  • FIG. 7 is a schematic diagram showing an output timing state of a gate driving circuit according to another embodiment of the present invention.
  • FIG. 8 is a schematic diagram showing an output timing state of a gate driving circuit according to still another embodiment of the present invention. detailed description
  • the transistors used in all the embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the sources and drains of the transistors used herein are symmetrical, the source and the drain are indistinguishable. of. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain. According to the form in the drawing, the middle end of the transistor is the gate, the signal input end is the source, and the signal output end is the drain.
  • the transistors used in the embodiments of the present invention are P or N-type transistors, and the P-type transistors are turned on when the gate is at a low level, and the N-type transistors are turned on when the gate is at a high level.
  • a gate driving circuit includes: including a plurality of shift register units connected in series (the first stage shift register unit to the sixth stage shift register unit in FIG. 1) Take an example for explanation);
  • the displacement delay module 11 is connected to the output end of the jth stage shift register unit and the input end of the j+i stage shift register unit, and the displacement delay module is further connected to the repeat output module;
  • the repetition output module 12 is connected to the output end of the j-n+1 stage shift register unit; the displacement delay module 11 is configured to control the repetition after the preset touch time ends after the gate scanning signal is outputted by the jth stage shift register unit
  • the output module 12 outputs a repetitive scan signal to the output end of the j-n+1-stage shift register unit, so that the j-n+1-stage shift register unit to the j-th shift register unit re-outputs the scan signal to the gate line, wherein , n is a positive integer greater than or equal to 1.
  • each shift register unit is connected to a corresponding gate line (G1-G6).
  • the output terminal of the third stage shift register unit is connected to the repeat output module 12, so that the gate lines G3 and G4 repeatedly output the scan signal.
  • the output module 12 may be repeatedly output according to specific requirements. Connect to the output of any stage shift register unit before the Stage 4 shift register unit.
  • the gate driving circuit of the embodiment of the present invention can repeatedly output the gate driving signal of the front gate driving shift register unit in the touch phase by the displacement delay module after the touch phase is finished, thereby solving the time-division driving.
  • the display caused by the interruption of the scan signal is poor.
  • a gate driving circuit includes a plurality of shift register array substrate row driving (GOA) units connected in series,
  • each GOA unit In addition to the first and last GOA units, the output of each GOA unit is connected to the input of the next adjacent GOA unit, and the input of each GOA unit is connected to the output of the adjacent previous GOA unit;
  • the shift register unit unit further includes a first clock signal terminal, a second clock signal terminal and a reference voltage terminal.
  • the input of the first shift register unit receives the frame start signal STV, the first shift register unit The output is connected to a gate line, and the input of the last shift register unit is connected to the output of its adjacent previous shift register unit.
  • each gate driving shift register unit is connected to a gate line, and a driving signal is supplied to the gate line.
  • the shift register unit SR1 to the shift register unit SR6 will be described as an example.
  • the displacement delay module 11 is connected to the output end of the j-th stage shift register unit and the input end of the j+1-stage shift register unit, and the displacement delay module is further connected to the repeated output module;
  • the repetition output module 12 is connected to the output end of the j-n+1th stage shift register unit; the displacement delay module 11 is configured to control after the preset touch time ends after the gate scanning signal is outputted by the jth stage shift register unit
  • the repetitive output module 12 outputs a repetitive scan signal to the output end of the j-n+1-stage shift register unit, so that the j-n+1-stage shift register unit to the j-th shift register unit re-outputs the scan signal to the gate line.
  • n is a positive integer greater than or equal to 1.
  • each shift register unit is connected to a corresponding gate line (G1-G6).
  • the repeating output module 12 is further connected to the reference level terminal for repeatedly controlling the output module 12 to stop to the j-n by the voltage of the reference level terminal when the j-th shift register unit repeatedly outputs the scan signal.
  • the output of the +1 stage shift register unit outputs a repeated scan signal.
  • the repeating output module 12 includes an output unit CK and a pull-down unit RES;
  • the output unit CK is configured to output a repeated scan signal to the output end of the j-n+1 stage shift register unit;
  • the pull-down unit RSE is further connected to the reference level terminal and the output control terminal of the first-stage virtual shift register unit for controlling the level 1 virtual shift register unit to stop the output unit to the j-n+ by the voltage of the reference level terminal Output output of the 1-stage shift register unit Repeat the scan signal.
  • the gate driving circuit shown in FIG. 2 includes a plurality of serial shift register units, wherein the output terminal OUTPUT of the shift register unit SR1 is connected to a gate line G1; and the input terminal INPUT of the shift register unit SR2 is connected.
  • the output terminal of the bit register unit SR1 is connected to a gate line G2; the input terminal INPUT of the shift register unit SR3 is connected to the output terminal of the shift register unit SR2, and is connected to a gate line G3; the input terminal INPUT of the shift register unit SR4 Connect the output terminal of the shift register unit SR3 and connect a gate line G4; the input terminal INPUT of the virtual shift register unit SRD1 is connected to the output terminal of the shift register unit SR4, and is connected to a gate line GDI; virtual shift register unit SRD2 The input terminal INPUT is connected to the output end of the virtual shift register unit SRD1, and is connected to a gate line GD2; the input terminal INPUT of the shift register unit SR5 is connected to the output end of the virtual shift register unit SRD2, and is connected to a gate line G5; The input terminal INPUT of the bit register unit SR6 is connected to the output terminal of the shift register unit SR5, Connecting a gate line G6.
  • the output unit CK of the repetitive output module 12 is connected to the output end of the virtual shift register unit SRD1 and the output end of the shift register unit SR3 for signal output at the output end of the virtual shift register unit SRD1 corresponding to the output unit CK.
  • the output of the shift register unit SR3 connected through the output unit CK is controlled to output a signal; thus, the repeated output of the SR3 and SR4 two-stage shift register units can be realized after the end of the touch phase, thereby improving the picture quality.
  • the repeating output module 12 further includes a pull-down unit RES connected to the output end of the virtual shift register unit SRD2, and the pull-down unit RES is also connected to the output control terminal PU of the virtual shift register unit SRD1, and the pull-down unit RES is also connected to the reference.
  • the voltage vss is used to control the virtual shift register unit SRD1 through the voltage of the reference voltage terminal to stop outputting the repeated scan signal to the output terminal of the shift register unit SR3 through the output unit.
  • Each of the shift register unit and the dummy shift register unit includes a first clock signal terminal CLK, a second clock signal terminal CLKB, and a reference voltage terminal VSS, wherein for each stage of the shift register unit and the dummy shift register
  • the first clock signal terminal CLK receives a clock signal opposite to the clock signal on the second clock signal terminal CLKB.
  • the odd-numbered shift register unit or the dummy shift register unit receives the clock signal CLOCK1 at its first clock signal terminal CLK, and receives the clock signal opposite to the clock signal CLOCK1 at its second clock signal terminal CLKB, even-numbered
  • the shift register unit or the dummy shift register unit receives the clock signal CLOCK2 at its first clock signal terminal CLK and the opposite of the clock signal CLOCK2 at its second clock signal terminal CLKB.
  • the clock signal; in addition, the clock signal CLOCK1 is opposite to the clock signal CLOCK2.
  • FIG. 2 provides a connection mode in which the first clock signal terminal CLK of the odd-numbered shift register unit or the virtual shift register unit is connected to the system clock CL0CK1, and the second clock signal terminal is connected to the system clock CLOCK2, and the even-order shift is performed.
  • the first clock signal terminal CLK of the bit register unit or the dummy shift register unit is connected to the system clock CLOCK2, and the second clock signal terminal is connected to the system clock CLOCK1.
  • the reference voltage terminal VSS is connected to the reference voltage vss.
  • the system clock 6 (including the input terminal signals of the shift register units of each stage, a set of system clock signals, the first clock signal CLOCK1, the second clock signal CLOCK2), wherein during the touch phase, the system clock The signal stops outputting.
  • the high-level or low-level duty cycles of the system clock signals CLOCK1 and CLOCK2 are all 1:1 (that is, the duty ratios of CLOCK1 and CLOCK2 are respectively 50%), namely: CLOCK 1
  • the low level signal of CLOCK2 starts.
  • the next low level clock signal of CLOCK1 starts.
  • the output of the high level signal is the same, no longer. Narration.
  • the first shift register unit is SR1
  • the input signal INPUT of the GOA unit SR1 is an active pulse signal, optionally as the frame start signal STV, and the system first clock signal CLOCK1 ends at the STV signal. After the output begins.
  • the output unit CK includes a first switching transistor T1.
  • the gate and source of the first switching transistor T1 are connected to the displacement delay module, and the drain of the first switching transistor T1 is connected to the j-n+1.
  • the pull-down unit RES includes a second switching transistor T2, the gate of the second switching transistor T2 is connected to the output end of the n-th virtual shift register unit, the source of the second switching transistor T2 is connected to the reference level terminal, and the second switching transistor T2 is The drain is connected to the output control terminal PU of the first stage dummy shift register unit SRD1 (for example, the gate of the drive signal output transistor of the gate line in the first stage dummy shift register unit).
  • the repeating output module 12 includes an output unit CK and a pull-down unit RSE.
  • the displacement delay module 11 includes i serially connected virtual shift register units, wherein the input end of the first stage virtual shift register unit is connected to the output end of the jth stage shift register unit, and the output end of the i th stage virtual shift register unit
  • the pull-down unit RSE is also connected to the reference level terminal and the output control terminal of the first stage virtual shift register unit for controlling the output signal of the first stage virtual shift register unit to the next stage virtual shift register unit by the voltage of the reference level terminal. In order to control the output of the i-th virtual shift register unit to stop outputting the repeated scan signal to the output of the j-n+1-stage shift register unit through the output unit.
  • the output unit CK includes a first switching transistor T1, wherein a gate and a source of the first switching transistor T1 are connected to a displacement delay module, and a drain of the first switching transistor T1 is connected to a j-th stage shift register unit.
  • the pull-down unit RES includes a second switching transistor T2, the gate of the second switching transistor T2 is connected to the output of the second-stage dummy shift register unit, the source of the second switching transistor T2 is connected to the reference level terminal, and the second switching transistor T2 is The drain is connected to the gate of the driving signal of the gate line in the first stage dummy shift register unit, that is, the PU point.
  • the repeated output module 12 is further connected to the reference level terminal and the j+1th level.
  • the output end of the shift register unit is configured to stop the output of the output of the j-stage shift register unit by repeating the voltage output of the reference level terminal when the scan signal is outputted by the j+1th stage shift register unit Scan the signal.
  • the repeating output module 12 includes an output unit CK and a pull-down unit RES;
  • the shift delay module 11 includes a first-stage virtual shift register unit, wherein the input of the first-stage virtual shift register unit is connected to the j-th shift At the output of the register unit, the output of the first stage virtual shift register unit is coupled to the output unit CK of the repeat output module 12 and the input of the j+1th stage shift register unit.
  • the output unit CK is used to output a repetitive scan signal to the output of the j-stage shift register unit;
  • the pull-down unit RES is also connected to the reference level terminal, the output terminal of the j+1th stage shift register unit, and the output control terminal PU of the first stage virtual shift register unit, for outputting the scan of the j+1th stage shift register unit.
  • the first stage virtual shift register unit stops the output of the repeated scan signal to the output of the j-stage shift register unit by the voltage of the reference level terminal.
  • the output unit CK includes a first switching transistor T1, the gate and the source of the first switching transistor T1 are connected to the displacement delay module, and the drain of the first switching transistor T1 is connected to the output end of the j-th stage shift register unit;
  • the pull-down unit RES includes a second switching transistor T2, the gate of the second switching transistor T2 is connected to the output end of the j+1th stage shift register unit, the source of the second switching transistor T2 is connected to the reference level terminal, and the second switching transistor is The drain is connected to the output control terminal PU of SRD1 in the first stage dummy shift register unit (for example, the gate of the drive signal output transistor of the gate line in the first stage dummy shift register unit).
  • the displacement delay module 11 includes only one dummy shift register unit SRD1, and outputs a scan signal on the gate line G4 after receiving the touch by outputting a repeated scan signal to the output terminal of the shift register unit SR4. Repeat the output.
  • the gate line driving method of the embodiment of the present invention includes: Step 1. After the touch time ends, the displacement delay module controls the repeated output module to the corresponding corresponding j-n+1th stage shift register unit. The output terminal outputs a repeated scan signal; Step 2, the j-n+1th stage shift register unit to the jth stage shift register unit re-outputs the scan signal to the gate line.
  • the method further includes: Step 3: after the j-th shift register unit re-outputs the scan signal or the j+1-stage shift register unit outputs the scan signal, the repeat output module stops The output of the j-n+1 stage shift register unit outputs a repeated scan signal.
  • the gate output signal of the front-gate drive shift register unit of the touch stage is repeatedly outputted by the displacement delay module controlling the repeated output module, thereby being able to solve the time sharing In the touch panel technology driven, the display caused by the interruption of the scan signal is poor.
  • the working process of the gate line driving method in the embodiment of the present invention is as follows:
  • each stage shift register (including the shift register unit and the virtual shift register unit provided in the embodiment of the present invention) has the output signal of the output of the upper stage as the start signal, in the dual clock (CLOCK1 and Under CLOCK2), the first four shift register units SR1, SR2, SR3, SR4 implement the top-down gate drive scan output Gl, G2, G3, G4, and then the clock signal stops, entering the touch time.
  • GD2 as the start signal of SR5 will make G5 output high level, then SR5, SR6, SR7 will output high level signals in turn, and then scan G5, G6, G7... in order.
  • the embodiment of the present invention pulls down the PU end of SRD1 through T2, thereby blocking GDI again.
  • the output is high.
  • the working process of the gate line driving method in the embodiment of the present invention is as follows:
  • each stage shift register (including the shift register unit and the virtual shift register unit provided in the embodiment of the present invention) has the output signal of the output of the upper stage as the start signal, in the dual clock (CLOCK1 and Under CLOCK2), the first four shift register units SR1, SR2, SR3, SR4 implement the top-down gate drive scan output Gl, G2, G3, G4, and then the clock signal stops, entering the touch time.
  • the clock signal is turned on again.
  • CLOCK1 is high
  • the output of the virtual shift register unit SRD1 is output high at GDI
  • the GDI output is high as the input signal of the virtual shift register unit SRD2
  • the virtual shift register unit SRD2 outputs a high level at GD2
  • the high level signal of GD2 is transmitted to G4.
  • G4 is also high, and thus the repeated scanning of the gate line G4 corresponding to SR4 is realized.
  • the output signals of GDI and GD2 are not connected to the pixel area and have no effect on the pixel display.
  • GD2 as the start signal of SR5 will make G5 output high level, then SR5, SR6, SR7 will output high level signals in turn, and then scan G5, G6, G7... in turn.
  • the embodiment of the present invention pulls down the PU end of SRD1 through T2, thereby blocking GDI again.
  • the output is high.
  • the working process of the gate line driving method in the embodiment of the present invention is as follows: STV is the start signal, and each stage of the shift register (including the shift register unit and the virtual shift register unit provided in the present invention) has the output signal of the output of the upper stage as the start signal, in the dual clock (CLOCK1 and CLOCK2) Under the work, the first four shift register units SR1, SR2, SR3, SR4 realize the top-down gate drive scan output Gl, G2, G3, G4, and then the clock signal stops, entering the touch time.
  • the clock signal is turned on again.
  • CLOCK1 is high
  • the output of the virtual shift register unit SRD1 outputs a high level at GDI.
  • T1 is turned on, and the GDI is high.
  • the signal is transmitted to G4, and G4 is also high at this time, and the repeated scanning of the gate line G4 corresponding to SR4 is realized.
  • the output signal of GDI is not connected to the pixel area and has no effect on the pixel display.
  • GD2 as the start signal of SR5 will make G5 output high level, and the following SR5, SR6, SR7 will output high level signals in turn, and then scan G5, G6, G7... in order.
  • the above description is only taking a high-level scan signal as an example. At this time, the corresponding switching transistors are all turned on at the high level. Similarly, according to the internal structure of the shift register and the voltage requirement of the pixel unit during the design of the display device, the scan signal is also It can be implemented with a low level, and the corresponding switching transistors are all turned on at a low level.
  • Embodiments of the present invention also provide a display device including the above-described gate driving circuit.
  • the gate driving circuit and the gate line driving method provided by the embodiment of the invention can repeatedly output the gate driving signal of the front-gate driving shift register unit in the touch stage by the displacement delay module after the touch phase is finished. Therefore, it is possible to solve the display failure caused by the interruption of the scan signal in the touch screen technology of the time division drive.

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Abstract

一种栅极驱动电路及栅线驱动方法、显示装置，能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。该栅极驱动电路包括：包括串联的多个移位寄存器单元，相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块（11）；其中所述位移延迟模块（11）连接所述第j级移位寄存器单元的输出端和所述第j+1级移位寄存器单元的输入端，所述位移延迟模块（11）还连接重复输出模块（12）；所述重复输出模块（12）连接所述第j-n+1级移位寄存器单元的输出端。

Description

栅极驱动电路及栅线驱动方法、 显示装置
技术领域
本发明涉及显示技术领域， 尤其涉及一种栅极驱动电路及栅线驱 动方法、 显示装置。 背景技术
在触摸屏技术中， 可以通过分时驱动的方式实现显示扫描， 即在 驱动阶段进行像素扫描， 在触摸阶段停止扫描信号输出， 在触摸阶段 结束后在继续输出扫描信号对像素扫描。 由于在现有技术中栅极驱动 电路通常都是由多个串联的移位寄存器单元构成， 而每个移位寄存器 单元对应为一条栅线输出驱动信号， 因此在上述扫描信号的输出过程 中由于触摸阶段较长， 扫描信号输出的中断会出现画面不连续， 从而 导致产品显示不良出现。 发明内容
本发明的实施例提供一种栅极驱动电路及栅线驱动方法、 显示装 置， 能够解决分时驱动的触摸屏技术中， 扫描信号中断造成的显示不 良的技术问题。
为解决上述技术问题， 本发明的实施例可采用如下技术方案： 一方面， 提供一种栅极驱动电路， 包括串联的多个移位寄存器单 元， 相邻的第 j级移位寄存器单元和第 j+1级移位寄存器单元之间串接 位移延迟模块；
其中所述位移延迟模块连接所述第 j 级移位寄存器单元的输出端 和所述第 j + 1级移位寄存器单元的输入端，所述位移延迟模块还连接重 复输出模块；
所述重复输出模块连接所述第 j-n+1级移位寄存器单元的输出端； 所述位移延迟模块用于在所述第 j 级移位寄存器单元输出栅极扫 描信号后， 在预设的触摸时间结束后控制所述重复输出模块向所述 j-n+1 级移位寄存器单元的输出端输出重复扫描信号， 以便所述 j-n+1 级移位寄存器单元至所述第 j 级移位寄存器单元重新输出扫描信号至 栅线， 其中， n为大于或等于 1的正整数。
可选地， 当 n大于或等于 1时， 所述重复输出模块还连接参考电 平端， 用于在所述第 j级移位寄存器单元重复输出扫描信号时， 通过所 述参考电平端的电压控制所述重复输出模块停止向所述 j-n+1 级移位 寄存器单元的输出端输出重复扫描信号。
可选地， 所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括 i个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输 出端， 所述第 1 级虚拟移位寄存器单元的输出端连接所述输出单元， 第 i级虚拟移位寄存器单元的输出端连接所述下拉单元和所述第 j +1 级移位寄存器单元的输入端， 其中 i=n, i为大于 1的正整数；
其中所述输出单元用于向所述 j-n+1 级移位寄存器单元的输出端 输出重复扫描信号；
所述下拉单元还连接参考电平端和所述第 1 级虚拟移位寄存器单 元的输出控制端， 用于通过所述参考电平端的电压控制所述第 1 级虚 拟移位寄存器单元停止通过所述输出单元向所述 j-n+1 级移位寄存器 单元的输出端输出重复扫描信号。
可选地， 所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括 i个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输 出端， 第 i级虚拟移位寄存器单元的输出端连接所述下拉单元、 所述输 出单元和所述第 j+1级移位寄存器单元的输入端， 其中 i=2;
其中所述输出单元用于向所述 j-n+1 级移位寄存器单元的输出端 输出重复扫描信号， 其中 n=l ;
所述下拉单元还连接参考电平端和所述第 1 级虚拟移位寄存器单 元的输出控制端， 用于通过所述参考电平端的电压控制所述第 1 级虚 拟移位寄存器单元向下一级虚拟移位寄存器单元输出信号， 以便控制 所述第 i 级虚拟移位寄存器单元的输出端停止通过所述输出单元向所 述 j-n+1级移位寄存器单元的输出端输出重复扫描信号。
可选地， 所述输出单元包括第一开关晶体管， 其中， 所述第一开 关晶体管的栅极和源极连接所述位移延迟模块， 所述第一开关晶体管 的漏极连接所述第 j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极 连接所述第 n 级虚拟移位寄存器单元的输出端， 所述第二开关晶体管 的源极连接所述参考电平端，所述第二开关晶体管的漏极连接所述第 1 级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
可选地， 当 n等于 1 时， 所述重复输出模块还连接参考电平端及 所述第 j+1级移位寄存器单元的输出端，用于在所述第 j + 1级移位寄存 器单元输出扫描信号时， 通过所述参考电平端的电压控制所述重复输 出模块停止向所述 j级移位寄存器单元的输出端输出重复扫描信号。
可选地， 所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括一个第 1 级虚拟移位寄存器单元， 其中所 述第 1级虚拟移位寄存器单元的输入端连接所述第 j级移位寄存器单元 的输出端， 所述第 1 级虚拟移位寄存器单元的输出端连接所述输出单 元和所述第 j+1级移位寄存器单元的输入端；
其中所述输出单元用于向所述 j 级移位寄存器单元的输出端输出 重复扫描信号；
所述下拉单元还连接参考电平端、 所述第 j+1 级移位寄存器单元 的输出端和所述第 1 级虚拟移位寄存器单元的输出控制端， 用于当所 述第 j + 1级移位寄存器单元输出扫描信号时，通过所述参考电平端的电 压控制所述第 1级虚拟移位寄存器单元停止向所述 j级移位寄存器单元 的输出端输出重复扫描信号。
可选地， 所述输出单元包括第一开关晶体管， 其中， 所述第一开 关晶体管的栅极和源极连接所述位移延迟模块， 所述第一开关晶体管 的漏极连接所述第 j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极 连接所述第 j + 1级移位寄存器单元的输出端，所述第二开关晶体管的源 极连接所述参考电平端， 所述第二开关晶体管的漏极连接所述第 1 级 虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
本发明提供一种显示装置， 包括上述的栅极驱动电路。
一方面， 提供一种栅线驱动方法， 位移延迟模块位于相邻的第 j 级移位寄存器单元和第 j+1级移位寄存器单元之间时， 包括：
在触摸事件结束后， 位移延迟模块控制重复输出模块向之前对应 的第 j-n+1级移位寄存器单元的输出端输出重复扫描信号；
所述 j-n+1级移位寄存器单元至所述第 j级移位寄存器单元重新输 出扫描信号至栅线。
可选地， 在所述第 j 级移位寄存器单元重新输出扫描信号或所述 第 j+1级移位寄存器单元输出扫描信号后，所述重复输出模块停止向所 述 j-n+1级移位寄存器单元的输出端输出重复扫描信号。
本发明实施例提供的栅极驱动电路及栅线驱动方法， 能够在触摸 阶段结束后， 通过位移延迟模块控制重复输出模块将触摸阶段前栅极 驱动移位寄存器单元的栅极驱动信号重复输出， 从而能够解决分时驱 动的触摸屏技术中， 扫描信号中断造成的显示不良。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例描 述中所需要使用的附图作筒单地介绍。 显而易见地， 下面描述中的附 图仅仅是本发明的一部分实施例。
图 1为本发明的实施例中提供的一种栅极驱动电路的结构示意图； 图 2 为本发明的另一实施例中提供的一种栅极驱动电路的结构示 意图；
图 3 为本发明的又一实施例中提供的一种栅极驱动电路的结构示 意图；
图 4 为本发明的再一实施例中提供的一种栅极驱动电路的结构示 意图；
图 5为本发明的实施例中提供的一种栅线驱动方法流程示意图； 图 6 为本发明的实施例中提供的一种栅极驱动电路的输出时序状 态示意图；
图 7 为本发明的另一实施例中提供的一种栅极驱动电路的输出时 序状态示意图；
图 8 为本发明的又一实施例中提供的一种栅极驱动电路的输出时 序状态示意图。 具体实施方式
下面将结合附图， 对本发明实施例中的技术方案进行清楚、 完整 地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是 全部的实施例。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应 管或其他特性相同的器件， 由于这里采用的晶体管的源极、 漏极是对 称的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分 晶体管除栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 按附图中的形态规定晶体管的中间端为栅极、 信号输入端为源极、 信 号输出端为漏极。 此外本发明实施例所采用的晶体管均为 P或 N型晶 体管， P型晶体管在栅极为低电平时导通， N型晶体管为在栅极为高电 平时导通。
参照图 1所示， 按照本发明的一个实施例的栅极驱动电路， 包括： 包括串联的多个移位寄存器单元 （图 1 中以第 1 级移位寄存器单元至 第 6级移位寄存器单元为例进行说明） ；
相邻的第 j级移位寄存器单元和第 j+1级移位寄存器单元之间串接 位移延迟模块 11 (在附图中以 j=4为例进行说明） ；
其中位移延迟模块 11连接第 j级移位寄存器单元的输出端和第 j+i 级移位寄存器单元的输入端， 位移延迟模块还连接重复输出模块；
重复输出模块 12连接第 j -n+ 1级移位寄存器单元的输出端； 位移延迟模块 11用于在第 j级移位寄存器单元输出栅极扫描信号 后， 在预设的触摸时间结束后控制重复输出模块 12向 j-n+1级移位寄 存器单元的输出端输出重复扫描信号， 以便 j-n+1级移位寄存器单元至 第 j级移位寄存器单元重新输出扫描信号至栅线， 其中， n为大于或等 于 1 的正整数。 同时参照图 1 所示， 每个移位寄存器单元连接一条对 应的栅线 ( G1-G6 ) 。
可选地， 图 1中示出了重复输出模块 12连接第 3级移位寄存器单 元的输出端， 以使得栅线 G3和 G4重复输出扫描信号， 当然根据具体 需求， 也可以将重复输出模块 12连接至第 4级移位寄存器单元之前任 一级移位寄存器单元的输出端。
本发明实施例的栅极驱动电路， 能够在触摸阶段结束后， 通过位 移延迟模块控制重复输出模块将触摸阶段前栅极驱动移位寄存器单元 的栅极驱动信号重复输出， 从而能够解决分时驱动的触摸屏技术中， 扫描信号中断造成的显示不良。
参照图 2所示， 按照本发明另一实施例的栅极驱动电路， 包括串 联的多个移位寄存器阵列基板行驱动 （GOA ) 单元，
除第一个和最后一个 GOA单元外， 每个 GOA单元的输出端连接 相邻的下一 GOA单元的输入端， 每个 GOA单元的输入端连接相邻的 上一 GOA单元的输出端； 每个移位寄存单元器单元还包括一个第一时 钟信号端、 一个第二时钟信号端和一个参考电压端。 此外， 第一个移 位寄存器单元的输入端接收帧起始信号 STV, 第一个移位寄存器单元 的输出端连接一条栅线， 最后一个移位寄存器单元的输入端连接其相 邻的上一移位寄存器单元的输出端。
本实施例中， 每个栅极驱动移位寄存器单元的输出端连接一条栅 线， 并为所述栅线提供驱动信号。 图 2中以移位寄存器单元 SR1至移 位寄存器单元 SR6为例进行说明。 相邻的第 j级移位寄存器单元和第 j+1级移位寄存器单元之间串接位移延迟模块 11 ,在附图 2中以 j=4为 例进行说明。
图 2中， 位移延迟模块 11连接第 j级移位寄存器单元的输出端和 第 j+1 级移位寄存器单元的输入端， 位移延迟模块还连接重复输出模 块；
重复输出模块 12连接第 j-n+1级移位寄存器单元的输出端； 位移延迟模块 11用于在第 j级移位寄存器单元输出栅极扫描信号 后， 在预设的触摸时间结束后控制重复输出模块 12向 j-n+1级移位寄 存器单元的输出端输出重复扫描信号， 以便 j-n+1级移位寄存器单元至 第 j级移位寄存器单元重新输出扫描信号至栅线， 其中， n为大于或等 于 1 的正整数。 同时参照图 1 所示， 每个移位寄存器单元连接一条对 应的栅线 ( G1-G6 ) 。
当 n大于或等于 1时， 重复输出模块 12还连接参考电平端， 用于 在第 j级移位寄存器单元重复输出扫描信号时，通过参考电平端的电压 控制重复输出模块 12停止向 j-n+1级移位寄存器单元的输出端输出重 复扫描信号。
可选地， 参照图 2所示， 重复输出模块 12包括输出单元 CK和下 拉单元 RES;
位移延迟模块 11 包括 i个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接第 j级移位寄存器单元的输出端， 第 1级虚拟移位寄存器单元的输出端连接输出单元，第 i级虚拟移位寄 存器单元的输出端连接下拉单元和第 j+1级移位寄存器单元的输入端， 其中 i=n, i为大于 1的正整数；
其中，输出单元 CK用于向 j-n+1级移位寄存器单元的输出端输出 重复扫描信号；
下拉单元 RSE还连接参考电平端和第 1级虚拟移位寄存器单元的 输出控制端， 用于通过参考电平端的电压控制第 1 级虚拟移位寄存器 单元停止通过输出单元向所述 j-n+1 级移位寄存器单元的输出端输出 重复扫描信号。
具体地， 如图 2所示栅极驱动电路， 包括若干个串联的移位寄存 器单元， 其中移位寄存器单元 SR1 的输出端 OUTPUT 连接一条栅线 G1 ; 移位寄存器单元 SR2 的输入端 INPUT连接移位寄存器单元 SR1 的输出端， 并连接一条栅线 G2; 移位寄存器单元 SR3的输入端 INPUT 连接移位寄存器单元 SR2的输出端， 并连接一条栅线 G3; 移位寄存器 单元 SR4的输入端 INPUT连接移位寄存器单元 SR3的输出端，并连接 一条栅线 G4;虚拟移位寄存器单元 SRD1的输入端 INPUT连接移位寄 存器单元 SR4的输出端， 并连接一条栅线 GDI ; 虚拟移位寄存器单元 SRD2的输入端 INPUT连接虚拟移位寄存器单元 SRD1 的输出端， 并 连接一条栅线 GD2;移位寄存器单元 SR5的输入端 INPUT连接虚拟移 位寄存器单元 SRD2的输出端， 并连接一条栅线 G5; 移位寄存器单元 SR6的输入端 INPUT连接移位寄存器单元 SR5的输出端， 并连接一条 栅线 G6。 此外， 重复输出模块 12的输出单元 CK连接虚拟移位寄存器 单元 SRD1 的输出端和移位寄存器单元 SR3的输出端， 用于在输出单 元 CK对应的虚拟移位寄存器单元 SRD1的输出端有信号输出时，控制 通过输出单元 CK连接的移位寄存器单元 SR3 的输出端输出信号； 这 样在触控阶段结束后可以实现 SR3和 SR4两级移位寄存器单元的重复 输出， 从而改善画面质量。
此外， 重复输出模块 12还包括下拉单元 RES , 下拉单元 RES与 虚拟移位寄存器单元 SRD2的输出端相连， 下拉单元 RES还连接虚拟 移位寄存器单元 SRD1的输出控制端 PU,下拉单元 RES还连接参考电 压 vss , 用于通过参考电压端的电压控制虚拟移位寄存器单元 SRD1停 止通过输出单元向移位寄存器单元 SR3的输出端输出重复扫描信号。
每个移位寄存器单元和虚拟移位寄存器单元均包括一个第一时钟 信号端 CLK、 一个第二时钟信号端 CLKB , 及参考电压端 VSS , 其中 对于每一级移位寄存器单元和虚拟移位寄存器单元， 第一时钟信号端 CLK接收与第二时钟信号端 CLKB上的时钟信号相反的时钟信号。 更 具体地， 奇数级的移位寄存器单元或虚拟移位寄存器单元在其第一时 钟信号端 CLK接收时钟信号 CLOCK1 ,在其第二时钟信号端 CLKB接 收与时钟信号 CLOCK1相反的时钟信号， 偶数级的移位寄存器单元或 虚拟移位寄存器单元在其第一时钟信号端 CLK 接收时钟信号 CLOCK2 , 在其第二时钟信号端 CLKB接收与时钟信号 CLOCK2相反 的时钟信号； 此外时钟信号 CLOCK1与时钟信号 CLOCK2相反。
进一步地， 每一级移位寄存器单元或虚拟移位寄存器单元的第一 时钟信号端 CLK和第二时钟信号端 CLKB分别通过与系统时钟相连， 获取时钟信号。 例如， 图 2 提供了一种连接方式， 奇数级的移位寄存 器单元或虚拟移位寄存器单元的第一时钟信号端 CLK 连接系统时钟 CL0CK1、第二时钟信号端连接系统时钟 CLOCK2, 偶数级的移位寄存 器单元或虚拟移位寄存器单元的第一时钟信号端 CLK 连接系统时钟 CLOCK2、 第二时钟信号端连接系统时钟 CLOCKl。 参考电压端 VSS 连接参考电压 vss。 这里， 参照图 6所示的信号时序图 （包括各级移位 寄存器单元的输入端信号、 一组系统时钟信号第一时钟信号 CLOCKl、 第二时钟信号 CLOCK2 ) , 其中在触控阶段， 系统时钟信号停止输出， 在输出阶段， 系统时钟信号 CLOCKl、 CLOCK2 的高电平或低电平占 空比均为 1 : 1 (即 CLOCK1和 CLOCK2的占空比分别为 50% ) , 即： CLOCK 1的低电平信号结束后 CLOCK2的低电平信号开始， CLOCK2 的所述低电平信号结束后 CLOCK1 的下一个低电平时钟信号开始， 以 后如此循环， 高电平信号的输出同理， 不再赘述。
在本实施例中， 第一个移位寄存器单元为 SR1 , 则 GOA单元 SR1 的输入信号 INPUT为一个激活脉沖信号， 可选地如帧起始信号 STV, 系统第一时钟信号 CLOCK1在 STV信号结束后开始输出。
进一步地， 参照图 2所示， 输出单元 CK包括第一开关晶体管 T1 , 第一开关晶体管 T1的栅极和源极连接位移延迟模块， 第一开关晶体管 T1的漏极连接第 j-n+1级移位寄存器单元的输出端；
下拉单元 RES包括第二开关晶体管 T2, 第二开关晶体管 T2的栅 极连接第 n级虚拟移位寄存器单元的输出端， 第二开关晶体管 T2的源 极连接参考电平端， 第二开关晶体管 T2的漏极连接第 1级虚拟移位寄 存器单元 SRD1的输出控制端 PU (例如， 第 1级虚拟移位寄存器单元 中栅线的驱动信号输出晶体管的栅极） 。
可选地， 参照图 3所示， 重复输出模块 12包括输出单元 CK和下 拉单元 RSE。
位移延迟模块 11 包括 i个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接第 j级移位寄存器单元的输出端， 第 i级虚拟移位寄存器单元的输出端连接重复输出模块 12的下拉单元 RSE、 输出单元 CK和第 j+1级移位寄存器单元的输入端， 其中 i=2。 需要说明的是， i也可以大于 2, 但是只要两个虚拟移位寄存器单元就 可以实现位移延迟的功能。
输出单元 CK用于向 j-n+1级移位寄存器单元（图 3中移位寄存器 单元 SR4 ) 的输出端输出重复扫描信号， 其中 n=l ;
下拉单元 RSE还连接参考电平端和第 1级虚拟移位寄存器单元的 输出控制端， 用于通过参考电平端的电压控制第 1 级虚拟移位寄存器 单元向下一级虚拟移位寄存器单元输出信号，以便控制第 i级虚拟移位 寄存器单元的输出端停止通过输出单元向 j-n+1 级移位寄存器单元的 输出端输出重复扫描信号。
参照图 3所示， 输出单元 CK包括第一开关晶体管 T1 , 其中， 第 一开关晶体管 T1 的栅极和源极连接位移延迟模块， 第一开关晶体管 T1的漏极连接第 j级移位寄存器单元的输出端；
下拉单元 RES包括第二开关晶体管 T2 , 第二开关晶体管 T2的栅 极连接第 2级虚拟移位寄存器单元的输出端， 第二开关晶体管 T2的源 极连接参考电平端， 第二开关晶体管 T2的漏极连接第 1级虚拟移位寄 存器单元中栅线的驱动信号输出晶体管的栅极,即 P U点。
可选地， 参照图 4所示， 当 n等于 1时 （即， 位移延迟模块 11仅 包括一个虚拟移位寄存器单元 SRD1 ) , 重复输出模块 12还连接参考 电平端及所述第 j+1级移位寄存器单元的输出端，用于在第 j+1级移位 寄存器单元输出扫描信号时， 通过参考电平端的电压控制重复输出模 块停止向所述 j级移位寄存器单元的输出端输出重复扫描信号。
可选地， 重复输出模块 12包括输出单元 CK和下拉单元 RES; 位移延迟模块 11 包括一个第 1级虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接第 j级移位寄存器单元的输出端， 第 1级虚拟移位寄存器单元的输出端连接重复输出模块 12的输出单元 CK和第 j+1级移位寄存器单元的输入端。
此时，输出单元 CK用于向 j级移位寄存器单元的输出端输出重复 扫描信号；
下拉单元 RES还连接参考电平端、 第 j+1级移位寄存器单元的输 出端和第 1级虚拟移位寄存器单元的输出控制端 PU, 用于当第 j+1级 移位寄存器单元输出扫描信号时， 通过参考电平端的电压控制第 1 级 虚拟移位寄存器单元停止向 j 级移位寄存器单元的输出端输出重复扫 描信号。 具体地， 输出单元 CK包括第一开关晶体管 T1 , 第一开关晶体管 T1 的栅极和源极连接位移延迟模块， 第一开关晶体管 T1 的漏极连接 第 j级移位寄存器单元的输出端；
下拉单元 RES包括第二开关晶体管 T2 , 第二开关晶体管 T2的栅 极连接第 j+1级移位寄存器单元的输出端， 第二开关晶体管 T2的源极 连接参考电平端， 第二开关晶体管的漏极连接第 1 级虚拟移位寄存器 单元中 SRD1的输出控制端 PU (例如， 第 1级虚拟移位寄存器单元中 栅线的驱动信号输出晶体管的栅极） 。
在图 4示出的实施例中， 位移延迟模块 11仅包括一个虚拟移位寄 存器单元 SRD1 ,通过向移位寄存器单元 SR4的输出端输出重复扫描信 号， 实现触摸接收后栅线 G4上扫描信号的重复输出。
参照图 5所示， 本发明的实施例的栅线驱动方法， 包括： 步骤 1、在触摸时间结束后，位移延迟模块控制重复输出模块向之 前对应的第 j-n+1级移位寄存器单元的输出端输出重复扫描信号； 步骤 2、 第 j-n+1级移位寄存器单元至第 j级移位寄存器单元重新 输出扫描信号至栅线。
可选地， 该方法还包括： 步骤 3、 在所述第 j级移位寄存器单元重 新输出扫描信号或所述第 j+1级移位寄存器单元输出扫描信号后，所述 重复输出模块停止向所述 j-n+1 级移位寄存器单元的输出端输出重复 扫描信号。
按照本发明实施例的栅线驱动方法， 能够在触摸阶段结束后， 通 过位移延迟模块控制重复输出模块将触摸阶段前栅极驱动移位寄存器 单元的栅极驱动信号重复输出， 从而能够解决分时驱动的触摸屏技术 中， 扫描信号中断造成的显示不良。
具体地， 参照图 2所示的栅极驱动电路， 及图 6提供的栅极驱动 电路的工作时序图， 本发明实施例的栅线驱动方法的工作过程如下：
STV 为起始信号， 每级移位寄存器 （包括本发明实施例中提供的 移位寄存器单元和虚拟移位寄存器单元） 都以上级的输出端的输出信 号作为起始信号， 在双时钟 （CLOCK1 和 CLOCK2 ) 下工作， 前四个 移位寄存器单元 SR1、 SR2、 SR3、 SR4实现自上而下的栅驱动扫描输 出 Gl, G2, G3, G4 , 然后时钟信号停止， 进入触控时间。
当触控时间结束， 时钟信号再次开启， CLOCK1 为高时虚拟移位 寄存器单元 SRD1的输出端在 GDI输出高电平，在 GDI输出高电平的 同时， 将 Tl打开， GDI 的高电平信号传至 G3 , 此时 G3也为高， 此 时便实现了对 SR3对应的栅线 G3的重复扫描， 栅线 G3上的信号作为 S R 4的输入信号，下一个时钟到来时 S R4再次向栅线 G4输出扫描线号。 从而实现了对栅线 G3和 G4的重复输出。在此需要特殊说明的是， GDI 和 GD2的输出信号不接入像素区域内， 对像素显示没有任何影响。
然后， 接下来 GD2作为 SR5的起始信号， 将使 G5输出高电平， 随后 SR5、 SR6、 SR7依次输出高电平信号，依次实现对 G5 , G6 , G7... 的扫描。
在 G4和 GD2同时为高电平时， 为了防止 GDI再次被 G4拉高， 也就是为防止 GDI和 GD2再重复输出，本发明实施例通过 T2对 SRD1 的 PU端进行下拉， 从而阻断了 GDI再次输出高电平。
具体地， 参照图 3所示的栅极驱动电路， 及图 7提供的栅极驱动 电路的工作时序图， 本发明实施例的栅线驱动方法的工作过程如下：
STV 为起始信号， 每级移位寄存器 （包括本发明实施例中提供的 移位寄存器单元和虚拟移位寄存器单元） 都以上级的输出端的输出信 号作为起始信号， 在双时钟 （CLOCK1 和 CLOCK2 ) 下工作， 前四个 移位寄存器单元 SR1、 SR2、 SR3、 SR4实现自上而下的栅驱动扫描输 出 Gl, G2, G3, G4 , 然后时钟信号停止， 进入触控时间。
在触控时间结束时， 时钟信号再次开启， CLOCK1 为高时虚拟移 位寄存器单元 SRD1的输出端在 GDI输出高电平， GDI输出高电平作 为虚拟移位寄存器单元 SRD2的输入信号，在下一个时钟到来时虚拟移 位寄存器单元 SRD2在 GD2输出高电平， GD2的高电平信号传至 G4, 此时 G4也为高， 此时便实现了对 SR4对应的栅线 G4的重复扫描。 在 此需要特殊说明的是， GDI和 GD2的输出信号不接入像素区域内， 对 像素显示没有任何影响。
然后， 接下来 GD2作为 SR5的起始信号， 将使 G5输出高电平， 随后 SR5、 SR6、 SR7依次输出高电平信号，依次实现对 G5 , G6, G7... 的扫描。
在 G4和 GD2同时为高电平时， 为了防止 GDI再次被 G4拉高， 也就是为防止 GDI和 GD2再重复输出，本发明实施例通过 T2对 SRD1 的 PU端进行下拉， 从而阻断了 GDI再次输出高电平。
具体地， 参照图 4所示的栅极驱动电路， 及图 8提供的栅极驱动 电路的工作时序图， 本发明实施例的栅线驱动方法的工作过程如下： STV 为起始信号， 每级移位寄存器 （包括本发明中提供的移位寄 存器单元和虚拟移位寄存器单元） 都以上级的输出端的输出信号作为 起始信号， 在双时钟 （CLOCK1 和 CLOCK2 ) 下工作， 前四个移位寄 存器单元 SR1、 SR2、 SR3、 SR4实现自上而下的栅驱动扫描输出 Gl, G2, G3, G4, 然后时钟信号停止， 进入触控时间。
当触控时间结束时， 时钟信号再次开启， CLOCK1 为高时虚拟移 位寄存器单元 SRD1的输出端在 GDI输出高电平，在 GDI输出高电平 的同时， 将 T1打开， GDI 的高电平信号传至 G4 , 此时 G4也为高， 此时便实现了对 SR4对应的栅线 G4的重复扫描。在此需要特殊说明的 是， GDI的输出信号不接入像素区域内， 对像素显示没有任何影响。
然后， 接下来 GD2作为 SR5的起始信号， 将使 G5输出高电平， 以下 SR5、 SR6、 SR7 依次输出高电平信号， 依次实现对 G5 , G6 , G7...的扫描。
在 G5为高电平时， 为了防止 GDI再次被 G4拉高， 也就是为防 止本发明通过 T2对 SRD1的 PU端进行下拉，从而阻断了 GDI再次输 出高电平。
以上仅以高电平的扫描信号为例进行说明， 此时对应的开关晶体 管均为高电平导通， 同理根据显示装置设计时移位寄存器内部结构及 像素单元的电压需求， 扫描信号也可以采用低电平实现， 此时对应的 开关晶体管均为低电平导通。
本发明实施例还提供一种显示装置， 包括上述的栅极驱动电路。 本发明实施例提供的栅极驱动电路及栅线驱动方法， 能够在触摸 阶段结束后， 通过位移延迟模块控制重复输出模块将触摸阶段前栅极 驱动移位寄存器单元的栅极驱动信号重复输出， 从而能够解决分时驱 动的触摸屏技术中， 扫描信号中断造成的显示不良。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并 不局限于此， 任何熟悉本技术领域的技术人员在这里所披露的技术范 围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应以权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种栅极驱动电路， 包括串联的多个移位寄存器单元， 其中还 包括位移延迟模块和重复输出模块，相邻的第 j级移位寄存器单元和第 j + 1级移位寄存器单元之间串接所述位移延迟模块；
所述位移延迟模块连接所述第 j 级移位寄存器单元的输出端和所 述第 j+1级移位寄存器单元的输入端，所述位移延迟模块还连接所述重 复输出模块；
所述重复输出模块连接所述第 j-n+1级移位寄存器单元的输出端； 所述位移延迟模块用于在所述第 j 级移位寄存器单元输出栅极扫 描信号后， 在预设的触摸时间结束后控制所述重复输出模块向所述 j-n+1 级移位寄存器单元的输出端输出重复扫描信号， 以便所述 j-n+1 级移位寄存器单元至所述第 j 级移位寄存器单元重新输出扫描信号至 栅线， 其中， n为大于或等于 1的正整数。
2、 根据权利要求 1所述的栅极驱动电路， 其中，
所述重复输出模块还连接参考电平端， 用于在所述第 j 级移位寄 存器单元重复输出扫描信号时， 通过所述参考电平端的电压控制所述 重复输出模块停止向所述 j-n+1 级移位寄存器单元的输出端输出重复 扫描信号。
3、 根据权利要求 2所述的栅极驱动电路， 其中， 所述重复输出模 块包括输出单元和下拉单元；
所述位移延迟模块包括 i个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输 出端， 所述第 1 级虚拟移位寄存器单元的输出端连接所述输出单元， 第 i级虚拟移位寄存器单元的输出端连接所述下拉单元和所述第 j +1 级移位寄存器单元的输入端， 其中 i=n, i为大于 1的正整数；
其中所述输出单元用于向所述 j-n+1 级移位寄存器单元的输出端 输出重复扫描信号；
所述下拉单元还连接参考电平端和所述第 1 级虚拟移位寄存器单 元的输出控制端， 用于通过所述参考电平端的电压控制所述第 1 级虚 拟移位寄存器单元停止通过所述输出单元向所述 j-n+1 级移位寄存器 单元的输出端输出重复扫描信号。
4、 根据权利要求 2所述的栅极驱动电路， 其中， 所述重复输出模 块包括输出单元和下拉单元；
所述位移延迟模块包括 i个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输 出端， 第 i级虚拟移位寄存器单元的输出端连接所述下拉单元、 所述输 出单元和所述第 j+1级移位寄存器单元的输入端， 其中 i=2;
其中所述输出单元用于向所述 j-n+1 级移位寄存器单元的输出端 输出重复扫描信号， 其中 n=l ;
所述下拉单元还连接参考电平端和所述第 1 级虚拟移位寄存器单 元的输出控制端， 用于通过所述参考电平端的电压控制所述第 1 级虚 拟移位寄存器单元向下一级虚拟移位寄存器单元输出信号， 以便控制 所述第 i 级虚拟移位寄存器单元的输出端停止通过所述输出单元向所 述 j-n+1级移位寄存器单元的输出端输出重复扫描信号。
5、 根据权利要求 3或 4所述的栅极驱动电路， 其中， 所述输出单 元包括第一开关晶体管， 其中， 所述第一开关晶体管的栅极和源极连 接所述位移延迟模块，所述第一开关晶体管的漏极连接所述第 j级移位 寄存器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极 连接所述第 n 级虚拟移位寄存器单元的输出端， 所述第二开关晶体管 的源极连接所述参考电平端，所述第二开关晶体管的漏极连接所述第 1 级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
6、 根据权利要求 1所述的栅极驱动电路， 其中，
所述重复输出模块还连接参考电平端及所述第 j+1 级移位寄存器 单元的输出端， 用于在所述第 j+1级移位寄存器单元输出扫描信号时， 通过所述参考电平端的电压控制所述重复输出模块停止向所述 j 级移 位寄存器单元的输出端输出重复扫描信号。
7、 根据权利要求 6所述的栅极驱动电路， 其中， 所述重复输出模 块包括输出单元和下拉单元；
所述位移延迟模块包括一个第 1 级虚拟移位寄存器单元， 其中所 述第 1级虚拟移位寄存器单元的输入端连接所述第 j级移位寄存器单元 的输出端， 所述第 1 级虚拟移位寄存器单元的输出端连接所述输出单 元和所述第 j+1级移位寄存器单元的输入端；
其中所述输出单元用于向所述 j 级移位寄存器单元的输出端输出 重复扫描信号； 所述下拉单元还连接参考电平端、 所述第 j+1 级移位寄存器单元 的输出端和所述第 1 级虚拟移位寄存器单元的输出控制端， 用于当所 述第 j+1级移位寄存器单元输出扫描信号时，通过所述参考电平端的电 压控制所述第 1级虚拟移位寄存器单元停止向所述 j级移位寄存器单元 的输出端输出重复扫描信号。
8、 根据权利要求 7所述的栅极驱动电路， 其中， 所述输出单元包 括第一开关晶体管， 其中， 所述第一开关晶体管的栅极和源极连接所 述位移延迟模块，所述第一开关晶体管的漏极连接所述第 j级移位寄存 器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极 连接所述第 j+1级移位寄存器单元的输出端，所述第二开关晶体管的源 极连接所述参考电平端， 所述第二开关晶体管的漏极连接所述第 1 级 虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
9、 一种显示装置， 包括如权利要求 1至 8任一所述的栅极驱动电 路。
10、 一种栅极驱动电路的栅线驱动方法， 在该栅极驱动电路中， 位移延迟模块位于相邻的第 j级移位寄存器单元和第 j + 1级移位寄存器 单元之间， 该方法包括下列步骤：
在触摸时间结束后， 位移延迟模块控制重复输出模块向之前对应 的第 j-n+1级移位寄存器单元的输出端输出重复扫描信号；
所述第 j-n+1级移位寄存器单元至所述第 j级移位寄存器单元重新 输出扫描信号至栅线。
11、 根据权利要求 10所述的方法， 其中，
在所述第 j 级移位寄存器单元重新输出扫描信号后， 所述重复输 出模块停止向所述 j-n+1 级移位寄存器单元的输出端输出重复扫描信 号。
12、 根据权利要求 10所述的方法， 其中，
在所述第 j+1 级移位寄存器单元输出扫描信号后， 所述重复输出 模块停止向所述 j-n+1级移位寄存器单元的输出端输出重复扫描信号。
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