WO2014153863A1

WO2014153863A1 - 移位寄存器单元、栅极驱动电路及显示装置

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Publication number: WO2014153863A1
Application number: PCT/CN2013/077497
Authority: WO
Inventors: 胡祖权; 王国磊; 马睿; 胡明
Original assignee: 合肥京东方光电科技有限公司; 京东方科技集团股份有限公司
Priority date: 2013-03-29
Filing date: 2013-06-19
Publication date: 2014-10-02
Also published as: US9666152B2; US20160180964A1; CN103198867A

Abstract

一种移位寄存器、栅极驱动电路及显示装置。该移位寄存器包括：电位上拉模块，与时钟信号线和信号输出端连接；至少两个电位下拉模块，均与低电平信号线和所述信号输出端连接；控制模块，与所述电位上拉模块和所述电位下拉模块连接，用于控制所述电位上拉模块导通，将所述时钟信号线输入的高电平信号输出至所述信号输出端，以及控制所述至少两个电位下拉模块轮流导通，将所述低电平信号线输入的低电平信号输出至所述信号输出端，并在所述至少两个电位下拉模块其中之一导通时，控制其他所述电位下拉模块放电。该移位寄存器能够有效降低电位下拉 TFT的栅极过偏压，从而该移位寄存器单元的稳定性得以提高。

Description

移位寄存器单元、栅极驱动电路及显示装置技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。背景技术

液晶显示器现已广泛应用于各个显示领域，如家庭、公共场所、办公场所以及个人电子相关产品等。液晶显示面板主要包括：由阵列基板和彩膜基板对盒形成的液晶盒、偏光片以及背光模组等。阵列基板上分布有大量位于栅极线和数据线交叉区域的薄膜晶体管 (TFT), 栅极线控制着 TFT 的导通与截止，在 TFT导通时，像素电极通过数据线进行充电或者放电，数据线上的电压控制了施加在液晶分子上的电压的大小并继而控制了液晶分子的偏转角度，从而使得透过液晶分子的光能够显示不同的灰阶。对栅极线进行驱动的电路叫栅极驱动电路，栅极驱动电路顺序输出扫描信号给栅极线，而扫描信号的产生通常由移位寄存器来产生。由于需求的不断发展，有时需要液晶显示面板能够逆向显示，这就需要作为栅极驱动的移位寄存器具有双向扫描功能。

如图 1所示为现有技术中常见的栅极驱动电路的结构示意图，该栅极驱动电路包括多个级联的双向扫描移位寄存器单元 SRI, SR2, . . . , SRN, 从 SR2到 SRN-1 , 每一级移位寄存器单元的输出信号除了连接到栅极线，还分别连接到其相邻的上一级和下一级移位寄存器单元，该输出信号输入到上一级移位寄存器单元起到复位（Reset )信号的作用，输入到下一级移位寄存器单元起到启动信号的作用。该栅极驱动电路还包括与每一级移位寄存器单元连接的用于控制正向以及逆向扫描的控制信号线 V_F、 V_R, 时钟信号线 CLK1、 CLK2, 低电平信号线 VSS (未示出），以及与第一级移位寄存器单元 SR1连接的启动脉沖信号线 VST (未示出）。另外，第 N级移位寄存器单元 SRN的输出不需要连接到其下一层。

如图 2所示为现有技术中常见的双向扫描移位寄存器单元（即第 i级移位寄存器单元（i大于 1 ) ) 的结构示意图，该结构主要包括控制模块 20和输出緩沖模块 30, 控制模块 20 内部包括该移位寄存器单元的正向以及逆向扫描的具体控制电路，输出緩沖单元 30主要由上拉 TFT Tpu以及下拉 TFT Tpd 构成，它们的栅极分别连接到控制模块 20的上拉节点 PU和下拉节点 PD, TFT Tpu的漏极连接到 CLK2, TFT Tpd的源极连接到 VSS。控制模块 20的各输入端分别连接上一级（即第 i-1 级）移位寄存器单元的信号输出端 Vout(i-l)、 CLK1以及 V_F、 V_R。该移位寄存器单元（即第 i级）的工作过程一般如下：当正向扫描的控制信号线 V_F输出高电平且上一级移位寄存器单元的信号输出端 Vout(i-l)输出高电平时，控制模块 20使上拉节点 PU充电， TFT Tpu导通，同时使下拉节点 PD放电， TFT Tpd截止，当 CLK2处于高电平时，经过 TFT Tpu由该移位寄存器单元（即第 i级）的信号输出端 Vouti 输出该高电平信号，当 CLK2处于低电平时，控制模块 20将使上拉节点 PU 放电以及下拉节点 PD充电， TFT Tpu截止， TFT Tpd导通，经过 TFT Tpd 由信号输出端 Vouti输出低电平 VSS。

上述双向扫描移位寄存器在具体设计中通常会出现以下的问题：下拉 TFT Tpd的栅极可能会受到过偏压，使得 TFT Tpd的阈值电压发生改变，从而造成移位寄存器的稳定性降低。具体说明如下：如图 2所示，为了使得在后续时刻，信号输出端 Vouti输出低电平 VSS, 需要在 CLK2处于高电平状态时，由控制模块 20对下拉节点 PD充电，将 TFT Tpd导通，使得经过 TFT Tpd由信号输出端 Vouti输出低电平 VSS, 在 CLK2处于低电平状态时，由控制模块 20将下拉节点 PD的电位保持，这就使得 TFT Tpd的栅极一直处于高电平状态，因此 TFT Tpd的栅极会受到过偏压，使得其阈值电压发生变化，这对移位寄存器单元的稳定性产生很大影响。不仅是液晶显示面板，采用阵列显示基板的其他类型的显示面板的移位寄存器单元以及栅极驱动电路也存在上述问题。发明内容

本发明要解决的技术问题是：提供一种能够有效降低下拉 TFT的栅极过偏压的移位寄存器单元、栅极驱动电路及显示装置。

为解决上述问题，本发明实施方式提供一种移位寄存器单元，包括：上拉模块，与时钟信号线和信号输出端连接；至少两个下拉模块，均与低电平信号线和所述信号输出端连接；控制模块，与所述上拉模块和所述下拉模块连接，用于控制所述上拉模块导通，将所述时钟信号线输入的高电平信号输出至所述信号输出端，以及控制所述至少两个下拉模块轮流导通，将所述低电平信号线输入的低电平信号输出至所述信号输出端，并在所述至少两个下拉模块其中之一导通时，控制所述至少两个下拉模块中的其他电位下拉模块放电。

优选地，所述至少两个下拉模块包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管的漏极均与所述信号输出端连接，源极均与所述低电平信号线连接，所述第一薄膜晶体管的栅极与第一信号线连接，所述第二薄膜晶体管的栅极与第二信号线连接，所述第一信号线输入的信号和所述第二信号线输入的信号为高低相反的电平信号。

优选地，所述控制模块包括：第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的栅极连接，漏极与所述第二薄膜晶体管的栅极连接，源极与所述低电平信号线连接，所述第四薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第一薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

优选地，所述控制模块还包括：扫描控制子模块，所述上拉模块包括第五薄膜晶体管和电容，所述第五薄膜晶体管的栅极与所述扫描控制子模块连接，漏极与所述时钟信号线连接，源极与所述信号输出端连接，所述电容的一端与所述第五薄膜晶体管的栅极连接，另一端与所述第一薄膜晶体管和所述第二薄膜晶体管的漏极连接。

优选地，所述控制模块包括：第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一薄膜晶体管的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

优选地，所述控制模块还包括：第七薄膜晶体管，所述第七薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

本发明实施方式还提供一种栅极驱动电路，包括多个级联的移位寄存器单元，所述移位寄存器单元为上述移位寄存器单元。

优选地，所述移位寄存器单元为奇数级移位寄存器单元时，其第一薄膜晶体管的栅极与下一级移位寄存器单元的第二薄膜晶体管的栅极连接，其第二薄膜晶体管的栅极与下一级移位寄存器单元的第一薄膜晶体管的栅极连接；所述移位寄存器单元为偶数级移位寄存器单元时，其第一薄膜晶体管的栅极与上一级移位寄存器单元的第二薄膜晶体管的栅极连接，其第二薄膜晶体管的栅极与上一级移位寄存器单元的第一薄膜晶体管的栅极连接，奇数级移位寄存器单元的第一薄膜晶体管的栅极与所述第一信号线连接，偶数级移位寄存器单元的第一薄膜晶体管的栅极与所述第二信号线连接。

优选地，所述控制模块还包括：第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管，所述移位寄存器单元为奇数级移位寄存器单元时，所述第十薄膜晶体管的栅极和漏极均与所述第一信号线连接，源极与所述第十二薄膜晶体管的漏极连接，所述第十二薄膜晶体管的栅极与上一奇数级移位寄存器单元的信号输出端连接，源极与所述低电平信号线连接，所述第十一薄膜晶体管的栅极与所述第十二薄膜晶体管的漏极连接，漏极与所述第一信号线连接，源极与所述第一薄膜晶体管的栅极连接；所述移位寄存器单元为偶数级移位寄存器单元时，所述第十薄膜晶体管的栅极和漏极均与所述第二信号线连接，源极与所述第十二薄膜晶体管的漏极连接，所述第十二薄膜晶体管的栅极与上一偶数级移位寄存器单元的信号输出端连接，源极与所述低电平信号线连接，所述第十一薄膜晶体管的栅极与所述第十二薄膜晶体管的漏极连接，漏极与所述第二信号线连接，源极与所述第二薄膜晶体管的栅极连接。

优选地，所述扫描控制子模块包括：第八薄膜晶体管和第九薄膜晶体管，所述移位寄存器单元为奇数级移位寄存器单元时，所述第八薄膜晶体管的栅极与上一奇数级移位寄存器单元的信号输出端连接，漏极与正向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接，所述第九薄膜晶体管的栅极与下一奇数级移位寄存器单元的信号输出端连接，漏极与反向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接；所述移位寄存器单元为偶数级移位寄存器单元时，所述第八薄膜晶体管的栅极与上一偶数级移位寄存器单元的信号输出端连接，漏极与正向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接，所述第九薄膜晶体管的栅极与下一偶数级移位寄存器单元的信号输出端连接，漏极与反向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接。

优选地，所述移位寄存器单元还包括：第十三薄膜晶体管和第十四薄膜晶体管，所述移位寄存器单元为奇数级移位寄存器单元时，所述第十三薄膜晶体管和第十四薄膜晶体管的栅极均与上一级移位寄存器单元的第五薄膜晶体管的栅极连接，源极均与所述低电平信号线连接，所述第十三薄膜晶体管的漏极与本级移位寄存器单元的第一薄膜晶体管的栅极连接，所述第十四薄膜晶体管的漏极与本级移位寄存器单元的第二薄膜晶体管的栅极连接，本级移位寄存器单元的第五薄膜晶体管的栅极与上一级移位寄存器单元的第十三薄膜晶体管和第十四薄膜晶体管的栅极连接，所述移位寄存器单元为偶数移位寄存器单元时，所述第十三薄膜晶体管和第十四薄膜晶体管的栅极均与下一级移位寄存器单元的第五薄膜晶体管的栅极连接，源极均与所述低电平信号线连接，所述第十三薄膜晶体管的漏极与本级移位寄存器单元的第一薄膜晶体管的栅极连接，所述第十四薄膜晶体管的漏极与本级移位寄存器单元的第二薄膜晶体管的栅极连接，本级移位寄存器单元的第五薄膜晶体管的栅极与下一级移位寄存器单元的第十三薄膜晶体管和第十四薄膜晶体管的栅极连接。

优选地，所述栅极驱动电路包括四条所述时钟信号线，所述四条时钟信号线依次连接到相邻的四个所述移位寄存器单元。

本发明实施方式还提供一种显示装置，包括上述栅极驱动电路。

上述技术方案具有以下有益效果：

在后续的放电时刻，栅极驱动电路中的移位寄存器单元采用至少两个电位下拉模块轮流导通，并在其中一个电位下拉模块导通时，对其他电位下拉模块进行放电，从而降低了电位下拉 TFT的栅极的过偏压，提高了移位寄存器单元的稳定性。附图说明

图 1为现有技术中常见的栅极驱动电路的结构示意图；

图 2为现有技术中常见的双向扫描移位寄存器单元的结构示意图；图 3为本发明实施例一的移位寄存器单元的结构示意图；

图 4为本发明实施例二的移位寄存器单元的结构示意图；

图 5为本发明实施例五的栅极驱动电路的结构示意图；

图 6为本发明实施例五的移位寄存器单元的结构示意图；

图 7为本发明实施例五的 SR0级的移位寄存器单元的结构示意图；图 8为本发明实施例五的 SR2N+1级的移位寄存器单元的结构示意图；图 9为本发明实施例五的移位寄存器单元的正向扫描的工作时序图；图 10为本发明实施例五的移位寄存器单元的逆向扫描的工作时序图。具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。 <实施例一>

如图 3所示为本发明实施例一的移位寄存器单元的结构示意图，该移位寄存器单元包括：上拉模块、两个下拉模块和控制模块。

上拉模块与时钟信号线 CLK、信号输出端 Vout以及控制模块连接，用于在所述控制模块的控制下导通，将所述时钟信号线 CLK输入的高电平信号输出至所述信号输出端 Vout。

两个下拉模块均与低电平信号线 VSS、所述信号输出端 Vout以及控制模块连接，用于在所述控制模块的控制下轮流导通将所述低电平信号线 VSS输入的低电平信号输出至所述信号输出端 Vout, 并且在其中一个下拉模块导通时，另一下拉模块放电。

控制模块与所述上拉模块和所述两个下拉模块连接，用于控制所述上拉模块导通，使得所述上拉模块将所述时钟信号线输入的高电平信号输出至所述信号输出端；以及控制所述两个下拉模块轮流导通，使得所述两个下拉模块将所述低电平信号线输入的低电平信号输出至所述信号输出端，并且在控制所述两个下拉模块其中之一导通时，控制另一下拉模块放电。

上述实施例提供的移位寄存器，在放电时刻，可以控制所述两个下拉模块轮流导通，并在其中一个下拉模块导通时，对另一个下拉模块进行放电，防止每个下拉模块受到过偏压，提高了移位寄存器单元的稳定性。

上述实施例是以移位寄存器单元中包括两个下拉模块为例进行说明，在本发明的其他实施例中，移位寄存器单元还可以包括多于两个的下拉模块，这些下拉模块轮流导通，并在其中之一导通时，其它下拉模块均放电，其电路连接关系与上述实施例一中的电路连接关系相似，在此不再详细说明。

本发明实施例中的下拉模块可以采用薄膜晶体管实现，当然，也可以采用其他方式实现，只要能够实现将低电平信号线 VSS输入的低电平信号输出至信号输出端 Vout即可，以下实施例中均以下拉模块采用薄膜晶体管实现为例进行说明。

<实施例二> 本发明实施例二的移位寄存器单元包括上拉模块、两个下拉模块和控制模块，其中，如图 4所示，两个下拉模块分别为第一薄膜晶体管 T1和第二薄膜晶体管 T2,所述第一薄膜晶体管 T1和第二薄膜晶体管 T2的漏极均与信号输出端 Vout连接，源极均与低电平信号线 VSS连接，第一薄膜晶体管 T1的栅极与第一信号线 Vacl连接，第二薄膜晶体管 T2的栅极与第二信号线 Vac2 连接，所述第一信号线 Vacl输入的信号和所述第二信号线 Vac2输入的信号为高低相反的电平信号。

上述第一薄膜晶体管 T1和第二薄膜晶体管 T2可以轮流导通。具体的，假设：在第一时间段内，第一信号线 Vacl输入的信号为高电平信号，第二信号线 Vac2输入的信号为低电平信号，则第一薄膜晶体管 T1导通，第二薄膜晶体管 T2截止；在第二时间段内，第二信号线 Vac2输入的信号变为高电平信号，第一信号线 Vacl输入的信号变为低电平信号，则第二薄膜晶体管 T2 导通，第一薄膜晶体管 T1截止。

此外，为了使得第一薄膜晶体管和第二薄膜晶体管的栅极不受过偏压，还可以在其中一个薄膜晶体管导通时，对另一薄膜晶体管放电。在此情况下，本发明实施例的控制模块还包括：第三薄膜晶体管 T3和第四薄膜晶体管 T4, 所述第三薄膜晶体管 T3的栅极与所述第一薄膜晶体管 T1的栅极连接，漏极与所述第二薄膜晶体管 T2的栅极连接，源极与所述低电平信号线 VSS连接，所述第四薄膜晶体管 T4的栅极与所述第二薄膜晶体管 T2的栅极连接，漏极与所述第一薄膜晶体管 T1的栅极连接，源极与所述低电平信号线 VSS连接。

通过上述结构，当第一薄膜晶体管 T1 的栅极为高电平时，第三薄膜晶体管 T3导通，从而可以对第二薄膜晶体管 T2的栅极放电，当第二薄膜晶体管 T2的栅极为高电平时，第四薄膜晶体管 T4导通，从而可以对第一薄膜晶体管 T1的栅极放电。

上述实施例中，两个下拉模块可以轮流导通，并在其中之一导通时，对另一个进行放电，此外，还可以在其中任一下拉模块导通时，对上拉模块放电。

具体的，所述控制模块还可以包括扫描控制子模块，所述上拉模块包括第五薄膜晶体管和电容，所述第五薄膜晶体管的栅极与所述扫描控制子模块连接，漏极与所述时钟信号线连接，源极与所述信号输出端连接，所述电容的一端与所述第五薄膜晶体管的栅极连接，另一端与所述第一薄膜晶体管 T1 和所述第二薄膜晶体管 T2的漏极连接。

当第一薄膜晶体管 _T1 (或第二薄膜晶体管 Τ2 ) 的栅极为高电平时，第一薄膜晶体管 T1 (或第二薄膜晶体管 Τ2 )导通，低电平信号线输入的低电平信号输入至第五薄膜晶体管的栅极，对第五薄膜晶体管的栅极进行放电，从而可以有效的将第五薄膜晶体管的栅极上积累的电荷释放，进一步提高了移位寄存器单元的稳定性。

为进一步加强上拉模块的放电效果，本发明实施例的控制模块还可以包括：第六薄膜晶体管和第七薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一薄膜晶体管 T1的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接，所述第七薄膜晶体管的栅极与所述第二薄膜晶体管 Τ2的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接。具体的，可以在第一薄膜晶体管 T1的栅极为高电平时，通过第六薄膜晶体管为第五薄膜晶体管放电，在第一薄膜晶体管 _Τ2的栅极为高电平时，通过第七薄膜晶体管为第五薄膜晶体管放电。

<实施例三>

本发明实施例还提供一种栅极驱动电路，包括多个级联的移位寄存器单元，每个移位寄存器单元包括：上拉模块、两个下拉模块和控制模块。

上拉模块与时钟信号线、信号输出端以及控制模块连接，用于在所述控制模块的控制下导通，将所述时钟信号线输入的高电平信号输出至所述信号输出端。

两个下拉模块均与低电平信号线、所述信号输出端以及控制模块连接，用于在所述控制模块的控制下轮流导通将所述低电平信号线输入的低电平信号输出至所述信号输出端，并且在其中一个下拉模块导通时，另一下拉模块放电。

上述移位寄存器单元在放电时刻，可以控制两个下拉模块轮流导通，并在其中一个下拉模块导通时，对另一个下拉模块进行放电，防止每个下拉模块受到过偏压，提高了稳定性。

<实施例四>

本发明实施例四的栅极驱动电路包括多个级联的移位寄存器单元，每个移位寄存器单元包括上拉模块、两个下拉模块和控制模块，其中，两个下拉模块分别为第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管的漏极与所述信号输出端连接，源极与所述低电平信号线连接，在所述移位寄存器单元为奇数级移位寄存器单元时，其第一薄膜晶体管的栅极与下一级移位寄存器单元的第二薄膜晶体管的栅极连接，其第二薄膜晶体管的栅极与下一级移位寄存器单元的第一薄膜晶体管的栅极连接，所述移位寄存器单元为偶数级移位寄存器单元时，其第一薄膜晶体管的栅极与上一级移位寄存器单元的第二薄膜晶体管的栅极连接，其第二薄膜晶体管的栅极与上一级移位寄存器单元的第一薄膜晶体管的栅极连接，奇数级移位寄存器单元的第一薄膜晶体管的栅极与第一信号线连接，偶数级移位寄存器单元的第一薄膜晶体管的栅极与第二信号线连接，所述第一信号线输入的信号和所述第二信号线输入的信号为高低相反的电平信号。

上述第一薄膜晶体管和第二薄膜晶体管可以轮流导通。具体的，假设：在第一时间段内，第一信号线输入的信号为高电平信号，第二信号线输入的信号为低电平信号，则第一薄膜晶体管导通，第二薄膜晶体管截止；在第二时间段内，第二信号线输入的信号变为高电平信号，第一信号线输入的信号变为低电平信号，则第二薄膜晶体管导通，第一薄膜晶体管截止。

上述移位寄存器单元可以通过多种方式控制第一薄膜晶体管和第二薄膜晶体管轮流导通，下面举例进行说明。

所述控制模块还可以包括：第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管，所述移位寄存器单元为奇数级移位寄存器单元时，所述第十薄膜晶体管的栅极和漏极均与所述第一信号线连接，源极与所述第十二薄膜晶体管的漏极连接，所述第十二薄膜晶体管的栅极与上一奇数级移位寄存器单元的信号输出端连接，源极与所述低电平信号线连接，所述第十一薄膜晶体管的栅极与所述第十二薄膜晶体管的漏极连接，漏极与所述第一交流信号线连接，源极与所述第一薄膜晶体管的栅极连接；所述移位寄存器单元为偶数级移位寄存器单元时，所述第十薄膜晶体管的栅极和漏极均与所述第二信号线连接，源极与所述第十二薄膜晶体管的漏极连接，所述第十二薄膜晶体管的栅极与上一偶数级移位寄存器单元的信号输出端连接，源极与所述低电平信号线连接，所述第十一薄膜晶体管的栅极与所述第十二薄膜晶体管的漏极连接，漏极与所述第二信号线连接，源极与所述第二薄膜晶体管的栅极连接。

此外，为了使得第一薄膜晶体管和第二薄膜晶体管的栅极不受过偏压，还可以在其中一个薄膜晶体管导通时，对另一薄膜晶体管放电。本发明实施例的控制模块还包括：第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的栅极连接，漏极与所述第二薄膜晶体管的栅极连接，源极与所述低电平信号线连接，所述第四薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第一薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

通过上述结构，当第一薄膜晶体管的栅极为高电平时，第三薄膜晶体管导通，从而可以对第二薄膜晶体管放电，当第二薄膜晶体管的栅极为高电平时，第四薄膜晶体管导通，从而可以对第一薄膜晶体管放电。

上述实施例中，两个下拉模块可以轮流导通，并在其中之一导通时，对另一个进行放电，此外，还可以在其中任一下拉模块导通时，对电位上拉模块放电。

具体的，所述控制模块还可以包括扫描控制子模块，所述上拉模块包括第五薄膜晶体管和电容，所述第五薄膜晶体管的栅极与所述扫描控制子模块连接，漏极与所述时钟信号线连接，源极与所述信号输出端连接，所述电容的一端与所述第五薄膜晶体管的栅极连接，另一端与所述第一薄膜晶体管和所述第二薄膜晶体管的漏极连接。

当第一薄膜晶体管（或第二薄膜晶体管）的栅极为高电平时，第一薄膜晶体管（或第二薄膜晶体管）导通，低电平信号线输入的低电平信号输入至第五薄膜晶体管的栅极，对第五薄膜晶体管进行放电，从而可以有效的将第五薄膜晶体管上积累的电荷释放，进一步提高了移位寄存器单元的稳定性。

本发明实施例中的移位寄存器单元可以是双向扫描移位寄存器单元，为了实现双向扫描，所述扫描控制子模块可以包括：第八薄膜晶体管和第九薄膜晶体管，所述移位寄存器单元为奇数级移位寄存器单元时，所述第八薄膜晶体管的栅极与上一奇数级移位寄存器单元的信号输出端连接，漏极与正向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接，所述第九薄膜晶体管的栅极与下一奇数级移位寄存器单元的信号输出端连接，漏极与反向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接；所述移位寄存器单元为偶数级移位寄存器单元时，所述第八薄膜晶体管的栅极与上一偶数级移位寄存器单元的信号输出端连接，漏极与正向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接，所述第九薄膜晶体管的栅极与下一偶数级移位寄存器单元的信号输出端连接，漏极与反向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接。

为进一步加强上拉模块的放电效果，本发明实施例的控制模块还可以包括：第六薄膜晶体管和第七薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一薄膜晶体管的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接，所述第七薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接。具体的，可以在第一薄膜晶体管的栅极为高电平时，通过第六薄膜晶体管为第五薄膜晶体管放电，在第一薄膜晶体管的栅极为高电平时，通过第七薄膜晶体管为第五薄膜晶体管放电。

为了提高栅极驱动电路的工作效率，不同级的移位寄存器单元可以相互耦合，具体的，所述移位寄存器单元还可以包括：第十三薄膜晶体管和第十四薄膜晶体管，当所述移位寄存器单元为奇数级移位寄存器单元时，所述第十三薄膜晶体管和第十四薄膜晶体管的栅极均与上一级移位寄存器单元的第五薄膜晶体管的栅极连接，源极均与所述低电平信号线连接，所述第十三薄膜晶体管的漏极与本级移位寄存器单元的第一薄膜晶体管的栅极连接，所述第十四薄膜晶体管的漏极与本级移位寄存器单元的第二薄膜晶体管的栅极连接，本级移位寄存器单元的第五薄膜晶体管的栅极与上一级移位寄存器单元的第十三薄膜晶体管和第十四薄膜晶体管的栅极连接；当所述移位寄存器单元为偶数移位寄存器单元时，所述第十三薄膜晶体管和第十四薄膜晶体管的栅极均与下一级移位寄存器单元的第五薄膜晶体管的栅极连接，源极均与所述低电平信号线连接，所述第十三薄膜晶体管的漏极与本级移位寄存器单元的第一薄膜晶体管的栅极连接，所述第十四薄膜晶体管的漏极与本级移位寄存器单元的第二薄膜晶体管的栅极连接，本级移位寄存器单元的第五薄膜晶体管的栅极与下一级移位寄存器单元的第十三薄膜晶体管和第十四薄膜晶体管的栅极连接。

为了降低脉沖的出现频率，达到降低栅极驱动电路的功耗的目的，所述栅极驱动电路可以包括四条时钟信号线，所述四条时钟信号线依次连接到相邻的四个移位寄存器单元。

<实施例五>

如图 5为本发明实施例五的栅极驱动电路的结构示意图。相对于图 1所示的现有技术中的栅极驱动电路，本发明实施例的栅极驱动电路采用了 4根时钟控制信号线 CLK1-CLK4,时钟控制信号线的增加是为了降低脉沖的出现频率，达到降低栅极驱动电路的功耗的目的。另外，还增加了 2根信号控制线 Vacl, Vac2, 其作用是在后续放电时刻，实现对移位寄存器单元中的下拉单元在不同时间段 (比如相邻的两帧时间）轮流放电的过程。 V_F、 V_R是控制正向以及逆向扫描的控制信号线。另外，相对于图 1所示的现有技术中的栅极驱动电路，还增加了上端的伪级 SR0以及下端的伪级 SR2N+1 , 伪级的设计是为了防止在正向或逆向扫描时，外部的错误信号输入到 SR1或 SR2N。另一方面，在不同级的移位寄存器单元的连接上，从上端到下端，增加了奇数级与偶数级的耦合，即将奇数级下拉节点 PD_P, PD_N分别与偶数级的下拉节点 PD_N, PD_P相连，比如， SR1级中的 PD_P, PD_N分别与 SR2级中的 PD_N, PD_P相连， SR3级中的 PD_P, PD_N分别与 SR4级中的 PD_N, PD_P 相连。另外，为了增强放电效果，节点 T, PU分别与上一级或下一级的节点 PU, T相连，比如， SR0级的 T, PU分别与 SR1级的 PU, T相连， SR2级的 T, PU分别与 SR3级的 PU, T相连。

如图 6所示为本发明实施例五的移位寄存器单元的电路结构示意图，图 6中包括了相邻的奇数级与偶数级移位寄存器单元的电路结构。

在奇数级移位寄存器单元的电路结构中，包括：第一控制模块 100、第二控制模块 200和输出緩沖模块 300。其中，第一控制模块 100和第二控制模块 200执行上述实施例中的控制模块的功能，输出緩沖模块 300执行上述实施例中的上拉模块和下拉模块执行的功能。

第一控制模块 100, 包括 TFT T8和 TFT T9 , T8和 T9的漏极分别与扫描控制信号线 V_F, V_R连接， T8和 T9的栅极分别与上一个奇数级移位寄存器单元的输出端 Vout(2n-3)和下一个奇数级移位寄存器单元的输出端 Vout(2n+l)连接。

第二控制模块 200, 包括 TFT T3、 T4、 T6、 T7、 T10、 Tll、 Τ12、 Τ15、 T16, 其中， Τ6、 Τ7的漏极均连接到上拉节点 PU,栅极分别连接到下拉节点 PD_P、 PD_N, 源极均连接到低电平信号线 VSS。 Til的漏极以及 T10的栅极和漏极均连接到第一信号线 Vacl, T10 的源极与 T11的栅极以及 T12的漏极相连， T11的源极连接到下拉节点 PD_P, T12的栅极和源极分别连接到上一个奇数级移位寄存器单元的输出端 Vout(2n-3)和低电平信号线 VSS , T10、T11、 T12的作用是当 Vout(2n-3)为高电平时，由 T12将 T11的栅极放电至低电平 VSS, 从而使得 Vacl 的高电平将不会由 T10、 Til 输出到节点 PD_P , 当 Vout(2n-3)为低电平时， T12截止， Vacl 的高电平将由 T10, T11输出到节点 PD_P。 T3、 Τ4 的栅极分别连接到下拉节点 PD_P、 PD_N, 漏极分别连接到 PD_N、 PD_P, 源极均连接到 VSS , T3 (或 T4 )的作用是当 PD_P (或 PD_N) 为高电平时，由 T3(或 Τ4)实现对节点 PD_N (或 PD_P)的放电。 T15、 T16的栅极均连接到上拉节点 PU, 漏极分别连接到下拉节点 PD_P、 PD_N, 源极均连接到 VSS , T15、 T16的作用是当上拉节点 PU为高电平时， T15、 T16 将节点 PD_P、 PD_N放电至低电平 VSS。另外，上拉节点 PU连接到上级移位寄存器单元 SR2n-2中的 T13、 T14的栅极，其作用是当 PU为高电平，将上级移位寄存器单元 SR2n-2中的下拉节点 PD_P、 PD_N放电至低电平 VSS。

输出緩沖模块 30, 由 TFT T1、 T2、 Τ13、 Τ14、 Τ5以及电容 Cb组成，当上拉节点 PU为高电平时，由 T5输出 CLKA的高电平； Tl、 Τ2的栅极分别与节点 PD_P、 PD_N相连，它们的主要作用是当 PD_P或 PD_N为高电平时，将信号输出端下拉至低电平 VSS; T13、 T14的栅极均与 SR2N-2级移位寄存器单元的上拉节点 PU相连， T13、 T14的漏极分别与节点 PD_P、 PD_N 相连，源极均与 VSS相连，它们的作用是当 SR2n-2级移位寄存器单元的上拉节点 PU为高电平时，通过 T13、 T14分别将 SR2n-l级移位寄存器单元的下拉节点 PD_P、 PD_N放电至低电平 VSS。

偶数级移位寄存器单元同样包括：第一控制模块 100、第二控制模块 200 和输出緩沖模块 300。偶数级移位寄存器单元的电路在整体上与奇数级移位寄存器单元相同，除了偶数级移位寄存器单元的 T8、 Τ9 的栅极分别连接到上一个偶数级移位寄存器单元的输出端 Vout(2n-2)以及下一个偶数级移位寄存器单元的输出端 Vout(2n+2), 以及 T10的栅极连接到第二信号线 Vac2外。另外，奇数级移位寄存器单元的下拉节点 PD_P、 PD_N分别与偶数级移位寄存器单元的下拉节点 PD_N、 PD_P相连，偶数级（即 SR2n级）移位寄存器单元中的 T13、 T14的栅极均连接到下级（即 SR2n+l级）移位寄存器单元的上拉节点 PU, 以及其上拉节点 PU连接到 SR2n+l级移位寄存器单元的 T13、 T14的栅极。

图 7给出了伪级 SR0移位寄存器单元的电路结构，相对于图 6给出的奇数级或者偶数级移位寄存器单元的电路结构，增加了另外一组节点控制 TFT T17、 T18和 T19, 其中 T19栅极与 STV相连， T18的源极与下拉节点 PD_N相连， T18的漏极和 T17的栅极和源极均与 Vac2相连。 T13, T14的栅极均与 SR1级中的上拉节点 PU相连以及该级中的上拉节点 PU与 SR1级中的 T13, T14的栅极相连。 T10、 Til和 T12以及 T17、 T18和 T19能够实现在 Vacl或 Vac2为高电平时，即在下拉节点 PD_P或 PD_N为高电平，对节点 PU和信号输出端 VoutO进行轮流放电。

图 8给出了伪级 SR2N+1移位寄存器单元的电路图，其整体连接结构与图 7中的伪级 SR0移位寄存器单元的电路结构相类似，除了 T8和 T9的栅极分别连接到 Vout(2N)、 STV, T13、 T14的栅极均与 SR2N级的上拉节点 PU 相连，以及该级中的上拉节点 PU与 SR2N级中的 T13、 T14的栅极相连。

图 9给出了图 6-8所示的移位寄存器单元在正向扫描时的时序图。如图 9所示，其给出的是近似 2帧周期的时序图，其中假定了 STV信号脉沖宽度、以及叠加在 CLK1和 CLK4上的伪级脉沖 DCLK宽度均为 1 Η, CLK1-CLK4 的脉沖宽度为 2Η。在前 1帧时间内，假设了 Vacl、 Vac2分别为高，低电平， V_F、 V_R也分别为高，低电平。

在 Ts时间段的前一个时刻， STV为高电平，因此图 7所示的伪级 SR0 中的 T8导通，上拉节点 PU充电至高电平，使得 T5导通，同时 STV的高电平使得 T12、 T19导通， Tll、 T18的栅极与低电平信号线 VSS相连，故 Vacl 的高电平不会由 Til输出到节点 PD_P, 同时由于 T15、 T16的栅极均与上拉节点 PU相连，这使得下拉节点 PD_P、 PD_N分别由 T15、 T16放电至低电平 VSS, 因此 T6、 Tl、 Τ7、 Τ2均截止。两外，由于 SR0的上拉节点 PU 与 SR1中的 T13, T14的栅极相连，故 SR1中的下拉节点 PD_P、 PD_N被下拉至低电平 VSS。

在 Ts时间段，叠加在 CLK1上的伪级脉沖 DCLK到来，经由 T5输出到 VoutO, 该高电平同时输入到 SR1、 SR2级中的 T8的栅极，因此图 5所示的 SRI , SR2中的 T5均导通，上拉节点 PU均充电至高电平，同时，在 SR1、 SR2中，由于 T12的栅极与 VoutO相连，因 T12也导通，这使得 T11的栅极与低电平信号线 VSS相连，因此 Vacl的高电平不会经由 T11输出到下拉节点 PD_P, 同时由于 T15、 T16的栅极均与上拉节点 PU相连，因此下拉节点 PD_P、 PD_N均与低电平 VSS相连，故 T6、 Tl、 Τ7、 Τ2均截止。

在 TO时间段， CLK3变为高电平，由前面知道， SR1中的 T5导通，故该高电平经由 T5输出到 Voutl, 由图 5所示的连接可知，该高电平输入到 SR3 中 T8的栅极，使得 SR3中的上拉节点 PU充电至高电平， SR3中的 T5导通，同时该 SR3级中的下拉节点 PD_P、 PD_N变为低电平， T6、 Tl、 Τ7、 Τ2均截止。另外，由图 5知道，该 Voutl 高电平会反馈到图 7所示的 SR0中的 T9的栅极，因此 SR0中上拉节点 PU会被放电至低电平 V_R, 同时，由于 SRI 中节点 PU均与 SR0中的 T13 , T14的栅极相连，因此，进一步加强了 SR0 级中的 PD_P、 PD_N的下拉效果。

在 T1时间段， CLK4变为高电平，由前知道 SR2中的 T5导通，因此该高电平会经由 T5输出到 Vout2, 同样由图 5 的连接知道，该高电平输入到 SR4的栅极，使得 SR4中的上拉节点 PU充电至高电平， SR4中的 T5导通，该 SR4级中下拉节点 PD_P、 PD_N变为低电平， T6、 Tl、 Τ7、 Τ2均截止。同时，由于 SR2的节点 PU与 SR3中的 T13, T14栅极相连，因此 SR3中下拉节点 PD_P、 PD_N ¾放电至低电平 VSS。此时， Voutl继续输出 CLK3的高电平。注意此时，对于图 7所示的 SR0而言，由于上拉节点 PU被放电至低电平 V_R, 因此 T15, T16均截止， Vacl的高电平会经由 T10, T11输入到节点 PD_P, 由于 T13、 T14的栅极均与 SRI的节点 PU相连，由于 T13、 T14 较强的放电能力，因此 SR0中节点 PD_P、 PD_N均处于低电平 VSS。

在 T2时间段， CLK2变为高电平，由前知道， SR3中的 T5导通，此高电平会经由 T5输出到 Vout3 , 同样由图 5的连接知道，该高电平输入到 SR5 中 T8的栅极，使得 SR5中的节点 PU充电至高电平， SR5中的 T5导通，该 SR5级中节点 PD_P、 PD_N变为低电平， T6、 Tl、 Τ7、 Τ2均截止。由于 SR3的 PU点与 SR2中的 T13、 T14的栅极相连，因此进一步加强了 SR2中 T13、 T14的下拉效果。同样由图 5知道， Vout3的高电平会输入到 SR1中的 T9的栅极，使得 SR1 中的节点 PU放电至低电平 V_R。这时， SR0中 Vacl 的高电平会经由 Tl 1输出到节点 PD_P , 因此 T6、 T1导通， VoutO以及节点 PU均被放电至低电平， T7、 Τ2均截止。同时， Vout2继续输出 CLK4的高电平。

在 T3时间段， CLK1变为高电平，由前知道， SR4中 T5导通，该高电平会经由 T5输出到 Vout4, 同样由图 5知道，该高电平输入到 SR6的栅极，使得 SR6中的节点 PU充电至高电平， SR6中的 T5导通，该 SR6级中节点 PD_P, PD_N变为氐电平， T6、 Tl、 Τ7、 Τ2均截止。同时， Vout4的该高电平会输入到 SR5中的 T13、T14的栅极，使得该 SR5级中的节点 PD_P、 PD_N 下拉至低电平 VSS。同样由图 5知道， Vout4的高电平会输入到 SR2中的 T9 的栅极，使得节点 SR2中的节点放电至低电平 V_R。类似前面的分析，在 SR1 中， Vacl的高电平会经由 T11输出到节点 PD_P, 因此 SRI中的 T6、 T1导通， SR2中的 Τ7、 Τ2导通，而 SR1中节点 PD_N和 SR2中节点 PD_P仍处于低电平 vss。

在第一帧要结束的前一时间段，叠加在 CLK4上的伪级脉沖会经由图 8 所示 SR2N+1 级中的 T2输出到 Vout(2N+l), 该高电平同时输入到 SR2N, SR2N-1级中的 T9的栅极，使得这两级中的节点 PU放电至低电平 VSS。此时，前面所有级中奇数级 Vacl的高电平会经由 T11输入到节点 PD_P, 由于相邻的奇数级中节点 PD_P , PD_N分别与偶数级中节点 PD_N, PD_P相连，因此奇数级中的 T6, T1与偶数级中 T7, T2均导通，对节点 PU以及每个输出端进行放电，这时奇数级中的 T7, T2以及偶数级中的 T6, T1均处于低电平 vss。

在第二帧开始时，移位寄存器单元的时序图与第一帧相类似，但是所不同是，在第二帧时 Vac2为高电平， Vacl 为低电平，这时在后续时间段，每级的移位寄存器单元的持续放电是由偶数级中的 Vac2的高电平经由 T11输出到节点 PD_P, 由于相邻的奇数级中节点 PD_P, PD_N 分别与偶数级中节点 PD_N, PD_P相连，因此奇数级中 T7, Τ2以及偶数级中的 Τ6, Tl均导通，对节点 PU以及每个输出端进行放电，而奇数级中的 T6, T1以及偶数级中的 Τ7, Τ2均截止。由于 Τ3, Τ4分别与节点 PD_P, PD_N相连，这样就实现了在相邻的两帧， TFT T6, Tl, T3和 T7, T2, T4, 在 Vacl或 Vac2为高电平时，对上拉节点 PU以及各级的输出端进行轮流放电的过程。

图 10 给出的是本发明实施例的移位寄存器单元在逆向扫描时的时序图。在逆向扫描时， V_R为高电平， V_F为低电平，此时叠加在 CLK4上的伪级脉沖信号首先由图 8所示的 SR2N+1输出，然后各个高电平脉沖依次由输出端 Vout(2N), Vout(2N-l), Vout(2N-2), Vout(2N-3), ……输出，从而实现了逆向扫描。相对于正向扫描过程，逆向扫描时各级的高电平是由 T9输入到节点 PU的，而正向扫描时，高电平是由 T8输入到节点 PU的。在逆向扫描时，同样实现了在相邻的两帧， TFT T6, Tl, T3和 T7, T2, T4, 在 Vacl或 Vac2为高电平时，对上拉节点 PU以及各级的输出端进行轮流放电的过程。

需要了解的是，在图 9和 10给出的时序图是 Vacl, Vac2的高电平持续时间是 1帧时给出的，实际上 Vacl或 Vac2的高电平持续时间只需是脉沖的宽度的某个正整数倍同时比一帧时间小、以及二者的相位始终相反，就可以实现上述的奇、偶数级中 TFT T6, Tl, T3和 T7, T2, T4对上拉节点 PU以及各级的输出端进行轮流放电的过程。此时的时序图不再赘述。

根据前面的图 9以及图 10时序分析知道，图 5给出的移位寄存器单元电路图能够实现双向扫描功能，相对一般的移位寄存器单元连接结构，增加了时钟控制信号以及两根信号线，以及伪级 SR0和 SR2N+1 , 以及相邻的奇数级和偶数级中节点 PD_P,PD_N, T, 以及 PU耦合，更重要的是，通过对移位寄存器单元以及伪级单元的电路改进设计，使得伪级单元以及图 6给出的两组下拉的 TFT T6, Tl, T3和 T7, T2, T4,在不同时间段 (比如说相邻的 2帧时间）Vac 1或 Vac2为高电平时，对上拉节点 PU以及各级的输出端进行轮流放电，这样的设计降低了下拉 TFT T6, Tl, T3和 T7, T2, T4的栅极偏压，提高了移位寄存器单元的稳定性及寿命。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

权利要求书

1. 一种移位寄存器单元，其特征在于，包括：

上拉模块，与时钟信号线和信号输出端连接；

至少两个下拉模块，均与低电平信号线和所述信号输出端连接；控制模块，与所述上拉模块和所述至少两个下拉模块连接，用于控制所述上拉模块导通，将所述时钟信号线输入的高电平信号输出至所述信号输出端，以及控制所述至少两个下拉模块轮流导通，将所述低电平信号线输入的低电平信号输出至所述信号输出端，并在所述至少两个下拉模块其中之一导通时，控制所述至少两个下拉模块中的其他下拉模块放电。

2. 如权利要求 1所述的移位寄存器单元，其特征在于，所述至少两个下拉模块包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管的漏极均与所述信号输出端连接，源极均与所述低电平信号线连接，所述第一薄膜晶体管的栅极与第一信号线连接，所述第二薄膜晶体管的栅极与第二信号线连接，所述第一信号线输入的信号和所述第二信号线输入的信号为高低相反的电平信号。

3. 如权利要求 2所述的移位寄存器单元，其特征在于，所述控制模块包括：第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的栅极连接，漏极与所述第二薄膜晶体管的栅极连接，源极与所述低电平信号线连接，所述第四薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第一薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

4. 如权利要求 2所述的移位寄存器单元，其特征在于，所述控制模块还包括：扫描控制子模块，所述上拉模块包括第五薄膜晶体管和电容，所述第五薄膜晶体管的栅极与所述扫描控制子模块连接，漏极与所述时钟信号线连接，源极与所述信号输出端连接，所述电容的一端与所述第五薄膜晶体管的栅极连接，另一端与所述第一薄膜晶体管和所述第二薄膜晶体管的漏极连接。

5. 如权利要求 4所述的移位寄存器单元，其特征在于，所述控制模块包括：第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一薄膜晶体管的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

6. 如权利要求 4所述的移位寄存器单元，其特征在于，所述控制模块还包括：第七薄膜晶体管，所述第七薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第五薄膜晶体管的栅极连接，源极与所述低电平信号线连接。

7. 一种栅极驱动电路，包括多个级联的移位寄存器单元，其特征在于，所述移位寄存器单元为权利要求 1-6任一项所述的移位寄存器单元。

8. 如权利要求 7所述的栅极驱动电路，其特征在于，

所述移位寄存器单元为奇数级移位寄存器单元时，其第一薄膜晶体管的栅极与下一级移位寄存器单元的第二薄膜晶体管的栅极连接，其第二薄膜晶体管的栅极与下一级移位寄存器单元的第一薄膜晶体管的栅极连接，

所述移位寄存器单元为偶数级移位寄存器单元时，其第一薄膜晶体管的栅极与上一级移位寄存器单元的第二薄膜晶体管的栅极连接，其第二薄膜晶体管的栅极与上一级移位寄存器单元的第一薄膜晶体管的栅极连接，奇数级移位寄存器单元的第一薄膜晶体管的栅极与所述第一信号线连接，偶数级移位寄存器单元的第一薄膜晶体管的栅极与所述第二信号线连接。

9. 如权利要求 7所述的栅极驱动电路，其特征在于，所述控制模块还包括：第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管，

所述移位寄存器单元为奇数级移位寄存器单元时，所述第十薄膜晶体管的栅极和漏极均与所述第一信号线连接，源极与所述第十二薄膜晶体管的漏极连接，所述第十二薄膜晶体管的栅极与上一奇数级移位寄存器单元的信号输出端连接，源极与所述低电平信号线连接，所述第十一薄膜晶体管的栅极与所述第十二薄膜晶体管的漏极连接，漏极与所述第一信号线连接，源极与所述第一薄膜晶体管的栅极连接；

所述移位寄存器单元为偶数级移位寄存器单元时，所述第十薄膜晶体管的栅极和漏极均与所述第二信号线连接，源极与所述第十二薄膜晶体管的漏极连接，所述第十二薄膜晶体管的栅极与上一偶数级移位寄存器单元的信号输出端连接，源极与所述低电平信号线连接，所述第十一薄膜晶体管的栅极与所述第十二薄膜晶体管的漏极连接，漏极与所述第二信号线连接，源极与所述第二薄膜晶体管的栅极连接。

10. 如权利要求 7所述的栅极驱动电路，其特征在于，所述扫描控制子模块包括：第八薄膜晶体管和第九薄膜晶体管，所述移位寄存器单元为奇数级移位寄存器单元时，所述第八薄膜晶体管的栅极与上一奇数级移位寄存器单元的信号输出端连接，漏极与正向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接，所述第九薄膜晶体管的栅极与下一奇数级移位寄存器单元的信号输出端连接，漏极与反向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接；

所述移位寄存器单元为偶数级移位寄存器单元时，所述第八薄膜晶体管的栅极与上一偶数级移位寄存器单元的信号输出端连接，漏极与正向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接，所述第九薄膜晶体管的栅极与下一偶数级移位寄存器单元的信号输出端连接，漏极与反向扫描控制信号线连接，源极与所述第五薄膜晶体管的栅极连接。

11. 如权利要求 7所述的栅极驱动电路，其特征在于，所述移位寄存器单元还包括：第十三薄膜晶体管和第十四薄膜晶体管，

所述移位寄存器单元为奇数级移位寄存器单元时，所述第十三薄膜晶体管和第十四薄膜晶体管的栅极均与上一级移位寄存器单元的第五薄膜晶体管的栅极连接，源极均与所述低电平信号线连接，所述第十三薄膜晶体管的漏极与本级移位寄存器单元的第一薄膜晶体管的栅极连接，所述第十四薄膜晶体管的漏极与本级移位寄存器单元的第二薄膜晶体管的栅极连接，本级移位寄存器单元的第五薄膜晶体管的栅极与上一级移位寄存器单元的第十三薄膜晶体管和第十四薄膜晶体管的栅极连接；

所述移位寄存器单元为偶数移位寄存器单元时，所述第十三薄膜晶体管和第十四薄膜晶体管的栅极均与下一级移位寄存器单元的第五薄膜晶体管的栅极连接，源极均与所述低电平信号线连接，所述第十三薄膜晶体管的漏极与本级移位寄存器单元的第一薄膜晶体管的栅极连接，所述第十四薄膜晶体管的漏极与本级移位寄存器单元的第二薄膜晶体管的栅极连接，本级移位寄存器单元的第五薄膜晶体管的栅极与下一级移位寄存器单元的第十三薄膜晶体管和第十四薄膜晶体管的栅极连接。

12. 如权利要求 7所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括四条所述时钟信号线，所述四条时钟信号线依次连接到相邻的四个所述移位寄存器单元。

13.一种显示装置，其特征在于，包括权利要求 7-12任一项所述的栅极驱动电路。