CN107068088A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，用于降低移位寄存器单元在垂直消隐时间内，信号输出端异常输出栅极扫描信号，导致显示面板异常显示的几率。移位寄存器单元包括第一输入模块、第二输入模块、输出模块、下拉控制模块、下拉模块以及电位保持模块。电位保持模块用于在保持电位信号端的控制下，将下拉节点的电位上拉至第二电压端，或者将上拉节点的电位下拉至第一电压端。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

显示器，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动器。现有的栅极驱动器常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin FilmTransistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域构成GOA电路。

传统的GOA电路由多个移位寄存器单元级联组成，每个移位寄存器单元对应一条栅线。一图像帧内，GOA电路会对各行栅线逐行扫描，例如，在移位寄存器单元的输出阶段，移位寄存器单元的上拉节点PU为高电平，在上拉节点PU的控制下，移位寄存器单元的输出端输出栅极扫描信号；在移位寄存器单元的非输出阶段，该移位寄存器单元的下拉节点PD为高电平，上拉节点PU为低电平，在下拉节点PD的控制下，移位寄存器单元的输出端不输出栅极扫描信号。当扫描结束后，GOA电路从最后一行回到第一行，以在下一图像帧开始时，重新从上到下逐行对栅线进行扫描。因此，GOA电路在相邻两图像帧之间具有垂直消隐(Vertical Blank，以下简称V Blank)时间，在V Blank时间内，各级移位寄存器单元不输出栅极扫描信号。

在上述V Blank时间内，下拉节点PD依靠电容的存储电压保持高电平。然而由于移位寄存器单元中的薄膜晶体管存在漏电流，因此下拉节点PD的电位难以保持高电平，导致上拉节点PU不能被完全拉低，从而易使得移位寄存器单元误输出栅极扫描信号，导致显示面板异常显示。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于降低移位寄存器单元在V Blank时间内，信号输出端异常输出栅极扫描信号，导致显示面板异常显示的几率。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面、提供一种移位寄存器单元，包括：第一输入模块、第二输入模块、输出模块、下拉控制模块、下拉模块以及电位保持模块；所述第一输入模块连接第一控制电压端、第一信号输入端以及上拉节点；所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一控制电压端的电压输出至所述上拉节点；所述第二输入模块连接第二信号输入端、第二控制电压端以及所述上拉节点；所述第二输入模块用于在所述第二信号输入端的控制下，将所述第二控制电压端的电压输出至所述上拉节点；所述输出模块连接所述上拉节点、第一时钟信号端以及信号输出端；所述输出模块用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；所述下拉控制模块连接第二时钟信号端、第一电压端、下拉节点以及所述上拉节点；所述下拉控制模块用于在所述上拉节点的控制下，将所述第一电压端的电压输出至所述下拉节点；或者用于对所述第二时钟信号端的电压进行存储，并在所述第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述下拉节点或将存储的电压释放至所述下拉节点；所述下拉模块连接所述下拉节点、所述上拉节点、所述第一电压端以及所述信号输出端；所述下拉模块用于在所述下拉节点的控制下，将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端；所述电位保持模块连接所述下拉节点、保持电位信号端、第二电压端，所述电位保持模块用于在所述保持电位信号端的控制下，将所述下拉节点的电位上拉至所述第二电压端；和/或，所述电位保持模块连接所述上拉节点、所述保持电位信号端、所述第一电压端；所述电位保持模块用于在所述保持电位信号端的控制下，将所述上拉节点的电位下拉至所述第一电压端。

可选的，在所述电位保持模块连接所述下拉节点、保持电位信号端、第二电压端的情况下，所述电位保持模块包括第一晶体管；所述第一晶体管的栅极连接所述保持电位信号端，第一极连接所述第二电压端，第二极连接所述下拉节点；和/或，在所述电位保持模块连接所述上拉节点、所述保持电位信号端、所述第一电压端的情况下，所述电位保持模块包括第二晶体管；所述第二晶体管的栅极连接所述保持电位信号端，第一极连接所述第一电压端，第二极连接所述上拉节点。

可选的，所述第一输入模块包括第三晶体管，所述第三晶体管的栅极连接所述第一信号输入端，第一极连接所述第一控制电压端，第二极连接所述上拉节点。

可选的，所述输出模块包括第五晶体管与第一电容；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述信号输出端；所述第一电容的一端连接所述上拉节点，另一端连接所述信号输出端。

可选的，第二输入模块包括第七晶体管；所述第七晶体管的栅极连接所述第二信号输入端，第一极连接所述上拉节点，第二极连接所述第二控制电压端。

可选的，所述下拉控制模块包括第四晶体管、第六晶体管、第八晶体管、第二电容；所述第四晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极连接所述第一电压端；所述第六晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第一电压端；所述第八晶体管的栅极和第一极连接所述第二时钟信号端，第二极连接所述下拉节点；所述第二电容的一端连接所述下拉节点，另一端连接所述第一电压端。

可选的，所述下拉模块包括第九晶体管、第十晶体管；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极连接所述第一电压端；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第一电压端。

本发明实施例的另一方面、提供一种用于驱动如上所述的任一种的移位寄存器单元的驱动方法，一图像帧内，所述驱动方法包括：第一阶段，在第一信号输入端的控制下，第一输入模块将第一控制电压端的电压输出至上拉节点，对所述上拉节点进行充电；第二阶段，在所述上拉节点的控制下，输出模块将第一时钟信号端的信号作为栅极扫描信号输出至信号输出端；第三阶段，在第二信号输入端的控制下，第二输入模块将第二控制电压端的电压输出至所述上拉节点；下拉控制模块对第二时钟信号端的电压进行存储，在第二时钟信号端和第一电压端的控制下，将所述第二时钟信号端的电压输出至所述下拉节点或将存储的电压释放至所述下拉节点；在所述下拉节点的控制下，下拉模块将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端；在下一图像帧之前，所述下拉控制模块重复所述第三阶段；在垂直消隐时间内，所述驱动方法还包括：在保持电位信号端的控制下，电位保持模块将所述第二电压端的电压输出至所述下拉节点，和/或所述电位保持模块将所述第一电压端的电压输出至所述上拉节点。

可选的，当所述电位保持模块包括第一晶体管以及第二晶体管，所述第二电压端输出高电平，所述第一电压端输出低电平时，所述在保持电位信号端的控制下，电位保持模块将所述第二电压端的电压输出至所述下拉节点，和/或，所述电位保持模块将所述第一电压端的电压输出至所述上拉节点包括：在所述保持电位信号端的控制下，所述第一晶体管导通，所述第二电压端通过所述第一晶体管对所述下拉节点进行充电，以使得所述下拉节点的电位保持高电平；在所述保持电位信号端的控制下，所述第二晶体管导通，所述第一电压端的低电平通过所述第二晶体管输出至所述上拉节点，以使得所述上拉节点的电位保持低电平。

本发明实施例的又一方面、提供一种栅极驱动电路，包括多个级联的如上所述的任一种移位寄存器单元；第一级移位寄存器单元的第一信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的第二信号输入端相连接；所述最后一级移位寄存器单元的第二信号输入端连接所述起始信号端。

本发明实施例的再一方面、提供一种显示装置，包括如上所述的栅极驱动电路。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元包括第一输入模块、第二输入模块、输出模块、下拉控制模块、下拉模块以及电位保持模块。其中，第一输入模块连接第一控制电压端、第一信号输入端以及上拉节点。第一输入模块用于在第一信号输入端的控制下，将第一控制电压端的电压输出至上拉节点。第二输入模块连接第二信号输入端、第二控制电压端以及上拉节点。第二输入模块用于在第二信号输入端的控制下，将第二控制电压端的电压输出至上拉节点。输出模块连接上拉节点、第一时钟信号端以及信号输出端。输出模块用于在上拉节点的控制下，将第一时钟信号端的信号输出至信号输出端。下拉控制模块连接第二时钟信号端、第一电压端、下拉节点以及上拉节点。下拉控制模块用于在上拉节点的控制下，将第一电压端的电压输出至下拉节点，或者，用于在第二时钟信号端和第一电压端的控制下，对第二时钟信号端的电压进行存储，并在第二时钟信号端的控制下，将第二时钟信号端的电压输出至下拉节点，或将存储的电压释放至下拉节点。下拉模块连接下拉节点、上拉节点、第一电压端以及信号输出端。下拉模块用于在下拉节点的控制下，将上拉节点和信号输出端的电位下拉至第一电压端。电位保持模块连接下拉节点、保持电位信号端、第二电压端，电位保持模块用于在保持电位信号端的控制下，将下拉节点的电位上拉至第二电压端；和/或，电位保持模块连接上拉节点、保持电位信号端、第一电压端。电位保持模块用于在保持电位信号端的控制下，将上拉节点的电位下拉至第一电压端。

这样一来，在该移位寄存器单元的输出阶段，在上拉节点的控制下，输出模块可以将第一时钟信号端的信号作为栅极扫描信号输出至与信号输出端相连接的栅线。在该移位寄存器单元的非输出阶段，在下拉节点的控制下，下拉模块将信号输出端的电位下拉至第一电压端。在此基础上，在非输出阶段的垂直消隐时间内，在保持电位信号端的控制下，电位保持模块可以使得上拉节点保持低电平。在此情况下，在上拉节点的控制下，可以降低输出模块异常输出栅极扫描信号，导致显示面板异常显示的几率。或者，电位保持模块使得下拉节点保持高电平。在此情况下，在下拉节点的控制下，上拉节点可以完全被下拉为低电平，从而降低由于薄膜晶体管存在漏电流导致的下拉节点难以保持高电平，上拉节点不能完全被拉低，使得信号输出端异常输出栅极扫描信号，导致显示面板异常显示的几率。又或者，电位保持模块使得上拉节点保持低电平，且下拉节点保持高电平，此时在上拉节点和下拉节点的控制下，可以进一步降低信号输出端异常输出栅极扫描信号，导致显示面板异常显示的几率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3为本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4为图2中各个模块的具体结构示意图；

图5为图1中各个模块的具体结构示意图；

图6为图3中各个模块的具体结构示意图

图7为一种用于驱动图6所示的移位寄存器单元的各个控制信号的时序图；

图8为本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图9为另一种用于驱动图6所示的移位寄存器单元的各个控制信号的时序图；

图10为多级如图1、图2或3所示的移位寄存器单元构成的栅极驱动电路的结构示意图。

附图标记：

10-第一输入模块；20-第二输入模块；30-输出模块；40-下拉控制模块；50-下拉模块；60-电位保持模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本发明实施例所采用的开关晶体管可以全部为P型晶体管或者N型晶体管，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

本发明实施例提供一种移位寄存器单元，如图1、图2或图3所示，包括第一输入模块10、第二输入模块20、输出模块30、下拉控制模块40、下拉模块50以及电位保持模块60。

其中，第一输入模块10连接第一控制电压端CN、第一信号输入端INPUT1以及上拉节点PU。第一输入模块10用于在第一信号输入端INPUT1的控制下，将第一控制电压端CN的电压输出至上拉节点PU。

第二输入模块20连接第二控制电压端CNB、第二信号输入端INPUT2以及上拉节点PU。第二输入模块20用于在第二信号输入端INPUT2的控制下，将第二控制电压端CNB的电压输出至上拉节点PU。

输出模块30连接上拉节点PU、第一时钟信号端CK以及信号输出端OUTPUT。输出模块30用于在上拉节点PU的控制下，将第一时钟信号端CK的信号输出至信号输出端OUTPUT。

下拉控制模块40连接第二时钟信号端CKB、第一电压端VGL、下拉节点PD以及上拉节点PU。下拉控制模块40用于在上拉节点PU的控制下，将第一电压端VGL的电压输出至下拉节点PD。

或者，该下拉控制模块40对第二时钟信号端CKB的电压进行存储，并在第二时钟信号端CKB的控制下，将第二时钟信号端CKB的电压输出至下拉节点PD，或将存储的电压释放至下拉节点PD。

下拉模块50连接下拉节点PD、上拉节点PU、第一电压端VGL以及信号输出端OUTPUT。下拉模块50用于在下拉节点PD的控制下，将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端V1。

在此基础上，电位保持模块60可以如图1所示，连接上拉节点PU、保持电位信号端EN、第一电压端VGL。在此情况下，电位保持模块60用于在保持电位信号端EN的控制下，将上拉节点PU的电位下拉至第一电压端VGL。

或者如图2所示，电位保持模块60连接下拉节点PD、保持电位信号端EN、第二电压端VGH。在此情况下，电位保持模块60用于在保持电位信号端EN的控制下，将下拉节点PD的电位上拉至第二电压端VGH。

又或者如图3所示，电位保持模块60连接上拉节点PU、下拉节点PD、保持电位信号端EN、第一电压端VGL、第二电压端VGH。在此情况下，电位保持模块60用于在保持电位信号端EN的控制下，将上拉节点PU的电位下拉至第一电压端VGL，将下拉节点PD的电位上拉至第二电压端VGH。

这样一来，在该移位寄存器单元的输出阶段，在上拉节点PU的控制下，输出模块30可以将第一时钟信号端CK的信号作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线。在该移位寄存器单元的非输出阶段，在下拉节点PD的控制下，下拉模块50将信号输出端OUTPUT的电位下拉至第一电压端VGL。

在此基础上，在非输出阶段的垂直消隐(V Blank)时间内，在保持电位信号端EN的控制下，电位保持模块60可以使得上拉节点PU保持低电平，在上拉节点PU的控制下，可以降低输出模块30异常输出栅极扫描信号，导致显示面板异常显示的几率。或者，电位保持模块60使得下拉节点PD保持高电平，在下拉节点PD的控制下，上拉节点PU可以完全被下拉为低电平，从而降低由于薄膜晶体管存在漏电流导致的下拉节点PD难以保持高电平，上拉节点PU不能完全被拉低，使得信号输出端OUTPUT异常输出栅极扫描信号，导致显示面板异常显示的几率。又或者，电位保持模块60使得上拉节点PU保持低电平，且下拉节点PD保持高电平。此时在上拉节点PU和下拉节点PD的控制下，可以进一步降低信号输出端异常输出栅极扫描信号，导致显示面板异常显示的几率。

以下对上述各个模块的具体结构进行详细的举例说明。

具体的，在电位保持模块60连接下拉节点PD、保持电位信号端EN、第二电压端VGH的情况下，如图4所示，电位保持模块60包括第一晶体管M1。其中，第一晶体管M1的栅极连接保持电位信号端EN，第一极连接第二电压端VGH，第二极连接下拉节点PD。

或者，在电位保持模块60连接上拉节点PU、保持电位信号端EN、第一电压端VGL的情况下，如图5所示，电位保持模块60包括第二晶体管M2。其中，第二晶体管M2的栅极连接保持电位信号端EN，第一极连接第一电压端VGL，第二极连接上拉节点PU。

又或者，在电位保持模块60连接上拉节点PU、下拉节点PD、保持电位信号端EN、第一电压端VGL、第二电压端VGH的情况下，如图6所示，电位保持模块60包括第一晶体管M1、第二晶体管M2。其中，第一晶体管M1的栅极连接保持电位信号端EN，第一极连接第二电压端VGH，第二极连接下拉节点PD；第二晶体管M2的栅极连接保持电位信号端EN，第一极连接第一电压端VGL，第二极连接上拉节点PU。

在此基础上，如图4、图5或图6所示，第一输入模块10包括第三晶体管M3，第三晶体管M3的栅极连接第一信号输入端INPUT1，第一极连接第一控制电压端CN，第二极连接上拉节点PU。

输出模块30包括第五晶体管M5与第一电容C1。第五晶体管M5的栅极连接上拉节点PU，第一极连接第一时钟信号端CK，第二极连接信号输出端OUTPUT。

第一电容C1的一端连接上拉节点PU，另一端连接信号输出端OUTPUT。

第二输入模块20包括第七晶体管M7。第七晶体管M7的栅极连接第二信号输入端IUPUT2，第一极连接上拉节点PU，第二极连接第二控制电压端CNB。

下拉控制模块40包括第四晶体管M4、第六晶体管M6、第八晶体管M8、第二电容C2。第四晶体管M4的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接第一电压端VGL。

第六晶体管M6的栅极连接信号输出端OUTPUT，第一极连接下拉节点PD，第二极连接第一电压端VGL。

第八晶体管M8的栅极和第一极连接第二时钟信号端CKB，第二极连接下拉节点PD。

第二电容C2的一端连接下拉节点PD，另一端连接第一电压端VGL。

下拉模块50包括第九晶体管M9、第十晶体管M10。第九晶体管M9的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接第一电压端VGL。

第十晶体管M10的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极连接第一电压端VGL。

需要说明的是，当上述晶体管均为P型晶体管时，其第一极为源极，第二极为漏极。当上述晶体管均为N型晶体管时，其第一极为漏极，第二极为源极。

此外，本发明实施例提供的移位寄存器单元构成的栅极驱动电路可以实现对栅线的双向扫描。具体的，当第一控制电压端CN输出恒定的高电平，第二控制电压端CNB输出恒定的低电平时，移位寄存器单元可以正向扫描，此时第一信号输入端INPUT1输入如图7所示的起始信号STV，第二信号输入端INPUT2输入如图7所示的复位信号RESET；当第一控制电压端CN输出恒定的低电平，第二控制电压端CNB输出恒定的高电平时，移位寄存器单元可以反向扫描，此时，第二信号输入端INPUT2输入起始信号STV，第一信号输入端INPUT1输入复位信号RESET。

本发明实施例提供一种移位寄存器单元的驱动方法，用于驱动上述实施例中的移位寄存器单元进行显示，图7为移位寄存器单元工作阶段的时序状态示意图，如图7所示，工作阶段包括四个时序状态，包括：第一阶段p1、第二阶段p2、第三阶段p3以及垂直空白阶段。其中在工作阶段时，第二电压端VGH输出恒定的高电平，第一电压端VGL输出恒定的低电平。示例性的，第二电压端VGH的电压可以为12V，第一电压端VGL的电压可以为0V，第二电压端VGL还可以接地。

进一步的，参照图8所示为本发明实施例提供的移位寄存器单元的驱动方法的流程图。在一图像帧内，所述驱动方法包括：

S1、第一阶段，在第一信号输入端INPUT1的控制下，第一输入模块10将第一控制电压端CN的电压输出至上拉节点PU，对上拉节点PU进行充电。

具体的，在第一阶段p1内，CKB＝1，CK＝0，INPUT1＝STV＝1，INPUT2＝RESET＝0，OUTPUT＝0，PU＝1，PD＝0，其中“1”为高电平，“0”为低电平。

在此情况下，当移位寄存器单元的结构如图6所示，且所有晶体管均为高电平导通的N型晶体管、移位寄存器单元用于实现正向扫描，即第一控制电压端CN输出恒定的高电平，第二控制电压端CNB输出恒定的低电平、第一输入信号端INPUT1接收起始信号STV时：

在第一信号输入端INPUT1的控制下，第三晶体管M3导通，将第一控制电压端CN的高电平通过第三晶体管M3输出至上拉节点PU。在第二时钟信号端CKB的控制下，第八晶体管M8导通。在上拉节点PU的控制下，第四晶体管M4导通。通过设置第四晶体管M4和第八晶体管M8的尺寸比例，例如设置第四晶体管M4的宽长比大于第八晶体管M8的宽长比，以使得第二电容C2通过第四晶体管M4放电，从而使得下拉节点PD为低电平。

在上拉节点PU的控制下，第五晶体管M5导通，将第一时钟信号端CK的低电平输出至信号输出端OUTPUT。此阶段又称为预充电阶段。

为了便于说明，以下均是以图6所示的移位寄存器单元，且所有晶体管均为高电平导通的N型晶体管为例，对移位寄存器单元的工作阶段进行具体的说明。

S2、第二阶段，在上拉节点PU的控制下，输出模块20将第一时钟信号端CK的信号作为栅极扫描信号输出至信号输出端OUTPUT。

具体的，在第二阶段p2内，CKB＝0，CK＝1，INPUT1＝STV＝0，INPUT2＝RESET＝0，OUTPUT＝1，PU＝1，PD＝0。

在此情况下，在第一电容C1的自举作用下，上拉节点PU的电位进一步拉高。此时，在该上拉节点PU的控制下，第五晶体管M5导通，并将第一时钟信号端CK的高电平作为栅极驱动信号输出至信号输出端OUTPUT，以对于该信号输出端OUTPUT相连接的栅线进行扫描。

此外，在该上拉节点PU的控制下，第四晶体管M4导通，将下拉节点PD的电位下拉至第一电压端VGL的低电平。其余晶体管均处于截止状态。

由上述可知，信号输出端OUTPUT在该第二阶段p2输出栅极扫描信号，因此该第二阶段p2为移位寄存器单元的输出阶段。

需要说明的是，当信号输出端OUTPUT的输出信号为高电平时，第六晶体管M6导通，进一步保证了下拉节点PD为低电平，进而增强了移位寄存器单元的输出驱动能力

S3、第三阶段，在第二信号输入端INPUT2的控制下，第二输入模块20将上拉节点PU的电位下拉至第二控制电压端CNB；下拉控制模块40对第二时钟信号端CKB的电压进行存储，在第二时钟信号端CKB和第一电压端VHL的控制下，将第二时钟信号端CKB的电压输出至下拉节点PD或将存储的电压释放至下拉节点PD；在下拉节点PD的控制下，下拉模块50将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VGL。

具体的，在第三阶段p3内，CKB＝1，CK＝0，INPUT1＝STV＝0，INPUT2＝RESET＝1，OUTPUT＝1，PU＝0，PD＝1。

在此情况下，在第二输入信号端INYPUT2的控制下，第七晶体管M7导通，从而将上拉节点PU的电位下拉至第二控制电压端CNB的低电平。

在第二时钟信号端CKB的控制下，第八晶体管M8导通，将第二时钟信号端CKB的高电平存储至第二电容C2。此外，第二时钟信号端CKB的高电平通过第八晶体管M8输出至下拉节点PD。

在下拉节点PD的控制下，第九晶体管M9、第十晶体管M10导通。通过第九晶体管M9将上拉节点PU的电位下拉至第一电压端VGL的低电平；通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平。其余晶体管处于截止状态。

此外，在下一图像帧之前，上拉节点PU通过第九晶体管M9一直被下拉至第一电压端VGL的低电平。因此，第二时钟信号端CKB可以一直通过第八晶体管M8对第二电容C2进行充电，第二电容C2可以一直将存储的高电平输出至下拉节点PD，以使得该下拉节点PD保持高电平。

因此，第二时钟信号端CKB可以一直通过第八晶体管M8对第二电容C2进行充电，第二电容C2可以一直将存储的高电平输出至下拉节点PD，以使得该下拉节点PD保持高电平。在下一图像帧之前，下拉控制模块40重复上述第三阶段p3。

由上述可知，该第三阶段p3以及在第三阶段p3之后、下一图像帧之前的这段时间，信号输出端OUTPUT均输出低电平，因此该第三阶段p3以及在下一图像帧之前、该第三阶段p3之后的这段时间为移位寄存器的非输出阶段。

在此基础上，在非输出阶段的垂直消隐时间内，CK＝0，CKB＝0，此时下拉节点PD依靠第二电容C2保持高电平，由于移位寄存器单元中的薄膜晶体管存在漏电流，因此下拉节点PD难以保持高电平，此时，通过第九晶体管M9难以将上拉节点PU的电位完全拉低；由于上拉节点PU与第一时钟信号端CK之间的寄生电容较大，在下一帧图像开始时，上拉节点PU易耦合第一时钟信号端CK的高电平；在上拉节点PU的控制下，第三晶体管M3易被异常打开，导致显示面板显示异常。

为了解决上述问题，上述驱动方法还包括：

S4、在垂直消隐(V Blank)时间内，在保持电位信号端EN的控制下，电位保持模块60将第二电压端VGH的电压输出至下拉节点PD，将第一电压端VGL的电压输出至上拉节点PU。

具体的，在垂直消隐时间内，CK＝0，CKB＝0，EN＝1，PU＝0，PD＝0，INPUT1＝STV＝0，OUTPUT＝0，INPUT2＝RESET＝0。

在此情况下，如图6所示，电位保持模块60包括第一晶体管M1、第二晶体管M2，在保持电位信号端EN的控制下，第一晶体管M1导通，第二电压端VGH通过第一晶体管M1对下拉节点PD进行充电，以使得下拉节点PD的电位保持高电平；在保持电位信号端EN的控制下，第二晶体管M2导通，第一电压端VGL的低电平通过第二晶体管M2输出至上拉节点PU，以使得上拉节点PU的电位保持低电平。

这样一来，由于下拉节点PD保持高电平，在下拉节点PD的控制下，第九晶体管M9、第十晶体管M10导通，因此可以将上拉节点PU的电位完全下拉至第一电压端VGL；且由于上拉节点PU保持低电平，因此在下一帧图像开始时，上拉节点PU不易耦合第一时钟信号端CK的高电平，从而可以避免耦合波形使得第三晶体管M3异常打开，导致显示面板异常显示的问题。此外，由于第十晶体管M10导通，可以将信号输出端OUTPUT的电位下拉至第一电压端VGL，增强了移位寄存器单元防止显示面板异常显示的能力。

在此基础上，当移位寄存器单元为如图4或5所示的结构时，移位寄存器单元的工作原理如上所述，此处不再赘述。

需要说明的是，上述实施例中是以所有晶体管为N型晶体管为例对移位寄存器单元的具体驱动过程进行的说明，当所有晶体管为P型晶体管时，需要将图7中的部分控制信号的波形进行翻转，该移位寄存器的工作原理同上所述，此处不再赘述。

此外，上述实施例中第一时钟信号端CK和第二时钟信号端CKB的时钟信号的相位相反。如图7所示的时序状态示意图是本实施例的一种示例，而非对移位寄存器单元的时序状态示意图的限定。例如：将第一时钟信号端CK、第二时钟信号端CK的时钟信号调整为相反的相位，此时移位寄存器单元的工作原理同上所述，此处不再赘述。

进一步的如图7所示，第一时钟信号端CK和第二时钟信号端CKB的时钟信号的占空比均为25％。在此情况下，上述移位寄存器单元构成的栅极驱动电路用于对栅线的奇数行或者偶数行进行扫描，此时显示面板中至少具有两组栅极驱动电路，从而可以提高栅极驱动电路的刷新频率。例如，一组栅极驱动电路用于对栅线的奇数行进行扫描，在第一阶段p1与第二阶段p2之间、第二阶段p2与第三阶段p3之间，当第一时钟信号端CK和第二时钟信号端CKB的时钟信号均为低电平时，另一组栅极驱动电路对栅线的偶数行进行扫描。

当然，也可以如图9所示，上述第一时钟信号端CK和第二时钟信号端CKB的时钟信号的占空比为50％，此时移位寄存器单元的工作原理同上所述，此处不再赘述。当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围。

本发明实施例提供一种如图10所示的栅极驱动电路，包括多个级联的如上所述的任一种移位寄存器单元。

具体的，第一级移位寄存器单元RS1的第一信号输入端INPUT1连接起始信号端STV。

除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元的信号输出端OUTPUT与下一级移位寄存器单元的第一信号输入端INPUT1相连接。

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端OUTPUT与上一级移位寄存器单元的第二信号输入端INPUT2相连接；

最后一级移位寄存器单元RSn的第二信号输入端INPUT2连接起始信号端STV。

当起始信号端STV的信号输入第一级移位寄存器单元RS1的第一信号输入端INPUT1时，最后一级移位寄存器单元RSn的第二信号输入端INPUT2可以将起始信号端STV的信号作为复位信号对最后一级移位寄存器单元RSn进行复位。或者，最后一级移位寄存器单元RSn第二信号输入端INPUT2可以单独连接一个信号端。

此外，本发明实施例提供的栅极驱动电路可以实现对栅线的双向扫描。具体的，当上述栅极驱动电路用于对栅线进行正向扫描时，第一输入信号端INPUT1输入起始信号STV；当上述栅极驱动电路用于对栅线进行反向扫描时第二输入信号端INPUT2输入起始信号STV。

在此基础上，如图10所示，每级移位寄存器单元都连接第一时钟信号端CK和第二时钟信号端CKB，通过两个系统的时钟信号clock1和clock2向每个移位寄存器单元连接的时钟信号端提供时钟信号。第1级移位寄存器单元RS1的第一时钟信号端CK输入clock1，第二时钟信号端CKB输入clock2，第2级移位寄存器单元RS2的第一时钟信号端CK输入clock2，第二时钟信号端CKB输入clock1；对于第n级移位寄存器单元，当n为奇数时，第n级移位寄存器单元的第一时钟信号端CK输入clock1，第二时钟信号端CKB输入clock2；当n为偶数时，第n级移位寄存器单元的第一时钟信号端CK输入clock2，第二时钟信号端CKB输入clock1；图10中以n为偶数为例进行说明。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：第一输入模块、第二输入模块、输出模块、下拉控制模块、下拉模块以及电位保持模块；

所述第一输入模块连接第一控制电压端、第一信号输入端以及上拉节点；所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一控制电压端的电压输出至所述上拉节点；

所述第二输入模块连接第二信号输入端、第二控制电压端以及所述上拉节点；所述第二输入模块用于在所述第二信号输入端的控制下，将所述第二控制电压端的电压输出至所述上拉节点；

所述输出模块连接所述上拉节点、第一时钟信号端以及信号输出端；所述输出模块用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；

所述下拉控制模块连接第二时钟信号端、第一电压端、下拉节点以及所述上拉节点；所述下拉控制模块用于在所述上拉节点的控制下，将所述第一电压端的电压输出至所述下拉节点；或者用于对所述第二时钟信号端的电压进行存储，并在所述第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述下拉节点或将存储的电压释放至所述下拉节点；

所述下拉模块连接所述下拉节点、所述上拉节点、所述第一电压端以及所述信号输出端；所述下拉模块用于在所述下拉节点的控制下，将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端；

所述电位保持模块连接所述下拉节点、保持电位信号端、第二电压端，所述电位保持模块用于在所述保持电位信号端的控制下，将所述下拉节点的电位上拉至所述第二电压端；

和/或，所述电位保持模块连接所述上拉节点、所述保持电位信号端、所述第一电压端；所述电位保持模块用于在所述保持电位信号端的控制下，将所述上拉节点的电位下拉至所述第一电压端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，在所述电位保持模块连接所述下拉节点、保持电位信号端、第二电压端的情况下，所述电位保持模块包括第一晶体管；

所述第一晶体管的栅极连接所述保持电位信号端，第一极连接所述第二电压端，第二极连接所述下拉节点；

和/或，在所述电位保持模块连接所述上拉节点、所述保持电位信号端、所述第一电压端的情况下，所述电位保持模块包括第二晶体管；所述第二晶体管的栅极连接所述保持电位信号端，第一极连接所述第一电压端，第二极连接所述上拉节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括第三晶体管，所述第三晶体管的栅极连接所述第一信号输入端，第一极连接所述第一控制电压端，第二极连接所述上拉节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第五晶体管与第一电容；

所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述信号输出端；

所述第一电容的一端连接所述上拉节点，另一端连接所述信号输出端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入模块包括第七晶体管；

所述第七晶体管的栅极连接所述第二信号输入端，第一极连接所述上拉节点，第二极连接所述第二控制电压端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四晶体管、第六晶体管、第八晶体管、第二电容；

所述第四晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极连接所述第一电压端；

所述第六晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第一电压端；

所述第八晶体管的栅极和第一极连接所述第二时钟信号端，第二极连接所述下拉节点；

所述第二电容的一端连接所述下拉节点，另一端连接所述第一电压端。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第九晶体管、第十晶体管；

所述第九晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极连接所述第一电压端；

所述第十晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第一电压端。

8.一种用于驱动如权利要求1-7任一项所述的移位寄存器单元的驱动方法，其特征在于，一图像帧内，所述驱动方法包括：

第一阶段，在第一信号输入端的控制下，第一输入模块将第一控制电压端的电压输出至上拉节点，对所述上拉节点进行充电；

第二阶段，在所述上拉节点的控制下，输出模块将第一时钟信号端的信号作为栅极扫描信号输出至信号输出端；

第三阶段，在第二信号输入端的控制下，第二输入模块将第二控制电压端的电压输出至所述上拉节点；

下拉控制模块对第二时钟信号端的电压进行存储，在第二时钟信号端和第一电压端的控制下，将所述第二时钟信号端的电压输出至所述下拉节点或将存储的电压释放至所述下拉节点；

在所述下拉节点的控制下，下拉模块将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端；

在下一图像帧之前，所述下拉控制模块重复所述第三阶段；

在垂直消隐时间内，所述驱动方法还包括：

在保持电位信号端的控制下，电位保持模块将所述第二电压端的电压输出至所述下拉节点，和/或所述电位保持模块将所述第一电压端的电压输出至所述上拉节点。

9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-8任一项所述的移位寄存器单元；

第一级移位寄存器单元的第一信号输入端连接起始信号端；

除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号输入端相连接；

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的第二信号输入端相连接；

所述最后一级移位寄存器单元的第二信号输入端连接所述起始信号端。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。