CN114120870A - Goa电路 - Google Patents

Abstract

本发明提供一种GOA电路，涉及显示技术。包括：上拉输出控制模块、上拉输出模块、下拉输出控制模块、下拉输出模块；上拉输出模块包括第一晶体管，第一晶体管的栅极连接上拉输出控制模块的输出端；下拉输出模块包括第二晶体管，第二晶体管的栅极连接下拉输出控制模块的输出端；第一晶体管的第一源漏极和第二晶体管的第一源漏极分别连接至一输出端口；第三晶体管的栅极周期性地输入高电位，在第三晶体管的栅极信号为高电位时，将低电位信号输送至第一晶体管的栅极。在第三晶体管的栅极周期性地输入高电位，延长了第三晶体管的导通时长，使得第一晶体管的第二源漏极的信号可以长时间的输送至输出端口，从而使得GOA电路所驱动的显示器显示正常。

Description

GOA电路

技术领域

本发明涉及显示技术领域，具体而言，涉及一种GOA电路。

背景技术

GOA(Gate Driver on Array，阵列基板行驱动)电路可以用于驱动显示屏，因此，GOA电路在电子显示器中得到了广泛的应用，GOA电路中的信息对显示器的显示效果起着至关重要的作用。

相关技术中，GOA电路的连接方式通常为级联，GOA电路的下拉控制模块的输入为其他GOA电路所输出的信号，该其他GOA电路为与当前GOA电路间隔一个GOA电路的下级GOA电路。

但是，相关技术中，将其他GOA电路所输出的信号，作为当前GOA电路的输入信号，会导致显示器显示异常的问题。

发明内容

本发明的目的在于，针对上述现有技术中的不足，提供一种GOA电路，以便解决相关技术中，将其他GOA电路所输出的信号，作为当前GOA电路的输入信号，会导致显示器显示异常的问题。

为实现上述目的，本发明实施例采用的技术方案如下：

第一方面，本发明实施例提供了一种GOA电路，包括：上拉输出控制模块、上拉输出模块、下拉输出控制模块、下拉输出模块；

所述上拉输出模块包括第一晶体管，所述第一晶体管的栅极连接所述上拉输出控制模块的输出端；所述下拉输出模块包括第二晶体管，所述第二晶体管的栅极连接所述下拉输出控制模块的输出端；所述第一晶体管的第一源漏极和第二晶体管的第一源漏极分别连接至一输出端口；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，且当所述第一晶体管的栅极为高电位时，所述第一晶体管导通，所述第一晶体管的第二源漏极的信号输送至所述输出端口；

所述下拉输出控制模块向所述第二晶体管的栅极输送高电位，且当所述第二晶体管的栅极为高电位时，所述第二晶体管导通，所述第二晶体管的第二源漏极的信号输送至所述输出端口；

所述下拉输出控制模块包括第三晶体管，所述第三晶体管的第一源漏极连接所述第一晶体管的栅极；所述第三晶体管的栅极周期性地输入高电位，在所述第三晶体管的栅极信号为高电位时，将低电位信号输送至所述第一晶体管的栅极。

可选的，所述第三晶体管的栅极与集成电路连接；所述第三晶体管的第二源漏极与低电位端子连接；

所述集成电路向第三晶体管的栅极周期性地输出高电位，在所述第三晶体管的栅极信号为高电位时，所述三晶体管导通，将所述低电位端子输出的低电位信号输送到所述第一晶体管的栅极，所述第一晶体管不导通。

可选的，所述集成电路未向第三晶体管的栅极输出高电位时，所述第三晶体管的栅极信号为低电平，所述第三晶体管未导通；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，所述第一晶体管的栅极保持为高电位，所述第一晶体管导通；

所述第一晶体管的第二源漏极的信号输送至所述输出端口。

可选的，所述集成电路与所述第一晶体管的第二源漏极连接；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，所述第一晶体管的栅极保持为高电位，所述第一晶体管导通；

所述集成电路向第一晶体管的第二源漏极周期性地输出低电平，所述第一晶体管导通，所述第一晶体管的第二源漏极的低电平输送至所述输出端口。

可选的，所述下拉输出控制模块包括：第四晶体管；

所述第四晶体管的栅极和所述第四晶体管的第一源漏极连接，所述第四晶体管的第二源漏极与所述第二晶体管的栅极连接；

所述第四晶体管的第二源漏极向所述第二晶体管的栅极输送高电位，当第二晶体管的栅极为高电位时，所述第二晶体管导通；所述第二晶体管的第二源漏极的信号输送至所述输出端口。

可选的，所述第二晶体管的第二源漏极连接低电位端子；

所述第二晶体管导通，所述第二晶体管的第二源漏极的低电位信号输送至所述输出端口。

可选的，所述下拉输出控制模块包括：第五晶体管；

所述第五晶体管的第一源漏极和所述第四晶体管的第二源漏极连接，所述第五晶体管的第一源漏极还与所述第二晶体管的栅极连接，所述第五晶体管的栅极与所述第一晶体管的栅极连接；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，所述第一晶体管的栅极为高电位，与第一晶体管的栅极相连接的所述第五晶体管的栅极也为高电位，所述第五晶体管导通，所述第五晶体管的第二源漏极的信号传送至所述第二晶体管的栅极，所述第五晶体管的第二源漏极的信号优先于所述第四晶体管的第二源漏极的信号传输。

可选的，所述第五晶体管的第二源漏极与所述低电位端子连接；

所述第五晶体管导通，所述第五晶体管的第二源漏极的低电位信号传送至所述第二晶体管的栅极，所述第二晶体管的栅极为低电位，所述第二晶体管未导通。

可选的，所述下拉输出控制模块包括：第六晶体管；

所述第六晶体管的栅极与所述第二晶体管的栅极连接，所述第六晶体管的第一源漏极与所述第一晶体管栅极连接；

所述下拉输出控制模块向所述第二晶体管的栅极输送高电位，且当所述第二晶体管的栅极为高电位时，所述第六晶体管的栅极为高电位，所述第六晶体管导通，所述第六晶体管的第二源漏极的信号输出至所述第一晶体管的栅极。

可选的，所述第六晶体管的第二源漏极与低电位端子连接；

所述第六晶体管导通，所述第六晶体管的第二源漏极的低电位信号输出至所述第一晶体管的栅极，所述第一晶体管不导通。

本发明的有益效果是：本申请实施例提供一种GOA电路，包括：上拉输出控制模块、上拉输出模块、下拉输出控制模块、下拉输出模块；上拉输出模块包括第一晶体管，第一晶体管的栅极连接上拉输出控制模块的输出端；下拉输出模块包括第二晶体管，第二晶体管的栅极连接下拉输出控制模块的输出端；第一晶体管的第一源漏极和第二晶体管的第一源漏极分别连接至一输出端口；上拉输出控制模块向第一晶体管的栅极输送高电位，且当第一晶体管的栅极为高电位时，第一晶体管导通，第一晶体管的第二源漏极的信号输送至输出端口；下拉输出控制模块向第二晶体管的栅极输送高电位，且当第二晶体管的栅极为高电位时，第二晶体管导通，第二晶体管的第二源漏极的信号输送至输出端口；下拉输出控制模块包括第三晶体管，第三晶体管的第一源漏极连接第一晶体管的栅极；第三晶体管的栅极周期性地输入高电位，在第三晶体管的栅极信号为高电位时，将低电位信号输送至第一晶体管的栅极。第三晶体管的第一源漏极连接第一晶体管的栅极，在第三晶体管的栅极周期性地输入高电位，延长了第三晶体管的导通时长，使得第一晶体管的第二源漏极的信号可以长时间的输送至输出端口，减小了输出端口的脉冲下降时间，从而可以使得GOA电路所驱动的显示器显示正常。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种GOA电路的结构示意图；

图2为本发明实施例提供的一种GOA电路的结构示意图；

图3为本发明实施例提供的一种关键点处的时序示意图；

图4为本发明实施例提供的一种GOA电路的时序图；

图5为本发明实施例提供的一种GOA电路的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

本发明所有实施方式中采用的晶体管均可以为场效应管，更具体地可以为薄膜晶体管(Thin-film transistor，TFT)。场效应管的源极、漏极是对称的，通常可以互换使用。为了便于区分场效应管除栅极之外的两极，可以按照附图中的形态规定场效应管的上侧端为第一源漏极或者第二源漏极、中间端为栅极、下侧端为第一源漏极或者第二源漏极。其中，当上侧端为第一源漏极时，下侧端为第二源漏极；或者，当上侧端为第二源漏极时，下侧端为第一源漏极。

另外，第一源漏极可以为源极或者漏极，第二源漏极也可以为源极或者漏极。当第一源漏极为源极时，第二源漏极为漏极；或者，当第一源漏极为漏极时，第二源漏极为源极。

图1为本发明实施例提供的一种GOA电路的结构示意图，如图1所示，该GOA电路100可以包括：上拉输出控制模块101、上拉输出模块102、下拉输出控制模块103、下拉输出模块104。

图2为本发明实施例提供的一种GOA电路的结构示意图，如图2所示，上拉输出模块102包括第一晶体管M1，第一晶体管M1的栅极连接上拉输出控制模块101的输出端；下拉输出模块104包括第二晶体管M2，第二晶体管M2的栅极连接下拉输出控制模块103的输出端；第一晶体管M1的第一源漏极和第二晶体管M2的第一源漏极分别连接至一输出端口。

上拉输出控制模块101向第一晶体管M1的栅极输送高电位，且当第一晶体管M1的栅极为高电位时，第一晶体管M1导通，第一晶体管M1的第二源漏极的信号输送至输出端口。如图2所示，输出端口可以为Gout N，第一晶体管M1的栅极和第一晶体管的第一源漏极之间还可以连接有电容C1。

其中，如图2所示，第一晶体管M1的下侧端可以为第一晶体管M1的第一源漏极，相应的，第一晶体管M1的上侧端可以为第一晶体管M1的第二源漏极；第二晶体管M2的上侧端可以为第二晶体管M2的第一源漏极，相应的，第二晶体管M2的下侧端可以为第二晶体管M2的第二源漏极。

在一些实施方式中，如图2所示，上述控制控制模块可以包括第七晶体管M7，第七晶体管M7的第一源漏极可以与第一晶体管M1的栅极连接，第七晶体管M7的第二源漏极与第七晶体管M7的栅极连接，第七晶体管M7的栅极连接第N-2级的GOA电路的输出端，上拉输出控制模块101可以通过第七晶体管M7向第一晶体管M1的栅极输送高电位。其中，本申请实施例提供的GOA电路可以为第N级GOA电路，第七晶体管M7的下侧端为第七晶体管M7的第一源漏极；第七晶体管M7的上侧端为第七晶体管M7的第二源漏极。

下拉输出控制模块103向第二晶体管M2的栅极输送高电位，且当第二晶体管M2的栅极为高电位时，第二晶体管M2导通，第二晶体管M2的第二源漏极的信号输送至输出端口；

下拉输出控制模块103包括第三晶体管M3，第三晶体管M3的第一源漏极连接第一晶体管M1的栅极；第三晶体管M3的栅极周期性地输入高电位，在第三晶体管M3的栅极信号为高电位时，将低电位信号输送至第一晶体管M1的栅极。

其中，第三晶体管M3的上侧端为第三晶体管M3的第一源漏极，第三晶体管M3的下侧端为第三晶体管M3的第二源漏极。

在一种可能的实施方式中，可以在栅极周期性输入第一脉冲信号，第一脉冲信号对应的波形可以为方波，即，第一脉冲信号中可以包括多个高电位，各高电位之间间隔低电位。则可以实现在第三晶体管M3的栅极周期性地输入高电位。

需要说明的是，向第三晶体管M3的栅极输入第一脉冲信号中的低电位时，第三晶体管M3不导通，上拉输出控制模块101持续向第一晶体管M1的栅极输送高电位，第一晶体管M1的栅极为高电位，第一晶体管M1导通；向第三晶体管M3的栅极输入第一脉冲信号中的高电位时，第三晶体管M3导通，则第三晶体管M3将低电位信号输送至第一晶体管M1的栅极，第一晶体管M1的栅极为低电位，第一晶体管M1不导通。

在本申请实施例中，第三晶体管M3的栅极周期性地输入的第一脉冲信息中高电位的相位时间，后移于相关技术中其他GOA电路所输出的信号中的高电位的相位时间，则第三晶体管M3开始导通的时间后移，从而延长了第一晶体管M1的栅极保持高电位的时间，即延长了第一晶体管M1的导通时间，使得第一晶体管M1的第二源漏极的信号可以长时间的输送至输出端口，从而可以使得GOA电路所驱动的显示器显示正常。

综上所述，本申请实施例提供一种GOA电路，包括：上拉输出控制模块101、上拉输出模块102、下拉输出控制模块103、下拉输出模块104；上拉输出模块102包括第一晶体管M1，第一晶体管M1的栅极连接上拉输出控制模块101的输出端；下拉输出模块104包括第二晶体管M2，第二晶体管M2的栅极连接下拉输出控制模块103的输出端；第一晶体管M1的第一源漏极和第二晶体管M2的第一源漏极分别连接至一输出端口；上拉输出控制模块101向第一晶体管M1的栅极输送高电位，且当第一晶体管M1的栅极为高电位时，第一晶体管M1导通，第一晶体管M1的第二源漏极的信号输送至输出端口；下拉输出控制模块103向第二晶体管M2的栅极输送高电位，且当第二晶体管M2的栅极为高电位时，第二晶体管M2导通，第二晶体管M2的第二源漏极的信号输送至输出端口；下拉输出控制模块103包括第三晶体管M3，第三晶体管M3的第一源漏极连接第一晶体管M1的栅极；第三晶体管M3的栅极周期性地输入高电位，在第三晶体管M3的栅极信号为高电位时，将低电位信号输送至第一晶体管M1的栅极。第三晶体管M3的第一源漏极连接第一晶体管M1的栅极，在第三晶体管M3的栅极周期性地输入高电位，延长了第三晶体管M3的导通时长，使得第一晶体管M1的第二源漏极的信号可以长时间的输送至输出端口，减小了输出端口的脉冲下降时间，从而可以使得GOA电路所驱动的显示器显示正常。

可选的，第三晶体管M3的栅极与集成电路连接；第三晶体管M3的第二源漏极与低电位端子连接。

其中，集成电路向第三晶体管M3的栅极周期性地输出高电位，在第三晶体管M3的栅极信号为高电位时，三晶体管导通，将低电位端子输出的低电位信号输送到第一晶体管M1的栅极，第一晶体管M1不导通。

需要说明的是，第一晶体管M1的状态和第二晶体管M2的状态是相反的。当第一晶体管M1导通时，第二晶体管M2可以为不导通；或者，当第一晶体管M1不导通时，第二晶体管M2导通。

另外，集成电路可以称为IC(integrated circuit)。IC可以三晶体管的栅极输出第一脉冲信号，当第一脉冲信号中的高电位传输至第三晶体管M3的栅极时，第三晶体管M3导通，第一晶体管M1关闭，则第一晶体管M1的第二源漏极的信号不能输送至输出端口；下拉输出控制模块103可以向第二晶体管M2的栅极输送高电位，第二晶体管M2导通，则第二晶体管M2的第二源漏极信号传输至输出端口。

在本申请实施例中，第一晶体管M1的栅极处可以存在等效点PU，第二晶体管M2的栅极处可以存在等效点PD。图3为本发明实施例提供的一种关键点处的时序示意图，如图3所示，Gn表示第N级GOA电路的输出端口的波形变换，Gn+2表示第N+2级GOA电路的输出端口的波形变换，PUn表示第N级GOA电路的第一晶体管M1的栅极处的波形变换，PDn表示第N级GOA电路的第二晶体管M2的栅极处的波形变换。图3中的(a)为相关技术中各关键点的波形变换，图3中的(b)为本申请实施例所提供的GOA电路中各关键点的波形变换。

对图3中的(a)和(b)进行比对可知，本申请实施例中，显著延长PDn点处的低电位时间，以及PUn点处的高电位时间。即，延长了第一晶体管M1的导通时间、第二晶体管M2的不导通时间。由图3中的(a)和(b)中Gn和Gn+2波形可以看出，(b)中Gn和Gn+2下降时间显著减少，即第N级GOA电路和第N+2级GOA电路的输出端口处的脉冲下降时间显著减少，则使得GOA所驱动的显示屏显示正常。

可选的，集成电路未向第三晶体管M3的栅极输出高电位时，第三晶体管M3的栅极信号为低电平，第三晶体管M3未导通；

上拉输出控制模块101向第一晶体管M1的栅极输送高电位，第一晶体管M1的栅极保持为高电位，第一晶体管M1导通；第一晶体管M1的第二源漏极的信号输送至输出端口。

在一些实施方式中，当第一脉冲信号中的低电位传输至第三晶体管M3的栅极时，第三晶体管M3不导通，第一晶体管M1保持为导通状态，则第一晶体管M1的第二源漏极的信号可以输送至输出端口；下拉输出控制模块103可以向第二晶体管M2的栅极输送低电位，第二晶体管M2不导通，则第二晶体管M2的第二源漏极信号不能传输至输出端口。

可选的，集成电路与第一晶体管M1的第二源漏极连接。

其中，上拉输出控制模块101向第一晶体管M1的栅极输送高电位，第一晶体管M1的栅极保持为高电位，第一晶体管M1导通；集成电路向第一晶体管M1的第二源漏极周期性地输出低电平，第一晶体管M1导通，第一晶体管M1的第二源漏极的低电平输送至输出端口。

另外，第一晶体管M1的第二源漏极所连接的集成电路，和第三晶体管M3栅极所连接的集成电路可以为同一个集成电路。

需要说明的是，集成电路可以向第一晶体管M1的第二源漏极输出第二脉冲信号，第二脉冲信号可以包括多个低电位，各低电位之间可以间隔一个高电位。第二脉冲信号的波形也可以为方波。当第一脉冲信号向第三晶体管M3输出低电平时，第三晶体管M3不导通，第一晶体管M1的栅极保持为高电位，第一晶体管M1导通，集成电路可以向第一晶体管M1的第二源漏极输出第二脉冲信号中的低电平，以将第一晶体管M1的第二源漏极的低电平输送至输出端口。

在本申请实施例中，第一脉冲信号和第二脉冲信号为一组循环脉冲信号中间隔预设数量的脉冲信号，图4为本发明实施例提供的一种GOA电路的时序图，一组循环脉冲信号可以包括8个脉冲信号，如图4所示，包括：脉冲信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8。例如，预设数量可以为4，如图2所示，第一脉冲信号可以为CLKn，第二脉冲信号可以为CLKn+4，则第一脉冲信号为CLK1时，第二脉冲信号可以为CLK5；或者，第一脉冲信号为CLK3时，第二脉冲信号可以为CLK7。

另外，GOA电路用于驱动显示屏的显示，显示屏所显示的一帧图像中包括多个奇数行和多个偶数行，各行均可以用一个GOA电路进行驱动。如图4所示，左侧为驱动奇数行的GOA电路对应的时序图，右侧为驱动偶数行的GOA电路对应的时序图。驱动奇数行的GOA电路可以包括：脉冲信号CLK1、CLK3、CLK5、CLK7；驱动偶数行的GOA电路可以包括：脉冲信号CLK2、CLK4、CLK6、CLK8。如图4所示，VGL和LVGL表示两个不同的低电位端子对应的时序图。

可选的，如图2所示，下拉输出控制模块103可以包括：第四晶体管M4；

其中，第四晶体管M4的栅极和第四晶体管M4的第一源漏极连接，第四晶体管M4的第二源漏极与第二晶体管M2的栅极连接；第四晶体管M4的第二源漏极向第二晶体管M2的栅极输送高电位，当第二晶体管M2的栅极为高电位时，第二晶体管M2导通；第二晶体管M2的第二源漏极的信号输送至输出端口。

另外，第四晶体管M4的上侧端可以为第四晶体管M4的第一源漏极，第四晶体管M4的下侧端可以为第四晶体管M4的第二源漏极。第四晶体管M4的栅极输入的信号可以表示为VDD Odd信号，VDD Odd信号的波形可以如图4所示，VDD Odd信号可以为高电平，因此，第四晶体管M4的第二源漏极可以向第二晶体管M2的栅极输送高电位，第二晶体管M2的栅极为高电位时，第二晶体管M2导通，可以实现将第二晶体管M2的信号输送到输出端口。

可选的，第二晶体管M2的第二源漏极连接低电位端子；第二晶体管M2导通，第二晶体管M2的第二源漏极的低电位信号输送至输出端口。

在一些实施方式中，第四晶体管M4的第二源漏极可以向第二晶体管M2的栅极输送高电位，第二晶体管M2的栅极为高电位，第二晶体管M2导通，将第二晶体管M2的第二源漏极所连接的低电位端子输出的低电平，输出至输出端口。其中，当第二晶体管M2为导通状态时，第三晶体管M3的栅极输入高电平，第三晶体管M3处于导通状态，第一晶体管M1处于未导通状态。

可选的，如图2所示，下拉输出控制模块103还可以包括：第五晶体管M5；

其中，第五晶体管M5的第一源漏极和第四晶体管M4的第二源漏极连接，第五晶体管M5的第一源漏极还与第二晶体管M2的栅极连接，第五晶体管M5的栅极与第一晶体管M1的栅极连接。

上拉输出控制模块101向第一晶体管M1的栅极输送高电位，第一晶体管M1的栅极为高电位，与第一晶体管M1的栅极相连接的第五晶体管M5的栅极也为高电位，第五晶体管M5导通，第五晶体管M5的第二源漏极的信号传送至第二晶体管M2的栅极，第五晶体管M5的第二源漏极的信号优先于第四晶体管M4的第二源漏极的信号传输。

需要说明的是，第五晶体管M5的上侧端为第五晶体管M5的第一源漏极，第五晶体管M5的下侧端为第五晶体管M5的第二源漏极。

在一种可能的实施方式中，在第三晶体管M3的栅极输入低电位时，第三晶体管M3不导通，第七晶体管M7持续向第一晶体管M1的栅极输送高电位，第一晶体管M1的栅极和第五晶体管M5的栅极连接，第五晶体管M5的栅极也为高电平，第五晶体管M5导通，可以将第五晶体管M5的第二源漏极信号传送至第二晶体管M2的栅极。

另外，第五晶体管M5导通时，第五晶体管M5的第二源漏极信号传送至第二晶体管M2的栅极，与此同时，第四晶体管M4的第二源漏极也向第二晶体管M2的栅极输送高电位。由于第五晶体管M5的第二源漏极信号的电流，大于第四晶体管M4的第二源漏极输出的高电位的电流，因此，第五晶体管M5的第二源漏极的信号优先于第四晶体管M4的第二源漏极的高电位传输。

可选的，第五晶体管M5的第二源漏极与低电位端子连接。

其中，第五晶体管M5导通，第五晶体管M5的第二源漏极的低电位信号传送至第二晶体管M2的栅极，第二晶体管M2的栅极为低电位，第二晶体管M2未导通。

在本申请实施例中，在第一晶体管M1的栅极为高电位时，第一晶体管M1导通；第一晶体管M1的栅极为高电位时，第五晶体管M5的栅极也为高电位，第五晶体管M5导通，第五晶体管M5的第二源漏极的低电位信号传送至第二晶体管M2的栅极，第二晶体管M2不导通。

相应的，当第三晶体管M3导通，第一晶体管M1的栅极为低电位时，第一晶体管M1不导通；第五晶体管M5的栅极也为低电位，第五晶体管M5不导通，第四晶体管M4的第二源漏极向第二晶体管M2输出高电位，第二晶体管M2导通。从而可以使得第一晶体管M1的状态和晶体管的状态相反。

可选的，如图2所示，下拉输出控制模块103包括：第六晶体管M6。

其中，第六晶体管M6的栅极与第二晶体管M2的栅极连接，第六晶体管M6的第一源漏极与第一晶体管M1栅极连接。

下拉输出控制模块103向第二晶体管M2的栅极输送高电位，且当第二晶体管M2的栅极为高电位时，第六晶体管M6的栅极为高电位，第六晶体管M6导通，第六晶体管M6的第二源漏极的信号输出至第一晶体管M1的栅极。

另外，第六晶体管M6的上侧端可以为第六晶体管M6的第一源漏极，第六晶体管M6的下侧端可以为第六晶体管M6的第二源漏极。

在一些实施方式中，第七晶体管M7可以向第一晶体管M1输出高电位，且，第一晶体管M1的栅极为高电平时，第一晶体管M1导通。当第二晶体管M2、第六晶体管M6均导通时，可以将第六晶体管M6的第二源漏极信号传输至第一晶体管M1的栅极，改变第一晶体管M1栅极的电位，继而改变第一晶体管M1的状态。

需要说明的是，第六晶体管M6的第二源漏极的信号对应的电流，大于第七晶体管M7的第一源漏极输出的高电位的电流，因此，第六晶体管M6的第二源漏极的信号可以优先于第七晶体管M7的第一源漏极输出的高电位传输。

可选的，第六晶体管M6的第二源漏极与低电位端子连接。

其中，第六晶体管M6导通，第六晶体管M6的第二源漏极的低电位信号输出至第一晶体管M1的栅极，第一晶体管M1不导通。

在本申请实施例中，在第二晶体管M2、第六晶体管M6均导通时，第六晶体管M6的第二源漏极的低电位信号输出至第一晶体管M1的栅极，第一晶体管M1不导通；相应的，在第五晶体管M5向第二晶体管M2输出低电平时，第二晶体管M2、第六晶体管M6均不导通，第七晶体管M7可以向第一晶体管M1输出高电平，当第一晶体管M1的栅极为高电平时，第一晶体管M1导通。从而使得第一晶体管M1和第二晶体管M2的状态相反。

需要说明的是，如图2所示，第五晶体管M5的第二源漏极与第二晶体管M2的第二源漏极所连接的低电位端子为不同的低电位段子，第五晶体管M5的第二源漏极与第三晶体管M3的第二源漏极所连接的低电位端子为同一低电位段子。当然，第五晶体管M5的第二源漏极、第二晶体管M2的第二源漏极、第三晶体管M3的第二源漏极所连接的低电位端子也可以均连接相同的低电位端子，本申请实施例对此不进行具体限制。

如图2所示，本申请实施例提供的GOA电路，还可以包括：第八晶体管M8。第八晶体管M8的栅极和第七晶体管M7的第二源漏极连接，第八晶体管M8的第一源漏极连接第二晶体管M2的栅极，第八晶体管M8的第二源漏极连接低电位端子。本申请实施例提供的GOA电路，还可以包括：第九晶体管M9，第九晶体管M9的第一源漏极与第七晶体管M7的第一源漏极连接，第九晶体管M9的第二源漏极与低电位端子连接。其中，第八晶体管M8的上侧端为第八晶体管M8的第一源漏极，第八晶体管M8的上侧端为第八晶体管M8的第二源漏极。第九晶体管M9的上侧端为第九晶体管M9的第一源漏极，第九晶体管M9的下侧端为第九晶体管M9的第二源漏极。

另外，如图2所示，第三晶体管M3的第二源漏极、第五晶体管M5的第二源漏极、第六晶体管M6的第二源漏极、第八晶体管M8的第二源漏极、第九晶体管M9的第二源漏极均可以连接同一低电位端子。

图5为本发明实施例提供的一种GOA电路的结构示意图，如图5所示，该GOA电路还可以包括：第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14。第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14的上侧端可以为第一源漏极，下侧端可以为第二源漏极。其中，第十晶体管M10的栅极输入的信号可以表示为VDD EVEN信号，VDD EVEN信号的波形可以如图4所示。

其中，第十晶体管M10与第二晶体管M2相等效，第十一晶体管M11与第四晶体管M4等效，第十二晶体管M12与第五晶体管M5相等效，第十三晶体管M13与第八晶体管M8相等效，第十四晶体管M14与第六晶体管M6相等效。

另外，如图5所示，第十晶体管M10的第一源漏极连接输出端口，第十晶体管M10的第二源漏极连接低电位端子，第十晶体管M10的栅极连接第十二晶体管M12的第一源漏极。第十二晶体管M12的第二源漏极连接低电位端子，第十二晶体管M12的第一源漏极连接第十一晶体管M11的第二源漏极；第十一晶体管M11的第一源漏极与栅极连接。第十三晶体管M13的第一源漏极与第十晶体管M10的栅极、第十二晶体管M12的第一源漏极、第十四晶体管M14的栅极均连接，第十三晶体管M13的第二源漏极与低电位端子连接。第十四晶体管M14的第一源漏极连接第一晶体管M1的栅极，第十四晶体管M14的第二源漏极连接低电位端子。

需要说明的是，等效的晶体管可以交替工作，等效的晶体管工作原理类似，关于第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14的工作原理，可以参见第二晶体管M2、第四晶体管M4、第五晶体管M5、第八晶体管M8、第六晶体管M6的工作原理，此处不再一一赘述。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种GOA电路，其特征在于，包括：上拉输出控制模块、上拉输出模块、下拉输出控制模块、下拉输出模块；

所述上拉输出模块包括第一晶体管，所述第一晶体管的栅极连接所述上拉输出控制模块的输出端；所述下拉输出模块包括第二晶体管，所述第二晶体管的栅极连接所述下拉输出控制模块的输出端；所述第一晶体管的第一源漏极和第二晶体管的第一源漏极分别连接至一输出端口；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，且当所述第一晶体管的栅极为高电位时，所述第一晶体管导通，所述第一晶体管的第二源漏极的信号输送至所述输出端口；

所述下拉输出控制模块向所述第二晶体管的栅极输送高电位，且当所述第二晶体管的栅极为高电位时，所述第二晶体管导通，所述第二晶体管的第二源漏极的信号输送至所述输出端口；

所述下拉输出控制模块包括第三晶体管，所述第三晶体管的第一源漏极连接所述第一晶体管的栅极；所述第三晶体管的栅极周期性地输入高电位，在所述第三晶体管的栅极信号为高电位时，将低电位信号输送至所述第一晶体管的栅极。

2.根据权利要求1所述的GOA电路，其特征在于，所述第三晶体管的栅极与集成电路连接；所述第三晶体管的第二源漏极与低电位端子连接；

所述集成电路向第三晶体管的栅极周期性地输出高电位，在所述第三晶体管的栅极信号为高电位时，所述三晶体管导通，将所述低电位端子输出的低电位信号输送到所述第一晶体管的栅极，所述第一晶体管不导通。

3.根据权利要求2所述的GOA电路，其特征在于，所述集成电路未向第三晶体管的栅极输出高电位时，所述第三晶体管的栅极信号为低电平，所述第三晶体管未导通；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，所述第一晶体管的栅极保持为高电位，所述第一晶体管导通；

所述第一晶体管的第二源漏极的信号输送至所述输出端口。

4.根据权利要求3所述的GOA电路，其特征在于，所述集成电路与所述第一晶体管的第二源漏极连接；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，所述第一晶体管的栅极保持为高电位，所述第一晶体管导通；

所述集成电路向第一晶体管的第二源漏极周期性地输出低电平，所述第一晶体管导通，所述第一晶体管的第二源漏极的低电平输送至所述输出端口。

5.根据权利要求1所述的GOA电路，其特征在于，所述下拉输出控制模块包括：第四晶体管；

所述第四晶体管的栅极和所述第四晶体管的第一源漏极连接，所述第四晶体管的第二源漏极与所述第二晶体管的栅极连接；

所述第四晶体管的第二源漏极向所述第二晶体管的栅极输送高电位，当第二晶体管的栅极为高电位时，所述第二晶体管导通；所述第二晶体管的第二源漏极的信号输送至所述输出端口。

6.根据权利要求5所述的GOA电路，其特征在于，所述第二晶体管的第二源漏极连接低电位端子；

所述第二晶体管导通，所述第二晶体管的第二源漏极的低电位信号输送至所述输出端口。

7.根据权利要求6所述的GOA电路，其特征在于，所述下拉输出控制模块包括：第五晶体管；

所述第五晶体管的第一源漏极和所述第四晶体管的第二源漏极连接，所述第五晶体管的第一源漏极还与所述第二晶体管的栅极连接，所述第五晶体管的栅极与所述第一晶体管的栅极连接；

所述上拉输出控制模块向所述第一晶体管的栅极输送高电位，所述第一晶体管的栅极为高电位，与第一晶体管的栅极相连接的所述第五晶体管的栅极也为高电位，所述第五晶体管导通，所述第五晶体管的第二源漏极的信号传送至所述第二晶体管的栅极，所述第五晶体管的第二源漏极的信号优先于所述第四晶体管的第二源漏极的信号传输。

8.根据权利要求7所述的GOA电路，其特征在于，所述第五晶体管的第二源漏极与所述低电位端子连接；

所述第五晶体管导通，所述第五晶体管的第二源漏极的低电位信号传送至所述第二晶体管的栅极，所述第二晶体管的栅极为低电位，所述第二晶体管未导通。

9.根据权利要求1所述的GOA电路，其特征在于，所述下拉输出控制模块包括：第六晶体管；

所述第六晶体管的栅极与所述第二晶体管的栅极连接，所述第六晶体管的第一源漏极与所述第一晶体管的栅极连接；

所述下拉输出控制模块向所述第二晶体管的栅极输送高电位，且当所述第二晶体管的栅极为高电位时，所述第六晶体管的栅极为高电位，所述第六晶体管导通，所述第六晶体管的第二源漏极的信号输出至所述第一晶体管的栅极。

10.根据权利要求9所述的GOA电路，其特征在于，所述第六晶体管的第二源漏极与低电位端子连接；

所述第六晶体管导通，所述第六晶体管的第二源漏极的低电位信号输出至所述第一晶体管的栅极，所述第一晶体管不导通。

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