KR102579866B1 - 게이트 구동회로를 포함하는 표시 기판 - Google Patents

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Abstract

표시 기판은, 채널 영역을 포함하는 출력 트랜지스터, 상기 출력 트랜지스터를 커버하는 절연층, 상기 절연층 상에 구비되어 상기 출력 트랜지스터에 전기적으로 연결된 커패시터를 포함하며, 상기 커패시터는, 상기 절연층 상에 구비되고, 상기 출력 트랜지스터의 제1 전극과 전기적으로 연결된 제1 커패시터 전극, 상기 제1 커패시터 전극을 커버하는 제1 보호층, 및 상기 제1 보호층 상에 구비되고, 상기 출력 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 커패시터 전극을 포함하며, 상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 채널 영역과 중첩한다.

Description

게이트 구동회로를 포함하는 표시 기판{DISPLAY SUBSTRATE HAVING GATE DRIVING CIRCUIT}
본 발명은 게이트 구동회로를 포함하는 표시 기판에 관한 것이다.
표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시 장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다. 게이트 구동회로는 박막공정을 통해 화소들과 동시에 형성되는 방식으로 표시 기판의 비표시영역에 실장 될 수 있다.
본 발명의 목적은 회로 면적이 감소된 게이트 구동회로를 포함하는 표시 기판을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 의하면, 표시 기판은 표시 영역과 비표시 영역을 갖는 제1 기판, 상기 표시 영역에 형성된 복수의 화소들 및 상기 비표시 영역에 형성된 게이트 구동 회로를 포함한다. 상기 게이트 구동회로는, 채널 영역을 포함하는 출력 트랜지스터, 상기 출력 트랜지스터를 커버하는 절연층, 및 상기 절연층 상에 구비되어 상기 출력 트랜지스터에 전기적으로 연결된 커패시터를 포함한다. 상기 커패시터는, 상기 절연층 상에 구비되고, 상기 출력 트랜지스터의 제1 전극과 전기적으로 연결된 제1 커패시터 전극, 상기 제1 커패시터 전극을 커버하는 제1 보호층, 및 상기 제1 보호층 상에 구비되고, 상기 출력 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 커패시터 전극을 포함한다. 상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 채널 영역과 중첩한다.
이 실시예에 있어서, 상기 출력 트랜지스터는, 제1 절연 기판, 상기 게이트 전극 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 형성된 반도체층, 상기 반도체층 상에 형성된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 상에 형성된 제2 보호층을 포함한다. 상기 출력 트랜지스터의 상기 게이트 전극은 상기 제1 절연 기판 상에 형성되고, 상기 제1 전극은 상기 반도체층 상에 형성되며, 상기 제2 전극과 소정거리 이격되며, 상기 채널 영역은 상기 반도체층 중 상기 제1 전극과 상기 제2 전극 사이의 이격 영역에 대응한다.
이 실시예에 있어서, 상기 절연층은 상기 제2 보호층 상에 형성된다.
이 실시예에 있어서, 상기 제2 커패시터 전극은, 상기 제1 보호층, 상기 절연층, 상기 제2 보호층 및 상기 게이트 절연층에 형성된 제1 콘택 홀을 통해 상기 출력 트랜지스터의 상기 게이트 전극과 접속한다.
이 실시예에 있어서, 상기 커패시터는, 상기 제1 보호층 상에서 상기 제2 커패시터 전극과 소정 거리 이격되어 배치되고, 상기 제1 보호층, 상기 절연층 및 상기 제2 보호층에 형성된 제2 콘택홀을 통해 상기 출력 트랜지스터의 상기 제1 전극과 접속하고, 상기 제1 보호층에 형성된 제3 콘택홀을 통해 상기 제1 커패시터 전극과 접속하는 연결 전극을 더 포함한다.
이 실시예에 있어서, 상기 출력 트랜지스터의 상기 제2 전극은 클럭 신호와 연결되고, 상기 게이트 전극은 이전 캐리 신호를 수신하는 제1 노드와 연결되며, 상기 제1 전극은 k번째 게이트 신호를 출력하는 출력 단자와 연결된다.
이 실시예에 있어서, 상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 게이트 전극과 중첩한다.
이 실시예에 있어서, 상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 제1 전극과 중첩한다.
이 실시예에 있어서, 상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 제2 전극과 중첩한다.
이 실시예에 있어서, 상기 제1 기판과 마주하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 더 포함한다.
이 실시예에 있어서, 상기 복수의 화소들 각각은, 상기 절연층 상에 구비된 공통 전극 및 상기 제1 보호층 상에 구비된 화소 전극을 포함한다. 상기 제1 보호층은 상기 공통 전극을 커버한다.
이 실시예에 있어서, 상기 공통 전극 및 상기 제1 커패시터 전극은 상기 절연층 상에서 동일한 층으로 형성된다.
이 실시예에 있어서, 상기 화소 전극 및 상기 제2 커패시터 전극은 상기 제1 보호층 상에서 동일한 층으로 형성된다.
이 실시예에 있어서, 상기 절연층은 유기 절연층을 포함한다.
이와 같은 구성을 갖는 게이트 구동회로는 회로 면적이 감소된다. 그러므로 게이트 구동회로가 구비되는 표시 기판의 베젤 영역 크기를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 도 1에 도시된 표시 기판의 화소 영역의 평면도이다.
도 4는 도 3에 도시된 절단선 I-I'에 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 7은 도 1에 도시된 표시 기판의 비표시 영역 내 구성되는 제1 출력 트랜지스터 및 커패시터의 평면도이다.
도 8은 도 7에 도시된 절단선 Ⅱ-Ⅱ'에 따라 절단한 단면도이다.
도 9는 도 7에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
도 10은 도 7에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시 기판(DP), 게이트 구동회로(110), 데이터 구동회로(120) 및 구동 컨트롤러(130)를 포함한다.
표시 기판(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 기판(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 기판(DP)은 제1 기판(200), 제1 기판(200)과 이격된 제2 기판(300) 및 제1 기판(200)과 제2 기판(300) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 기판(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시 기판(DP)은 제1 기판(200) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(110)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(120)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(110) 및 데이터 구동회로(120)는 구동 컨트롤러(130)로부터 제어 신호를 수신한다. 구동 컨트롤러(130)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(130)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(110)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(130)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn)을 생성하고, 게이트 신호들(G1~Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(G1~Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(110)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(110)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(110)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(120)는 구동 컨트롤러(130)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(130)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(120)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft-1, Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(120)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(120)는 구동 칩(121) 및 구동 칩(121)을 실장하는 연성회로기판(122)을 포함할 수 있다. 데이터 구동회로(120)는 복수 개의 구동 칩(121)과 연성회로기판(122)을 포함할 수 있다. 연성회로기판(122)은 메인 회로기판(MCB)과 제1 기판(200)을 전기적으로 연결한다. 복수 개의 구동 칩들(121)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(120)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(120)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(200)의 비표시영역(NDA) 상에 배치될 수 있다.
화소(PXij)는 박막 트랜지스터 및 액정 커패시터를 포함한다. 화소(PXij)는 스토리지 커패시터를 더 포함할 수 있다.
화소(PXij)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소(PXij)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다. 화소(PXij) 내 액정 커패시터는 데이터 라인(DLj)으로부터 제공된 화소 전압을 충전한다. 액정 커패시터에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
본 실시예에 따른 표시 기판(DP)은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 3은 도 1에 도시된 표시 기판의 화소 영역의 평면도이며, 도 4는 도 3에 도시된 절단선 A-A'에 따라 절단한 단면도이다.
도 3에서는 설명의 편의상 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 도시하였다. 여기서 복수의 화소들(PX11~PXnm) 각각은 화소(PXij)와 실질적으로 서로 동일한 구조로 이루어진다.
도 1, 도 3 및 도 4를 참조하면, 표시 기판(DP)은 제1 기판(200), 제1 기판(200)과 마주하는 제2 기판(300), 제1 기판(200)과 제2 기판(300) 사이에 배치되는 액정층(LCL)을 포함할 수 있다.
제1 기판(200)은 도 1에 도시된 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 표시영역(DA)에는 화소(PXij)가 배치될 수 있다. 화소(PXij)는 게이트 라인들(GL1~GLn) 중 i번째 게이트 라인(GLi)과 연결되고, 데이터 라인들(DL1~DLm) 중 j번째 데이터 라인(DLj)과 연결될 수 있다.
제1 기판(200)은 액정층(LCL)의 액정 분자들을 구동하기 위한 박막 트랜지스터(Tr)들이 형성된 박막 트랜지스터 어레이 기판이며, 투명한 유리 또는 플라스틱 따위로 만들어진 제1 절연 기판(210)을 포함한다. 제1 절연 기판(210)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다.
제1 절연 기판(210) 상에는 n개의 게이트 라인들(GL1~GLn), 및m의 데이터 라인들(DL1~DLm)이 구비될 수 있다. 제1 절연 기판(210) 상에는 제1 금속층이 형성되고, 상기 제1 금속층을 패터닝하여 표시 영역(DA)에 제1 게이트 전극(GE1), 게이트 라인들(GLi-1, GLi)을 형성한다. 제1 금속막은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금과 같은 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 도면에 도시하지는 않았으나, 상기 제1 금속막은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
게이트 라인들(GLi-1, GLi)은 데이터 라인들(DLj-1, DLj)과 게이트 절연층(220)에 의해서 전기적으로 절연될 수 있다. 게이트 절연층(220)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어질 수 있다. 게이트 절연층(220) 위에는 수소화 비정질 실리콘(hydrogenated amorphous silicon), 다결정 실리콘(polysilicon) 또는 산화물 반도체 등으로 만들어진 제1 반도체층(AL1)이 형성된다. 제1 반도체층(AL1)은 제1 게이트 전극(GE1) 상부에 위치한다. 제1 반도체층(AL1)은 반도체층과 오믹 컨택층을 포함할 수 있다. 이 경우, 게이트 절연층(220) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.
게이트 절연층(220) 및 제1 반도체층(AL1) 상에는 제2 금속층이 형성되고, 제2 금속층을 패터닝하여 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 데이터 라인들(DLj-1, DLj)을 형성한다. 제2 금속층은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metAL1) 또는 이들의 합금으로 이루어질 수 있다. 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1) 상부에서 제1 소스 전극(SE1)과 소정 간격 이격되어 위치한다. 이로써, 박막 트랜지스터(Tr)가 완성된다.
박막 트랜지스터(Tr) 및 데이터 라인들(DLj-1, DLj)은 제1 보호층(250)에 의해서 커버된다. 제1 보호층(250)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 제1 보호층(250)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx) 중 어느 하나로 이루어진 단일층으로 이루어질 수 있고, 다른 실시예로 상부층 및 하부층이 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)로 각각 이루어진 이중막 구조를 가질 수 있다. 제1 보호층(250) 위로는 아크릴계 수지로 이루어진 유기 절연층(240)이 적층된다. 발명의 다른 실시예로, 유기 절연층(240) 대신에 컬러 필터층이 형성될 수 있다. 이 경우, 제2 기판(300)에 위치하는 컬러 필터층(330)은 생략될 것이다.
유기 절연층(240) 상에는 제1 투명 도전층이 형성된다. 제1 투명 도전층은 인듐 틴 옥사이드(Indium Tin OxiDE1)과 같은 투명 도전 물질로 이루어질 수 있다. 제1 투명 도전층을 패터닝하여 유기 절연층(240) 상에 공통 전극(CE)을 형성한다. 공통 전극(CE)은 제2 보호층(250)에 의해서 커버된다. 제2 보호층(250)은 실리콘 질화물 또는 실리콘 산화물과 같은 무기 절연 물질로 이루어질 수 있다
제2 보호층(250) 상에는 제2 투명 도전층이 형성된다. 제2 투명 도전층은 인듐 틴 옥사이드와 같은 투명 도전 물질로 이루어질 수 있다. 제2 투명 도전층을 패터닝하여 제2 보호층(250) 상에 전극 패턴(미 도시됨)을 형성한다. 패터닝 공정을 통해 전극 패턴에는 제2 보호층(250)을 노출시키는 복수의 개구부들이 형성된다. 전극 패턴을 패터닝하여 화소 전극(PE)을 형성할 수 있다.
도 3에 도시된 바와 같이, 데이터 라인들(DL1~DLm) 각각은 게이트 라인들(GL1~GLn) 사이의 이격 거리의 중심 지점을 관통하는 중심선(CL)을 기준으로 대칭되게 절곡된 형상을 갖는다. 데이터 라인들(DL1~DLm) 각각이 절곡되는 방향은 한 행 단위로 반대 방향으로 전환될 수 있다.
또한, 제1 절연 기판(210) 상에는 박막 트랜지스터(Tr), 화소 전극(PE) 및 공통 전극(CE)이 더 구비된다. 구체적으로, 박막 트랜지스터(Tr)는 게이트 라인(GLi)의 일 부분으로 이루어진 제1 게이트 전극(GE1), 데이터 라인(Dj)의 일 부분으로 이루어진 제1 소스 전극(SE1) 및 제1 게이트 전극(GE1) 상에서 제1 소스 전극(SE1)과 소정 간격 이격하여 배치되는 제1 드레인 전극(DE1)을 포함한다. 제1 드레인 전극(DE1)은 화소 전극(PE)과 전기적으로 연결된다.
본 발명의 일 예로, 화소 전극(PE)은 복수의 절개부들(PE1), 복수의 절개부들(PE1)에 의해 정의되는 복수의 가지 전극들(PE2), 복수의 가지 전극들(PE2)의 제1 단부들을 서로 연결하는 제1 연결 전극(PE3), 및 복수의 가지 전극(PE2)의 제2 단부들을 서로 연결하는 제2 연결 전극(PE4)을 포함한다. 복수의 가지 전극(PE2)은 데이터 라인들(DLj-1, DLj) 사이의 공간에서 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열된다. 또한, 복수의 가지 전극(PE2) 각각은 중심선(CL)을 기준으로 대칭되게 절곡된 형상을 갖는다.
공통 전극(CE)은 화소 전극(PE)의 상부 또는 하부에 구비되며, 게이트 라인들(GLi-1, GLi), 데이터 라인들(DLj-1, DLj)에 의해서 정의된 화소 영역에 대응하는 크기로 형성될 수 있다. 도 4에 도시된 바와 같이, 공통 전극(CE)은 유기 절연층(30) 상에 구비되고, 제2 보호층(250)에 의해서 커버된다. 화소 전극(PE)은 제2 보호층(250) 상에 구비된다. 이처럼, 공통 전극(CE)은 화소 전극(PE)의 하부에 구비되고, 제2 보호층(250)을 사이에 두고 화소 전극(PE)과 마주한다.
동일 화소행에 구비되는 공통 전극들(CE)은 일체로 형성되거나, 서로 전기적으로 연결되어 하나의 공통 전극행을 형성할 수 있다. 공통 전극행은 제1 절연 기판(210)의 일측에서 기준 전압 공급 라인(미 도시됨)에 전기적으로 연결되어 구동 컨트롤러(300, 도 1에 도시됨)로부터 공통 전압을 수신할 수 있다.
제2 기판(300)은 투명한 유리 또는 플라스틱 따위로 만들어진 제2 절연 기판(310), 제2 절연 기판(310) 상에 구비된 복수의 컬러 필터(330), 및 서로 인접하는 컬러 필터(330) 사이의 영역에 구비된 블랙 매트릭스(320)를 포함한다. 블랙 매트릭스(320)는 데이터 라인(DLj)이 형성된 영역에 대응하는 영역에 제공되며, 액정 분자들의 오배열로 인한 빛샘을 막는다. 제2 절연 기판(310)은 제1 절연 기판(210)과 대향하여 결합하고, 제1 및 제2 기판(200, 300) 사이에는 액정층(LCL)이 개재된다.
제1 보호층(250), 유기 절연층(240) 및 제2 보호층(250)에는 박막 트랜지스터(Tr)의 제1 드레인 전극(DE1)을 노출시키는 콘택홀(CNT1)이 형성된다. 제2 보호층(250) 및 콘택홀(CNT1)에 의해서 노출된 제1 드레인 전극(DE1) 상에는 화소 전극(PE)이 형성된다. 화소 전극(PE)은 제2 보호층(250)의 상부에서 콘택홀(CNT1)이 정의된 영역에서 콘택홀(CNT)을 통해 노출된 제1 드레인 전극(DE1)과 직접적으로 콘택한다.
게이트 라인(GLi)을 통해 화소(PXij)에 게이트 신호(Gi)가 인가되면, 게이트 신호(Gi)에 응답하여 박막 트랜지스터(Tr)가 턴-온된다. 데이터 라인(Dj)으로 인가된 데이터 전압은 턴-온된 박막 트랜지스터(Tr)의 제1 드레인 전극(DE1)으로 출력되어 화소 전극(PE)으로 인가된다.
데이터 전압을 수신한 화소 전극(PE)과 공통 전압(Vcom)을 수신하는 공통 전극(CE) 사이에 전계가 형성될 수 있다. 전계에 의하여, 액정층(LCL) 내 액정 분자들이 제1 절연 기판(210)과 제2 절연 기판(310) 사이에서 특정 방향으로 회전할 수 있다. 액정 분자들이 회전함으로써, 표시 기판(DP)은 광을 투과시키거나 차단할 수 있다. 액정 분자들이 회전한다는 것은 액정 분자들이 실제로 회전하는 것뿐만 아니라, 전계에 의해 액정 분자들의 배향 방향이 바뀐다는 의미를 포함할 수 있다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 변화된다.
화소 전극(PE)과 공통 전극(CE)은 액정층(LCL)을 유전체로 하여 액정 커패시터를 형성하여 박막 트랜지스터(Tr)가 턴-오프된 후에도 인가된 전압을 유지한다. 도면에 도시하지는 않았지만, 화소(PXij)는 화소 전극(PE)과 중첩하는 스토리지 라인을 더 포함할 수 있다. 스토리지 라인과 화소 전극(PE)은 게이트 절연층(120), 제1 및 제2 보호층(230, 250)을 유전체로 하여 스토리지 커패시터를 형성하여 액정 커패시터의 전압 유지 능력을 강화시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 5에 도시된 것과 같이, 게이트 구동회로(110)는 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)를 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)는 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 도 1에 도시된 구동 컨트롤러(130)로부터 제1 클럭 신호(CKV)/제2 클럭 신호(CKVB), 제1 전압(VSS1) 및 제2 전압(VSS2)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지(SRCn+1)는 개시신호(STV)를 더 수신한다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 클럭 단자(CK), 제1 전원 단자(V1) 및 제2 전원 단자(V2)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 게이트 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 게이트 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC2~SRCn) 각각의 캐리 출력 단자(CR)는 이전 구동 스테이지의 제2 입력 단자(IN2)에 전기적으로 연결된다. 예컨대, 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지의 캐리 출력 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2), k+1번째 구동 스테이지의 제1 입력 단자(IN1) 및 k-2번째 구동 스테이지(SRCk-2)의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각의 캐리 출력 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC2~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호(CRk-1)를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 도 1에 도시된 구동 컨트롤러(130)로부터의 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+1)를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 게이트 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRn+1)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+2)를 수신한다. 본 발명의 다른 실시예에서 k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 게이트 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRn+1)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCn-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제1 전원 단자(V1)는 제1 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 전원 단자(V2)는 제2 전압(VSS2)을 수신한다. 제1 전압(VSS1)과 제2 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 전압(VSS2)은 제1 전압(VSS1)보다 낮은 전압 레벨일 수 있다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로 구성에 따라 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 클럭 단자(CK), 제1 전원 단자(V1) 및 제2 전원 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들을 더 포함할 수 있다. 예컨대, 제1 전원 단자(V1), 및 제2 전원 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 제1 전압(VSS1)과 제2 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 6은 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 중 k(k는 1보다 큰 양의 정수)번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 도 6에 도시된 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다. 도 6에 도시된 구동 스테이지(SRCk)는 제1 클럭 신호(CKV)를 수신하나, 제1 클럭 신호(CKV) 대신 제2 클럭 신호(CKVB)를 수신할 수 있다.
도 6을 참조하면, k번째 구동 스테이지(SRCk)는 입력 회로(410), 제1 출력 회로(420), 제2 출력 회로(430), 디스챠지 홀드 회로(440), 제1 풀다운 회로(450), 제2 풀다운 회로(460) 및 제3 풀다운 회로(470)를 포함한다.
입력 회로(410)는 k-1번째 스테이지(SRCk-1)로부터의 k-1번째 캐리 신호(CRk-1)를 수신하고, 제1 노드(N1)를 프리챠지한다. 제1 출력 회로(420)는 제1 노드(N1)의 신호에 응답하여 클럭 신호(CKV)를 k번째 게이트 신호(Gk)로서 출력한다. 제2 출력 회로(430)는 제1 노드(N1)의 신호에 응답하여 클럭 신호(CKV)를 k번째 캐리 신호(CRk)로서 출력한다.
디스챠지 홀드 회로(440)는 제1 클럭 신호(CKV)에 응답해서 제1 클럭 신호(CKV)를 제2 노드(N2)로 전달하고, k번째 캐리 신호(CRk)에 응답해서 제2 노드(N2)를 제2 전압(VSS2)으로 디스챠지한다.
제1 풀다운 회로(450)는 제2 노드(N2)의 신호 및 k+1번째 스테이지(SRCk+1)로부터의 k+1번째 캐리 신호(CRk+1)에 응답해서 k번째 게이트 신호(Gk)를 제1 접지 전압(V1)으로 디스챠지하고, 상기 제1 노드(N1) 및 k번째 캐리 신호(CRk)를 제2 전압(VSS2)으로 디스챠지한다. 제2 풀다운 회로(460)는 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)를 제2 전압(VSS2)으로 디스챠지한다. 제3 풀다운 회로(470)는 k+2번째 스테이지(SRCk+2)로부터의 k+2번째 캐리 신호(CRk+2)에 응답해서 제1 노드(N1)를 제2 전압(VSS2)으로 디스챠지한다.
입력 회로(410), 제1 출력 회로(420), 제2 출력 회로(430), 디스챠지 홀드 회로(440), 제1 풀다운 회로(450), 제2 풀다운 회로(460) 및 제3 풀다운 회로(470)의 구체적인 구성 예는 다음과 같다.
입력 회로(410)는 입력 트랜지스터(TR1)를 포함한다. 입력 트랜지스터(TR1)는 k-1번째 스테이지(SRCk-1)로부터의 k-1번째 캐리 신호(CRk-1)를 수신하는 제1 입력 단자(IN1)와 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 게이트 전극을 포함한다.
제1 출력 회로(420)는 제1 출력 트랜지스터(TR2) 및 커패시터(C1)를 포함한다. 제1 출력 트랜지스터(TR2)는 제1 클럭 신호(CK1)를 수신하는 클럭 단자(CK)와 연결된 제1 전극, k번째 게이트 신호(Gk)를 출력하는 게이트 출력 단자(OUT)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다. 커패시터(C1)는 제1 노드(N1)와 게이트 출력 단자(OUT) 사이에 연결된다.
제2 출력 회로(430)는 제2 출력 트랜지스터(TR3)를 포함한다. 제2 출력 트랜지스터(TR3)는 클럭 단자(CK)와 연결된 제1 전극, k번째 캐리 신호(CRk)를 출력하는 캐리 출력 단자(CR)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다.
디스챠지 홀드 회로(440)는 제1 내지 제4 홀드 트랜지스터들(TR4, TR5, TR6, TR7)을 포함한다. 제1 홀드 트랜지스터(TR4)는 클럭 단자(CK)와 연결된 제1 전극, 제2 전극 및 클럭 단자(CK)와 연결된 게이트 전극을 포함한다. 제2 홀드 트랜지스터(TR5)는 클럭 단자(CK)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제1 홀드 트랜지스터(TR4)의 제2 전극과 연결된 게이트 전극을 포함한다. 제3 홀드 트랜지스터(TR6)는 제1 홀드 트랜지스터(TR4)의 제2 전극과 연결된 제1 전극, 제2 전압(VSS2)을 수신하는 제2 전원 단자(V2)와 연결된 제2 전극 및 k번째 캐리 신호(CRk)를 출력하는 캐리 출력 단자(CR)와 연결된 게이트 전극을 포함한다. 제4 홀드 트랜지스터(TR7)는 제2 노드(N2)와 연결된 제1 전극, 제2 전원 단자(V2)와 연결된 제2 전극 및 캐리 출력 단자(CR)와 연결된 게이트 전극을 포함한다.
제1 풀다운 회로(450)는 제1 내지 제4 풀다운 트랜지스터들(TR8, TR9, TR10, TR11)을 포함한다. 제1 풀다운 트랜지스터(TR8)는 제1 노드(N1)와 연결된 제1 전극, 제2 전원 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 게이트 전극을 포함한다. 제2 풀다운 트랜지스터(TR9)는 게이트 출력 단자(OUT)와 연결된 제1 전극, 제1 전압(VSS1)을 수신하는 제1 전원 단자(V1)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다. 제3 풀다운 트랜지스터(TR10)는 게이트 출력 단자(OUT)와 연결된 제1 전극, 제1 전원 단자(V1)와 연결된 제2 전극 및 k+1번째 스테이지(SRCk+1)로부터의 k+1번째 캐리 신호(CRk+1)를 수신하는 제2 입력 단자(IN2)와 연결된 게이트 전극을 포함한다. 제4 풀다운 트랜지스터(TR11)는 캐리 출력 단자(CR)와 연결된 제1 전극, 제2 전원 단자(V2)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다.
제2 풀다운 회로(460)는 제5 풀다운 트랜지스터(TR12)를 포함한다. 제5 풀다운 트랜지스터(TR12)는 제1 노드(N1)와 연결된 제1 전극, 제2 전원 단자(V2)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 게이트 전극을 포함한다.
제3 풀다운 회로(470)는 제6 풀다운 트랜지스터(TR13)를 포함한다. 제5 풀다운 트랜지스터(TR12)는 제1 노드(N1)와 연결된 제1 전극, 제2 전원 단자(V2)와 연결된 제2 전극 및 k+2번째 캐리 신호(CRk+2)를 수신하는 제3 입력 단자(IN3)와 연결된 게이트 전극을 포함한다.
제1 출력 회로(420) 내 제1 출력 트랜지스터(TR2)의 안정된 동작을 위해서는 커패시터(C1)의 용량이 충분히 커야 한다. 커패시터(C1)의 용량을 크게 설계하기 위해서는 커패시터(C1)가 차지하는 회로 면적이 커져야 하는데 이는 도 1에 도시된 표시 기판(DP)의 비표시 영역(NDA)의 베젤 폭(W1)을 증가시킬 수 있다.
도 7은 도 1에 도시된 표시 기판의 비표시 영역 내 구성되는 제1 출력 트랜지스터 및 커패시터의 평면도이며, 도 8은 도 7에 도시된 절단선 Ⅰ-Ⅰ'에 따라 절단한 단면도이다. 도 9는 도 7에 도시된 절단선 Ⅱ-Ⅱ'에 따라 절단한 단면도이다. 도 10은 도 7에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
도 7 내지 도 10을 참조하면, 제1 출력 트랜지스터(TR2)는 제2 게이트 전극(GE2), 제2 반도체층(AL2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 커패시터(C1)는 제1 출력 트랜지스터(TR2)의 상부에 중첩되어 형성되며, 제1 커패시터 전극(C1a) 및 제2 커패시터 전극(C1b)을 포함한다. 여기서, 커패시터(C1)는 제1 출력 트랜지스터(TR2)의 상부에 중첩되어 형성되므로 커패시터(C1) 형성을 위한 별도의 공간을 차지하지 않는다. 그러므로 도 1에 도시된 표시 기판(DP)의 비표시 영역(NDA)의 베젤 폭(W1)을 최소화시킬 수 있다.
제2 게이트 전극(GE2)은 제1 절연 기판(210) 상에 형성되어 일정 영역을 정의하며, 제2 반도체층(AL2)은 제2 게이트 전극(GE1) 상에 대응하여 형성된다. 제2 반도체층(AL2)은 활성층 및 오믹 콘택층을 포함할 수 있다. 여기서, 제2 반도체층(AL2)은 제2 게이트 전극(GE2) 영역을 벗어나지 않게 형성하는 것이 바람직하다.
제2 드레인 전극(DE2)은 다수의 분기부를 갖는 핑거 형상으로 제2 반도체층(AL2) 상부에 형성되며, 다수의 분기부들이 제2 게이트 전극(GE2) 영역으로 분기되어 제2 반도체층(AL2)에 오버랩 된다.
제2 소스 전극(SE2)은 다수의 분기부를 갖는 핑거 형상으로 제2 반도체층(AL2) 상부에 제2 드레인 전극(DE2)과 소정 간격 이격되게 형성되며, 제2 드레인 전극(DE2)을 둘러싸는 형태로 제2 드레인 전극(DE2)의 분기부들과 제2 소스 전극(SE2)의 분기부들이 교대로 배치되도록 형성된다. 여기서, 다수의 분기부를 갖는 핑거 형상으로 형성되어 서로 소정간격 이격되게 분기부들이 교대로 배치되는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)의 형상은 트랜지스터의 특성 및 목적에 따라서 변경될 수 있다. 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 제1 보호층(250)에 의해서 커버된다. 제1 보호층(250) 위로는 아크릴계 수지로 이루어진 유기 절연층(240)이 적층된다.
커패시터(C1)는 제1 커패시터 전극(C1a) 및 제2 커패시터 전극(C1b)을 포함한다. 제1 커패시터 전극(C1a)은 유기 절연층(240) 상에 형성된다. 제2 보호층(250)은 제1 커패시터 전극(C1a)을 커버하도록 형성된다. 제2 커패시터 전극(C1b)은 제2 보호층(250) 상에 형성된다. 제2 보호층(250), 유기 절연층(240), 제1 보호층(250) 및 게이트 절연층(220)에는 제2 게이트 전극(GE2)을 노출시키는 제1 콘택홀(CH1)이 형성된다. 제2 커패시터 전극(C1b)은 제1 콘택홀(CH1)을 통해 노출된 제2 게이트 전극(GE2)과 직접적으로 접속한다.
제2 보호층(250), 유기 절연층(240) 및 제1 보호층(250) 에는 제2 소스 전극(SE2)을 노출시키는 제2 콘택홀(CH2)이 형성된다. 제2 보호층(250)에는 제1 커패시터 전극(C1a)을 노출시키는 제3 콘택홀(CH3)이 형성된다. 연결 전극(C1c)은 제2 보호층(250)의 상에서 제2 커패시터 전극(C1b)과 소정 거리 이격되어 배치되고, 제2 콘택홀(CH2)을 통해 노출된 제2 게이트 전극(GE2) 및 제3 콘택홀(CH3)을 통해 노출된 제1 커패시터 전극(C1a)을 상호 접속한다. 제1 커패시터 전극(C1a)은 연결 전극(C1c)을 통해 제2 소스 전극(SE2)과 접속할 수 있다. 제1 커패시터 전극(C1a), 제2 커패시터 전극(C1b) 및 연결 전극(C1c)은 제1 출력 트랜지스터(TR2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 동일한 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)와 같은 메탈로 형성될 수 있다.
도 4 및 도 8을 참조하면, 제1 절연 기판(210) 상에서, 박막 트랜지스터(Tr)의 제1 게이트 전극(GE1), 제1 반도체층(AL1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 각각은 제1 출력 트랜지스터(TR2)의 제2 게이트 전극(GE2), 제2 반도체층(AL2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 동일한 공정으로 형성될 수 있다.
비표시 영역(NDA) 내 커패시터(C1)의 제1 커패시터 전극(C1a)은 유기 절연층(240) 상에서 표시 영역(DA)의 공통 전극(CE)과 동일한 층으로 형성될 수 있다. 비표시 영역(NDA) 내 커패시터(C1)의 제2 커패시터 전극(C1b) 및 연결 전극(C1b)은 제2 보호층(250) 상에서 표시 영역(DA) 내 픽셀 전극(PE)과 동일한 공정으로 형성될 수 있다. 이와 같이, 구동 스테이지(SRC1k, 도 6에 도시됨) 내 커패시터(C1)는 화소(PXij)와 동일한 공정으로 형성될 수 있으므로 제1 커패시터 전극(C1a) 및 제2 커패시터 전극(C1b)을 구현하기 위한 별도의 마스크 공정이 필요하지 않다. 특히, 제1 출력 트랜지스터(TR2)의 제2 반도체층(AL2)에 형성되는 채널 영역과 중첩하여 커패시터(C1)의 제1 커패시터 전극(C1a) 및 제2 커패시터 전극(C1b)을 형성함으로써 커패시터(C1)가 별도로 차지하는 면적을 최소화할 수 있다. 그러므로 도 1에 도시된 표시 기판(DP)의 비표시 영역(NDA)의 베젤 폭(W1)을 최소화시킬 수 있다.
제1 커패시터 전극(C1a) 및 제2 커패시터 전극(C1b)은 제1 출력 트랜지스터(TR2)의 제2 반도체층(AL2) 뿐만 아니라 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)의 각각의 전부 또는 일부와 중첩될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시 기판 110: 게이트 구동회로
120: 데이터 구동회로 130: 구동 컨트롤러
SRC1~SRCn: 구동 스테이지 410: 입력 회로
420: 제1 출력 회로 430: 제2 출력 회로
440: 디스챠지 홀드 회로 450: 제1 풀다운 회로
460: 제2 풀다운 회로 470: 제3 풀다운 회로
C1a: 제1 커패시터 전극 C1b: 제2 커패시터 전극
C1c: 연결 전극

Claims (14)

  1. 표시 영역과 비표시 영역을 갖는 제1 기판;
    상기 표시 영역에 형성된 복수의 화소들; 및
    상기 비표시 영역에 형성된 게이트 구동 회로를 포함하되,
    상기 게이트 구동회로는,
    채널 영역을 포함하는 출력 트랜지스터;
    상기 출력 트랜지스터를 커버하는 절연층; 및
    상기 절연층 상에 구비되어 상기 출력 트랜지스터에 전기적으로 연결된 커패시터를 포함하며,
    상기 커패시터는,
    상기 절연층 상에 구비되고, 상기 출력 트랜지스터의 제1 전극과 전기적으로 연결된 제1 커패시터 전극;
    상기 제1 커패시터 전극을 커버하는 제1 보호층;
    상기 제1 보호층 상에 배치되고, 상기 제1 보호층 및 상기 절연층을 관통하는 제1 콘택홀을 통해 상기 출력 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 커패시터 전극; 및
    상기 제2 커패시터 전극과 동일한 층에서 이격하여 배치되고, 상기 제1 보호층 및 상기 절연층을 관통하는 제2 콘택홀을 통해 상기 출력 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제1 보호층을 관통하는 제3 콘택홀을 통해 상기 제1 커패시터 전극과 전기적으로 연결된 연결 전극을 포함하며,
    상기 제1 커패시터 전극은 상기 제2 커패시터 전극의 하부에 배치되며, 상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 채널 영역과 중첩하고,
    상기 제1 커패시터 전극의 일부는 상기 제2 커패시터 전극과 중첩하고,
    상기 제1 커패시터 전극의 다른 일부는 상기 연결 전극과 중첩하여 상기 제3 콘택홀을 통해 상기 연결 전극과 접속되는 것을 특징으로 하는 표시 기판.
  2. 제 1 항에 있어서,
    상기 출력 트랜지스터는,
    제1 절연 기판;
    상기 게이트 전극 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 형성된 반도체층;
    상기 반도체층 상에 형성된 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 상에 형성된 제2 보호층을 포함하며,
    상기 출력 트랜지스터의 상기 게이트 전극은 상기 제1 절연 기판 상에 형성되고,
    상기 제1 전극은 상기 반도체층 상에 형성되며, 상기 제2 전극과 소정거리 이격되며,
    상기 채널 영역은 상기 반도체층 중 상기 제1 전극과 상기 제2 전극 사이의 이격 영역에 대응하는 것을 특징으로 하는 표시 기판.
  3. 제 2 항에 있어서,
    상기 절연층은 상기 제2 보호층 상에 형성되는 것을 특징으로 하는 표시 기판.
  4. 제 3 항에 있어서,
    상기 제2 커패시터 전극은,
    상기 제1 보호층, 상기 절연층, 상기 제2 보호층 및 상기 게이트 절연층에 형성된 상기 제1 콘택홀을 통해 상기 출력 트랜지스터의 상기 게이트 전극과 접속하는 것을 특징으로 하는 표시 기판.
  5. 제 3 항에 있어서,
    상기 연결 전극은,
    상기 제1 보호층, 상기 절연층 및 상기 제2 보호층에 형성된 상기 제2 콘택홀을 통해 상기 출력 트랜지스터의 상기 제1 전극과 접속하는 것을 특징으로 하는 표시 기판.
  6. 제 2 항에 있어서,
    상기 출력 트랜지스터의 상기 제2 전극은 클럭 신호와 연결되고, 상기 게이트 전극은 이전 캐리 신호를 수신하는 제1 노드와 연결되며, 상기 제1 전극은 k번째 게이트 신호를 출력하는 출력 단자와 연결되는 것을 특징으로 하는 표시 기판.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 게이트 전극과 중첩하는 것을 특징으로 하는 표시 기판.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 제1 전극과 중첩하는 것을 특징으로 하는 표시 기판.
  9. 제 2 항에 있어서,
    상기 제1 및 제2 커패시터 전극들 각각은 상기 출력 트랜지스터의 상기 제2 전극과 중첩하는 것을 특징으로 하는 표시 기판.
  10. 제 1 항에 있어서,
    상기 제1 기판과 마주하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 더 포함하는 것을 특징으로 하는 표시 기판.
  11. 제 1 항에 있어서,
    상기 복수의 화소들 각각은,
    상기 표시 영역에서 상기 절연층 상에 구비된 공통 전극; 및
    상기 표시 영역에서 상기 제1 보호층 상에 구비된 화소 전극을 포함하며,
    상기 제1 보호층은 상기 표시 영역에서 상기 공통 전극을 커버하는 것을 특징으로 하는 표시 기판.
  12. 제 11 항에 있어서,
    상기 공통 전극 및 상기 제1 커패시터 전극은 상기 절연층 상에서 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  13. 제 11 항에 있어서,
    상기 화소 전극 및 상기 제2 커패시터 전극은 상기 제1 보호층 상에서 동일한 층으로 형성되는 것을 특징으로 하는 표시 기판.
  14. 제 1 항에 있어서,
    상기 절연층은 유기 절연층을 포함하는 것을 특징으로 하는 표시 기판.
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