KR101335551B1 - 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치 Download PDF

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Abstract

본 발명은 비표시 영역에 쉬프트 레지스터를 내장하여 부품 수를 감소시키고, 베젤 폭을 감소시킬 수 있도록 한 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치에 관한 것으로, 본 발명에 따른 박막 트랜지스터 어레이 기판은 표시 영역에 서로 교차하도록 형성되어 화소 영역을 정의하는 복수의 게이트 라인들과 데이터 라인들; 및 상기 표시 영역의 주변에 정의된 비표시 영역에 형성되어 상기 게이트 라인들에 접속된 복수의 스테이지를 가지는 내장 쉬프트 레지스터를 포함하고, 상기 복수의 스테이지 각각은 제 1 노드에 접속된 게이트 전극과 제 1 클럭 신호 라인에 접속된 소스 전극 및 상기 게이트 라인에 접속되는 출력 노드에 접속된 드레인 전극을 가지는 제 1 트랜지스터; 상기 제 1 노드에 접속된 제 1 노드 제어부; 제 2 노드에 접속된 게이트 전극과 저전위 전압 라인에 접속된 소스 전극 및 상기 출력 노드에 접속된 드레인 전극을 가지는 제 2 트랜지스터; 상기 제 2 노드에 접속된 제 2 노드 제어부; 상기 출력 노드에 접속된 출력 노드 제어부; 상기 제 1 노드에 접속됨과 아울러 상기 출력 노드에 접속된 제 1 병렬 커패시터부; 및 상기 제 1 클럭 신호 라인에 접속됨과 아울러 상기 제 2 노드에 접속된 제 2 병렬 커패시터부를 더 포함하여 구성된다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치에 관한 것이다.
최근 정보화 사회로 시대가 발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시 장치(flat panel display)의 필요성이 대두되었는데, 이 중 액정 표시 장치(liquid crystal display)는 해상도, 컬러 표시, 화질 등에서 우수하여 노트북, 테블릿 컴퓨터, 또는 데스크 탑 컴퓨터의 표시 장치로 상용화되고 있다.
일반적으로 액정 표시 장치는 전극이 각각 형성되어 있는 두 기판을 상기 두 전극이 서로 대하도록 배치하고, 상기 두 전극 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 재배열함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
도 1은 종래의 액정 표시 장치를 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 종래의 액정 표시 장치는 하부 기판(11)과 상부 기판(12) 사이에 액정층이 형성된 액정 표시 패널(10), 액정 표시 패널(10)에 광을 조사하는 백 라이트 유닛(미도시), 및 액정 표시 패널(10)을 구동시키기 위한 구동 회로부(20)로 이루어진다.
하부 기판(11)은 서로 교차하는 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 화소 영역에 형성된 화소(P)를 포함한다. 상부 기판(12)은 상기 화소 영역에 중첩되는 광투과 영역을 정의하는 블랙 매트릭스(미도시), 및 화소 영역에 형성된 컬러필터(미도시)를 포함한다. 이러한 하부 기판(11)과 상부 기판(12)은 상부 기판(12)의 가장자리에 형성된 씰 패턴(13)에 의해 액정층을 사이에 두고 대향 합착된다.
상기 구동 회로부(20)는 상기 하부 기판(11)의 데이터 라인(DL)과 접속되어 데이터 신호 등을 인가하는 데이터 구동 회로부(30), 상기 하부 기판(11)의 게이트 라인(GL)과 접속되어 게이트 라인(GL)에 게이트 신호를 인가하는 게이트 구동 회로부(40), 및 데이터 구동 회로부(30)와 게이트 구동 회로부(40) 각각을 제어하는 타이밍 제어부(52)가 실장된 인쇄회로기판(Printed Circuit Board)(50)을 포함한다.
데이터 구동 회로부(30)는 하부 기판(11)의 상측 비표시 영역에 마련된 데이터 패드부에 부착된 복수의 데이터 TCP(Tape Carrier Package)(32), 및 복수의 데이터 TCP(32) 각각에 실장되어 타이밍 제어부(52)의 제어에 따라 타이밍 제어부(52)로부터 공급되는 디지털 데이터 신호를 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)에 공급하는 복수의 데이터 구동 집적 회로(34)를 구비한다.
게이트 구동 회로부(40)는 하부 기판(11)의 일측 비표시 영역에 마련된 게이트 패드부에 부착된 복수의 게이트 TCP(42), 및 복수의 게이트 TCP(42)에 실장되어 타이밍 제어부(52)의 제어에 따라 게이트 신호를 생성하여 게이트 라인(GL)에 공급하는 복수의 게이트 구동 집적 회로(44)를 구비한다.
인쇄회로기판(50)은 복수의 데이터 TCP(32) 각각에 접속된다. 이러한 인쇄회로기판(50)에는 타이밍 제어부(52), 기준 감마 전압과 공통 전압 및 각종 전원 전압을 생성하는 전원 생성부(미도시) 등이 실장된다.
타이밍 제어부(52)는 유저 커넥터(미도시)를 통해 입력되는 입력 데이터를 액정 표시 패널(10)의 구동에 알맞도록 정렬하여 데이터 구동 집적 회로(44)에 공급한다. 그리고, 타이밍 제어부(52)는 유저 커넥터(미도시)를 통해 입력되는 타이밍 동기신호에 기초하여 데이터 및 게이트 구동 집적 회로(34, 44) 각각의 구동 타이밍을 제어하기 위한 게이트 및 데이터 제어 신호를 생성하여 데이터 및 게이트 구동 집적 회로(34, 44) 각각에 공급한다. 이때, 게이트 제어 신호는 인쇄회로기판(50), 데이터 TCP(32), 하부 기판(11), 및 게이트 TCP(42)를 경유하여 게이트 구동 집적 회로(44)에 공급된다.
이와 같은, 종래의 액정 표시 장치는 하부 기판(11)의 데이터 패드부와 게이트 패드부 각각에 부착된 데이터 및 게이트 구동 회로부(30, 40) 각각의 구동에 따라 액정 표시 패널(10)에 소정의 영상을 표시한다.
그러나, 종래의 액정 표시 장치는 게이트 구동 회로부(40)를 게이트 TCP(42)에 실장하여 하부 기판(11)에 부착하므로 부품 수의 증가에 따른 공정 증가로 공정비용이 상승하고, 베젤(Bezel) 폭을 감소시키는데 한계가 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 비표시 영역에 쉬프트 레지스터를 내장하여 부품 수를 감소시키고, 베젤 폭을 감소시킬 수 있도록 한 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 내장 쉬프트 레지스터의 각 스테이지에 구성되는 커패시터의 용량을 증가시킬 수 있도록 한 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판은 표시 영역에 서로 교차하도록 형성되어 화소 영역을 정의하는 복수의 게이트 라인들과 데이터 라인들; 및 상기 표시 영역의 주변에 정의된 비표시 영역에 형성되어 상기 게이트 라인들에 접속된 복수의 스테이지를 가지는 내장 쉬프트 레지스터를 포함하고, 상기 복수의 스테이지 각각은 제 1 노드에 접속된 게이트 전극과 제 1 클럭 신호 라인에 접속된 소스 전극 및 상기 게이트 라인에 접속되는 출력 노드에 접속된 드레인 전극을 가지는 제 1 트랜지스터; 상기 제 1 노드에 접속된 제 1 노드 제어부; 제 2 노드에 접속된 게이트 전극과 저전위 전압 라인에 접속된 소스 전극 및 상기 출력 노드에 접속된 드레인 전극을 가지는 제 2 트랜지스터; 상기 제 2 노드에 접속된 제 2 노드 제어부; 상기 출력 노드에 접속된 출력 노드 제어부; 상기 제 1 노드에 접속됨과 아울러 상기 출력 노드에 접속된 제 1 병렬 커패시터부; 및 상기 제 1 클럭 신호 라인에 접속됨과 아울러 상기 제 2 노드에 접속된 제 2 병렬 커패시터부를 더 포함하여 구성될 수 있다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치는 서로 교차하도록 형성되어 화소 영역을 정의하는 복수의 게이트 라인들과 복수의 데이터 라인들을 가지는 표시 영역과 상기 표시 영역의 주변에 마련된 비표시 영역 및 상기 비표시 영역에 형성되어 상기 게이트 라인들에 게이트 신호를 공급하는 복수의 스테이지를 가지는 내장 쉬프트 레지스터를 가지는 액정 표시 패널을 포함하고, 상기 복수의 스테이지 각각은 제 1 클럭 신호 라인과 출력 노드 사이에 접속되어 제 1 노드에 인가되는 제 1 노드 전압에 따라 상기 제 1 클럭 신호 라인으로부터 공급되는 제 1 클럭 신호를 상기 게이트 신호로 하여 상기 게이트 라인에 접속된 출력 노드에 공급하는 제 1 트랜지스터; 상기 제 1 노드 전압을 제어하는 제 1 노드 제어부; 제 2 노드에 인가되는 제 2 노드 전압에 따라 저전위 전압을 출력 노드에 공급하는 제 2 트랜지스터; 상기 제 2 노드 전압을 제어하는 제 2 노드 제어부; 상기 제 1 클럭 신호와 반전되는 전압 레벨을 가지는 제 2 클럭 신호에 따라 상기 저전위 전압을 상기 출력 노드에 공급하는 출력 노드 제어부; 상기 제 1 노드와 상기 출력 노드 사이에 접속된 제 1 병렬 커패시터부; 및 상기 제 1 클럭 신호 라인과 상기 제 2 노드 사이에 접속된 제 2 병렬 커패시터부를 포함하여 구성될 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치는 박막 트랜지스터의 형성 공정과 함께 비표시 영역에 형성된 내장 쉬프트 레지스터를 포함하여 구성됨으로써 부품 수 및 베젤 폭이 감소될 수 있으며, 내장 쉬프트 레지스터의 각 스테이지의 제 1 및 제 2 노드 각각에 접속되는 커패시터를 병렬 커패시터로 구성함으로써 커패시터의 면적을 증가시키고 않고서도 커패시터의 용량을 2배 또는 3배로 높여 커패시터의 용량 증가로 인한 베젤 폭의 증가를 방지할 수 있다.
도 1은 종래의 액정 표시 장치를 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 실시 예에 따른 액정 표시 장치를 개략적으로 나타내는 평면도이다.
도 3은 도 2에 도시된 내장 쉬프트 레지스터의 제 1 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 4는 도 2에 도시된 내장 쉬프트 레지스터의 제 2 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 5는 도 3 또는 제 4에 도시된 제 1 쉬프트 레지스터 또는 제 2 쉬프트 레지스터의 스테이지를 개략적으로 나타내는 회로도이다.
도 6은 도 2에 도시된 내장 쉬프트 레지스터의 정방향 스캔 구동 파형을 나타내는 파형도이다.
도 7은 도 2에 도시된 내장 쉬프트 레지스터의 역방향 스캔 구동 파형을 나타내는 파형도이다.
도 8은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이다.
도 9는 도 8에 도시된 A 부분을 개략적으로 나타내는 평면도이다.
도 10은 도 9에 도시된 B 부분에 대응되는 스테이지의 레이아웃 도면이다.
도 11은 도 10에 도시된 I-I' 선의 단면도로써, 도 9에 도시된 제 1 및 제 2 병렬 커패시터부의 단면을 나타내는 단면도이다.
도 12는 도 9에 도시된 다른 실시 예에 따른 제 1 및 제 2 병렬 커패시터부의 단면을 나타내는 단면도이다.
이하, 도면을 참조로 본 발명에 따른 바람직한 실시 예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 액정 표시 장치를 개략적으로 나타내는 평면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 액정 표시 장치는 액정 표시 패널(100), 데이터 구동부(200), 인쇄회로기판(300), 및 타이밍 제어부(400)를 포함하여 구성된다.
액정 표시 패널(100)은 씰 패턴(130)에 의해 액정층을 사이에 두고 대향 합착된 박막 트랜지스터 어레이 기판(110) 및 컬러필터 어레이 기판(120)을 포함한다.
박막 트랜지스터 어레이 기판(110)은 서로 교차하도록 형성되어 화소 영역(PA)을 정의하는 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL)을 가지는 표시 영역(DA)과 표시 영역(DA)의 주변에 마련된 비표시 영역(NDA) 및 비표시 영역(NDA)에 형성되어 게이트 라인들(GL)에 게이트 신호를 공급하는 복수의 스테이지를 가지는 내장 쉬프트 레지스터(112)를 포함한다.
상기 화소 영역(PA)에는 게이트 라인(GL)과 데이터 라인(DL)에 접속된 박막 트랜지스터(T), 박막 트랜지스터(T)에 접속된 복수의 화소 전극(PE), 및 복수의 화소 전극(PE) 사이사이에 형성된 공통 전극(CE)이 형성된다.
컬러필터 어레이 기판(120)은 박막 트랜지스터 어레이 기판(110)의 상측 비표시 영역(NDA)을 제외한 나머지 영역에 중첩되는 크기를 갖는다. 이러한 컬러필터 어레이 기판(120)은 박막 트랜지스터 어레이 기판(110)의 화소 영역(PA)에 대응되는 광투과 영역을 제외한 나머지 영역에 형성된 광차단 영역을 형성하는 블랙 매트릭스(미도시), 광투과 영역에 형성된 컬러필터(미도시), 컬러필터를 덮는 오버코트층(미도시) 및 오버코트층에 형성된 상부 배향막(미도시)을 포함하여 이루어진다.
씰 패턴(130)은 컬러필터 어레이 기판(120)의 가장자리 부분에 중첩되도록 박막 트랜지스터 어레이 기판(110)에 형성되어 액정층을 사이에 두고 박막 트랜지스터 어레이 기판(110)과 컬러필터 어레이 기판(120)을 대향 합착시킨다.
데이터 구동부(200)는 박막 트랜지스터 어레이 기판(110)의 상측 비표시 영역(NDA)에 마련된 데이터 패드부에 부착된 복수의 데이터 회로 필름(210), 및 복수의 데이터 회로 필름(210) 각각에 실장된 데이터 구동 집적 회로(220)를 포함한다.
복수의 데이터 회로 필름(210) 각각은 TCP(Tape Carrier Package) 또는 COF(Chip On Film)로 이루어질 수 있다. 복수의 데이터 회로 필름(210) 각각의 일측은 인쇄회로기판(300)에 부착되고, 타측은 데이터 패드부에 부착된다.
데이터 구동 집적 회로(220)는 타이밍 제어부(400)로부터 공급되는 데이터 제어 신호에 따라 타이밍 제어부(400)로부터 공급되는 디지털 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 액정 표시 패널(100)의 데이터 라인(DL)에 공급한다.
인쇄회로기판(300)은 복수의 데이터 회로 필름(210) 각각에 접속된다. 이러한 인쇄회로기판(300)에는 타이밍 제어부(400), 기준 감마 전압과 공통 전압 및 각종 전원 전압을 생성하는 전원 생성부(미도시) 등이 실장된다.
타이밍 제어부(400)는 유저 커넥터(미도시)를 통해 입력되는 입력 데이터를 액정 표시 패널(100)의 구동에 알맞도록 정렬하여 데이터 구동 집적 회로(220)에 공급한다. 그리고, 타이밍 제어부(400)는 유저 커넥터(미도시)를 통해 입력되는 타이밍 동기신호를 기반으로 데이터 및 게이트 제어 신호를 생성하고, 데이터 제어 신호를 데이터 구동 집적 회로(220)에 공급함과 아울러 첫번째 및 마지막 데이터 회로 필름(210)를 경유하여 박막 트랜지스터 어레이 기판(110)의 양측 비표시 영역(NDA)에 형성된 내장 쉬프트 레지스터(112)에 공급한다.
상기 타이밍 제어부(400)는 상기 게이트 제어 신호로써, 순차적으로 쉬프트되는 4개의 게이트 스타트 신호, 순차적으로 쉬프트되는 4개 또는 8개의 클럭 신호, 정방향 스캔 신호, 및 역방향 스캔 신호를 생성하여 내장 쉬프트 레지스터(112)에 공급한다.
상기 클럭 신호의 경우, 타이밍 제어부(400)는 내장 쉬프트 레지스터(112)의 구동 방식에 따라 2 수평 주기를 가짐과 아울러 1/2 수평 구간마다 순차적으로 쉬프트되는 제 1 내지 제 4 클럭 신호 또는 4 수평 주기를 가짐과 아울러 1/4 수평 구간마다 순차적으로 쉬프트되는 제 1 내지 제 8 클럭 신호를 생성할 수 있다.
상기 정방향 스캔 신호와 역방향 스캔 신호의 경우, 상기 타이밍 제어부(400)는 상기 게이트 라인들의 구동 순서에 따라 서로 반전되는 전압 레벨을 가지는 정방향 스캔 신호와 역방향 스캔 신호를 생성한다. 예를 들어, 복수의 게이트 라인들이 첫번째 게이트 라인에서부터 구동되는 정방향 스캔 구동시 상기 타이밍 제어부(400)는 고전위 전압 레벨을 가지는 정방향 스캔 신호와 저전위 전압 레벨을 가지는 역방향 스캔 신호를 생성한다. 반대로, 복수의 게이트 라인들이 마지막 게이트 라인에서부터 구동되는 역방향 스캔 구동시 상기 타이밍 제어부(400)는 저전위 전압 레벨을 가지는 정방향 스캔 신호와 고전위 전압 레벨을 가지는 역방향 스캔 신호를 생성한다.
상기 내장 쉬프트 레지스터(112)는 타이밍 제어부(400)로부터 공급되는 게이트 제어 신호에 따라 각 스테이지를 정방향 또는 역방향으로 순차 구동하여 복수의 게이트 라인들(GL)에 게이트 신호를 순차적으로 공급한다. 이를 위해, 상기 내장 쉬프트 레지스터(112)는 제 1 및 제 2 쉬프트 레지스터(112L, 112R)를 포함한다.
제 1 쉬프트 레지스터(112L)는 복수의 게이트 라인들 중 홀수번째 게이트 라인들에 접속되도록 상기 박막 트랜지스터의 형성 공정과 함께 박막 트랜지스터 어레이 기판(110)의 일측 비표시 영역에 형성된다. 이러한 제 1 쉬프트 레지스터(112L)는 타이밍 제어부(400)로부터 공급되는 제 1 및 제 3 게이트 스타트 신호, 2개 또는 4개의 클럭 신호, 정방향 스캔 신호 및 역방향 스캔 신호에 따라 홀수번째 게이트 라인들에 게이트 신호를 순차적으로 공급한다.
제 2 쉬프트 레지스터(112R)는 복수의 게이트 라인들 중 짝수번째 게이트 라인들에 접속되도록 상기 박막 트랜지스터의 형성 공정과 함께 박막 트랜지스터 어레이 기판(110)의 타측 비표시 영역에 형성된다. 이러한 제 2 쉬프트 레지스터(112R)는 타이밍 제어부(400)로부터 공급되는 제 2 및 제 4 게이트 스타트 신호, 2개 또는 4개의 클럭 신호, 정방향 스캔 신호 및 역방향 스캔 신호에 따라 짝수번째 게이트 라인들에 게이트 신호를 순차적으로 공급한다.
이와 같은, 본 발명의 실시 예에 따른 액정 표시 장치는 박막 트랜지스터의 형성 공정과 함께 박막 트랜지스터 어레이 기판(110)의 비표시 영역(NDA)에 형성된 내장 쉬프트 레지스터(112)를 포함하여 구성됨으로써 부품 수 및 베젤 폭이 감소될 수 있다.
도 3은 도 2에 도시된 내장 쉬프트 레지스터의 제 1 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 3을 도 2와 결부하면, 제 1 쉬프트 레지스터(112L)는 상호 종속적으로 접속되어 홀수번째 게이트 라인에 게이트 신호를 순차적으로 공급하는 기수용 제 1 내지 제 n 스테이지(ST1 내지 STn)를 포함하여 구성된다.
기수용 제 1 스테이지(ST1)는 기수용 제 1 상부 더미 스테이지로써 제 1 게이트 스타트 신호(Vst1)에 응답하여 제 1 클럭 신호(CLK1)를 게이트 스타트 신호로 출력하여 기수용 제 3 스테이지(ST3)에 공급한다.
기수용 제 2 스테이지(ST2)는 기수용 제 2 상부 더미 스테이지로써 제 3 게이트 스타트 신호(Vst3)에 응답하여 제 3 클럭 신호(CLK3)를 게이트 스타트 신호로 출력하여 기수용 제 4 스테이지(ST4)에 공급한다.
기수용 제 3 스테이지(ST3)는 제 1 게이트 라인(GL1)에 접속되어 기수용 제 1 스테이지(ST1)의 출력 신호인 게이트 스타트 신호에 응답하여 제 5 클럭 신호(CLK5)를 게이트 신호로 하여 제 1 게이트 라인(GL1)에 공급한다. 이때, 상기 기수용 제 3 스테이지(ST3)의 출력 신호는 기수용 제 5 스테이지(ST5)로 공급되어 기수용 제 5 스테이지(ST5)의 게이트 스타트 신호로 사용됨과 동시에 기수용 제 1 스테이지(ST1)로 피드백되어 기수용 제 1 스테이지(ST1)를 리셋시킨다.
기수용 제 4 스테이지(ST4)는 기수용 제 3 게이트 라인(GL3)에 접속되어 기수용 제 2 스테이지(ST2)의 출력 신호인 게이트 스타트 신호에 응답하여 제 7 클럭 신호(CLK7)를 게이트 신호로 하여 기수용 제 3 게이트 라인(GL3)에 공급한다. 이때, 상기 기수용 제 4 스테이지(ST4)의 출력 신호는 기수용 제 6 스테이지(ST6)로 공급되어 기수용 제 6 스테이지(ST6)의 게이트 스타트 신호로 사용됨과 동시에 기수용 제 2 스테이지(ST2)로 피드백되어 기수용 제 2 스테이지(ST2)를 리셋시킨다.
이후, 기수용 제 5 내지 제 n-2 스테이지(ST5 내지 STn-2)인 기수용 제 i(단, i는 5 내지 n-2 중 어느 하나의 자연수) 스테이지(STi)는 제 i+2 게이트 라인(GLi+2)에 접속된다. 이러한 기수용 제 i 스테이지(STi)는 기수용 제 i-2 스테이지(STi-2)의 출력 신호, 즉 전전단 스테이지의 출력 신호인 게이트 스타트 신호에 응답하여 제 1, 제 3, 제 5, 및 제 7 클럭 신호(CLK1, CLK3, CLK5, CLK7) 중 해당하는 클럭 신호를 제 i+2 게이트 라인(GLi+2)에 공급한다. 이때, 제 i 스테이지(STi)의 출력 신호는 기수용 제 i+2 스테이지(STi+2), 즉 다음다음단 기수용 스테이지로 공급되어 기수용 제 i+2 스테이지(STi+2)의 게이트 스타트 신호로 사용됨과 동시에 기수용 제 i-2 스테이지(STi-2)로 피드백되어 기수용 제 i-2 스테이지(STi-2)를 리셋시킨다.
기수용 제 n-1 스테이지(STn-1)는 기수용 제 1 하부 더미 스테이지로써, 정방향 스캔 구동시, 기수용 제 n-3 스테이지(STn-3)의 출력 신호인 게이트 스타트 신호에 응답하여 제 3 클럭 신호(CLK3)를 기수용 제 n-3 스테이지(STn-3)에 공급하여 기수용 제 n-3 스테이지(STn-3)를 리셋시킨다. 반면에, 기수용 제 n-1 스테이지(STn-1)는, 역방향 스캔 구동시, 제 1 게이트 스타트 신호(Vst1)에 응답하여 제 3 클럭 신호(CLK3)를 기수용 제 n-3 스테이지(STn-3)에 공급하여 기수용 제 n-3 스테이지(STn-3)의 구동을 개시시킨다.
기수용 제 n 스테이지(STn)는 기수용 제 2 하부 더미 스테이지로써, 정방향 스캔 구동시, 기수용 제 n-2 스테이지(STn-2)의 출력 신호인 게이트 스타트 신호에 응답하여 제 1 클럭 신호(CLK1)를 기수용 제 n-2 스테이지(STn-2)에 공급하여 기수용 제 n-2 스테이지(STn-2)를 리셋시킨다. 반면에, 기수용 제 n 스테이지(STn)는, 역방향 스캔 구동시, 제 3 게이트 스타트 신호(Vst3)에 응답하여 제 1 클럭 신호(CLK1)를 기수용 제 n-2 스테이지(STn-2)에 공급하여 기수용 제 n-2 스테이지(STn-2)의 구동을 개시시킨다.
이와 같은, 기수용 제 1 내지 제 n 스테이지(ST1 내지 STn)로 이루어지는 제 1 쉬프트 레지스터(112L)는 정방향 스캔 구동시, 제 1 게이트 스타트 신호(Vst1)에 응답하여 홀수번째 기수용 스테이지들끼리 상호 종속적으로 정방향 스캔 구동하여 홀수번째 게이트 라인들 중에서 홀수번째 게이트 라인들을 순차적으로 구동하고, 제 3 게이트 스타트 신호(Vst3)에 응답하여 짝수번째 기수용 스테이지들끼리 상호 종속적으로 정방향 스캔 구동하여 홀수번째 게이트 라인들 중에서 짝수번째 게이트 라인들을 순차적으로 구동한다.
반면에, 제 1 쉬프트 레지스터(112L)는 역방향 스캔 구동시, 제 3 게이트 스타트 신호(Vst3)에 응답하여 짝수번째 기수용 스테이지들끼리 상호 종속적으로 역방향 스캔 구동하여 홀수번째 게이트 라인들 중에서 짝수번째 게이트 라인들을 순차적으로 구동하고, 제 1 게이트 스타트 신호(Vst1)에 응답하여 홀수번째 기수용 스테이지들끼리 상호 종속적으로 구동하여 홀수번째 게이트 라인들 중에서 홀수번째 게이트 라인들을 순차적으로 구동한다.
도 4는 도 2에 도시된 내장 쉬프트 레지스터의 제 2 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 3을 도 2와 결부하면, 제 2 쉬프트 레지스터(112R)는 상호 종속적으로 접속되어 짝수번째 게이트 라인들에 게이트 신호를 순차적으로 공급하는 우수용 제 1 내지 제 n 스테이지(ST1 내지 STn)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 쉬프트 레지스터(112R)는 제 2 및 제 4 게이트 스타트 신호(Vst2, Vst4), 제 2, 제 4, 제 6, 제 8 클럭 신호(CLK2, CLK4, CLK6, CLK8)를 제외하고는 전술한 제 1 쉬프트 레지스터(112L)와 동일하게 구성되어 짝수번째 게이트 라인들에 게이트 신호를 순차적으로 공급한다. 이에 따라, 우수용 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각에 대한 설명은 전술한 기수용 제 1 내지 제 n 스테이지에 대한 설명으로 대신하기로 한다.
다른 한편, 전술한 내장 쉬프트 레지스터(112)가 제 1 내지 제 8 클럭 신호에 의해 동작하는 것으로 설명하였으나, 이에 한정되지 않고, 제 1 내지 제 4 클럭 신호에 의해 동작할 수 있다. 이 경우, 도 3에 도시된 제 1 쉬프트 레지스터(112L)의 구성에서, 제 5 및 제 7 클럭 신호가 생략되고, 기수용 상부 제 2 더미 스테이지(ST2)와 기수용 하부 제 1 더미 스테이지(STn-1)가 생략됨으로써, 나머지 기수용 스테이지들 각각은 이전단 기수용 스테이지의 출력 신호와 다음단 기수용 스테이지의 출력 신호에 따라 상호 종속적으로 동작하게 된다. 그리고, 도 4에 도시된 제 2 쉬프트 레지스터(112R) 역시 제 5 및 제 7 클럭 신호가 생략되고, 우수용 상부 제 2 더미 스테이지(ST2)와 우수용 하부 제 1 더미 스테이지(STn-1)가 생략됨으로써, 나머지 우수용 스테이지들 각각은 이전단 우수용 스테이지의 출력 신호와 다음단 우수용 스테이지의 출력 신호에 따라 상호 종속적으로 동작하게 된다.
도 5는 도 3 또는 제 4에 도시된 제 1 쉬프트 레지스터 또는 제 2 쉬프트 레지스터의 스테이지를 개략적으로 나타내는 회로도이다.
도 5를 참조하면, 본 발명에 따른 스테이지(STx)는 제 1 및 제 2 트랜지스터(T1, T2), 제 1 및 제 2 노드 제어부(NC1, NC2), 출력 노드 제어부(NC3), 제 1 및 제 2 병렬 커패시터부(PCP1, PCP2)를 포함한다.
제 1 트랜지스터(T1)는 풀업 트랜지스터로써, 제 1 노드(Q)와 제 1 클럭 신호 라인(CL1) 및 출력 노드(No)에 접속되도록 상대적으로 큰 크기로 형성된다. 이러한 제 1 트랜지스터(T1)는 제 1 노드(Q)에 인가되는 제 1 노드 전압에 따라 턴-온되어 제 1 클럭 신호 라인(CL1)으로부터 공급되는 제 1 클럭 신호(CLK1)를 출력 노드(No), 즉 게이트 라인(GL)에 공급한다. 여기서, 제 1 클럭 신호(CLK1)는 내장 쉬프트 레지스터(112)에 공급되는 제 1 내지 제 8 클럭 신호 중 어느 하나를 의미한다.
제 2 트랜지스터(T2)는 풀다운 트랜지스터로써, 제 2 노드(QB), 출력 노드(No) 및 저전위 전압 라인(LVL)에 접속되도록 형성된다. 이러한 제 2 트랜지스터(T2)는 제 2 노드(QB)에 인가되는 제 2 노드 전압에 따라 턴-되어 출력 노드(No)를 통해 게이트 라인(GL)에 저전위 전압(Vss)을 공급한다.
제 1 노드 제어부(NC1)는 제 3 내지 제 5 트랜지스터(T3, T4, T5)를 포함한다.
제 3 트랜지스터(T3)는 제 1 입력 라인(IL1), 정방향 스캔 신호 라인(FSL), 및 제 1 노드(Q)에 접속되도록 형성된다. 이러한 제 3 트랜지스터(T3)는 제 1 입력 라인(IL1)에 공급되는 제 1 입력 신호(IS1)에 따라 턴-온되어 정방향 스캔 신호(FWD)를 제 1 노드(Q)에 공급한다. 여기서, 제 1 입력 신호(IS1)는 제 1 게이트 스타트 신호 또는 이전단 스테이지들 중 어느 하나의 출력 신호가 될 수 있다.
한편, 도 5에 도시된 스테이지(STx)가 도 3에 도시된 기수용 제 1 및 제 n-1 스테이지(ST1, STn-1)일 경우, 제 1 입력 신호(IS1)는 제 1 게이트 스타트 신호(Vst1)가 된다. 또한, 도 5에 도시된 스테이지(STx)가 도 3에 도시된 기수용 제 2 및 제 n 스테이지(ST2, STn)일 경우 제 1 입력 신호(IS1)는 제 3 게이트 스타트 신호(Vst3)가 된다. 그리고, 도 5에 도시된 스테이지(STx)가 도 3에 도시된 기수용 제 3 내지 제 n-2 스테이지(ST3, STn-2)일 경우 제 1 입력 신호(IS1)는 전전단 스테이지의 출력 신호가 된다.
다른 한편, 도 5에 도시된 스테이지(STx)가 도 4에 도시된 우수용 제 1 및 제 n-1 스테이지(ST1, STn-1)일 경우, 제 1 입력 신호(IS1)는 제 2 게이트 스타트 신호(Vst2)가 된다. 또한, 도 5에 도시된 스테이지(STx)가 도 4에 도시된 우수용 제 2 및 제 n 스테이지(ST2, STn)일 경우 제 1 입력 신호(IS1)는 제 4 게이트 스타트 신호(Vst4)가 된다. 그리고, 도 5에 도시된 스테이지(STx)가 도 4에 도시된 우수용 제 3 내지 제 n-2 스테이지(ST3, STn-2)일 경우 제 1 입력 신호(IS1)는 전전단 스테이지의 출력 신호가 된다.
제 4 트랜지스터(T4)는 제 2 입력 라인(IL2), 제 1 노드(Q), 및 역방향 스캔 신호 라인(BSL)에 접속되도록 형성된다. 이러한 제 4 트랜지스터(T4)는 제 2 입력 라인(IL2)에 공급되는 제 2 입력 신호(IS2)에 따라 턴-온되어 역방향 스캔 신호(BWD)를 제 1 노드(Q)에 공급한다. 여기서, 제 2 입력 신호(IS2)는 다음다음단 스테이지의 출력 신호가 된다.
한편, 도 5에 도시된 스테이지(STx)가 도 3에 도시된 기수용 제 n-1 스테이지(STn-1)일 경우, 제 2 입력 신호(IS2)는 제 1 게이트 스타트 신호(Vst1)가 된다. 그리고, 도 5에 도시된 스테이지(STx)가 도 3에 도시된 기수용 제 n 스테이지(STn)일 경우 제 2 입력 신호(IS2)는 제 3 게이트 스타트 신호(Vst3)가 된다.
다른 한편, 도 5에 도시된 스테이지(STx)가 도 4에 도시된 우수용 제 n-1 스테이지(STn-1)일 경우, 제 2 입력 신호(IS2)는 제 2 게이트 스타트 신호(Vst2)가 된다. 그리고, 도 5에 도시된 스테이지(STx)가 도 4에 도시된 우수용 제 n 스테이지(STn)일 경우 제 2 입력 신호(IS2)는 제 4 게이트 스타트 신호(Vst4)가 된다.
제 5 트랜지스터(T5)는 제 2 노드(QB), 제 1 노드(Q), 및 출력 노드(No)에 접속되도록 형성된다. 이러한 제 5 트랜지스터(T5)는 제 2 노드(QB)에 인가되는 제 2 노드 전압에 따라 턴-온되어 제 1 노드(Q)와 출력 노드(No)를 전기적으로 접속시킨다.
제 2 노드 제어부(NC2)는 제 6 트랜지스터(T6)를 포함하여 구성된다.
제 6 트랜지스터(T6)는 제 1 노드(Q), 제 2 노드(QB), 및 저전위 전압 라인(LVL)에 접속되도록 형성된다. 이러한 제 6 트랜지스터(T6)은 제 1 노드(Q)에 인가되는 제 1 노드 전압에 따른 턴-온되어 제 2 노드(QB)에 저전위 전압(Vss)을 공급한다.
출력 노드 제어부(NC3)는 제 7 트랜지스터(T7)를 포함한다.
제 7 트랜지스터(T7)는 제 2 클럭 신호 라인(CL2), 출력 노드(No) 및 저전위 전압 라인(LVL)에 접속되도록 형성된다. 이러한 제 7 트랜지스터(T7)는 제 2 클럭 신호 라인(CL2)에 공급되는 제 2 클럭 신호(CLK2)에 따라 출력 노드(No)에 저전위 전압(Vss)을 공급한다. 여기서, 제 2 클럭 신호(CLK2)는 내장 쉬프트 레지스터(112)에 공급되는 제 1 내지 제 8 클럭 신호 중 상기 제 1 클럭 신호(CLK2)와 반전(또는 상반)되는 전압 레벨을 가지는 클럭 신호를 의미한다.
제 1 병렬 커패시터부(PCP1)는 상기 출력 노드(NO)와 상기 제 1 노드(Q) 사이, 즉 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극 간에 전기적으로 병렬 접속된 제 1 노드용 제 1 및 제 2 커패시터(Ca1, Ca2)를 포함한다. 이에 따라, 제 1 병렬 커패시터부(PCP1)는 전기적으로 병렬 접속된 2개의 커패시터(Ca1, Ca2)에 의해 커패시터의 면적으로 증가시키지 않고서도 2배의 정전 용량을 가지게 된다. 이러한 제 1 노드용 제 1 및 제 2 커패시터(Ca1, Ca2)는 제 1 노드(Q)에 인가되는 전압을 부스트래핑(Bootstrapping)시킴으로써 상기 제 1 트랜지스터(T1)가 완전한 턴-온 상태가 되도록 한다. 즉, 제 1 노드용 제 1 및 제 2 커패시터(Ca1, Ca2) 각각은 상기 제 1 트랜지스터(T1)에 게이트 하이 전압 레벨의 제 1 클럭 신호가 공급되면 상기 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극 간에 커플링 현상을 유발시켜 제 1 노드(Q)에 미리 충전된 전압을 2배로 증가시켜 상기 제 1 트랜지스터(T1)가 완전한 턴-온 상태가 되도록 한다.
한편, 도 5에서는 제 1 병렬 커패시터부(PCP1)가 전기적으로 병렬 접속된 2개의 커패시터(Ca1, Ca2)로 구성되는 것으로 도시하였으나, 이에 한정되지 않고 전기적으로 병렬 접속된 3 이상의 커패시터로 구성될 수 있다.
제 2 병렬 커패시터부(PCP2)는 상기 제 2 노드(QB)와 제 1 클럭 신호 라인(CL1) 사이에 전기적으로 병렬 접속된 제 2 노드용 제 1 및 제 2 커패시터(Cb1, Cb2)를 포함한다. 이에 따라, 제 2 병렬 커패시터부(PCP2)는 전기적으로 병렬 접속된 2개의 커패시터(Cb1, Cb2)에 의해 커패시터의 면적으로 증가시키지 않고서도 2배의 정전 용량을 가지게 된다. 이러한 제 2 노드용 제 1 및 제 2 커패시터(Cb1, Cb2)는 제 2 노드(QB)의 전압이 제 1 클럭 신호 라인(CL1)에 인가되는 제 1 클럭 신호(CLK1)의 전압 레벨과 등전위가 되도록 한다. 따라서, 게이트 하이 전압 레벨을 가지는 제 1 클럭 신호(CLK1)가 제 1 클럭 신호 라인(CL1)에 공급될 경우, 상기 제 2 트랜지스터(T2)는 제 2 병렬 커패시터부(PCP2)에 의해 완전한 턴-온 상태가 됨으로써 저전위 전압(VSS)을 출력 노드(No)에 신속하게 공급한다.
한편, 도 5에서는 제 2 병렬 커패시터부(PCP2)가 전기적으로 병렬 접속된 2개의 커패시터(Cb1, Cb2)로 구성되는 것으로 도시하였으나, 이에 한정되지 않고 전기적으로 병렬 접속된 3 이상의 커패시터로 구성될 수 있다.
도 6은 도 2에 도시된 내장 쉬프트 레지스터의 정방향 스캔 구동 파형을 나타내는 파형도이다.
도 3과 도 5 및 도 6을 참조하여, 제 1 스테이지(ST1)의 구동을 예로 들어 내장 쉬프트 레지스터의 정방향 스캔 구동을 설명하면 다음과 같다.
먼저, 정방향 스캔 라인(FSL)에는 고전위 전압(Vdd)이 공급되고, 역방향 스캔 라인(BSL)에는 저전위 전압(Vss)이 공급된다.
상기 제 1 스테이지(ST1)는 제 1 입력 라인(IL1)에 제 1 입력 신호, 즉 제 1 게이트 스타트 신호(Vst1)가 공급되는 제 1 구간(t1), 제 1 클럭 신호 라인(CL1)에 제 1 클럭 신호(CLK1)가 공급되는 제 2 구간(t2) 및 제 2 입력 라인(IL2)에 제 2 입력 신호, 즉 다음다음단 스테이지인 제 3 스테이지(ST3)의 출력 신호가 공급되는 제 3 구간(t3)으로 구동된다.
상기 제 1 구간(t1) 동안, 제 1 스테이지(ST1)의 제 1 입력 라인(IL1)에는 제 1 게이트 스타트 신호(Vst1)가 공급된다. 이에 따라, 상기 제 1 게이트 스타트 신호(Vst1)에 의해 제 1 노드 제어부(NC1)의 제 3 트랜지스터(T3)가 턴온되어 정방향 스캔 신호(FWD)의 고전위 전압(Vdd)이 제 3 트랜지스터(T3)를 통해 제 1 노드(Q)에 공급됨으로써 제 1 노드(Q)는 정방향 스캔 신호(FWD)의 고전위 전압(Vdd)에 의해 인에이블(Enable) 상태로 예비 충전된다. 이와 동시에, 제 2 노드 제어부(NC2)의 제 6 트랜지스터(T6)가 정방향 스캔 신호(FWD)의 고전위 전압(Vdd)에 의해 턴-온됨으로써 제 2 노드(QB)는 저전위 전압 라인(LVL)으로부터 공급되는 저전위 전압(Vss)에 의해 디스인에이블(Disenable) 상태가 된다.
이어서, 상기 제 2 구간(t2) 동안, 제 1 스테이지(ST1)의 제 1 클럭 신호 라인(CL1)에는 게이트 하이 전압(VGH) 레벨의 제 1 클럭 신호(CLK1)가 공급된다. 이에 따라, 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극 간에 전기적으로 병렬 접속된 제 1 병렬 커패시터부(PCP1)에 의한 커플링 현상에 의해 예비 충전된 제 1 노드(Q)의 전압이 부트스트랩핑(Bootstrapping)된다. 따라서, 제 1 트랜지스터(T1)가 완전한 턴-온 상태가 되고, 완전히 턴-온된 제 1 트랜지스터(T1)를 통해 게이트 하이 전압 레벨의 제 1 클럭 신호(CLK1)가 출력 노드(No)에 공급되고, 출력 노드(No)에 공급되는 게이트 하이 전압 레벨의 제 1 클럭 신호(CLK1)는 다음다음단인 제 3 스테이지(ST3)의 제 1 입력 신호로 공급된다. 이에 따라, 제 3 스테이지(ST3)는 제 1 스테이지(ST1)의 출력 신호에 따라 상술한 제 1 및 제 2 구간(t1, t2)의 동작을 수행함으로써 게이트 하이 전압 레벨의 제 3 클럭 신호(CLK3)를 게이트 신호로써 제 1 게이트 라인에 공급한다.
상기 제 2 구간(t2)에서, 제 2 병렬 커패시터부(PCP2)는 제 1 클럭 신호 라인(CL1)으로부터 공급되는 게이트 하이 전압 레벨의 제 1 클럭 신호(CLK1)를 충전한다.
이어서, 상기 제 3 구간(t3) 동안, 제 1 스테이지(ST1)의 제 2 입력 라인(IL2)에는 제 3 스테이지(ST3)의 출력 신호가 피드백되어 공급됨과 동시에 제 2 클럭 신호 라인(CL2)에 제 5 클럭 신호(CLK5)가 공급된다. 이에 따라, 출력 노드 제어부(NC3)의 제 7 트랜지스터(T7)가 제 5 클럭 신호(CLK5)에 따라 턴-온되어 출력 노드(No)를 통해 게이트 라인(GL)에 게이트 로우 전압 레벨의 저전위 전압(Vss)을 공급한다. 그리고, 제 1 노드 제어부(NC1)의 제 4 트랜지스터(T4)는 제 3 스테이지(ST3)의 출력 신호(IS2)에 의해 턴-온되어 역방향 신호(BWD)의 저전위 전압을 제 1 노드(Q)에 공급함으로써 상기 제 1 트랜지스터(T1) 및 상기 제 2 노드 제어부(NC)의 제 6 트랜지스터(T6)가 턴-오프시킨다. 제 6 트랜지스터(T6)가 턴-오프되면, 제 2 병렬 커패시터부(PCP2)에 충전된 전압이 제 2 노드(QB)에 공급되어 제 2 트랜지스터(T2)를 턴-온시키고, 제 2 트랜지스터(T2)의 턴-온에 의해 저전위 전압(Vss)이 출력 노드(No)에 공급된다. 이에 따라, 출력 노드(No)는 상기 제 1 입력 라인(IL1)에 제 1 입력 신호(IS1), 즉 다음 프레임의 제 1 게이트 스타트 신호(Vst1)가 공급될 때까지 저전위 전압 레벨을 유지한다.
이상과 같은 내장 쉬프트 레지스터의 정방향 스캔 구동은 전술한 제 1 스테이지(ST1)의 동작과 동일하게 제 1 쉬프트 레지스터(112L)의 홀수번째 스테이지들끼리 상호 종속적으로 동작함과 아울러 짝수번째 스테이지들끼리 상호 종속적으로 동작하여 홀수번째 게이트 라인들에 순차적인 게이트 신호를 정방향 공급하고, 제 2 쉬프트 레지스터(112R)의 홀수번째 스테이지들끼리 상호 종속적으로 동작함과 아울러 짝수번째 스테이지들끼리 상호 종속적으로 동작하여 짝수번째 게이트 라인들에 순차적인 게이트 신호를 정방향으로 공급하게 된다.
도 7은 도 2에 도시된 내장 쉬프트 레지스터의 역방향 스캔 구동 파형을 나타내는 파형도이다.
도 4과 도 5 및 도 7을 참조하여, 제 n 스테이지(STn)의 구동을 예로 들어 내장 쉬프트 레지스터의 역방향 스캔 구동을 설명하면 다음과 같다.
먼저, 정방향 스캔 라인(FSL)에는 저전위 전압(Vss)이 공급되고, 역방향 스캔 라인(BSL)에는 고전위 전압(Vdd)이 공급된다.
상기 제 n 스테이지(STn)는 제 2 입력 라인(IL2)에 제 2 입력 신호, 즉 제 4 게이트 스타트 신호(Vst4)가 공급되는 제 1 구간(t1), 제 1 클럭 신호 라인(CL1)에 제 1 클럭 신호(CLK1)가 공급되는 제 2 구간(t2) 및 제 1 입력 라인(IL1)에 제 1 입력 신호, 즉 전전단 스테이지인 제 n-2 스테이지(STn-2)의 출력 신호가 공급되는 제 3 구간(t3)으로 구동된다.
상기 제 1 구간(t1) 동안, 제 n 스테이지(STn)의 제 2 입력 라인(IL2)에는 제 4 게이트 스타트 신호(Vst4)가 공급된다. 이에 따라, 상기 제 4 게이트 스타트 신호(Vst4)에 의해 제 1 노드 제어부(NC1)의 제 4 트랜지스터(T4)가 턴온되어 역방향 스캔 신호(BWD)의 고전위 전압(Vdd)이 제 4 트랜지스터(T4)를 통해 제 1 노드(Q)에 공급됨으로써 제 1 노드(Q)는 역방향 스캔 신호(BWD)의 고전위 전압(Vdd)에 의해 인에이블(Ebable) 상태로 예비 충전된다. 이와 동시에, 제 2 노드 제어부(NC2)의 제 6 트랜지스터(T6)가 역방향 스캔 신호(BWD)의 고전위 전압(Vdd)에 의해 턴-온됨으로써 제 2 노드(QB)는 저전위 전압 라인(LVL)으로부터 공급되는 저전위 전압(Vss)에 의해 디스인에이블(Disenable) 상태가 된다.
이어서, 상기 제 2 구간(t2) 동안, 제 n 스테이지(STn)의 제 1 클럭 신호 라인(CL1)에는 게이트 하이 전압(VGH) 레벨의 제 1 클럭 신호(CLK1)가 공급된다. 이에 따라, 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극 간에 전기적으로 병렬 접속된 제 1 병렬 커패시터부(PCP1)에 의한 커플링 현상에 의해 예비 충전된 제 1 노드(Q)의 전압이 부트스트랩핑(Bootstrapping)된다. 따라서, 제 1 트랜지스터(T1)가 완전한 턴-온 상태가 되고, 완전히 턴-온된 제 1 트랜지스터(T1)를 통해 게이트 하이 전압 레벨의 제 1 클럭 신호(CLK1)가 출력 노드(No)에 공급되고, 출력 노드(No)에 공급되는 게이트 하이 전압 레벨의 제 1 클럭 신호(CLK1)는 전전단인 제 n-2 스테이지(STn-2)의 제 1 입력 신호로 공급된다. 이에 따라, 제 n-2 스테이지(STn-2)는 제 n 스테이지(STn)의 출력 신호에 따라 상술한 제 1 및 제 2 구간(t1, t2)의 동작을 수행함으로써 게이트 하이 전압 레벨의 제 3 클럭 신호(CLK3)를 게이트 신호로써 제 n 게이트 라인에 공급한다.
상기 제 2 구간(t2)에서, 제 2 병렬 커패시터부(PCP2)는 제 1 클럭 신호 라인(CL1)으로부터 공급되는 게이트 하이 전압 레벨의 제 1 클럭 신호(CLK1)를 충전한다.
이어서, 상기 제 3 구간(t3) 동안, 제 n 스테이지(STn)의 제 2 입력 라인(IL2)에는 제 n-2 스테이지(STn-2)의 출력 신호가 피드백되어 공급됨과 동시에 제 2 클럭 신호 라인(CL2)에 제 5 클럭 신호(CLK5)가 공급된다. 이에 따라, 출력 노드 제어부(NC3)의 제 7 트랜지스터(T7)가 제 5 클럭 신호(CLK5)에 따라 턴-온되어 출력 노드(No)를 통해 게이트 라인(GL)에 게이트 로우 전압 레벨의 저전위 전압(Vss)을 공급한다. 그리고, 제 1 노드 제어부(NC1)의 제 3 트랜지스터(T3)는 제 n-2 스테이지(STn-2)의 출력 신호(IS2)에 의해 턴-온되어 정방향 신호(FWD)의 저전위 전압을 제 1 노드(Q)에 공급함으로써 상기 제 1 트랜지스터(T1) 및 상기 제 2 노드 제어부(NC)의 제 6 트랜지스터(T6)가 턴-오프시킨다. 제 6 트랜지스터(T6)가 턴-오프되면, 제 2 병렬 커패시터부(PCP2)에 충전된 전압이 제 2 노드(QB)에 공급되어 제 2 트랜지스터(T2)를 턴-온시키고, 제 2 트랜지스터(T2)의 턴-온에 의해 저전위 전압(Vss)이 출력 노드(No)에 공급된다. 이에 따라, 출력 노드(No)는 상기 제 2 입력 라인(IL2)에 제 2 입력 신호(IS2), 즉 다음 프레임의 제 4 게이트 스타트 신호(Vst4)가 공급될 때까지 저전위 전압 레벨을 유지한다.
이상과 같은 내장 쉬프트 레지스터의 역방향 스캔 구동은 전술한 제 n 스테이지(STn)의 동작과 동일하게 제 1 쉬프트 레지스터(112L)의 홀수번째 스테이지들끼리 상호 종속적으로 동작함과 아울러 짝수번째 스테이지들끼리 상호 종속적으로 동작하여 홀수번째 게이트 라인들에 순차적인 게이트 신호를 역방향으로 공급하고, 제 2 쉬프트 레지스터(112R)의 홀수번째 스테이지들끼리 상호 종속적으로 동작함과 아울러 짝수번째 스테이지들끼리 상호 종속적으로 동작하여 짝수번째 게이트 라인들에 순차적인 게이트 신호를 역방향으로 공급하게 된다.
이상과 같은, 본 발명의 실시 예에 따른 내장 쉬프트 레지스터(112)는 각 스테이지(ST)의 제 1 및 제 2 노드(Q, QB) 각각에 접속되는 커패시터를 병렬 커패시터로 구성함으로써 상기 커패시터의 면적을 증가시키고 않고서도 커패시터의 용량을 2배 또는 3배로 높여 상기 커패시터의 용량 증가로 인한 베젤 폭의 증가를 방지할 수 있다.
도 8은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이고, 도 9는 도 8에 도시된 A 부분을 개략적으로 나타내는 평면도이다.
도 8 및 도 9를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판(110)은 표시 영역(DA)과 표시 영역(DA)의 주변에 마련된 비표시 영역(NDA)을 가지며, 서로 교차하도록 표시 영역(DA)에 형성되어 화소 영역(PA)을 정의하는 복수의 게이트 라인들(GL)과 데이터 라인들(DL), 비표시 영역(NDA)의 일측 및 타측에 마련된 비표시 영역(NDA)에 형성되어 게이트 라인들(GL)에 접속된 복수의 스테이지(ST)를 가지는 내장 쉬프트 레지스터(112)를 포함한다.
복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)은 서로 교차하도록 표시 영역(DA)에 형성되어 복수의 화소 영역(PA)을 정의한다. 이를 위해, 복수의 게이트 라인(GL)은 표시 영역(DA)의 가로 방향 또는 기판(110)의 장변 방향을 따라 일정한 간격을 가지도록 형성되고, 복수의 데이터 라인(DL)은 표시 영역(DA)의 세로 방향 또는 기판(110)의 단변 방향을 따라 일정한 간격을 가지도록 형성된다.
상기 화소 영역(PA)에는 박막 트랜지스터(T), 화소 전극(PE), 및 공통 전극(CE)이 형성된다.
박막 트랜지스터(T)는 인접한 게이트 라인(111)과 데이터 라인(DL)에 접속된다. 이러한 박막 트랜지스터(T)는 인접한 게이트 라인(GL)으로부터 돌출되는 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 전극에 중첩되도록 게이트 절연막에 형성된 반도체층, 인접한 데이터 라인(DL)으로부터 돌출되어 반도체층의 상부에 형성되는 소스 전극, 및 소스 전극을 둘러싸도록 이격되는 드레인 전극을 포함한다. 이때, 상기 소스 전극과 드레인 전극은 오믹 컨택층을 통해 반도체층과 오믹 접촉할 수 있다.
화소 전극(PE)은 박막 트랜지스터(T)에 접속되도록 각 화소 영역(PA)에 형성된다. 이러한 화소 전극(PE)은 소스 전극 및 드레인 전극을 덮는 평탄화막에 일정한 간격을 가지도록 복수로 형성되고, 평탄화막을 관통하는 화소 컨택홀을 통해 박막 트랜지스터(T)의 드레인 전극에 전기적으로 접속된다. 이때, 평탄화막은 SiNx 또는 SiOx 등의 무기 물질로 이루어질 수 있다.
공통 전극(CE)은 복수의 화소 전극(PE) 사이사이에 배치되도록 상기 평탄화막에 형성되어 복수의 화소 전극(PE)과 나란함과 아울러 소정 간격으로 이격된다.
한편, 상기 화소 전극(PE)과 공통 전극(CE)이 상기 평탄화막에 형성되는 것으로 설명하였지만, 이에 한정되지 않고, 다른 실시 예에 따른 상기 화소 전극(PE)과 공통 전극(CE)은 서로 다른 층에 형성될 수도 있다. 이 경우, 상기 화소 전극(PE)은 소스 전극 및 드레인 전극을 덮는 보호막에 형성되고, 상기 공통 전극(CE)은 상기 화소 전극(PE)과 상기 보호막을 덮는 평탄화막에 형성된다. 이때, 상기 보호막은 물질 및 공정 비용이 저렴하고 절연특성이 우수한 장점을 가지는 포토 아크릴(photo acryl) 재질로 이루어질 수 있다.
상기 박막 트랜지스터 어레이 기판(110)의 상측 비표시 영역(NDA)에는 패드부(PP) 및 데이터 링크 라인(DLL)가 형성된다.
상기 패드부(PP)는 복수의 데이터 패드부(DP), 제 1 및 제 2 게이트 패드부(GP1, GP2), 제 1 및 제 2 공통 전압 패드부(CP1, CP2)를 포함한다.
복수의 데이터 패드부(PP) 각각은 박막 트랜지스터 어레이 기판(110)의 상측 일측면(첫 번째 게이트 배선의 위쪽)인 상측 비표시 영역(NDA)에 일정한 간격을 가지도록 형성된 복수의 데이터 패드를 포함한다. 이러한 데이터 패드부(PP)는 데이터 회로 필름에 접속되어 데이터 회로 필름에 실장된 데이터 구동 집적 회로로부터 데이터 신호를 공급받는다.
제 1 게이트 패드부(GP1)는 표시 영역(DA)의 외측 비표시 영역에 대응되는 상기 데이터 패드부(PP)의 일측에 일정한 간격을 가지도록 형성된 복수의 게이트 패드를 포함한다. 이러한 제 1 게이트 패드부(GP1)는 타이밍 제어부로부터 출력되는 게이트 제어 신호 중 제 1 및 제 3 게이트 스타트 신호; 제 1, 제 3, 제 5 및 제 7 클럭 신호; 정방향 스캔 신호; 및 역방향 스캔 신호 등으로 이루어질 수 있다.
제 2 게이트 패드부(GP2)는 표시 영역(DA)의 타측 비표시 영역에 대응되는 상기 데이터 패드부(PP)의 외측에 일정한 간격을 가지도록 형성된 복수의 게이트 패드를 포함한다. 이러한 제 2 게이트 패드부(GP2)는 타이밍 제어부로부터 출력되는 게이트 제어 신호 중 제 2 및 제 4 게이트 스타트 신호; 제 2, 제 4, 제 6 및 제 8 클럭 신호; 상기 정방향 스캔 신호; 및 상기 역방향 스캔 신호 등으로 이루어질 수 있다.
상기 제 1 공통 전압 패드부(CP1)는 상기 제 1 게이트 패드부(GP1)에 인접하도록 형성된 적어도 하나의 공통 전압 패드를 포함한다. 이러한 제 1 공통 전압 패드부(CP1)는 인쇄회로기판에 실장된 공통 전압 생성부로부터 공통 전압을 공급받는다.
상기 제 2 공통 전압 패드부(CP2)는 상기 제 2 게이트 패드부(GP2)에 인접하도록 형성된 적어도 하나의 공통 전압 패드를 포함한다. 이러한 제 2 공통 전압 패드부(CP2)는 인쇄회로기판에 실장된 공통 전압 생성부로부터 공통 전압을 공급받는다.
상기 데이터 링크 라인(DLL)은 복수의 데이터 라인(DL) 각각으로부터 연장되어 각 데이터 패드부(DP)의 데이터 패드 각각과 데이터 라인(DL) 각각을 전기적으로 접속시킨다.
상기 내장 쉬프트 레지스터(112)는 표시 영역(DA)의 양측 비표시 영역에 형성되어 복수의 게이트 라인(GL) 각각에 접속된다. 이를 위해, 내장 쉬프트 레지스터(112)는 제 1 공통 전압 라인(CVL1), 제 1 게이트 링크부(GLP1), 제 1 쉬프트 레지스터(112L), 제 2 공통 전압 라인(CVL2), 제 2 게이트 링크부(GLP2), 제 2 쉬프트 레지스터(112R)를 포함한다.
상기 제 1 공통 전압 라인(CVL1)은 박막 트랜지스터 어레이 기판(110)의 일측면에 인접한 일측 비표시 영역(NDA)에 형성된다. 이러한 제 1 공통 전압 라인(CVL1)은 일정한 간격을 가지도록 형성되어 상기 제 1 공통 전압 패드부(CP1)에 공통적으로 접속되는 복수의 공통 전압 링크 배선으로 이루어진다. 이때, 상기 복수의 공통 전압 링크 배선은 하나 또는 복수의 제 1 공통 전압 링크 연장 배선(CVEL1)을 통해 제 1 공통 전압 패드부(CP1)에 전기적으로 접속된다.
상기 제 2 공통 전압 라인(CVL2)은 박막 트랜지스터 어레이 기판(110)의 타측면에 인접한 타측 비표시 영역(NDA)에 형성된다. 이러한 제 2 공통 전압 라인(CVL2)은 일정한 간격을 가지도록 형성되어 상기 제 2 공통 전압 패드부(CP2)에 공통적으로 접속되는 복수의 공통 전압 링크 배선으로 이루어진다. 이때, 상기 복수의 공통 전압 링크 배선은 하나 또는 복수의 제 2 공통 전압 링크 연장 배선(CVEL2)을 통해 제 2 공통 전압 패드부(CP2)에 전기적으로 접속된다.
상기 제 1 게이트 링크부(GLP1)는 제 1 공통 전압 라인(CVL1)의 내측에 일정한 간격을 가지도록 형성된 제 1 및 제 3 게이트 스타트 신호 라인; 제 1, 제 3, 제 5 및 제 7 클럭 신호 라인; 정방향 스캔 신호 라인; 및 역방향 스캔 신호 라인 등으로 이루어질 수 있다. 이때, 정방향 스캔 신호 라인 및 역방향 스캔 신호 라인 각각은 제 1 쉬프트 레지스터(112L)의 내부를 지나가도록 형성될 수 있다.
상기 제 1 게이트 링크부(GLP1)의 각 신호 라인은 복수의 제 1 게이트 링크 배선(GLL1)을 통해 상기 제 1 게이트 패드부(GP1)의 각 게이트 패드에 전기적으로 접속된다. 그리고, 제 1 게이트 링크부(GLP1)의 각 신호 라인은 복수의 게이트 링크 연결 배선(GLCL1)을 통해 제 1 쉬프트 레지스터(112L)에 선택적으로 접속된다.
상기 제 2 게이트 링크부(GLP2)는 제 2 공통 전압 라인(CVL2)의 내측에 일정한 간격을 가지도록 형성된 제 2 및 제 4 게이트 스타트 신호 라인; 제 2, 제 4, 제 6 및 제 8 클럭 신호 라인; 상기 정방향 스캔 신호 라인; 및 상기 역방향 스캔 신호 라인 등으로 이루어질 수 있다. 이때, 정방향 스캔 신호 라인 및 역방향 스캔 신호 라인 각각은 제 2 쉬프트 레지스터(112R)의 내부를 지나가도록 형성될 수 있다.
상기 제 2 게이트 링크부(GLP2)의 각 신호 라인은 복수의 제 2 게이트 링크 배선(GLL2)을 통해 상기 제 2 게이트 패드부(GP2)의 각 게이트 패드에 전기적으로 접속된다. 그리고, 제 2 게이트 링크부(GLP2)의 각 신호 라인은 복수의 게이트 링크 연결 배선을 통해 제 2 쉬프트 레지스터(112R)에 선택적으로 접속된다.
상기 제 1 쉬프트 레지스터(112L)는 제 1 게이트 링크부(GLP1)과 표시 영역(DA) 사이에 형성되어 상호 종속적으로 접속됨과 아울러 복수의 게이트 라인(GL) 중 홀수번째 게이트 라인에 접속된 기수용 제 1 내지 제 n 스테이지(ST)를 포함한다. 이러한 기수용 제 1 내지 제 n 스테이지(ST) 각각에 대한 설명은 전술한 도 3 및 도 5에 대한 설명으로 대신하기로 한다.
상기 제 2 쉬프트 레지스터(112R)는 제 2 게이트 링크부(GLP2)과 표시 영역(DA) 사이에 형성되어 상호 종속적으로 접속됨과 복수의 게이트 라인(GL) 중 짝수번째 게이트 라인에 접속된 우수용 제 1 내지 제 n 스테이지(ST)를 포함한다. 이러한 우수용 제 1 내지 제 n 스테이지(ST) 각각에 대한 설명은 전술한 도 4 및 도 5에 대한 설명으로 대신하기로 한다.
도 10은 도 9에 도시된 B 부분에 대응되는 스테이지의 레이아웃 도면이다.
도 10을 도 5와 결부하여 스테이지의 형성 구조를 설명하면 다음과 같다.
본 발명에 따른 쉬프트 레지스터의 스테이지(ST)는 제 1 및 제 2 트랜지스터(T1, T2), 제 1 및 제 2 노드 제어부(NC1, NC2), 출력 노드 제어부(NC3), 제 1 및 제 2 병렬 커패시터부(PCP1, PCP2)를 포함한다.
제 1 트랜지스터(T1)는 풀업 트랜지스터로써, 상대적으로 큰 면적을 가지도록 형성되어 제 1 노드(Q)에 접속된 게이트 전극, 제 1 클럭 신호 라인(CL1)에 접속된 소스 전극, 및 게이트 라인(GL)에 접속되는 출력 노드(No)에 접속된 드레인 전극을 포함한다. 이때, 제 1 트랜지스터(T1)는 게이트 전극을 덮는 게이트 절연막 상부에 형성된 반도체층을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 게이트 전극에 중첩되는 반도체층에 서로 이격되도록 형성된다. 상기 제 1 트랜지스터(T1)의 소스 전극은 게이트 전극에 중첩되도록 반도체층에 일정한 간격으로 돌출된 복수의 소스 돌출 전극을 가지며, 상기 드레인 전극은 게이트 전극에 중첩되도록 복수의 소스 돌출 전극 사이사이에 배치되도록 반도체층에 형성된 복수의 드레인 돌출 전극을 갖는다. 이러한 제 1 트랜지스터(T1)는 전술한 바와 같이 제 1 노드(Q)에 공급되는 제 1 노드 전압에 따라 스위칭된다.
제 2 트랜지스터(T2)는 풀다운 트랜지스터로써, 상대적으로 작은 면적을 가지도록 형성되어 제 2 노드(QB)에 접속된 게이트 전극, 저전위 전압 라인(LVL)에 접속된 소스 전극, 및 출력 노드(No)에 접속된 드레인 전극을 포함한다. 이때, 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)와 동일하게 반도체층, 복수의 소스 돌출 전극, 및 복수의 드레인 돌출 전극을 갖는다. 이러한 제 2 트랜지스터(T2)는 전술한 바와 같이 제 2 노드(QB)에 공급되는 제 2 노드 전압에 따라 스위칭된다.
제 1 노드 제어부(NC1)는 제 3 내지 제 5 트랜지스터(T3, T4, T5)를 포함한다.
제 3 트랜지스터(T3)는 제 1 입력 라인(IL1)에 접속된 게이트 전극, 게이트 링크부의 정방향 스캔 신호 라인(FSL)에 접속된 소스 전극, 및 제 1 노드(Q)에 접속된 드레인 전극을 포함한다. 이때, 제 3 트랜지스터(T3)는 제 1 트랜지스터(T1)와 동일하게 반도체층, 복수의 소스 돌출 전극, 및 복수의 드레인 돌출 전극을 가지며, 상기 제 3 트랜지스터(T3)의 드레인 돌출 전극 일부는 제 4 트랜지스터(T4)의 소스 전극과 연결되도록 돌출된다. 상기 제 1 입력 라인(IL1)은 게이트 링크부의 게이트 스타트 신호 라인에 접속되거나, 전전단 스테이지의 출력 노드에 접속된다. 이러한 제 3 트랜지스터(T3)는 게이트 스타트 신호에 따라 스위칭된다.
제 4 트랜지스터(T4)는 제 2 입력 라인(IL2)에 접속된 게이트 전극, 제 1 노드(Q)에 접속된 소스 전극, 및 역방향 스캔 신호 라인(BSL)에 접속된 드레인 전극을 포함한다. 이때, 제 4 트랜지스터(T4)는 제 1 트랜지스터(T1)와 동일하게 반도체층, 복수의 소스 돌출 전극, 및 복수의 드레인 돌출 전극을 가지며, 상기 제 4 트랜지스터(T4)의 소스 돌출 전극 일부는 상기 제 3 트랜지스터(T3)의 드레인 전극에 연결되도록 돌출된다. 상기 제 2 입력 라인(IL)은 다음다음단 스테이지의 출력 노드에 접속되거나, 제 1 내지 제 4 게이트 스타트 신호 라인 중 어느 하나에 접속된다. 이러한 제 4 트랜지스터(T4)는 전술한 바와 같이 제 2 입력 라인(IL2)에 공급되는 신호에 따라 스위칭된다.
제 5 트랜지스터(T5)는 제 2 노드(QB)에 접속된 게이트 전극, 제 1 노드(Q)에 접속된 소스 전극, 및 출력 노드(No)에 접속된 드레인 전극을 포함한다. 이때, 제 5 트랜지스터(T5)는 제 1 트랜지스터(T1)와 동일하게 반도체층, 복수의 소스 돌출 전극, 및 복수의 드레인 돌출 전극을 가지며, 상기 제 6 트랜지스터(T6)의 소스 돌출 전극 일부는 상기 제 1 트랜지스터(T1)의 게이트 전극에서 돌출된 제 1 노드(Q)의 돌출부에 중첩되고, 비아홀을 통해 제 1 노드(Q)에 전기적으로 접속된다. 이러한 제 5 트랜지스터(T5)는 전술한 바와 같이 제 2 노드(QB)에 공급되는 제 2 노드 전압에 따라 스위칭된다.
제 2 노드 제어부(NC2)는 제 6 트랜지스터(T6)를 포함하여 구성된다.
제 6 트랜지스터(T6)는 제 1 노드(Q)에 접속된 게이트 전극, 제 2 노드(QB)에 접속된 소스 전극, 및 저전위 전압 라인(LVL)에 접속된 드레인 전극을 포함한다. 이때, 제 6 트랜지스터(T6)는 제 1 트랜지스터(T1)와 동일하게 반도체층, 복수의 소스 돌출 전극, 및 복수의 드레인 돌출 전극을 가지며, 상기 제 6 트랜지스터(T6)의 게이트 전극은 상기 제 1 트랜지스터(T1)의 게이트 전극에서 돌출된 제 1 노드(Q)의 돌출부로 이루어진다. 이러한 제 6 트랜지스터(T6)는 전술한 바와 같이 제 1 노드(Q)에 공급되는 제 1 노드 전압에 따라 스위칭된다.
출력 노드 제어부(NC3)는 제 7 트랜지스터(T7)를 포함한다.
제 7 트랜지스터(T7)는 제 2 클럭 신호 라인(CL2)에 접속된 게이트 전극, 출력 노드(No)에 접속된 소스 전극, 및 저전위 전압 라인(LVL)에 접속된 드레인 전극을 포함한다. 이때, 제 7 트랜지스터(T7)는 제 1 트랜지스터(T1)와 동일하게 반도체층, 복수의 소스 돌출 전극, 및 복수의 드레인 돌출 전극을 가지며, 상기 제 7 트랜지스터(T7)의 소스 돌출 전극 일부는 상기 제 2 트랜지스터(T2)의 소스 전극에 연결되도록 돌출된다. 이러한 제 7 트랜지스터(T7)는 제 2 클럭 신호 라인(CL2)에 공급되는 제 2 클럭 신호(CLK2)에 따라 스위칭된다. 여기서, 제 2 클럭 신호(CLK2)는 상기 제 1 클럭 신호(CLK2)와 반전(또는 상반)되는 전압 레벨을 갖는다.
한편, 상술한 트랜지스터의 설명에서, 각 트랜지스터의 소스 전극과 드레인 전극 각각은 상술한 설명에 한정되지 않고 트랜지스터의 신호 전달 방향에 따라 반대로 변경될 수 있다.
상기 제 1 병렬 커패시터부(PCP1)는, 도 5, 도 10, 및 도 11에 도시된 바와 같이, 상기 출력 노드(NO) 또는 제 1 트랜지스터(T1)의 드레인 전극과 상기 제 1 노드(Q) 사이에 전기적으로 병렬 접속된 제 1 노드용 제 1 및 제 2 패턴 커패시터(Ca1, Ca2)를 포함한다.
구체적으로, 상기 제 1 병렬 커패시터부(PCP1)는 상기 제 1 노드(Q)에 접속된 제 1 금속층(ML1)과 제 1 금속층(ML1)을 덮는 게이트 절연막(GI) 및 제 1 금속층(ML1)에 중첩되도록 게이트 절연막(GI)에 형성되어 상기 출력 노드(No)에 접속된 제 2 금속층(ML2)으로 이루어진 제 1 노드용 제 1 패턴 커패시터(Ca1), 상기 제 2 금속층(ML2)과 제 2 금속층(ML2)을 덮는 보호막(Pas) 및 제 2 금속층(ML2)에 중첩되도록 보호막(Pas)에 형성된 제 3 금속층((ML3)으로 이루어진 제 1 노드용 제 2 패턴 커패시터(Ca2), 및 상기 보호막(GI)과 게이트 절연막(GI)을 관통하여 제 3 금속층(ML3)을 제 1 금속층(ML1)에 전기적으로 접속시키는 제 1 노드용 컨택홀(CTH1)을 포함하여 구성된다.
상기 제 1 금속층(ML1)은 상기 게이트 라인(GL)과 상기 제 1 트랜지스터(T1)의 대면적 게이트 전극과 함께 형성되는 것으로, 제 1 노드(Q1), 즉 상기 제 1 트랜지스터(T1)의 대면적 게이트 전극으로부터 일정한 면적을 가지도록 확장된다.
상기 제 2 금속층(ML2)은 상기 제 1 트랜지스터(T1)의 드레인 전극과 함께 게이트 절연막(GI)에 형성되고, 상기 제 1 트랜지스터(T1)의 드레인 전극(또는 출력 노드(No))으로부터 일정한 면적으로 가지도록 확장되어 게이트 절연막(GI)을 사이에 두고 상기 제 1 금속층(ML1)의 일부를 제외한 나머지 영역에 중첩된다. 이때, 상기 제 2 금속층(ML2)의 일부는 상기 제 5 트랜지스터(T5)의 드레인 전극, 상기 제 2 트랜지스터(T2)의 소스 전극, 상기 제 7 트랜지스터(T7)의 소스 전극과 연결된다.
제 3 금속층(ML3)은 화소 영역(PA)에 형성되는 공통 전극(CE)과 함께 보호막(Pas)에 형성되고, 보호막(Pas)을 사이에 두고 상기 제 2 금속층(ML2)에 중첩됨과 아울러 상기 제 2 금속층(ML2)이 형성되는 않는 영역에서는 보호막(Pas)과 게이트 절연막(GI)을 사이에 두고 제 1 금속층(ML1)에 중첩된다.
제 1 노드용 컨택홀(CTH1)은 상기 제 2 금속층(ML2)이 형성되는 않는 영역에서, 보호막(Pas)과 게이트 절연막(GI)을 관통하도록 형성되어 제 3 금속층(ML3)을 제 1 금속층(ML1)에 전기적으로 접속시킴으로써 상기 제 1 노드용 제 1 및 제 2 패턴 커패시터(Ca1, Ca2)를 전기적으로 병렬 접속시킨다.
이와 같은, 제 1 병렬 커패시터부(PCP1)는 전기적으로 병렬 접속된 상기 제 1 노드용 제 1 및 제 2 패턴 커패시터(Ca1, Ca2)를 가짐으로써 제 1 및 제 2 금속층(ML1, ML2)에 의해 형성되는 일반적인 커패시터보다 2배 큰 용량을 가지게 된다.
다시 도 10을 도 5와 결부하면, 상기 제 2 병렬 커패시터부(PCP2)는 상기 제 1 클럭 신호 라인(CL1)과 제 2 노드(QB) 사이에 병렬 접속된 제 2 노드용 제 1 및 제 2 패턴 커패시터(Cb1, Cb2)를 포함한다.
구체적으로, 일 실시 예에 따른 제 2 병렬 커패시터부(PCP2)는 전술한 도 11에 도시된 제 1 병렬 커패시터부(PCP1)와 동일하게, 게이트 절연막(GI)을 사이에 두고 중첩되는 제 1 및 제 2 금속층(ML1, ML2)에 의해 형성되는 상기 제 2 노드용 제 1 패턴 커패시터(Cb1), 보호막(Pas)을 사이에 두고 중첩되는 제 2 및 제 3 금속층(ML2, ML3)에 의해 형성되는 제 2 노드용 제 2 패턴 커패시터(Cb2), 및 상기 제 3 금속층(ML3)을 상기 제 1 금속층(ML1)에 전기적으로 접속시키는 제 2 노드용 컨택홀(CTH2)을 포함하여 이루어진다. 이러한 구성을 가지는 상기 제 2 병렬 커패시터부(PCP2)는 상기 제 1 금속층(ML1)이 제 2 트랜지스터(T2)로부터 확장된 제 2 노드(QB)에 연결되고, 상기 제 2 금속층(ML2)이 제 1 클럭 신호 라인(CL1)에 연결되는 것을 제외하고는 도 11에 도시된 제 1 병렬 커패시터부(PCP1)와 동일한 구조로 형성되므로, 이에 대한 설명은 상기 제 1 병렬 커패시터부(PCP1)에 대한 설명으로 대신하기로 한다.
이와 같은, 제 2 병렬 커패시터부(PCP2)는 전기적으로 병렬 접속된 상기 제 2 노드용 제 1 및 제 2 패턴 커패시터(Cb1, Cb2)를 가짐으로써 제 1 및 제 2 금속층(ML1, ML2)에 의해 형성되는 일반적인 커패시터보다 2배 큰 용량을 가지게 된다.
한편, 전술한 제 1 및 제 2 병력 커패시터부(PCP1, PCP2) 각각은 전기적으로 병렬 접속된 2개의 커패시터(Ca1, Ca2)(Cb1, Cb2)로 형성되는 것으로 설명하였지만, 화소 영역(PA)에 형성되는 화소 전극(PE) 및 공통 전극(CE)이 서로 다른 층에 형성될 경우 전기적으로 병렬 접속된 3개의 커패시터로 구성될 수 있다.
구체적으로, 다른 실시 예에 따른 제 1 병렬 커패시터부(PCP1)는, 도 12에 도시된 바와 같이, 상기 출력 노드(NO) 또는 제 1 트랜지스터(T1)의 드레인 전극과 상기 제 1 노드(Q) 사이에 전기적으로 병렬 접속된 제 1 노드용 제 1 내지 제 3 패턴 커패시터(Ca1, Ca2, Ca3)를 포함한다.
구체적으로, 다른 실시 예에 따른 제 1 병렬 커패시터부(PCP1)는 제 1 노드(Q)에 접속된 제 1 금속층(ML1)과 제 1 금속층(ML1)을 덮는 게이트 절연막(GI) 및 제 1 금속층(ML1)에 중첩되도록 게이트 절연막(GI)에 형성되어 상기 출력 노드(No)에 접속된 제 2 금속층(ML2)으로 이루어진 제 1 노드용 제 1 패턴 커패시터(Ca1), 상기 제 2 금속층(ML2)과 제 2 금속층(ML2)을 덮는 평탄화막(PAC) 및 제 2 금속층(ML2)에 중첩되도록 평탄화막(PAC)에 형성된 제 3 금속층(ML3)으로 이루어진 제 1 노드용 제 2 패턴 커패시터(Ca2), 상기 제 2 금속층(ML2)과 평탄화막(PAC)과 제 3 금속층(ML3)을 덮는 보호막(Pas) 및 제 2 금속층(ML2)에 중첩됨과 아울러 제 3 금속층(ML3)에 일부 중첩되도록 보호막(Pas)에 형성된 제 4 금속층(ML4)으로 이루어진 제 1 노드용 제 3 패턴 커패시터(Ca3), 상기 제 4 금속층(ML4)을 제 1 금속층(ML1)에 전기적으로 접속시켜 제 1 노드용 제 1 및 제 3 패턴 커패시터(Ca1, Ca3)를 전기적으로 병렬 접속시키는 제 1 노드용 제 1 컨택홀(CTH1), 및 상기 제 4 금속층(ML4)을 상기 제 3 금속층(ML3)에 전기적으로 접속시켜 제 1 노드용 제 1 내지 제 3 패턴 커패시터(Ca1, Ca2, Ca3)를 전기적으로 병렬 접속시키는 제 1 노드용 제 2 컨택홀(CTH2)을 포함한다.
상기 제 1 및 제 2 금속층(ML1, ML2)은 전술한 바와 동일하므로 이에 대한 중복 설명은 생략하기로 한다.
제 3 금속층(ML3)은 화소 영역(PA)에 형성되는 화소 전극(PE)과 함께 평탄화막(PAC)에 형성되고, 평탄화막(PAC)을 사이에 두고 상기 제 2 금속층(ML2)의 일부에 중첩됨과 아울러 상기 제 2 금속층(ML2)이 형성되는 않는 영역에서는 평탄화막(PAC)과 게이트 절연막(GI)을 사이에 두고 제 1 금속층(ML1)에 중첩된다.
제 4 금속층(ML4)은 화소 영역(PA)에 형성되는 공통 전극(CE)과 함께 보호막(Pas)에 형성되고, 보호막(Pas)을 사이에 두고 제 3 금속층(ML3)에 중첩됨과 아울러 보호막(Pas)과 평탄화막(PAC)을 사이에 두고 제 2 금속층(ML2)에 중첩된다.
제 1 노드용 제 1 컨택홀(CTH1)은 상기 제 2 및 제 3 금속층(ML2, ML3)이 형성되는 않는 영역에서, 보호막(Pas)과 평탄화막(PAC) 및 게이트 절연막(GI)을 관통하도록 형성되어 제 4 금속층(ML4)을 제 1 금속층(ML1)에 전기적으로 접속시킴으로써 상기 제 1 노드용 제 1 및 제 3 패턴 커패시터(Ca1, Ca2)를 전기적으로 병렬 접속시킨다.
제 1 노드용 제 2 컨택홀(CTH2)은 제 3 금속층(ML3)에 중첩되는 상기 보호막(Pas)을 관통하도록 형성되어 제 4 금속층(ML4)을 제 3 금속층(ML3)에 전기적으로 접속시킴으로써 상기 제 1 노드용 제 1 내지 제 3 패턴 커패시터(Ca1, Ca2, Ca3)를 전기적으로 병렬 접속시킨다.
이와 같은, 다른 실시 예에 따른 제 1 병렬 커패시터부(PCP1)는 전기적으로 병렬 접속된 상기 제 1 노드용 제 1 내지 제 3 패턴 커패시터(Ca1, Ca2, Ca3)를 가짐으로써 제 1 및 제 2 금속층(ML1, ML2)에 의해 형성되는 일반적인 커패시터보다 3배 큰 용량을 가지게 된다.
다른 실시 예에 따른 제 2 병렬 커패시터부(PCP2)는 전술한 도 12에 도시된 제 1 병렬 커패시터부(PCP1)와 동일하게, 게이트 절연막(GI)을 사이에 두고 중첩되는 제 1 및 제 2 금속층(ML1, ML2)에 의해 형성되는 상기 제 2 노드용 제 1 패턴 커패시터(Cb1), 평탄화막(PAC)을 사이에 두고 중첩되는 제 2 및 제 3 금속층(ML2, ML3)에 의해 형성되는 제 2 노드용 제 2 패턴 커패시터(Cb2), 평탄화막(PAC)과 보호막(Pas)을 사이에 두고 중첩되는 제 2 및 제 4 금속층(ML2, ML4)에 의해 형성되는 제 2 노드용 제 3 패턴 커패시터(Cb3), 및 상기 제 4 금속층(ML4)을 제 1 금속층(ML1)에 전기적으로 접속시켜 제 2 노드용 제 1 및 제 3 패턴 커패시터(Ca1, Ca3)를 전기적으로 병렬 접속시키는 제 2 노드용 제 1 컨택홀(CTH1), 및 상기 제 4 금속층(ML4)을 상기 제 3 금속층(ML3)에 전기적으로 접속시켜 제 1 노드용 제 1 내지 제 3 패턴 커패시터(Ca1, Ca2, Ca3)를 전기적으로 병렬 접속시키는 제 2 노드용 제 2 컨택홀(CTH2)을 포함한다. 이러한 구성을 가지는 다른 실시 예에 따른 제 2 병렬 커패시터부(PCP2)는 상기 제 1 금속층(ML1)이 제 2 트랜지스터(T2)로부터 확장된 제 2 노드(QB)에 연결되고, 상기 제 2 금속층(ML2)이 제 1 클럭 신호 라인(CL1)에 연결되는 것을 제외하고는 도 12에 도시된 제 1 병렬 커패시터부(PCP1)와 동일한 구조로 형성되므로, 이에 대한 설명은 상기 제 1 병렬 커패시터부(PCP1)에 대한 설명으로 대신하기로 한다.
이와 같은, 다른 실시 예에 따른 제 2 병렬 커패시터부(PCP2)는 전기적으로 병렬 접속된 상기 제 2 노드용 제 1 내지 제 3 패턴 커패시터(Cb1, Cb2, Cb3)를 가짐으로써 제 1 및 제 2 금속층(ML1, ML2)에 의해 형성되는 일반적인 커패시터보다 3배 큰 용량을 가지게 된다.
이상과 같은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판(110)은 비표시 영역(NDA)의 양측에 내장 쉬프트 레지스터(112)를 표시 영역(DA)의 박막 트랜지스터(T)의 형성 공정과 함께 형성함으로써 부품 수를 감소시키고, 베젤 폭을 감소시킬 수 있으며, 내장 쉬프트 레지스터(112)의 각 스테이지(ST)의 제 1 및 제 2 노드(Q, QB) 각각에 접속되는 커패시터를 병렬 커패시터로 구성함으로써 상기 커패시터의 면적을 증가시키고 않고서도 커패시터의 용량을 2배 또는 3배로 높여 상기 커패시터의 용량 증가로 인한 베젤 폭의 증가를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 액정 표시 패널 110: 박막 트랜지스터 기판
112: 내장 쉬프트 레지스터 112L: 제 1 쉬프트 레지스터
112R: 제 2 쉬프트 레지스터 120: 컬러필터 어레이 기판
130: 씰 패턴 200: 데이터 구동부
300: 인쇄회로기판 400: 타이밍 제어부

Claims (15)

  1. 표시 영역에 서로 교차하도록 형성되어 화소 영역을 정의하는 복수의 게이트 라인들과 데이터 라인들; 및
    상기 표시 영역의 주변에 정의된 비표시 영역에 형성되어 상기 게이트 라인들에 접속된 복수의 스테이지를 가지는 내장 쉬프트 레지스터를 포함하고,
    상기 복수의 스테이지 각각은,
    제 1 노드에 접속된 게이트 전극과 제 1 클럭 신호 라인에 접속된 소스 전극 및 상기 게이트 라인에 접속되는 출력 노드에 접속된 드레인 전극을 가지는 제 1 트랜지스터;
    상기 제 1 노드에 접속된 제 1 노드 제어부;
    제 2 노드에 접속된 게이트 전극과 저전위 전압 라인에 접속된 소스 전극 및 상기 출력 노드에 접속된 드레인 전극을 가지는 제 2 트랜지스터;
    상기 제 1 노드와 상기 제 2 노드 및 상기 저전위 전압 라인에 접속된 제 2 노드 제어부;
    상기 출력 노드에 접속된 출력 노드 제어부;
    상기 제 1 노드에 접속됨과 아울러 상기 출력 노드에 접속된 제 1 병렬 커패시터부; 및
    상기 제 1 클럭 신호 라인에 접속됨과 아울러 상기 제 2 노드에 접속된 제 2 병렬 커패시터부를 더 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 1 병렬 커패시터부는,
    상기 제 1 노드에 접속된 제 1 금속층과 상기 제 1 금속층을 덮는 게이트 절연막 및 상기 제 1 금속층에 중첩되도록 상기 게이트 절연막에 형성되어 상기 출력 노드에 접속된 제 2 금속층으로 이루어진 제 1 노드용 제 1 패턴 커패시터;
    상기 제 2 금속층과 상기 제 2 금속층을 덮는 보호막 및 상기 제 2 금속층에 중첩되도록 상기 보호막에 형성된 제 3 금속층으로 이루어진 제 1 노드용 제 2 패턴 커패시터; 및
    상기 제 3 금속층을 상기 제 1 금속층에 전기적으로 접속시키는 제 1 노드용 컨택홀을 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제 1 병렬 커패시터부는,
    상기 제 1 노드에 접속된 제 1 금속층과 상기 제 1 금속층을 덮는 게이트 절연막 및 상기 제 1 금속층에 중첩되도록 상기 게이트 절연막에 형성되어 상기 출력 노드에 접속된 제 2 금속층으로 이루어진 제 1 노드용 제 1 패턴 커패시터;
    상기 제 2 금속층과 상기 제 2 금속층을 덮는 평탄화막 및 상기 제 2 금속층에 중첩되도록 상기 평탄화막에 형성된 제 3 금속층으로 이루어진 제 1 노드용 제 2 패턴 커패시터;
    상기 제 2 금속층과 상기 평탄화막과 상기 제 3 금속층을 덮는 보호막 및 상기 제 2 금속층에 중첩됨과 아울러 제 3 금속층에 일부 중첩되도록 상기 보호막에 형성된 제 4 금속층으로 이루어진 제 1 노드용 제 3 패턴 커패시터;
    상기 제 4 금속층을 상기 제 1 금속층에 전기적으로 접속시키는 제 1 노드용 제 1 컨택홀; 및
    상기 제 4 금속층을 상기 제 3 금속층에 전기적으로 접속시키는 제 1 노드용 제 2 컨택홀을 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 제 2 병렬 커패시터부는,
    상기 제 2 노드에 접속된 제 1 금속층과 상기 제 1 금속층을 덮는 게이트 절연막 및 상기 제 1 금속층에 중첩되도록 상기 게이트 절연막에 형성되어 상기 제 1 클럭 신호 라인에 접속된 제 2 금속층으로 이루어진 제 2 노드용 제 1 패턴 커패시터;
    상기 제 2 금속층과 상기 제 2 금속층을 덮는 보호막 및 상기 제 2 금속층에 중첩되도록 상기 보호막에 형성된 제 3 금속층으로 이루어진 제 2 노드용 제 2 패턴 커패시터; 및
    상기 제 3 금속층을 상기 제 1 금속층에 전기적으로 접속시키는 제 2 노드용 컨택홀을 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 제 2 병렬 커패시터부는,
    상기 제 2 노드에 접속된 제 1 금속층과 상기 제 1 금속층을 덮는 게이트 절연막 및 상기 제 1 금속층에 중첩되도록 상기 게이트 절연막에 형성되어 상기 제 1 클럭 신호 라인에 접속된 제 2 금속층으로 이루어진 제 2 노드용 제 1 패턴 커패시터;
    상기 제 2 금속층과 상기 제 2 금속층을 덮는 평탄화막 및 상기 제 2 금속층에 중첩되도록 상기 평탄화막에 형성된 제 3 금속층으로 이루어진 제 2 노드용 제 2 패턴 커패시터;
    상기 제 2 금속층과 상기 평탄화막과 상기 제 3 금속층을 덮는 보호막 및 상기 제 2 금속층에 중첩됨과 아울러 제 3 금속층에 일부 중첩되도록 상기 보호막에 형성된 제 4 금속층으로 이루어진 제 2 노드용 제 3 패턴 커패시터;
    상기 제 4 금속층을 상기 제 1 금속층에 전기적으로 접속시키는 제 2 노드용 제 1 컨택홀; 및
    상기 제 4 금속층을 상기 제 3 금속층에 전기적으로 접속시키는 제 2 노드용 제 2 컨택홀을 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 1 항 내지 제 5 항 중 어느 한 한에 있어서,
    상기 제 1 노드 제어부는,
    게이트 스타트 신호 또는 이전단 스테이지들 중 어느 하나의 스테이지의 출력 노드에 접속된 게이트 전극과 정방향 스캔 신호 라인에 접속되는 소스 전극 및 상기 제 1 노드에 접속된 드레인 전극을 가지는 제 3 트랜지스터;
    이후단 스테이지들 중 어느 하나의 스테이지의 출력 노드 또는 게이트 스타트 신호 라인에 접속된 게이트 전극과 상기 제 1 노드에 접속된 소스 전극 및 역방향 스캔 신호 라인에 접속된 드레인 전극을 가지는 제 4 트랜지스터; 및
    상기 제 2 노드에 접속된 게이트 전극과 상기 제 1 노드에 접속된 소스 전극 및 상기 출력 노드에 접속된 드레인 전극을 가지는 제 5 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 1 항 내지 제 5 항 중 어느 한 한에 있어서,
    상기 제 2 노드 제어부는 상기 제 1 노드에 접속된 게이트 전극과 상기 제 2 노드에 접속된 소스 전극 및 상기 저전위 전압 라인에 접속된 드레인 전극을 가지는 제 6 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  8. 제 1 항 내지 제 5 항 중 어느 한 한에 있어서,
    상기 출력 노드 제어부는 제 2 클럭 신호 라인에 접속된 게이트 전극 상기 출력 노드에 접속된 소스 전극 및 상기 저전위 전압 라인에 접속된 드레인 전극을 가지는 제 7 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 서로 교차하도록 형성되어 화소 영역을 정의하는 복수의 게이트 라인들과 복수의 데이터 라인들을 가지는 표시 영역과 상기 표시 영역의 주변에 마련된 비표시 영역 및 상기 비표시 영역에 형성되어 상기 게이트 라인들에 게이트 신호를 공급하는 복수의 스테이지를 가지는 내장 쉬프트 레지스터를 가지는 액정 표시 패널을 포함하고,
    상기 복수의 스테이지 각각은,
    제 1 클럭 신호 라인과 출력 노드 사이에 접속되어 제 1 노드에 인가되는 제 1 노드 전압에 따라 상기 제 1 클럭 신호 라인으로부터 공급되는 제 1 클럭 신호를 상기 게이트 신호로 하여 상기 게이트 라인에 접속된 출력 노드에 공급하는 제 1 트랜지스터;
    상기 제 1 노드 전압을 제어하는 제 1 노드 제어부;
    저전위 전압이 인가되는 저전위 전압 라인과 상기 제 2 노드 및 상기 출력 노드에 접속되어 상기 제 2 노드에 인가되는 제 2 노드 전압에 따라 저전위 전압을 상기 출력 노드에 공급하는 제 2 트랜지스터;
    상기 제 1 노드와 상기 제 2 노드 및 상기 저전위 전압 라인에 접속되어 상기 제 1 노드 전압의 따라 상기 제 2 노드 전압을 제어하는 제 2 노드 제어부;
    상기 제 1 클럭 신호와 반전되는 전압 레벨을 가지는 제 2 클럭 신호에 따라 상기 저전위 전압을 상기 출력 노드에 공급하는 출력 노드 제어부;
    상기 제 1 노드와 상기 출력 노드 사이에 접속된 제 1 병렬 커패시터부; 및
    상기 제 1 클럭 신호 라인과 상기 제 2 노드 사이에 접속된 제 2 병렬 커패시터부를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  10. 제 9 항에 있어서,
    상기 제 1 병렬 커패시터부는 상기 제 1 노드와 상기 출력 노드 사이에 전기적으로 병렬 접속된 적어도 2개의 커패시터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  11. 제 9 항에 있어서,
    상기 제 2 병렬 커패시터부는 상기 제 2 노드와 상기 제 1 클럭 신호 라인 사이에 전기적으로 병렬 접속된 적어도 2개의 커패시터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 노드 제어부는,
    게이트 스타트 신호 또는 이전단 스테이지들 중 어느 하나의 스테이지의 출력 신호에 따라 정방향 스캔 신호를 상기 제 1 노드에 공급하는 제 3 트랜지스터;
    이후단 스테이지들 중 어느 하나의 스테이지의 출력 신호 또는 게이트 스타트 신호에 따라 상기 정방향 스캔 신호와 반대되는 전압을 가지는 역방향 스캔 신호를 상기 제 2 노드에 공급하는 제 4 트랜지스터; 및
    상기 제 2 노드 전압에 따라 상기 제 1 노드를 상기 출력 노드에 접속시키는 제 5 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  13. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 노드 제어부는 상기 제 1 노드 전압에 따라 상기 제 2 노드에 저전위 전압을 공급하는 제 6 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  14. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 출력 노드 제어부는 상기 제 2 클럭 신호에 상기 출력 노드에 저전위 전압을 공급하는 제 7 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  15. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 내장 쉬프트 레지스터는,
    상기 비표시 영역의 일측에 배치되어 복수의 게이트 라인 중 홀수번째 게이트 라인들 각각에 접속된 제 1 내장 쉬프트 레지스터; 및
    상기 비표시 영역의 타측에 배치되어 복수의 게이트 라인 중 짝수번째 게이트 라인들 각각에 접속된 제 2 내장 쉬프트 레지스터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
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