CN107301846A - 栅极驱动电路 - Google Patents

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Abstract

公开了栅极驱动电路，该栅极驱动电路包括多个级，该多个级之中的第k级包括输入电路、第一输出电路、第二输出电路、放电保持电路、第一下拉电路以及放电电路，其中，输入电路用于接收前一进位信号以及对第一节点进行预充电，第一输出电路用于输出第k栅极信号，第二输出电路用于输出第k进位信号，放电保持电路用于将时钟信号传输至第二节点以及将第二节点放电至第二低电压，第一下拉电路用于将第k栅极信号放电至第一低电压以及将第一节点和第k进位信号放电至第二低电压，放电电路用于响应于前一进位信号将第k进位信号放电至第二低电压。

Description

栅极驱动电路
相关申请的交叉引用
本申请要求于2016年4月14日提交至韩国知识产权局(KIPO)的第10-2016-0045766号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开的示例性实施方式的一个或多个方面涉及栅极驱动电路及包括该栅极驱动电路的显示设备。
背景技术
显示设备包括多个栅极线、多个数据线以及连接至多个栅极线和多个数据线的多个像素。显示设备包括用于将栅极信号顺序地提供至多个栅极线的栅极驱动电路和用于将数据信号输出至多个数据线的数据驱动电路。
栅极驱动电路包括具有多个驱动电路(下文中称为驱动级)的移位寄存器。多个驱动级分别输出与多个栅极线对应的栅极信号。多个驱动级中的每个包括多个操作地连接的晶体管。
在本背景部分公开的以上信息是为了提高对发明构思的背景的理解，并且因此，其可包含不构成现有技术的信息。
发明内容
本公开示例性实施方式的一个或多个方面针对可靠性提高的栅极驱动电路。
本公开示例性实施方式的一个或多个方面针对包括可靠性提高的栅极驱动电路的显示设备。
根据发明构思的示例性实施方式，栅极驱动电路包括多个级，该多个级配置成向显示面板的栅极线提供栅极信号，该多个级之中的第k级包括输入电路、第一输出电路、第二输出电路、放电保持电路、第一下拉电路以及放电电路，其中，输入电路配置成从前一级接收前一进位信号以及对第一节点进行预充电；第一输出电路配置成响应于第一节点的信号，将时钟信号作为第k栅极信号输出；第二输出电路配置成响应于第一节点的信号，将时钟信号作为第k进位信号输出；放电保持电路配置成响应于时钟信号，将时钟信号传输至第二节点，以及响应于第k进位信号，将第二节点放电至第二低电压；第一下拉电路配置成响应于第二节点的信号和来自后一级的后一进位信号，将第k栅极信号放电至第一低电压，以及将第一节点和第k进位信号放电至第二低电压；放电电路配置成响应于前一进位信号，将第k进位信号放电至第二低电压，其中k是大于或等于2的自然数。
在实施方式中，放电电路可包括第一放电晶体管，该第一放电晶体管包括连接至用于输出第k进位信号的进位输出端子的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至用于接收前一级的前一进位信号的第一输入端子的栅电极。
在实施方式中，放电保持电路可包括第一保持晶体管、第二保持晶体管、第三保持晶体管以及第四保持晶体管，其中，第一保持晶体管包括连接至用于接收时钟信号的时钟端子的第一电极、第二电极、以及连接至时钟端子的栅电极，第二保持晶体管包括连接至时钟端子的第一电极、连接至第二节点的第二电极、以及连接至第一保持晶体管的第二电极的栅电极，第三保持晶体管包括连接至第一保持晶体管的第二电极的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至用于输出第k进位信号的进位输出端子的栅电极，第四保持晶体管包括连接至第二节点的第一电极、连接至第二电压端子的第二电极、以及连接至进位输出端子的栅电极。
在实施方式中，第一下拉电路可包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管以及第五下拉晶体管，其中，第一下拉晶体管包括连接至第一节点的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至用于接收后一进位信号的第二输入端子的栅电极，第二下拉晶体管包括连接至用于输出第k栅极信号的栅极输出端子的第一电极、连接至用于接收第一低电压的第一电压端子的第二电极、以及连接至第二节点的栅电极，第三下拉晶体管包括连接至栅极输出端子的第一电极、连接至第一电压端子的第二电极、以及连接至第二输入端子的栅电极，第四下拉晶体管包括连接至用于输出第k进位信号的进位输出端子的第一电极、连接至第二电压端子的第二电极、以及连接至第二节点的栅电极，第五下拉晶体管包括连接至进位输出端子的第一电极、连接至第二电压端子的第二电极、以及连接至第二输入端子的栅电极。
在实施方式中，栅极驱动电路还可包括第二下拉电路，该第二下拉电路配置成响应于第二节点的信号将第一节点放电至第二低电压。
在实施方式中，第二下拉电路可包括第六下拉晶体管，该第六下拉晶体管包括连接至第一节点的第一电极、连接至第二电压端子的第二电极以及连接至第二节点的栅电极。
在实施方式中，放电电路还可包括第二放电晶体管，该第二放电晶体管包括连接至第二节点的第一电极、连接至第二电压端子的第二电极以及连接至第一输入端子的栅电极。
根据发明构思的示例性实施方式，栅极驱动电路包括多个级，该多个级之中的第k级包括输入电路、第一输出电路、第二输出电路、放电保持电路、第一下拉电路以及进位反馈电路，其中，输入电路配置成从前一级接收前一进位信号以及对第一节点进行预充电；第一输出电路配置成响应于第一节点的信号将时钟信号作为第k栅极信号输出；第二输出电路配置成响应于第一节点的信号将时钟信号作为第k进位信号输出；放电保持电路配置成响应于时钟信号将时钟信号传输至第二节点，以及响应于第k进位信号将第二节点放电至第二低电压；第一下拉电路配置成响应于第二节点的信号和来自后一级的后一进位信号，将第k栅极信号放电至第一低电压，并且将第一节点和第k进位信号放电至第二低电压；进位反馈电路配置成响应于第一节点的信号将第k进位信号反馈为前一进位信号，其中k是大于或等于2的自然数。
在实施方式中，栅极驱动电路还可包括第一输入端子、第二输入端子、进位输出端子以及三输入端子，其中，第一输入端子配置成接收前一进位信号，第二输入端子配置成接收后一进位信号，进位输出端子配置成输出第k进位信号，第三输入端子配置成接收从进位输出端子输出的第k进位信号。
在实施方式中，进位反馈电路可包括第一反馈晶体管和第二反馈晶体管，其中，第一反馈晶体管包括连接至第三输入端子的第一电极、第二电极、以及连接至第三输入端子的栅电极，第二反馈晶体管包括连接至第一反馈晶体管的第二电极的第一电极、连接至第一输入端子的第二电极以及连接至第一节点的栅电极。
在实施方式中，栅极驱动电路还可包括放电电路，该放电电路配置成响应于前一进位信号将第k进位信号放电至第二低电压。
在实施方式中，放电电路可包括第一放电晶体管，该第一放电晶体管包括连接至进位输出端子的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至第一输入端子的栅电极。
在实施方式中，放电电路还可包括第二放电晶体管，该第二放电晶体管包括连接至第二节点的第一电极、连接至第二电压端子的第二电极、以及连接至第一输入端子的栅电极。
根据发明构思的示例性实施方式，栅极驱动电路包括多个级，该多个级配置成向显示面板的栅极线提供栅极信号，该多个级之中的第k级包括输入电路、第一输出电路、第二输出电路、放电保持电路、第一下拉电路、第二下拉电路、第三下拉电路以及放电电路，其中，输入电路配置成从前一级接收前一进位信号以及对第一节点进行预充电；第一输出电路配置成响应于第一节点的信号将时钟信号作为第k栅极信号输出；第二输出电路配置成响应于第一节点的信号将时钟信号作为第k进位信号输出；放电保持电路配置成响应于时钟信号将时钟信号传输至第二节点，以及响应于第k进位信号将第二节点放电至第二低电压；第一下拉电路配置成响应于第二节点的信号和来自第一后一级的第一后一进位信号，将第k栅极信号放电至第一低电压，以及将第一节点和第k进位信号放电至第二低电压；第二下拉电路配置成响应于第二节点的信号将第一节点放电至第二低电压；第三下拉电路配置成响应于来自第二后一级的第二后一进位信号将第一节点放电至第二低电压；放电电路配置成响应于前一进位信号将第k进位信号放电至第二低电压，其中k是大于或等于2的自然数。
在实施方式中，放电电路可包括第一放电晶体管，该第一放电晶体管包括连接至用于输出第k进位信号的进位输出端子的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至用于接收前一进位信号的第一输入端子的栅电极。
在实施方式中，第一下拉电路可包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、第六下拉晶体管以及第七下拉晶体管，其中，第一下拉晶体管包括连接至第一节点的第一电极、第二电极、以及连接至用于接收第一后一进位信号的第二输入端子的栅电极，第二下拉晶体管包括连接至第一下拉晶体管的第二电极的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至第一下拉晶体管的第二电极的栅电极，第三下拉晶体管包括连接至用于输出第k栅极信号的栅极输出端子的第一电极、连接至用于接收第一低电压的第一电压端子的第二电极、以及连接至第二节点的栅电极，第四下拉晶体管包括连接至栅极输出端子的第一电极、连接至第一电压端子的第二电极、以及连接至第一后一级的第二输入端子的栅电极，第五下拉晶体管包括连接至用于输出第k进位信号的进位输出端子的第一电极、连接至第二电压端子的第二电极、以及连接至第二节点的栅电极，第六下拉晶体管包括连接至进位输出端子的第一电极、连接至第二电压端子的第二电极、以及连接至第二输入端子的栅电极，第七下拉晶体管包括连接至第二节点的第一电极、连接至第二电压端子的第二电极、以及连接至第一输入端子的栅电极。
在实施方式中，第一下拉电路可包括第一下拉晶体管、第二下拉晶体管以及第三下拉晶体管，其中，第一下拉晶体管包括连接至第一节点的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至用于接收第一后一进位信号的第二输入端子的栅电极，第二下拉晶体管包括连接至用于输出第k栅极信号的栅极输出端子的第一电极、连接至第一电压端子的第二电极、以及连接至用于从第一后一级接收第一后一进位信号的第二输入端子的栅电极，第三下拉晶体管包括连接至用于输出第k进位信号的进位输出端子的第一电极、连接至第二电压端子的第二电极、以及连接至第二节点的栅电极。
在实施方式中，第二下拉电路可包括第四下拉晶体管，该第四下拉晶体管包括连接至第一节点的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极和连接至第二节点的栅电极，以及第三下拉电路可包括第五下拉晶体管，该第五下拉晶体管包括连接至第一节点的第一电极、连接至用于接收第二低电压的第二电压端子的第二电极、以及连接至用于接收第二后一进位信号的第三输入端子的栅电极。
在实施方式中，来自前一级的前一进位信号可以是来自第k-1级的第k-1进位信号，来自第一后一级的第一后一进位信号可以是来自第k+1级的第k+1进位信号，以及来自第二后一级的第二后一进位信号可以是来自第k+2级的第k+2进位信号。
根据发明构思的示例性实施方式，显示设备包括显示面板、栅极驱动电路以及数据驱动电路，其中，显示面板包括分别连接至多个栅极线和多个数据线的多个像素，栅极驱动电路包括用于将栅极信号输出至多个栅极线的多个级，数据驱动电路配置成驱动多个数据线，其中，多个级之中的第k级(k是大于或等于2的自然数)包括输入电路、第一输出电路、第二输出电路、放电保持电路、第一下拉电路和放电电路，其中，输入电路配置成从前一级接收前一进位信号以及对第一节点进行预充电，第一输出电路配置成响应于第一节点的信号将时钟信号作为第k栅极信号输出，第二输出电路配置成响应于第一节点的信号将时钟信号作为第k进位信号输出，放电保持电路配置成响应于时钟信号将时钟信号传输至第二节点以及响应于第k进位信号将第二节点放电至第二低电压，第一下拉电路配置成响应于第二节点的信号和来自后一级的后一进位信号将第k栅极信号放电至第一低电压以及将第一节点和第k进位信号放电至第二低电压，放电电路配置成响应于前一进位信号将第k进位信号放电至第二低电压。
根据发明构思的示例性实施方式，显示设备包括显示面板、栅极驱动电路以及数据驱动电路，其中，显示面板包括分别连接至多个栅极线和多个数据线的多个像素，栅极驱动电路包括用于将栅极信号输出至多个栅极线的多个级，数据驱动电路配置成驱动多个数据线，其中，多个级之中的第k级(k是大于或等于2的自然数)包括输入电路、第一输出电路、第二输出电路、放电保持电路、第一下拉电路以及进位反馈电路，其中，输入电路配置成从前一级接收前一进位信号以及对第一节点进行预充电，第一输出电路配置成响应于第一节点的信号将时钟信号作为第k栅极信号输出，第二输出电路配置成响应于第一节点的信号将时钟信号作为第k进位信号输出，放电保持电路配置成响应于时钟信号将时钟信号传输至第二节点以及响应于第k进位信号将第二节点放电至第二低电压，第一下拉电路配置成响应于第二节点的信号和来自后一级的后一进位信号将第k栅极信号放电至第一低电压以及将第一节点和第k进位信号放电至第二低电压，进位反馈电路配置成响应于第一节点的信号将第k进位信号反馈为前一进位信号。
附图说明
包括附图以提供对发明构思的进一步理解，以及附图被并入本说明书并构成本说明书的一部分。附图示出了发明构思的示例性实施方式，以及连同描述一起用于说明发明构思的方面和特征。在附图中：
图1是根据发明构思的实施方式的显示设备的平面图；
图2是示出了根据发明构思的实施方式的显示设备的信号的时序图；
图3是根据发明构思的实施方式的像素的等效电路图；
图4是根据发明构思的实施方式的像素的剖视图；
图5是示出了根据发明构思的实施方式的栅极驱动电路的框图；
图6是根据发明构思的实施方式的驱动级的电路图；
图7是示出了图6中示出的驱动级的操作的时序图；
图8是示出了根据图6中示出的驱动级的操作的信号变化的示图；
图9是示出了当图6中示出的驱动级中的放电晶体管不工作时从图5中示出的驱动级输出的进位信号的示图；
图10是示出了当图6中示出的驱动级中的放电晶体管工作时从图5中示出的驱动级输出的进位信号的示图；
图11是根据发明构思的另一实施方式的驱动级的电路图；
图12是示出了根据发明构思的另一实施方式的栅极驱动电路的框图；
图13是示出了根据发明构思的实施方式的驱动级的电路图；
图14是示出了当图13中示出的进位反馈电路不工作时施加于输入晶体管的第一电极和第二电极的信号的波形的示图；
图15是示出了当图13中示出的进位反馈电路工作时施加于输入晶体管的第一电极和第二电极的信号的波形的示图；
图16是示出了根据发明构思的实施方式的驱动级的电路图；
图17是示出了根据发明构思的实施方式的驱动级的电路图；
图18是示出了根据发明构思的另一实施方式的栅极驱动电路的框图；
图19是根据发明构思的实施方式的驱动级的电路图；
图20是示出了根据发明构思的实施方式的驱动级的电路图；
图21是示出了根据发明构思的另一实施方式的栅极驱动电路的框图；
图22是根据发明构思的实施方式的驱动级的电路图；以及
图23是示出了根据发明构思的实施方式的驱动级的电路图。
具体实施方式
下文中，将参照附图更详细地描述示例性实施方式。然而，本发明构思可以以多种不同形式实施而不应该被理解为仅限于本文中示出的实施方式。更确切地，这些实施方式被提供为示例以使得本公开将是周全和完整的，并且将向本领域技术人员充分地传达发明构思的方面和特征。相应地，可不描述对于本领域的普通技术人员完整理解发明构思的方面和特征所不必要的过程、元件和技术。除非另有说明，否则在全部附图和文字描述中，相同的附图标记代表相同的元件，并且因此，可不对它们进行重复描述。
在附图中，为了清晰，可能夸大和/或简化元件、层和区域的相对尺寸。为了便于说明，本文中可使用诸如“在……下(beneath)”、“在……之下(below)”、“下(lower)”、“在……下方(under)”、“在……之上(above)”、“上(upper)”等的空间相对用语来描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解的是，除附图中描绘的定向之外，空间相对用语旨在还包括设备在使用或在操作中的不同的定向。例如，如果附图中的设备翻转，则描述为在其它元件或特征“之下”或“下”或“下方”的元件将被定向为在该其它元件或特征“之上”。因此，示例用语“在……之下(below)”和“在……下方(under)”可包含在……之上和在……之下两个定向。设备可另外定向(例如，旋转90度或处于其它定向)，并且本文中所使用的空间相对描述语应被相应地解释。
将理解的是，虽然用语“第一”、“第二”、“第三”等可在本文中用于描述各种元件、部件、区域、层和/或区段，但是这些元件、部件、区域、层和/或区段不应受这些用语限制。这些用语用于将一个元件、部件、区域、层或区段与另一元件、部件、区域、层或区段区分开。因此，在不背离本发明构思的精神和范围的情况下，下文描述的第一元件、第一部件、第一区域、第一层或第一区段可称为第二元件、第二部件、第二区域、第二层或第二区段。
将理解的是，当元件或层被称为在另一元件或层“上”、“连接至”或“联接至”另一元件或层时，其可直接在该另一元件或层上、直接连接或直接联接至该另一元件或层，或者可存在一个或多个中间元件或层。此外，还将理解的是，当元件或层被称为在两个元件或层“之间”时，其可以是该两个元件或层之间唯一的元件或层，或者也可存在一个或多个中间元件或层。
本文中所使用的术语出于描述特定实施方式的目的，并不旨在限制发明构思。如本文中使用的，除非上下文清楚地另有指示，否则单数形式“一(a)”和“一(an)”旨在也包括复数形式。还将理解的是，当在本说明书中使用时，用语“包含”、“包含有”、“包括”和“包括有”表示所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组的存在或添加。如本文中所使用的，用语“和/或”包括关联所列项中的一个或多个的任何和全部组合。当诸如“……中的至少一个”的表述在元件列表之后时，修饰整个元件列表并不修饰列表中的单个元件。
如本文中所使用的，用语“基本上”、“约”和类似的用语用作近似的用语，而不用作程度的用语，并且旨在说明将被本领域普通技术人员所辨识的测量值或计算值中的固有偏差。此外，当描述发明构思的实施方式时，“可以(may)”的使用涉及“发明构思的一个或多个实施方式”。如本文中所使用的，用语“使用(use)”、“使用(using)”和“使用的(used)”可认为分别与用语“利用(utilize)”、“利用(utilizing)”和“利用的(utilized)”同义。此外，用语“示例性的”旨在表示示例或图例。
可利用任何合适的硬件、固件(例如，专用集成电路)、软件或软件、固件和硬件的组合来实施本文中描述的根据发明构思的实施方式的电子设备或电气设备和/或任何其它相关的设备或部件。例如，这些设备的多种部件可形成在一个集成电路(IC)芯片上或形成在分离的IC芯片上。此外，这些设备的多种部件可实现于柔性印刷电路膜、带式载体封装(TCP)、印刷电路板(PCB)上，或者形成在一个衬底上。此外，这些设备的多种部件可以是运行于一个或多个处理器上、运行于一个或多个计算设备中、执行计算机程序指令以及与其它系统部件交互以执行本文中描述的各种功能的进程或线程。计算机程序指令存储在存储器中，该存储器可利用标准存储设备(诸如，例如随机存取存储器(RAM))实现于计算设备中。计算机程序指令也可存储在其它非暂时性计算机可读介质(诸如，例如CD-ROM、闪存驱动器等)中。此外，本领域技术人员应认识到，在不背离发明构思的示例性实施方式的精神和范围的情况下，多种计算设备的功能可被组合到或集成到单个计算设备中，或特定计算设备的功能可跨一个或多个其它计算设备分布。
除非另有限定，否则本文中所使用的全部术语(包括技术术语和科学术语)具有与本发明构思所属技术领域的普通技术人员的通常理解相同的含义。还将理解的是，除非本文中明确地如此限定，否则诸如常用词典中限定的术语的术语应当解释为具有与其在相关技术领域和/或本说明书的上下文中的含义一致的含义，并且不应当以理想化或过于正式的含义进行解释。
图1是根据发明构思的实施方式的显示设备的平面图。图2是示出了根据发明构思的实施方式的显示设备的信号的时序图。
如图1和图2中所示，根据发明构思的实施方式的显示设备包括显示面板DP、栅极驱动电路110、数据驱动电路120以及驱动控制器130。
显示面板DP不被具体限制，并且例如，可包括各种显示面板，例如，液晶显示面板、有机发光显示面板、电泳显示面板和/或电润湿显示面板。为了方便起见，在下文中，显示面板DP被描述为液晶显示面板。包括液晶显示面板的液晶显示设备还可包括偏振器和背光单元(例如，背光或背光源)。
显示面板DP包括第一衬底DS1、与第一衬底DS1隔开的第二衬底DS2以及布置在第一衬底DS1和第二衬底DS2之间的液晶层LCL(参见图4)。在平面上，显示面板DP包括显示区DA和非显示区NDA，其中，多个像素PX11至PXnm位于显示区DA中，非显示区NDA围绕显示区DA。
显示面板DP包括布置在第一衬底DS1上的多个栅极线GL1至GLn以及与多个栅极线GL1至GLn交叉的多个数据线DL1至DLm。多个栅极线GL1至GLn连接至栅极驱动电路110。多个数据线DL1至DLm连接至数据驱动电路120。为了方便起见，在图1中示出了多个栅极线GL1至GLn中的仅一些以及多个数据线DL1至DLm中的仅一些。
此外，为了方便起见，在图1中示出多个像素PX11至PXnm中的仅一些。多个像素PX11至PXnm分别连接至多个栅极线GL1至GLn之中的相应栅极线和多个数据线DL1至DLm之中的相应数据线。
多个像素PX11至PXnm可根据待显示的颜色被分成多个组。多个像素PX11至PXnm中的每一个可显示原色中的任一种。原色可包括红色、绿色、蓝色以及白色。然而，发明构思不限于此，例如，原色还可包括(或可替代地包括)多种颜色，诸如，黄色、青色、品红色等。
栅极驱动电路110和数据驱动电路120中的每一个从驱动控制器130接收控制信号。驱动控制器130可布置在主电路板MCB上。驱动控制器130从外部图形控制单元(例如，外部图形控制器)接收图像数据和控制信号。控制信号可包括用于区分帧区段Ft-1、Ft和Ft+1的垂直同步信号Vsync、用于区分水平区段HP的水平同步信号Hsync(例如，行区分信号)、数据使能信号(其例如可仅在数据被输出的区段期间处于高电平以显示数据进入区域)以及时钟信号。
在帧区段Ft-1、Ft和Ft+1中的每个期间，栅极驱动电路110基于通过信号线GSL从驱动控制器130接收的控制信号(下文中称为栅极控制信号)生成栅极信号G1至Gn，并将栅极信号G1至Gn输出至多个栅极线GL1至GLn。栅极信号G1至Gn可与水平区段HP对应地顺序输出。栅极驱动电路110和像素PX11至PXnm可通过薄膜工艺并发地(例如，同时地)形成。例如，栅极驱动电路110可在非显示区NDA(例如，在非显示区NDA上或在非显示区NDA中)安装为氧化物半导体TFT栅极驱动器电路(OSG)。
图1示出了连接至多个栅极线GL1至GLn的左端的一个栅极驱动电路110。然而，发明构思不限于此，并且根据实施方式，显示设备可包括两个栅极驱动电路。两个栅极驱动电路中的一个可连接至多个栅极线GL1至GLn的左端，以及另一个可连接至多个栅极线GL1至GLn的右端。此外，两个栅极驱动电路中的一个可连接至奇数栅极线，以及另一个可连接至偶数栅极线。
数据驱动电路120基于从驱动控制器130接收的控制信号(下文中称为数据控制信号)、根据从驱动控制器130提供的图像数据生成灰度电压(例如，灰阶电压)。数据驱动电路120将灰度电压作为数据电压DS输出至多个数据线DL1至DLm。
数据电压DS可包括正数据电压和/或负数据电压，其中，正数据电压具有相对于共用电压的正值，负数据电压具有相对于共用电压的负值。例如，在水平区段HP中的每一个期间，施加于数据线DL1至DLm的数据电压DS中的一些可具有正极性，以及其它的可具有负极性。数据电压DS的极性可根据帧区段Ft-1、Ft以及Ft+1反转以防止或减小液晶的劣化。数据驱动电路120可响应于反转信号生成以每个帧区段单位反转的数据电压DS。
数据驱动电路120可包括驱动芯片121和柔性电路板122，其中，驱动芯片121安装在柔性电路板122上。数据驱动电路120可包括多个驱动芯片121和多个柔性电路板122。柔性电路板122将主电路板MCB电连接至第一衬底DS1。多个驱动芯片121向多个数据线DL1至DLm之中的相应数据线提供数据信号。
作为示例，图1示出了带式载体封装(TCP)型的数据驱动电路120。根据发明构思的另一实施方式，数据驱动电路120可通过在玻璃上制作芯片(COG)方法布置在第一衬底DS1的非显示区NDA上。
图3是根据发明构思的实施方式的像素的等效电路图。图4是根据发明构思的实施方式的像素的剖视图。图1中示出的多个像素PX11至PXnm中的每一个可具有与图3中示出的电路结构相同或基本上相同的电路结构。
如图3中所示，像素PXij包括像素薄膜晶体管(下文中称为像素晶体管)TR、液晶电容器Clc以及存储电容器Cst。下文中，在说明书中，晶体管是指薄膜晶体管。根据发明构思的实施方式，可省略存储电容器Cst。
像素晶体管TR电连接至第i栅极线GLi和第j数据线DLj。响应于从第i栅极线GLi接收的栅极信号，像素晶体管TR输出与从第j数据线DLj接收的数据信号对应的像素电压。
液晶电容器Clc以从像素晶体管TR输出的像素电压充电。液晶层LCL(见图4)中包括的液晶指向矢的排列根据液晶电容器Clc中充电的充电量改变。入射至液晶层LCL的光可根据液晶指向矢的排列被传输或被阻挡。
存储电容器Cst与液晶电容器Clc并联连接。在设置或预定的区段期间，存储电容器Cst维持或基本上维持液晶指向矢的排列。
如图4中所示，像素晶体管TR包括连接至第i栅极线GLi(见图3)的控制电极GE、与控制电极GE重叠的活化部AL、连接至第j数据线DLj(见图3)的第一电极SE以及与第一电极SE隔开的第二电极DE。
液晶电容器Clc包括像素电极PE和共用电极CE。存储电容器Cst包括像素电极PE和与像素电极PE重叠的存储线STL的一部分。
第i栅极线GLi和存储线STL布置在第一衬底DS1的一个表面上。控制电极GE从第i栅极线GLi分支出。第i栅极线GLi和存储线STL可包括金属(例如，Al、Ag、Cu、Mo、Cr、Ta、Ti等)或其合金。第i栅极线GLi和存储线STL可具有多层结构，并且例如，可包括Ti层和Cu层。
覆盖控制电极GE和存储线STL的第一绝缘层10布置在第一衬底DS1的一个表面上。第一绝缘层10可包括从无机材料和有机材料中选择的至少一种。第一绝缘层10可以是有机层或无机层。第一绝缘层10可具有多层结构，并且例如，可包括硅氮化物层和/或硅氧化物层。
与控制电极GE重叠的活化部AL布置在第一绝缘层10上。活化部AL可包括半导体层和欧姆接触层。半导体层布置在第一绝缘层10上，以及欧姆接触层布置半导体层上。
第二电极DE和第一电极SE布置在活化部AL上。第二电极DE和第一电极SE彼此隔开。第二电极DE和第一电极SE中的每一个与控制电极GE部分地重叠。
覆盖活化部AL、第二电极DE和第一电极SE的第二绝缘层20布置在第一绝缘层10上。第二绝缘层20可包括从无机材料和有机材料中选择的至少一种。第二绝缘层20可以是有机层或无机层。第二绝缘层20可具有多层结构，并且例如，可包括硅氮化物层和/或硅氧化物层。
虽然图1中示例性地示出了具有交错结构的像素晶体管TR，但像素晶体管TR的结构不限于此。例如，在另一实施方式中，像素晶体管TR可具有平面结构。
第三绝缘层30布置在第二绝缘层20上。第三绝缘层30提供平坦表面。第三绝缘层30可包括有机材料。
像素电极PE布置在第三绝缘层30上。像素电极PE通过穿透第二绝缘层20和第三绝缘层30的接触孔CH连接至第二电极DE。覆盖像素电极PE的定向层可布置在第三绝缘层30上。
滤色器层CF布置在第二衬底DS2的一个表面上。共用电极CE布置在滤色器层CF上。共用电压施加于共用电极CE。共用电压和像素电压可具有不同的值。覆盖共用电极CE的定向层可布置在共用电极CE上。另一绝缘层可布置在滤色器层CF和共用电极CE之间。
像素电极PE和共用电极CE与在它们之间的液晶层LCL形成液晶电容器Clc。此外，像素电极PE和存储线STL的、其间布置有第一绝缘层10、第二绝缘层20和第三绝缘层30的部分形成存储电容器Cst。存储线STL接收存储电压，存储电压具有与像素电压的值不同的值。存储电压可具有与共用电压的值相同的值。
图4中示出的像素PXij仅仅是一个示例。与图4中示出的不同，滤色器层CF和共用电极CE中的至少一个可布置在第一衬底DS1上。即，根据发明构思的实施方式的液晶显示面板可包括呈垂直定向(VA)模式、图案化垂直定向(PVA)模式、面内切换(IPS)模式、边缘场切换(FFS)模式或面到线切换(PLS)模式的像素。
图5是示出了根据发明构思的实施方式的栅极驱动电路的框图。
如图5中所示，栅极驱动电路110包括多个驱动级SRC1至SRCn和虚拟驱动级SRCn+1。多个驱动级SRC1至SRCn和虚拟驱动级SRCn+1具有级联关系，其中，它们响应于从前一级输出的进位信号和从后一级输出的进位信号操作。
多个驱动级SRC1至SRCn中的每一个从图1中示出的驱动控制器130接收第一低电压VSS1、第二低电压VSS2以及第一时钟信号CKV和第二时钟信号CKVB中的一个。第一驱动级SRC1和虚拟驱动级SRCn+1中的每一个还接收开始信号STV。
根据发明构思的实施方式，多个驱动级SRC1至SRCn分别连接至多个栅极线GL1至GLn。多个驱动级SRC1至SRCn分别向多个栅极线GL1至GLn提供栅极信号G1至Gn。根据发明构思的实施方式，连接至多个驱动级SRC1至SRCn的栅极线可以是全部栅极线之中的奇数栅极线和/或偶数栅极线。
多个驱动级SRC1至SRCn和虚拟驱动级SRCn+1中的每一个包括第一输入端子IN1、第二输入端子IN2、栅极输出端子OUT、进位输出端子CR、时钟端子CK、第一电压端子(例如，第一低电压端子或第一接地端子)V1以及第二电压端子(例如，第二低电压端子或第二接地端子)V2。
多个驱动级SRC1至SRCn中的每一个的栅极输出端子OUT连接至多个栅极线GL1至GLn之中的相应栅极线。从多个驱动级SRC1至SRCn生成的栅极信号G1至Gn通过栅极输出端子OUT被提供至多个栅极线GL1至GLn。
多个驱动级SRC1至SRCn中的每一个的进位输出端子CR电连接至相应驱动级的后一驱动级的第一输入端子IN1。此外，多个驱动级SRC2至SRCn(除第一驱动级SRC1之外)中的每一个的进位输出端子CR电连接至相应驱动级的前一驱动级的第二输入端子IN2。例如，驱动级SRC2至SRCn之中的第k驱动级SRCk的进位输出端子CR连接至后一驱动级第k+1驱动级SRCk+1的第一输入端子IN1和前一驱动级第k-1驱动级SRCk-1的第二输入端子IN2中的每一个。多个驱动级SRC1至SRCn和虚拟驱动级SRCn+1中的每一个的进位输出端子CR输出进位信号。
多个驱动级SRC2至SRCn和虚拟驱动级SRCn+1中的每一个的第一输入端子IN1接收相应驱动级的前一驱动级的进位信号。例如，第k驱动级SRCk的第一输入端子IN1接收前一驱动级第k-1驱动级SRCk-1的进位信号CRk-1。多个驱动级SRC1至SRCn之中的第一驱动级SRC1的第一输入端子IN1从图1中示出的驱动控制器130接收开始信号STV，而不是前一驱动级的进位信号。
多个驱动级SRC1至SRCn中的每一个的第二输入端子IN2从相应驱动级的后一驱动级的进位输出端子CR接收进位信号。例如，第k驱动级SRCk的第二输入端子IN2接收从第k+1驱动级SRCk+1的进位输出端子CR输出的进位信号CRk+1。根据发明构思的另一实施方式，多个驱动级SRC1至SRCn中的每一个的第二输入端子IN2可电连接至相应驱动级的后一驱动级的栅极输出端子OUT。第n驱动级SRCn的第二输入端子IN2接收从虚拟驱动级SRCn+1的进位输出端子CR输出的进位信号CRn+1。
多个驱动级SRC1至SRCn中的每一个的时钟端子CK接收第一时钟信号CKV和第二时钟信号CKVB中的一个。多个驱动级SRC1至SRCn之中的奇数驱动级(例如，SRC1、SRC3……SRCn-1)的时钟端子CK中的每一个可接收第一时钟信号CKV。多个驱动级SRC1至SRCn之中的偶数驱动级(例如，SRC2、SRC4……SRCn)的时钟端子CK中的每一个可接收第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB可具有彼此不同的相位。
多个驱动级SRC1至SRCn中的每一个的第一电压端子V1接收第一低电压(例如，第一接地电压)VSS1。多个驱动级SRC1至SRCn中的每一个的第二电压端子V2接收第二低电压(例如，第二接地电压)VSS2。第一低电压VSS1和第二低电压VSS2具有彼此不同的电压电平，并且第二低电压VSS2具有比第一低电压VSS1的电压电平更低的电压电平。
根据发明构思的实施方式，多个驱动级SRC1至SRCn中的每一个可省略第一输入端子IN1、第二输入端子IN2、栅极输出端子OUT、进位输出端子CR、时钟端子CK、第一电压端子V1和第二电压端子V2中的一个，和/或根据电路配置还可包括其它合适的端子。例如，可省略第一电压端子V1和第二电压端子V2中的一个。在这种情况下，多个驱动级SRC1至SRCn中的每一个接收第一低电压VSS1和第二低电压VSS2中的仅一个。此外，多个驱动级SRC1至SRCn的连接关系可多样地改变。
图6是根据发明构思的实施方式的驱动级的电路图。
图6示出了在图5中示出的多个驱动级SRC1至SRCn之中的第k驱动级SRCk，其中，k是大于或等于2的自然数。图5中示出的多个驱动级SRC1至SRCn中的每一个可具有与图6中示出的第k驱动级SRCk的电路结构相同或基本上相同的电路结构。图6中示出的驱动级SRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图6，第k驱动级SRCk包括输入电路210、第一输出电路220、第二输出电路230、放电保持电路240、第一下拉电路250以及放电电路270。第k驱动级SRCk还可包括第二下拉电路260。
输入电路210从第k-1驱动级SRCk-1接收第k-1进位信号CRk-1，并对第一节点N1进行预充电。响应于第一节点N1的信号，第一输出电路220将时钟信号CKV作为第k栅极信号Gk输出。响应于第一节点N1的信号，第二输出电路230将时钟信号CKV作为第k进位信号CRk输出。
响应于第一时钟信号CKV，放电保持电路240向第二节点N2传输第一时钟信号CKV，以及响应于第k进位信号CRk将第二节点N2放电至第二低电压VSS2。
响应于第二节点N2的信号和来自第k+1驱动级SRCk+1的第k+1进位信号CRk+1，第一下拉电路250将第k栅极信号Gk放电至第一低电压VSS1，以及将第一节点N1和第k进位信号CRk放电至第二低电压VSS2。响应于第二节点N2的信号，第二下拉电路260将第一节点N1放电至第二低电压VSS2。响应于第k-1进位信号CRk-1，放电电路270将第k进位信号CRk放电至第二低电压VSS2。
以下将更详细地描述输入电路210、第一输出电路220、第二输出电路230、放电保持电路240、第一下拉电路250、第二下拉电路260以及放电电路270的示例配置。
输入电路210包括输入晶体管TR1。输入晶体管TR1包括连接至第一输入端子IN1用于从第k-1驱动级SRCk-1接收第k-1进位信号CRk-1的第一电极、连接至第一节点N1的第二电极以及连接至第一输入端子IN1的栅电极。
第一输出电路220包括第一输出晶体管TR2和第一电容器C1。第一输出晶体管TR2包括连接至用于接收第一时钟信号CKV的时钟端子CK的第一电极、连接至用于输出第k栅极信号Gk的栅极输出端子OUT的第二电极以及连接至第一节点N1的栅电极。第一电容器C1连接在第一节点N1和栅极输出端子OUT之间。
第二输出电路230包括第二输出晶体管TR3。第二输出晶体管TR3包括连接至时钟端子CK的第一电极、连接至用于输出第k进位信号CRk的进位输出端子CR的第二电极以及连接至第一节点N1的栅电极。
放电保持电路240包括第一保持晶体管至第四保持晶体管TR4、TR5、TR6和TR7。第一保持晶体管TR4包括连接至时钟端子CK的第一电极、第二电极以及连接至时钟端子CK的栅电极。第二保持晶体管TR5包括连接至时钟端子CK的第一电极、连接至第二节点N2的第二电极以及连接至第一保持晶体管TR4的第二电极的栅电极。第三保持晶体管TR6包括连接至第一保持晶体管TR4的第二电极的第一电极、连接至用于接收第二低电压VSS2的第二电压端子V2的第二电极以及连接至用于输出第k进位信号CRk的进位输出端子CR的栅电极。第四保持晶体管TR7包括连接至第二节点N2的第一电极、连接至第二电压端子V2的第二电极以及连接至进位输出端子CR的栅电极。
第一下拉电路250包括第一下拉晶体管至第五下拉晶体管TR8、TR9、TR10、TR11和TR12。第一下拉晶体管TR8包括连接至第一节点N1的第一电极、连接至第二电压端子V2的第二电极以及连接至第二输入端子IN2的栅电极。第二下拉晶体管TR9包括连接至栅极输出端子OUT的第一电极、连接至用于接收第一低电压VSS1的第一电压端子V1的第二电极以及连接至第二节点N2的栅电极。第三下拉晶体管TR10包括连接至栅极输出端子OUT的第一电极、连接至第一电压端子V1的第二电极以及连接至第二输入端子IN2用于从第k+1驱动级SRCk+1接收第k+1进位信号CRk+1的栅电极。第四下拉晶体管TR11包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第二节点N2的栅电极。第五下拉晶体管TR12包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第二输入端子IN2的栅电极。
第二下拉电路260包括第六下拉晶体管TR13。第六下拉晶体管TR13包括连接至第一节点N1的第一电极、连接至第二电压端子V2的第二电极以及连接至第二节点N2的栅电极。
放电电路270包括第一放电晶体管TR14。第一放电晶体管TR14包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。
图7是示出了图6中示出的驱动级的操作的时序图。
参照图6和图7，在第一区段P1(时间上)期间，第一时钟信号CKV转变到高电平。在第二区段P2(时间上)期间，第一时钟信号CKV转变到低电平并且第k-1进位信号CRk-1转变到高电平。当输入晶体管TR1响应于第k-1进位信号CRk-1的高电平被导通时，第一节点N1被预充电至设置或预定的电压电平(例如，与第k-1进位信号CRk-1对应的电压电平)。
如果第一时钟信号CKV在第三区段P3(时间上)期间转变到高电平，则由于第一输出晶体管TR2被导通，第一节点N1的信号电平通过第一电容器C1升压，以及输出至栅极输出端子OUT的第k栅极信号Gk转变到高电平。此外，如果第一时钟信号CKV转变到高电平，则由于第二输出晶体管TR3被导通，输出至进位输出端子CR的第k进位信号CRk转变到高电平。此时，由于第三保持晶体管TR6和第四保持晶体管TR7通过高电平的第k进位信号CRk被导通，第二节点N2维持或基本上维持(或保持)第二低电压VSS2的电平。
在第四区段P4(时间上)期间，当第一时钟信号CKV转变到低电平时，第一输出晶体管TR2和第二输出晶体管TR3中的每一个截止。然后，如果来自第k+1驱动级SRCk+1的第k+1进位信号CRk+1转变到高电平，则第一下拉晶体管TR8、第三下拉晶体管TR10和第五下拉晶体管TR12被导通，第一节点N1和第k进位信号CRk放电至第二低电压VSS2，以及第k栅极信号Gk放电至第一低电压VSS1。
在第五区段P5(时间上)期间，如果第一时钟信号CKV转变到高电平，则由于放电保持电路240中的第一保持晶体管TR4和第二保持晶体管TR5被导通，高电平的第一时钟信号CKV传输至第二节点N2。由于在第二节点N2处于高电平时第二下拉晶体管TR9和第四下拉晶体管TR11被导通，因此，第k栅极信号Gk可以以第一低电压VSS1维持或基本上维持，以及第k进位信号CRk可以以第二低电压VSS2维持或基本上维持。
在第k栅极信号Gk和第k进位信号CRk在图2中示出的帧区段Ft期间从高电平转变到低电平之后，直到第k栅极信号Gk和第k进位信号CRk在后一帧区段Ft+1期间再次转变到高电平，由于图7中示出的第四区段P4和第五区段P5重复，第k栅极信号Gk和第k进位信号CRk可维持或基本上维持低电平。
图8是示出了根据图6中示出的驱动级的操作的信号变化的示图。
参照图6、图7以及图8，在第一区段P1期间，高电平的第一时钟信号CKV被提供至第一输出晶体管TR2和第二输出晶体管TR3中的每一个的第一电极。
当第一区段P1改变至第二区段P2时，第一时钟信号CKV从高电平转变到低电平，并且第k-1进位信号CRk-1从低电平转变到高电平。在第一节点N1响应于第k-1进位信号CRk-1而被预充电时第一时钟信号CKV的放电被延迟的情况下，在第二区段P2期间可发生第一输出晶体管TR2和第二输出晶体管TR3暂时被导通的时钟竞争效应(clock racing effect)。这种时钟竞争效应可能在远离图1中示出的驱动控制器130的驱动级中进一步加强。例如，当输入晶体管TR1、第一输出晶体管TR2以及第二输出晶体管TR3的阈值电压负向地移动时，由于时钟竞争效应引起的噪声可能增大。
图6中示出的放电电路270中的第一放电晶体管TR14在第二区段P2期间(即，当第k-1进位信号CRk-1处于高电平时)被导通，并将第k进位信号CRk放电至第二低电压VSS2。
图9是示出了当图6中示出的驱动级中的放电晶体管不工作时从图5中示出的驱动级输出的进位信号的示图。
图10是示出了当图6中示出的驱动级中的放电晶体管工作时从图5中示出的驱动级输出的进位信号的示图。
参照图6、图8以及图9，当放电电路270中的第一放电晶体管TR14不工作时，与从第一驱动级SRC1输出的进位信号CR1相比，从远离图1中示出的驱动控制器130的第五驱动级SRC5输出的进位信号CR5的时钟竞争效应变得进一步加强。
参照图6和图10，当第k-1进位信号CRk-1处于高电平时，由于放电电路270中的第一放电晶体管TR14被导通并且第k进位信号CRk放电至第二低电压VSS2，因此，进位信号CR1至CR5各自以稳定状态输出。
图11是根据发明构思的另一实施方式的的驱动级的电路图。
图11是示出了在图5中示出的多个驱动级SRC1至SRCn之中的第k驱动级ASRCk的示图，其中，k是大于或等于2的自然数。图5中示出的多个驱动级SRC1至SRCn中的每一个可具有与图11中示出的第k驱动级ASRCk的电路结构相同或基本上相同的电路结构。图11中示出的第k驱动级ASRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图11，第k驱动级ASRCk包括输入电路310、第一输出电路320、第二输出电路330、放电保持电路340、第一下拉电路350以及放电电路370。第k驱动级ASRCk还可包括第二下拉电路360。
由于图11中示出的第k驱动级ASRCk中的晶体管TR1至TR14具有与图6中示出的第k驱动级SRCk中的晶体管TR1至TR14的配置相同或基本上相同的配置，因此，使用相同的附图标记并且省略重复的描述。
图11中示出的放电电路370包括第一放电晶体管TR14和第二放电晶体管TR15。第一放电晶体管TR14包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。第二放电晶体管TR15包括连接至第二节点N2的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。
由于长时间驱动或高温环境，第二下拉电路360中的第六下拉晶体管TR13的阈值电压可能负向地移动。当第六下拉晶体管TR13的阈值电压负向地移动以及第一时钟信号CKV的下降时间被延迟时，由于第六下拉晶体管TR13被导通，第一节点N1的电压电平可以利用第二低电压VSS2放电。
由于第二放电晶体管TR15在高电平的第k-1进位信号CRk-1通过第一输入端子IN1被接收时导通，因此，第二放电晶体管TR15利用第二低电压VSS2使第二节点N2放电。因此，仅在图7中示出的第二区段P2期间，第六下拉晶体管TR13可维持或基本上维持截止状态。
图12是示出了根据发明构思的另一实施方式的栅极驱动电路的框图。
参照图12，栅极驱动电路110_1包括多个驱动级BSRC1至BSRCn和虚拟驱动级BSRCn+1。多个驱动级BSRC1至BSRCn和虚拟驱动级BSRCn+1具有级联关系，其中，它们响应于从前一级输出的进位信号和从后一级输出的进位信号而操作。
多个驱动级BSRC1至BSRCn中的每一个从图1中示出的驱动控制器130接收第一低电压(例如，第一接地电压)VSS1、第二低电压(例如，第二接地电压)VSS2以及第一时钟信号CKV和第二时钟信号CKVB中的一个。第一驱动级BSRC1和虚拟驱动级BSRCn+1中的每一个还接收开始信号STV。
根据发明构思的实施方式，多个驱动级BSRC1至BSRCn分别连接至多个栅极线GL1至GLn。多个驱动级BSRC1至BSRCn分别向多个栅极线GL1至GLn提供栅极信号G1至Gn。根据发明构思的实施方式，连接至多个驱动级BSRC1至BSRCn的栅极线GL1至GLn可以是全部栅极线之中的奇数栅极线和/或偶数栅极线。
多个驱动级BSRC1至BSRCn和虚拟驱动级BSRCn+1中的每一个包括第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、栅极输出端子OUT、进位输出端子CR、时钟端子CK、第一电压端子V1以及第二电压端子V2。
多个驱动级BSRC1至BSRCn中的每一个的进位输出端子CR电连接至相应驱动级的后一驱动级的第一输入端子IN1。此外，多个驱动级BSRC2至BSRCn中的每一个的进位输出端子CR电连接至前一驱动级的第二输入端子IN2，并且电连接至自身的第三输入端子IN3。例如，驱动级BSRC2至BSRCn之中的第k驱动级BSRCk的进位输出端子CR连接至第k-1驱动级BSRCk-1的第二输入端子IN2、第k+1驱动级BSRCk+1的第一输入端子IN1以及第k驱动级BSRCk的第三输入端子IN3。多个驱动级BSRC1至BSRCn和虚拟驱动级BSRCn+1中的每一个的进位输出端子CR输出进位信号。
由于图12中示出的多个驱动级BSRC1至BSRCn中的每一个中的第一输入端子IN1、第二输入端子IN2、第一电压端子V1、第二电压端子V2以及栅极输出端子OUT具有与图5中示出的多个驱动级SRC1至SRCn中的每一个的第一输入端子IN1、第二输入端子IN2、第一电压端子V1、第二电压端子V2以及栅极输出端子OUT的配置相同或基本上相同的配置，因此，省略重复的描述。
图13是示出了根据发明构思的实施方式的驱动级的电路图。
图13示出了在图12中示出的多个驱动级BSRC1至BSRCn之中的第k驱动级BSRCk，其中，k是大于或等于2的自然数。图12中示出的多个驱动级BSRC1至BSRCn中的每一个可具有与图13中示出的第k驱动级BSRCk的电路结构相同或基本上相同的电路结构。图13中示出的第k驱动级BSRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图13，第k驱动级BSRCk包括输入电路410、第一输出电路420、第二输出电路430、放电保持电路440、第一下拉电路450以及进位反馈电路470。第k驱动级BSRCk还可包括第二下拉电路460。
由于图13中示出的第k驱动级BSRCk中的输入电路410、第一输出电路420、第二输出电路430、放电保持电路440、第一下拉电路450以及第二下拉电路460具有与图6中示出的第k驱动级SRCk中的输入电路210、第一输出电路220、第二输出电路230、放电保持电路240、第一下拉电路250以及第二下拉电路260的配置相同或基本上相同的配置，因此，可省略重复的描述。
响应于第一节点N1的信号，进位反馈电路470将第k进位信号CRk反馈至第k-1进位信号CRk-1。进位反馈电路470可包括第一反馈晶体管TR21和第二反馈晶体管TR22。
第一反馈晶体管TR21包括连接至用于接收第k进位信号CRk的第三输入端子IN3的第一电极、第二电极以及连接至第三输入端子IN3的栅电极。第二反馈晶体管TR22包括连接至第一反馈晶体管TR21的第二电极的第一电极、连接至第一输入端子IN1用于从第k-1驱动级BSRCk-1接收第k-1进位信号CRk-1的第二电极以及连接至第一节点N1的栅电极。
参照图7和图13，在第二区段P2期间，第一时钟信号CKV转变到低电平以及第k-1进位信号CRk-1转变到高电平。当输入晶体管TR1响应于高电平的第k-1进位信号CRk-1而被导通时，第一节点N1被预充电至设置或预定的电压电平(例如，与第k-1进位信号CRk-1对应的电压电平)。
如果第一时钟信号CKV在第三区段P3期间转变到高电平，则由于第一输出晶体管TR2被导通，第一节点N1的信号电平通过第一电容器C1升压，并且输出至栅极输出端子OUT的第k栅极信号Gk转变到高电平。此外，如果第一时钟信号CKV转变到高电平，则由于第二输出晶体管TR3被导通，输出至进位输出端子CR的第k进位信号CRk转变到高电平。
图14是示出了当图13中示出的进位反馈电路不工作时施加于输入晶体管的第一电极和第二电极的信号的波形的示图。
参照图7、图13以及图14，在第三区段P3期间，第k-1进位信号CRk-1从高电平转变到低电平。在第三区段P3期间，第k-1进位信号CRk-1被提供至输入晶体管TR1的第一电极(例如，漏电极)，以及第一节点N1的电压电平被提供至输入晶体管TR1的第二电极(例如，源电极)。例如，当第k-1进位信号CRk-1的电压电平例如是-10V以及第一节点N1的电压电平例如是+34.5V时，输入晶体管TR1的第一电极和第二电极之间的电压差是44.5V。当输入晶体管TR1的漏电极-源电极之间的电压差大时，输入晶体管TR1可能被高电压应力劣化。
图15是示出了当图13中示出的进位反馈电路工作时施加于输入晶体管的第一电极和第二电极的信号的波形的示图。
参照图7、图13以及图15，在第三区段P3期间，第k-1进位信号CRk-1转变到低电平以及第k进位信号CRk转变到高电平。响应于高电平的第k进位信号CRk，第一反馈晶体管TR21被导通，以及响应于第一节点N1的高电平信号，第二反馈晶体管TR22被导通。当第一反馈晶体管TR21和第二反馈晶体管TR22被导通时，第k进位信号CRk被提供为第一输入端子IN1的第k-1进位信号CRk-1。例如，当在第三区段P3期间第k进位信号CRk是+11.5V以及第一节点N1的电压电平是+34.5V时，输入晶体管TR1的第一电极和第二电极之间的电压差是23V。由于在上文图14中示出的示例中，输入晶体管TR1的第一电极和第二电极之间的电压差是44.5V，因此，如图15中所示，输入晶体管TR1的漏电极-源电极之间的电压差被进位反馈电路470减小。
图16是示出了根据发明构思的实施方式的驱动级的电路图。
图16是示出了在图12中示出的多个驱动级BSRC1至BSRCn之中的第k驱动级CSRCk的示图，其中，k是大于或等于2的自然数。图12中示出的多个驱动级BSRC1至BSRCn中的每一个可具有与图16中示出的第k驱动级CSRCk的电路结构相同或基本上相同的电路结构。图16中示出的驱动级CSRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图16，第k驱动级CSRCk包括输入电路510、第一输出电路520、第二输出电路530、放电保持电路540、第一下拉电路550、进位反馈电路570以及放电电路580。第k驱动级CSRCk还可包括第二下拉电路560。
由于图16中示出的第k驱动级CSRCk中的输入电路510、第一输出电路520、第二输出电路530、放电保持电路540、第一下拉电路550、第二下拉电路560以及进位反馈电路570具有与图13中示出的输入电路410、第一输出电路420、第二输出电路430、放电保持电路440、第一下拉电路450、第二下拉电路460以及进位反馈电路470的配置相同或基本上相同的配置，因此，可省略重复的描述。
响应于第k-1进位信号CRk-1，放电电路580将第k进位信号CRk放电至第二低电压VSS2。放电电路580包括第一放电晶体管TR23。第一放电晶体管TR23包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。第一放电晶体管TR23在图7中示出的第二区段P2期间(即，当第k-1进位信号CRk-1处于高电平时)被导通，并将第k进位信号CRk放电至第二低电压VSS2。因此，即使第一时钟信号CKV的下降时间被延迟，也可防止或减小时钟竞争效应。
图17是示出了根据发明构思的实施方式的驱动级的电路图。
图17是示出了在图12中示出的多个驱动级BSRC1至BSRCn之中的第k驱动级DSRCk的示图，其中，k是大于或等于2的自然数。图12中示出的多个驱动级BSRC1至BSRCn中的每一个可具有与图17中示出的第k驱动级DSRCk的电路结构相同或基本上相同的电路结构。图17中示出的第k驱动级DSRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图17，第k驱动级DSRCk包括输入电路610、第一输出电路620、第二输出电路630、放电保持电路640、第一下拉电路650、进位反馈电路670以及放电电路680。第k驱动级DSRCk还可包括第二下拉电路660。
由于图17中示出的第k驱动级DSRCk中的输入电路610、第一输出电路620、第二输出电路630、放电保持电路640、第一下拉电路650、第二下拉电路660以及进位反馈电路670具有与图16中示出的输入电路510、第一输出电路520、第二输出电路530、放电保持电路540、第一下拉电路550、第二下拉电路560以及进位反馈电路570的配置相同或基本上相同的配置，因此，可省略重复的描述。
图17中示出的放电电路680包括第一放电晶体管TR23和第二放电晶体管TR24。第一放电晶体管TR23包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。第二放电晶体管TR24包括连接至第二节点N2的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。
由于长时间驱动或高温环境，第二下拉电路660中的第六下拉晶体管TR13的阈值电压可能负向地移动。当第六下拉晶体管TR13的阈值电压负向地移动以及第一时钟信号CKV的下降时间被延迟时，第六下拉晶体管TR13可被导通。
由于第二放电晶体管TR24在高电平的第k-1进位信号CRk-1通过第一输入端子IN1被接收时导通，因此，第二放电晶体管TR24利用第二低电压VSS2使第二节点N2放电。因此，仅在图7中示出的第二区段P2期间，第六下拉晶体管TR13可维持或基本上维持截止状态。
图18是示出了根据发明构思的另一实施方式的栅极驱动电路的框图。
参照图18，栅极驱动电路110_2包括多个驱动级ESRC1至ESRCn以及虚拟驱动级ESRCn+1和ESRCn+2。多个驱动级ESRC1至ESRCn和虚拟驱动级ESRCn+1至ESRCn+2具有级联关系，其中，它们响应于从前一级输出的进位信号和从后一级输出的进位信号而操作。
多个驱动级ESRC1至ESRCn中的每一个从图1中示出的驱动控制器130接收第一低电压VSS1、第二低电压VSS2以及第一时钟信号CKV和第二时钟信号CKVB中的一个。虚拟驱动级ESRCn+1和ESRCn+2中的每一个以及第一驱动级ESRC1还接收开始信号STV。
根据发明构思的实施方式，多个驱动级ESRC1至ESRCn分别连接至多个栅极线GL1至GLn。多个驱动级ESRC1至ESRCn分别向多个栅极线GL1至GLn提供栅极信号G1至Gn。根据发明构思的实施方式，连接至多个驱动级ESRC1至ESRCn的栅极线可以是全部栅极线之中的奇数栅极线和/或偶数栅极线。
多个驱动级ESRC1至ESRCn以及虚拟驱动级ESRCn+1和ESRCn+2中的每一个包括第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、栅极输出端子OUT、进位输出端子CR、时钟端子CK、第一电压端子(例如，第一低电压端子或第一接地端子)V1以及第二电压端子(例如，第二低电压端子或第二接地端子)V2。
多个驱动级ESRC1至ESRCn中的每一个的进位输出端子CR电连接至相应驱动级的后一驱动级的第一输入端子IN1。此外，多个驱动级ESRC3至ESRCn(除第一驱动级ESRC1和第二驱动级ESRC2之外)中的每一个的进位输出端子CR电连接至前一驱动级的第二输入端子IN2和前前驱动级的第三输入端子IN3。例如，驱动级ESRC3至ESRCn之中的第k驱动级ESRCk的进位输出端子CR连接至第k-1驱动级ESRCk-1的第二输入端子IN2、第k+1驱动级ESRCk+1的第一输入端子IN1以及第k-2驱动级ESRCk-2的第三输入端子IN3。多个驱动级ESRC1至ESRCn以及虚拟驱动级ESRCn+1和ESRCn+2中的每一个的进位输出端子CR输出进位信号。
由于图18中示出的多个驱动级ESRC1至ESRCn中的每一个的第一输入端子IN1、第二输入端子IN2、第一电压端子V1、第二电压端子V2以及栅极输出端子OUT具有与图12中示出的多个驱动级BSRC1至BSRCn中的每一个的第一输入端子IN1、第二输入端子IN2、第一电压端子V1、第二电压端子V2以及栅极输出端子OUT的配置相同或基本上相同的配置，因此，省略重复的描述。
图19是根据发明构思的实施方式的驱动级的电路图。
图19示出了在图18中示出的多个驱动级ESRC1至ESRCn之中的第k驱动级ESRCk，其中，k是大于或等于2的自然数。图18中示出的多个驱动级ESRC1至ESRCn中的每一个可具有与图19中示出的第k驱动级ESRCk的电路结构相同或基本上相同的电路结构。图19中示出的驱动级ESRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图19，第k驱动级ESRCk包括输入电路710、第一输出电路720、第二输出电路730、放电保持电路740、第一下拉电路750、第二下拉电路760、第三下拉电路770以及放电电路780。
由于图19中示出的第k驱动级ESRCk中的输入电路710、第一输出电路720、第二输出电路730、放电保持电路740以及第二下拉电路760具有与图6中示出的第k驱动级SRCk中的输入电路210、第一输出电路220、第二输出电路230、放电保持电路240以及第二下拉电路260的配置相同或基本上相同的配置，因此，可省略重复的描述。
响应于第二节点N2的信号和来自第k+1级ESRCk+1的第k+1进位信号CRk+1，第一下拉电路750将第k栅极信号Gk放电至第一低电压VSS1，以及将第一节点N1和第k进位信号CRk放电至第二低电压VSS2。第一下拉电路750包括第一下拉晶体管至第七下拉晶体管TR8_1、TR8_2、TR9、TR10、TR11、TR12和TR32。第一下拉晶体管TR8_1包括连接至第一节点N1的第一电极、第二电极以及连接至第二输入端子IN2的栅电极。第二下拉晶体管TR8_2包括连接至第一下拉晶体管TR8_1的第二电极的第一电极、连接至第二电压端子V2的第二电极以及连接至第一下拉晶体管TR8_1的第二电极的栅电极。第三下拉晶体管TR9包括连接至栅极输出端子OUT的第一电极、连接至用于接收第一低电压VSS1的第一电压端子V1的第二电极以及连接至第二节点N2的栅电极。第四下拉晶体管TR10包括连接至栅极输出端子OUT的第一电极、连接至第一电压端子V1的第二电极以及连接至第二输入端子IN2用于从第k+1级ESRCk+1接收第k+1进位信号CRk+1的栅电极。第五下拉晶体管TR11包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第二节点N2的栅电极。第六下拉晶体管TR12包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第二输入端子IN2的栅电极。第七下拉晶体管TR32包括连接至第二节点N2的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。
响应于第二节点N2的信号，第二下拉电路760将第一节点N1放电至第二低电压VSS2。第二下拉电路760包括第九下拉晶体管TR13。第九下拉晶体管TR13包括连接至第一节点N1的第一电极、连接至第二电压端子V2的第二电极以及连接至第二节点N2的栅电极。
响应于来自后后驱动级ESRCk+2的后后进位信号CRk+2，第三下拉电路770将第一节点N1放电至第二低电压VSS2。第三下拉电路770包括第八下拉晶体管TR31。第八下拉晶体管TR31包括连接至第一节点N1的第一电极、连接至第二电压端子V2的第二电极以及连接至第三输入端子IN3的栅电极。
响应于第k-1进位信号CRk-1，放电电路780将第k进位信号CRk放电至第二低电压VSS2。放电电路780包括放电晶体管TR14。放电晶体管TR14包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。由于放电电路780中的放电晶体管TR14在第k-1进位信号CRk-1处于高电平时被导通并将第k进位信号CRk放电至第二低电压VSS2，因此，可防止或减小时钟竞争效应。
图20是示出了根据发明构思的实施方式的驱动级的电路图。
图20示出了在图18中示出的多个驱动级ESRC1至ESRCn之中的第k驱动级FSRCk，其中，k是大于或等于2的自然数。图18中示出的多个驱动级ESRC1至ESRCn中的每一个可具有与图20中示出的第k驱动级FSRCk的电路结构相同或基本上相同的电路结构。图20中示出的第k驱动级FSRCk可接收第一时钟信号CKV，但不限于此，且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图20，第k驱动级FSRCk包括输入电路810、第一输出电路820、第二输出电路830、放电保持电路840、第一下拉电路850、第二下拉电路860、第三下拉电路870以及放电电路880。
由于图20中示出的第k驱动级FSRCk中的输入电路810、第一输出电路820、第二输出电路830、放电保持电路840、第二下拉电路860以及第三下拉电路870具有与图19中示出的第k驱动级ESRCk中的输入电路710、第一输出电路720、第二输出电路730、放电保持电路740、第二下拉电路760以及第三下拉电路770的配置相同或基本上相同的配置，因此，可省略重复的描述。
响应于第二节点N2的信号和来自第k+1级FSRCk+1的第k+1进位信号CRk+1，第一下拉电路850将第k栅极信号Gk放电至第一低电压VSS1，以及将第一节点N1和第k进位信号CRk放电至第二低电压VSS2。第一下拉电路850包括第一下拉晶体管至第三下拉晶体管TR8、TR10和TR11。第一下拉晶体管TR8包括连接至第一节点N1的第一电极、连接至第二电压端子V2的第二电极以及连接至第二输入端子IN2用于从第k+1驱动级FSRCk+1接收第k+1进位信号CRk+1的栅电极。第二下拉晶体管TR10包括连接至栅极输出端子OUT的第一电极、连接至第一电压端子V1的第二电极以及连接至第二输入端子IN2的栅电极。第三下拉晶体管TR11包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第二节点N2的栅电极。
响应于第k-1进位信号CRk-1，放电电路880将第k进位信号CRk放电至第二低电压VSS2。放电电路880包括放电晶体管TR14。放电晶体管TR14包括连接至进位输出端子CR的第一电极、连接至第二电压端子V2的第二电极以及连接至第一输入端子IN1的栅电极。由于放电电路880中的放电晶体管TR14在第k-1进位信号CRk-1处于高电平时被导通并利用第二低电压VSS2使第k进位信号CRk放电，因此，可防止或减小时钟竞争效应。
图21是示出了根据发明构思的另一实施方式的栅极驱动电路的框图。
参照图21，栅极驱动电路110_3包括多个驱动级GSRC1至GSRCn以及虚拟驱动级GSRCn+1和GSRCn+2。多个驱动级GSRC1至GSRCn和虚拟驱动级GSRCn+1至GSRCn+2具有级联关系，其中，它们响应于从前一级输出的进位信号和从后一级输出的进位信号而操作。
多个驱动级GSRC1至GSRCn中的每一个从图1中示出的驱动控制器130接收第一低电压(例如，第一接地电压)VSS1、第二低电压(例如，第二接地电压)VSS2以及第一时钟信号CKV和第二时钟信号CKVB中的一个。虚拟驱动级GSRCn+1和GSRCn+2中的每一个以及第一驱动级GSRC1还接收开始信号STV。
根据发明构思的实施方式，多个驱动级GSRC1至GSRCn分别连接至多个栅极线GL1至GLn。多个驱动级GSRC1至GSRCn分别向多个栅极线GL1至GLn提供栅极信号G1至Gn。根据发明构思的实施方式，连接至多个驱动级GSRC1至GSRCn的栅极线可以是全部栅极线之中的奇数栅极线和/或偶数栅极线。
多个驱动级GSRC1至GSRCn以及虚拟驱动级GSRCn+1和GSRCn+2中的每一个包括第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、第四输入端子IN4、栅极输出端子OUT、进位输出端子CR、时钟端子CK、第一电压端子(例如，第一低电压端子或第一接地端子)V1以及第二电压端子(例如，第二低电压端子或第二接地端子)V2。
多个驱动级GSRC1至GSRCn中的每一个的进位输出端子CR电连接至相应驱动级的后一驱动级的第一输入端子IN1。此外，多个驱动级GSRC3至GSRCn(除第一驱动级GSRC1和第二驱动级GSRC2之外)中的每一个的进位输出端子CR电连接至前一驱动级的第二输入端子IN2、前前驱动级的第三输入端子IN3以及当前驱动级的第四输入端子IN4。例如，驱动级GSRC3至GSRCn之中的第k驱动级GSRCk的进位输出端子CR连接至第k-1驱动级GSRCk-1的第二输入端子IN2、第k+1驱动级GSRCk+1的第一输入端子IN1、第k-2驱动级GSRCk-2的第三输入端子IN3以及当前驱动级GSRCk的第四输入端子IN4。多个驱动级GSRC1至GSRCn以及虚拟驱动级GSRCn+1和GSRCn+2中的每一个的进位输出端子CR输出进位信号。
由于图21中示出的多个驱动级GSRC1至GSRCn中的每一个中的第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、第一电压端子V1、第二电压端子V2以及栅极输出端子OUT具有与图18中示出的多个驱动级ESRC1至ESRCn中的每一个的第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、第一电压端子V1、第二电压端子V2以及栅极输出端子OUT的配置相同或基本上相同的配置，因此，省略重复的描述。
图22是根据发明构思的实施方式的驱动级的电路图。
图22示出了在图21中示出的多个驱动级GSRC1至GSRCn之中的第k驱动级GSRCk，其中，k是大于或等于2的自然数。图21中示出的多个驱动级GSRC1至GSRCn中的每一个可具有与图22中示出的第k驱动级GSRCk的电路结构相同或基本上相同的电路结构。图21中示出的第k驱动级GSRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图22，第k驱动级GSRCk包括输入电路910、第一输出电路920、第二输出电路930、放电保持电路940、第一下拉电路950、第二下拉电路960、第三下拉电路970、放电电路980以及进位反馈电路990。
由于图22中示出的第k驱动级GSRCk中的输入电路910、第一输出电路920、第二输出电路930、放电保持电路940、第一下拉电路950、第二下拉电路960、第三下拉电路970以及放电电路980具有与图19中示出的第k驱动级ESRCk中的输入电路710、第一输出电路720、第二输出电路730、放电保持电路740、第一下拉电路750、第二下拉电路760、第三下拉电路770以及放电电路780的配置相同或基本上相同的配置，因此，可省略重复的描述。
响应于第一节点N1的信号，进位反馈电路990将第k进位信号CRk反馈至第k-1进位信号CRk-1。进位反馈电路990可包括第一反馈晶体管TR51和第二反馈晶体管TR52。
第一反馈晶体管TR51包括连接至用于接收第k进位信号CRk的第四输入端子IN4的第一电极、第二电极以及连接至第四输入端子IN4的栅电极。第二反馈晶体管TR52包括连接至第一反馈晶体管TR51的第二电极的第一电极、连接至第一输入端子IN1用于从第k-1驱动级GSRCk-1接收第k-1进位信号CRk-1的第二电极以及连接至第一节点N1的栅电极。
参照图7和图22，在第三区段P3期间，第k-1进位信号CRk-1转变到低电平以及第k进位信号CRk转变到高电平。响应于高电平的第k进位信号CRk，第一反馈晶体管TR51被导通，以及响应于第一节点N1的高电平信号，第二反馈晶体管TR52被导通。当第一反馈晶体管TR51和第二反馈晶体管TR52全部被导通时，第k进位信号CRk被提供为第一输入端子IN1的第k-1进位信号CRk-1。例如，当在第三区段P3期间第k进位信号CRk是+11.5V以及第一节点N1的电压电平是+34.5V时，输入晶体管TR1的第一电极和第二电极之间的电压差是23V。通过减小输入晶体管TR1的漏电极-源电极之间的电压差，可防止或减小由于高电压应力导致的输入晶体管TR1的劣化。
图23是根据发明构思的实施方式的驱动级的电路图。
图23示出了在图21中示出的多个驱动级GSRC1至GSRCn之中的第k驱动级HSRCk，其中，k是大于或等于2的自然数。图21中示出的多个驱动级GSRC1至GSRCn中的每一个可具有与图23中示出的第k驱动级HSRCk的电路结构相同或基本上相同的电路结构。图23中示出的第k驱动级HSRCk可接收第一时钟信号CKV，但不限于此，并且可接收第二时钟信号CKVB代替第一时钟信号CKV。
参照图23，第k驱动级HSRCk包括输入电路1010、第一输出电路1020、第二输出电路1030、放电保持电路1040、第一下拉电路1050、第二下拉电路1060、第三下拉电路1070、放电电路1080以及进位反馈电路1090。
由于图23中示出的第k驱动级HSRCk中的输入电路1010、第一输出电路1020、第二输出电路1030、放电保持电路1040、第一下拉电路1050、第二下拉电路1060、第三下拉电路1070以及放电电路1080具有与图20中示出的第k驱动级FSRCk中的输入电路810、第一输出电路820、第二输出电路830、放电保持电路840、第一下拉电路850、第二下拉电路860、第三下拉电路870以及放电电路880的配置相同或基本上相同的配置，因此，可省略重复的描述。
响应于第一节点N1的信号，进位反馈电路1090将第k进位信号CRk反馈至第k-1进位信号CRk-1。进位反馈电路1090可包括第一反馈晶体管TR61和第二反馈晶体管TR62。
第一反馈晶体管TR61包括连接至用于接收第k进位信号CRk的第四输入端子IN4的第一电极、第二电极以及连接至第四输入端子IN4的栅电极。第二反馈晶体管TR62包括连接至第一反馈晶体管TR61的第二电极的第一电极、连接至第一输入端子IN1用于从第k-1级HSRCk-1接收第k-1进位信号CRk-1的第二电极以及连接至第一节点N1的栅电极。
参照图7和图23，在第三区段P3期间，第k-1进位信号CRk-1转变到低电平以及第k进位信号CRk转变到高电平。响应于高电平的第k进位信号CRk，第一反馈晶体管TR61被导通，以及响应于第一节点N1的高电平信号，第二反馈晶体管TR62被导通。当第一反馈晶体管TR61和第二反馈晶体管TR62被导通时，第k进位信号CRk被提供为第一输入端子IN1的第k-1进位信号CRk-1。例如，当在第三区段P3期间第k进位信号CRk是+11.5V以及第一节点N1的电压电平是+34.5V时，输入晶体管TR1的第一电极和第二电极之间的电压差是23V。通过减小输入晶体管TR1的漏电极-源电极之间的电压差，可防止或减小由于高电压应力导致的输入晶体管TR1的劣化。
具有这种配置的栅极驱动电路可响应于从前一级输出的进位信号将当前驱动级的进位信号放电至低(例如，接地)电压。因此，可防止或基本上防止由于时钟信号的下降时间延迟及晶体管的阈值电压移动导致的栅极驱动电路的可靠性劣化。
此外，通过减小用于从前一驱动级接收进位信号的输入晶体管的漏电极和源电极之间的电压差，可防止或减小晶体管的劣化。因此，可防止或减小栅极驱动电路及包括该栅极驱动电路的显示设备的可靠性劣化。
虽然已描述了本发明的示例性实施方式，但应理解的是，本发明不应限于这些示例性实施方式，而是在如所附权利要求和其等同所限定的本发明的精神和范围内，本领域普通技术人员可作出多种改变和修改。

Claims (10)

1.栅极驱动电路，包括：
多个级，配置成向显示面板的栅极线提供栅极信号，所述多个级之中的第k级包括：
输入电路，配置成从前一级接收前一进位信号以及对第一节点进行预充电；
第一输出电路，配置成响应于所述第一节点的信号，将时钟信号作为第k栅极信号输出；
第二输出电路，配置成响应于所述第一节点的所述信号，将所述时钟信号作为第k进位信号输出；
放电保持电路，配置成响应于所述时钟信号，将所述时钟信号传输至第二节点，以及响应于所述第k进位信号将所述第二节点放电至第二低电压；
第一下拉电路，配置成响应于所述第二节点的信号和来自后一级的后一进位信号，将所述第k栅极信号放电至第一低电压，以及将所述第一节点和所述第k进位信号放电至所述第二低电压；以及
放电电路，配置成响应于所述前一进位信号，将所述第k进位信号放电至所述第二低电压，
其中，k是大于或等于2的自然数。
2.根据权利要求1所述的栅极驱动电路，其中，所述放电电路包括第一放电晶体管，所述第一放电晶体管包括连接至用于输出所述第k进位信号的进位输出端子的第一电极、连接至用于接收所述第二低电压的第二电压端子的第二电极、以及连接至用于接收所述前一级的所述前一进位信号的第一输入端子的栅电极。
3.根据权利要求1所述的栅极驱动电路，其中，所述放电保持电路包括：
第一保持晶体管，包括连接至用于接收所述时钟信号的时钟端子的第一电极、第二电极以及连接至所述时钟端子的栅电极；
第二保持晶体管，包括连接至所述时钟端子的第一电极、连接至所述第二节点的第二电极以及连接至所述第一保持晶体管的所述第二电极的栅电极；
第三保持晶体管，包括连接至所述第一保持晶体管的所述第二电极的第一电极、连接至用于接收所述第二低电压的第二电压端子的第二电极以及连接至用于输出所述第k进位信号的进位输出端子的栅电极；以及
第四保持晶体管，包括连接至所述第二节点的第一电极、连接至所述第二电压端子的第二电极以及连接至所述进位输出端子的栅电极。
4.根据权利要求1所述的栅极驱动电路，其中，所述第一下拉电路包括：
第一下拉晶体管，包括连接至所述第一节点的第一电极、连接至用于接收所述第二低电压的第二电压端子的第二电极以及连接至用于接收所述后一进位信号的第二输入端子的栅电极；
第二下拉晶体管，包括连接至用于输出所述第k栅极信号的栅极输出端子的第一电极、连接至用于接收所述第一低电压的第一电压端子的第二电极、以及连接至所述第二节点的栅电极；
第三下拉晶体管，包括连接至所述栅极输出端子的第一电极、连接至所述第一电压端子的第二电极、以及连接至所述第二输入端子的栅电极；
第四下拉晶体管，包括连接至用于输出所述第k进位信号的进位输出端子的第一电极、连接至所述第二电压端子的第二电极、以及连接至所述第二节点的栅电极；以及
第五下拉晶体管，包括连接至所述进位输出端子的第一电极、连接至所述第二电压端子的第二电极、以及连接至所述第二输入端子的栅电极。
5.根据权利要求4所述的栅极驱动电路，还包括第二下拉电路，所述第二下拉电路配置成响应于所述第二节点的信号将所述第一节点放电至所述第二低电压。
6.根据权利要求5所述的栅极驱动电路，其中，所述第二下拉电路包括第六下拉晶体管，所述第六下拉晶体管包括连接至所述第一节点的第一电极、连接至所述第二电压端子的第二电极、以及连接至所述第二节点的栅电极。
7.根据权利要求2所述的栅极驱动电路，其中，所述放电电路还包括第二放电晶体管，所述第二放电晶体管包括连接至所述第二节点的第一电极、连接至所述第二电压端子的第二电极以及连接至所述第一输入端子的栅电极。
8.栅极驱动电路，包括多个级，
所述多个级之中的第k级包括：
输入电路，配置成从前一级接收前一进位信号以及对第一节点进行预充电；
第一输出电路，配置成响应于所述第一节点的信号将时钟信号作为第k栅极信号输出；
第二输出电路，配置成响应于所述第一节点的所述信号将所述时钟信号作为第k进位信号输出；
放电保持电路，配置成响应于所述时钟信号将所述时钟信号传输至第二节点，以及响应于所述第k进位信号将所述第二节点放电至第二低电压；
第一下拉电路，配置成响应于所述第二节点的信号和来自后一级的后一进位信号，将所述第k栅极信号放电至第一低电压，以及将所述第一节点和所述第k进位信号放电至所述第二低电压；以及
进位反馈电路，配置成响应于所述第一节点的信号将所述第k进位信号反馈为所述前一进位信号，
其中，k是大于或等于2的自然数。
9.根据权利要求8所述的栅极驱动电路，还包括：
第一输入端子，配置成接收所述前一进位信号；
第二输入端子，配置成接收所述后一进位信号；
进位输出端子，配置成输出所述第k进位信号；以及
第三输入端子，配置成接收从所述进位输出端子输出的所述第k进位信号。
10.根据权利要求9所述的栅极驱动电路，其中，所述进位反馈电路包括：
第一反馈晶体管，包括连接至所述第三输入端子的第一电极、第二电极、以及连接至所述第三输入端子的栅电极；以及
第二反馈晶体管，包括连接至所述第一反馈晶体管的所述第二电极的第一电极、连接至所述第一输入端子的第二电极以及连接至所述第一节点的栅电极。
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