CN101996559A - 栅极数组移位缓存器 - Google Patents

Abstract

一种薄膜晶体管液晶显示器的栅极数组移位缓存器，包含信号输入单元、控制晶体管以及三个以上的稳定模块。信号输入单元，接收并提供前级输入信号。控制晶体管的控制端电性耦接至信号输入单元以接收前级输入信号，并且控制晶体管根据前级输入信号而于移位缓存器的输出端输出对应的输出信号。稳定模块电性耦接至控制晶体管的控制端与移位缓存器的输出端，以稳定控制晶体管所产生的对应的输出信号。

Description

栅极数组移位缓存器

【技术领域】

本发明是有关于一种栅极数组移位缓存器，且特别是有关于一种具三个以上稳定模块的栅极数组移位缓存器。

【背景技术】

近年来，随着科技的进步，平面液晶显示器逐渐普及化，其具有轻薄等优点。目前平面液晶显示器驱动电路主要是由面板外连接IC来组成，但是此方法无法将产品的成本降低、也无法使面板更薄型化。

因此在驱动电路的制程中，便直接将栅极驱动电路制作在数组基板上，来取代由外连接IC制作的驱动芯片。此种被称为栅极数组驱动(Gate On Array，GOA)技术的应用可直接做在面板周围，减少制作程序、降低产品成本且使面板更薄型化。但是现行栅极数组驱动(GOA)技术的电位下拉是由两组信号轮流进行控制，工作周期为50％。在此种条件下，负责下拉电位的晶体管会长时间处于正压状态而无法得到充分休息，如此将使得这些晶体管的可靠度快速下降而直接造成显示品质的低落甚或显示装置的损坏。因此，如何改善上述习用栅极数组驱动技术的缺失，提出一种制作成本低且加工容易的栅极数组移位缓存器，系为发展本案的主要目的。

【发明内容】

本发明的目的就是在提供一种栅极数组移位缓存器，可应用于平面显示器的驱动电路上，用以改善现有技术中晶体管可靠度易于降低的缺失。

本发明提出一种栅极数组移位缓存器，此种栅极数组移位缓存器包含：一组信号输入单元、一个控制晶体管以及三个以上的稳定模块。其中，信号输入单元包括两通路端，其中一个通路端为一条接收前级输入信号的电线、另一通路端为一条提供前级输入信号的电线。控制晶体管包括两通路端与一控制端，控制晶体管的控制端电性耦接至信号输入单元中用以提供前级输入信号的通路端，且控制晶体管的其中一通路端接收第一时脉信号，另一电性通路端则做为移位缓存器的输出端，且控制晶体管在第一时脉信号中的第一脉冲期间开启。每一个稳定模块各自电性耦接至控制晶体管的电性控制端与移位缓存器的输出端，并在相对应的操作时脉及该前级输入信号皆被致能时将控制晶体管的控制端与移位缓存器的输出端稳定至特定电位。各稳定模块的操作时脉的频率与前述的第一时脉信号不同。再者，各稳定模块的操作时脉的致能期间不同，且每一个稳定模块的操作时脉的工作周期小于50％。

在本发明的较佳实施例中，上述的信号输入单元系可为一个晶体管，此晶体管包括两个通路端与一个控制端。此晶体管的控制端与自身的一个通路端相电性耦接并接收上述的前级输入信号；而此晶体管的另一通路端则电性耦接至控制晶体管的控制端。

在本发明的较佳实施例中，上述的稳定模块包括第一、第二、第三、第四与第五晶体管。第一晶体管的控制端与第一晶体管的其中一通路端电性耦接并接收一低频时脉信号，且此第一晶体管的另一通路端电性耦接至第一电性节点。第二晶体管的控制端接收与低频时脉信号反相的反相低频时脉信号，此第二晶体管的其中一电性通路端耦接至前述的第一电性节点，而另一电性通路端则电性耦接至一预设电位。第三晶体管的控制端电性耦接至控制晶体管的控制端，其中一个通路端耦接至前述的第一电性节点，而另一通路端则电性耦接至前述的预设电位。第四晶体管的控制端电性耦接至前述的第一电性节点，其中一个通路端电性耦接至控制晶体管的控制端，另一通路端则电性耦接至移位缓存器的输出端。第五晶体管的控制端电性耦接至前述的第一电性节点，其中一个通路端电性耦接至移位缓存器的输出端，另一通路端则电性耦接至前述的预设电位。

在本发明的另一实施例中，上述的三个以上的稳定模块可包括相同构造的电路；而在另一实施例中，这些稳定模块则可以是不同电路。

本发明的栅极数组移位缓存器使用多个稳定模块轮流作动来达成电路稳定度提高，且每一个稳定模块的操作时脉的工作周期小于50％，因此可以使得每一个稳定模块都不致于长时间处于开启状态，降低晶体管处于正向偏压的时间，进而减少晶体管因偏压而造成操作特性变化的机率。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

【附图说明】

图1为本发明一实施例所揭示的栅极数组移位暂存电路的局部电路方块图。

图2为本发明一实施例所揭示的栅极数组移位缓存器的电路方块图。

图3(A)为根据本发明一实施例的信号输入单元的电路图。

图3(B)为根据本发明一实施例的稳定模块的电路图。

图4为图2与图3(B)所示的栅极数组移位缓存器的各种时脉信号的时序图。

图5绘示为本发明一实施例所揭示的栅极数组移位缓存器使用4组稳定模块的方块示意图。

图6绘示为图5所示的栅极数组移位缓存器的电路构造示意图。

【主要组件符号说明】

100：栅极数组移位暂存电路

SR(n)、SR(n+1)：栅极数组移位缓存器

ST(n-1)、ST(n)：输入脉冲信号

G(n)、G(n+1)：输出脉冲信号

110：信号输入单元

120、130、160、170：稳定模块

140：控制晶体管

Q(n)：控制点

P(n)、P1(n)、P2(n)：节点

Out：输出端

CK1：时脉信号

CK2、CK3、CK4、CK5：低频时脉信号

XCK2、XCK3、XCK4、XCK5：反相低频时脉信号

VSS：低预设电位

T1、T51、T52、T53、T42、T32、T61、T62、T63、T64、T65、T66：晶体管

111a、112a、113a、114a、115a、116a、118a：晶体管栅极端

111b、112b、113b、114b、115b、116b、118b：晶体管漏极端

111c、112c、113c、114c、115c、116c、118c：晶体管源极端

【具体实施方式】

以下将配合图式说明本案为改善现有手段缺失所发展出来的栅极数组移位缓存器。如图1所绘示为栅极数组移位暂存电路的局部电路方块图。图1所揭示的栅极数组移位暂存电路100适用于各类平面显示器(如液晶显示器)的栅极驱动电路中，藉以依次驱动平面显示器的栅极线。栅极数组移位暂存电路100包括多个级联耦接的栅极数组移位缓存器，例如栅极数组移位缓存器SR(n)及SR(n+1)等。其中，每个栅极数组移位缓存器(如：SR(n)或SR(n+1))接收前极输入脉冲信号(如：ST(n-1)或ST(n))，并依序地产生对应的输出脉冲信号(如：G(n)或G(n+1))。且每个栅极数组移位缓存器所产生的输出脉冲信号被传输至下一级栅极数组移位缓存器，以使下一级栅极数组移位缓存器得以开始工作。

接下来请参照图2。图2为本发明一实施例所揭示的栅极数组移位缓存器使用3组稳定模块的电路方块图。将本实施例代入于图1所示的栅极数组移位缓存器SR(n)来进行详细说明。具体地，栅极数组移位缓存器SR(n)包括信号输入单元110、稳定模块120、130与160，以及一个控制晶体管140。其中，信号输入单元110具有两端，其中一端透过导线而接收前级输入信号ST(n-1)，另一端则透过导线而向外提供所接收的前级输入信号ST(n-1)至控制点Q(n)。

具体地，请参照图3(A)，信号输入单元110包括一个晶体管T1，其栅极(控制端)111a电性耦接于漏极端111b并接收前级输入信号脉冲信号ST(n-1)，而源极端111c则电性耦接到控制点Q(n)，以使由源极端111c所输出的前级输入信号脉冲信号ST(n-1)得以对控制点Q(n)进行充电。

请再度参照图2，控制晶体管140的栅极端(控制端)112a电性耦接至控制点Q(n)以根据控制点Q(n)的电位决定控制晶体管140是否可被导通，漏极端112b接收时脉信号CK1，而源极端112c则电性耦接至移位缓存器的输出端Out以产生输出脉冲信号G(n)。

在本实施例中，稳定模块120、130与160形成并联的状态。此处的并联意指两者的电性连接状态相同，也就是说，稳定模块120、130与160同样都电性耦接至控制点Q(n)、移位缓存器的输出端Out与低预设电位VSS(即后叙的特定电位)，而且稳定模块120、130与160对于控制点Q(n)、移位缓存器的输出端Out与低预设电位VSS的运用方式也相同。具体来说，稳定模块120、130与160会在特定的时段(前级输入信号ST(n-1)为禁能状态的时段)内将控制点Q(n)与移位缓存器的输出端Out稳定至低预设电位VSS。后续将仅举例解释一个稳定模块的电路架构与操作方式，其它稳定模块则可比照适用相关内容。

请参照图3(B)，其为根据本发明一实施例的稳定模块的电路图。在本实施例中，稳定模块包括晶体管T51(即为后叙的第一晶体管)、晶体管T52(即为后叙的第二晶体管)、晶体管T53(即为后叙的第三晶体管)、晶体管T42(即为后叙的第四晶体管)以及晶体管T32(即为后叙的第五晶体管)。晶体管T51的栅极端113a电性耦接并接收低频时脉信号CK2，其漏极端113b亦电性耦接低频时脉信号CK2，而其源极端113c则与晶体管T52的源极端114c电性耦接于节点P(n)。晶体管T52除了源极端114c电性耦接于节点P(n)的外，其栅极端114a接收与低频时脉信号CK2反相的反相低频时脉信号XCK2，而其漏极端114b则电性耦接至低预设电位VSS。晶体管T53的栅极端115a电性耦接至前述的控制点Q(n)，其漏极端115b电性耦接至节点P(n)，其源极端115c则电性耦接至低预设电位VSS。晶体管T42的栅极端116a电性耦接至节点P(n)，其漏极端116b电性耦接至前述的控制点Q(n)，其源极端116c则电性耦接至移位缓存器的输出端Out。晶体管T32的栅极端118a电性耦接至节点P(n)，其漏极端118b电性耦接至移位缓存器的输出端Out，其源极端118c则电性耦接至低预设电位VSS。

在实际运作的时候，低频时脉信号CK2的频率远低于前述控制晶体管140所接收的时脉信号CK1。请参照图4，其为图2与图3(B)所示的栅极数组移位缓存器的各种时脉信号的时序图。图中所示者并非实际的时间比例。在一般的状况下，时脉信号CK1的周期大约在20微秒(μs)附近，具体数值则需视平面显示器的栅极线数量以及显示画面的帧频率而定；低频时脉信号CK2的周期则大约是2秒左右，与时脉信号CK1的间有极大的差异。

请同时参照图3(B)与图4。当低频时脉信号CK2被致能(在此处为高准位)时，反相低频时脉信号XCK2会处于禁能(在此处为低准位)的状态。因此，晶体管T52会被截止，而低频时脉信号CK2则会经过晶体管T51而被传递至节点P(n)，使得节点P(n)也处于高准位状态。假若此时的前级输入信号ST(n-1)为低准位(表示此时不是移位缓存器SR(n)的工作期间)，则晶体管T53会因为控制点Q(n)同样处于低准位而被截止，因此节点P(n)会保持于高准位状态而使晶体管T42与T32处于导通状态，进而使输出端Out透过晶体管T32而被稳定于低预设电位VSS，且使控制点Q(n)透过晶体管T42而被稳定于此时的输出端Out的电位(也就是约略等同于低预设电位VSS)。

一旦前级输入信号ST(n-1)被拉升至高准位，则移位缓存器SR(n)就必须开始驱动相对应的栅极线。此时由于控制点Q(n)会因为前级输入信号ST(n-1)的关系而同样被拉升至高准位，所以晶体管T53会导通并将节点P(n)的电位往下拉至低预设电位VSS。由于节点P(n)被下拉至低预设电位VSS，因此晶体管T42与T32都被截止，而控制点Q(n)与输出端Out的电位就不会受到低预设电位VSS的影响而得以被往上拉升以推动后续的栅极线。

在另一方面，当低频时脉信号CK2为禁能状态，则晶体管T52会因为反相低频时脉信号XCK2为高电位的缘故而导通，并将节点P(n)的电位稳定于低预设电位VSS。在此种状态下，由于晶体管T42与T32都因为节点P(n)处于低电位的关系而被截止，所以无论前级输入信号ST(n-1)的电位为何都不会使此一稳定模块对控制点Q(n)与输出端Out的电位造成影响。换言之，此时将会由其它的稳定模块来决定是否将控制点Q(n)与输出端Out稳定至低预设电位VSS。

图5为本发明另一实施例所揭示的栅极数组移位缓存器的电路方块图。图5所示的实施例大致上与图2所示的实施例相当，其差异点在于图2所示的实施例仅使用了三个稳定模块，而图5所示的实施例则使用了四个稳定模块120、130、160与170。另外，由于必须使用稳定模块来稳定控制点Q(n)与输出端Out的电位，因此在图2所示的实施例中被提供至各稳定模块120、130与160的低频时脉信号CK2、CK3与CK4的工作周期会使至少其中一个稳定模块处于可以稳定控制点Q(n)与输出端Out电位状态下；类似的，在图5所示的实施例中，被提供至各稳定模块120、130、160与170的低频时脉信号CK2、CK3、CK4与CK5的工作周期会使至少其中一个稳定模块处于可以稳定控制点Q(n)与输出端Out电位状态下。一般状况下，这些稳定模块会轮流进行稳定控制点Q(n)与输出端Out电位状态的工作。也就是说，在平面显示装置显示影像的期间，这些稳定模块的工作周期的设计将保证有一个稳定模块可以稳定控制点Q(n)与输出端Out的电位。

举例来说，假设所有的低频时脉信号具有相同的周期时间，那么最简单的方式就是使所有低频时脉信号的工作周期均分此周期时间，以使每一个低频时脉信号的工作周期小于50％的周期时间。也就是说，如果如图2所示般使用了三个稳定模块，那么低频时脉信号CK2、CK3与CK4的工作周期就可以各自被设定为约33％；如果如图5所示般使用了四个稳定模块，那么低频时脉信号CK2、CK3、CK4与CK5的工作周期就可以各自被设定为约25％。惟，这些工作周期的相关数值并非固定，但为了尽量降低长时间的直流偏压对晶体管所造成的伤害，原则上还是建议使各低频时脉信号在一个固定的时间内有着相同的工作时间。

接下来请参照图6，其为另一种稳定模块的电路图。具体地，在本实施例中，稳定模块包括晶体管T61、晶体管T62、晶体管T63、晶体管T64、晶体管T65以及晶体管T66。晶体管T61的栅极端与其中一个通路端接收低频时脉信号CK2，其另一个通路端与晶体管T62的一个通路端电性耦接于节点P1(n)。晶体管T62的栅极端接收与低频时脉信号CK2反相的反相低频时脉信号XCK2，而另一个通路端则电性耦接至低预设电位VSS。晶体管T63的栅极端电性耦接至节点P1(n)，一个通路端接收低频时脉信号CK2，另一个通路端与晶体管T64的一个通路端电性耦接于节点P2(n)。晶体管T64的栅极端接收反相低频时脉信号XCK2，另一个通路端则电性耦接至低预设电位VSS。晶体管T65的栅极端电性耦接至节点P2(n)，一个通路端电性耦接至控制点Q(n)，另一个通路端接收反相低频时脉信号XCK2。晶体管T66的栅极端电性耦接至节点P2(n)，一个通路端电性耦接至数组移位缓存器的输出端Out，另一个通路端电性耦接至低预设电位VSS。相关的操作与图3(B)所示者颇为类似，在此不多加赘述。

要另外说明的是，在采用三个以上的稳定模块的时候，每一个稳定模块并不需要都包括相同的电路。这些稳定模块只要能够完成相同的操作即可，至于电路设计方面可以分别采用图3(B)、图6或其它设计方式为之，并无特定限制。

综上所述，在本发明对技术进行改良后，已可有效消除习用手段中因使用两组稳定模块的稳定模块所产生的长时间直流偏压。因此晶体管特性将更易于保持，电路的整体稳定度持续时间也可以更为延长。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (6)

1.一种栅极数组移位缓存器，包括：

一信号输入单元，接收并提供一前级输入信号；

一控制晶体管，包括两通路端与一控制端，该控制晶体管的控制端电性耦接至该信号输入单元以接收该前级输入信号，该控制晶体管的其中一通路端接收一第一时脉信号，另一通路端做为该移位缓存器的输出端，且该控制晶体管在该第一时脉信号的一第一脉冲的期间开启；

三个以上的稳定模块，每一所述稳定模块电性耦接至该控制晶体管的控制端与该移位缓存器的输出端，并在相对应的操作时脉及该前级输入信号皆被致能时将该控制晶体管的控制端与该移位缓存器的输出端稳定至一特定电位，每一所述稳定模块的操作时脉的频率与该第一时脉信号不同，每一所述稳定模块的操作时脉的致能期间不同，且每一所述稳定模块的操作时脉的工作周期小于50％。

2.根据权利要求1所述的栅极数组移位缓存器，其特征在于，该信号输入单元包括一晶体管，该晶体管包括两通路端与一控制端，该晶体管的控制端与其中一通路端相电性耦接并接收该前级输入信号，且该晶体管的另一通路端电性耦接至该控制晶体管的控制端。

3.根据权利要求1所述的栅极数组移位缓存器，其特征在于，每一所述稳定模块包括：

一第一晶体管，包括一控制端与两通路端，该第一晶体管的控制端与该第一晶体管的其中一通路端相电性耦接并接收一低频时脉信号，该第一晶体管的另一通路端电性耦接至一第一节点；

一第二晶体管，包括一控制端与两通路端，该第二晶体管的控制端接收与该低频时脉信号反相的一反相低频时脉信号，该第二晶体管的其中一通路端电性耦接至该第一节点，该第二晶体管的另一通路端电性耦接至一预设电位；

一第三晶体管，包括一控制端与两通路端，该第三晶体管的控制端电性耦接至该控制晶体管的控制端，该第三晶体管的其中一通路端电性耦接至该第一节点，该第三晶体管的另一通路端电性耦接至该预设电位；

一第四晶体管，包括一控制端与两通路端，该第四晶体管的控制端电性耦接至该第一节点，该第四晶体管的其中一通路端电性耦接至该控制晶体管的控制端，该第四晶体管的另一通路端电性耦接至该移位缓存器的输出端；以及

一第五晶体管，包括一控制端与两通路端，该第五晶体管的控制端电性耦接至该第一节点，该第四晶体管的其中一通路端电性耦接至该移位缓存器的输出端，该第四晶体管的另一通路端电性耦接至该预设电位。

4.根据权利要求1所述的栅极数组移位缓存器，其特征在于，所述稳定模块包括相同的电路。

5.根据权利要求1所述的栅极数组移位缓存器，其特征在于，所述稳定模块包括不同的电路。

6.根据权利要求1所述的栅极数组移位缓存器，其特征在于，所述稳定模块的数量为4，且每一所述稳定模块的操作时脉的工作周期为25％。

Images