CN101673582B - 移位缓存器电路 - Google Patents

Abstract

本发明公开一种移位缓存器电路，该移位缓存器电路包含多级移位缓存器以提供多个栅极信号至多条栅极线。每一级移位缓存器包含上拉单元、用来接收输入信号的输入单元、用来根据输入信号提供驱动控制电压的储能单元、放电单元、耦合单元以及下拉单元。上拉单元根据驱动控制电压以上拉第一栅极信号。放电单元用来执行放电动作以下拉驱动控制电压。耦合单元用来耦合储能单元与后级移位缓存器，使后级移位缓存器所产生的第二栅极信号的下降沿可据以下拉驱动控制电压。下拉单元根据第二栅极信号以下拉第一栅极信号。

Description

移位缓存器电路

技术领域

本发明涉及一种移位缓存器电路，尤指一种可降低漏电流与减轻电压应力的移位缓存器电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含有多个像素单元、移位缓存器电路以及源极驱动器。源极驱动器用来提供多个数据信号至多个像素单元。移位缓存器电路包含多级移位缓存器，用来产生多个栅极信号馈入多个像素单元以控制多个数据信号的写入动作。因此，移位缓存器电路即为控制数据信号写入操作的关键性元件。

图1为公知移位缓存器电路的示意图。如图1所示，移位缓存器电路100包含多级移位缓存器，为方便说明，只显示第(N-1)级移位缓存器111、第N级移位缓存器112以及第(N+1)级移位缓存器113。每一级移位缓存器用来根据第一时钟脉冲CK1与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位缓存器111用来产生栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器112用来产生栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器113用来产生栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器112包含上拉单元120、输入单元130、储能单元125、放电单元140、下拉单元150、以及控制单元160。上拉单元120用来根据驱动控制电压VQn以上拉栅极信号SGn。放电单元140与下拉单元150用来根据控制单元160所产生的下拉控制电压Vdn以分别下拉驱动控制电压VQn与栅极信号SGn。

图2为图1所示的移位缓存器电路100的工作相关信号波形图，其中横轴为时间轴。在图2中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、栅极信号SGn-1、栅极信号SGn、栅极信号SGn+1、驱动控制电压VQn、以及下拉控制电压Vdn。如图2所示，当驱动控制电压VQn没有被上拉至第一高电压Vh1或第二高电压Vh2时，第一时钟脉冲CK1的上升沿与下降沿可经上拉单元120的元件电容耦合作用而导致驱动控制电压VQn的纹波(Ripple)，另由于此纹波为基于低电源电压Vss而周期性摆动于峰值电压Vrc1与谷值电压Vrt1之间的交流信号，所以峰值电压Vrc1可能因元件老化、温度变化或其他操作因素而升高至接近零电压，如此会导致上拉单元120的漏电流，进而使栅极信号SGn的电压电位发生显著漂移现象而降低影像显示品质。就另一方面而言，当驱动控制电压VQn没有被上拉至第一高电压Vh1或第二高电压Vh2时，下拉控制电压Vdn大约保持在高电源电压Vdd，用来持续导通放电单元140与下拉单元150的晶体管，据以持续下拉驱动控制电压VQn与栅极信号SGn，亦即放电单元140与下拉单元150的晶体管长时间承受高电压应力，所以容易导致临界电压漂移，进而降低移位缓存器电路100的可靠度及使用寿命。

发明内容

依据本发明的实施例，其公开一种移位缓存器电路，用以提供多个栅极信号至多条栅极线。此种移位缓存器电路包含多级移位缓存器，第N级移位缓存器包含上拉单元、输入单元、储能单元、放电单元、耦合单元、第一下拉单元、第二下拉单元、以及控制单元。

上拉单元电连接于第N栅极线，用来根据驱动控制电压与第一时钟脉冲以上拉第N栅极信号。输入单元电连接于第(N-1)级移位缓存器与上拉单元，用来接收第一输入信号。储能单元电连接于上拉单元与输入单元，用来根据第一输入信号执行充电程序。第一输入信号为第(N-1)级移位缓存器所产生的第(N-1)栅极信号或第(N-1)启始脉冲信号。放电单元电连接于储能单元与第(N+1)级移位缓存器，用来根据第(N+1)栅极信号执行放电程序，据以下拉驱动控制电压。耦合单元电连接于储能单元与第(N+1)级移位缓存器，用来根据第(N+1)栅极信号的下降沿以下拉驱动控制电压。第一下拉单元电连接于第N栅极线与第(N+1)级移位缓存器，用来根据第(N+1)栅极信号以下拉第N栅极信号。第二下拉单元电连接于第N栅极线，用来根据下拉控制电压以下拉第N栅极信号。控制单元电连接于第二下拉单元，用来根据第二输入信号以产生下拉控制电压。第二输入信号为直流电压或反相于第一时钟脉冲的第二时钟脉冲。

附图说明

图1为公知移位缓存器电路的示意图；

图2为图1所示的移位缓存器电路的工作相关信号波形图，其中横轴为时间轴；

图3为本发明第一实施例的移位缓存器电路的示意图；

图4为图3的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴；

图5为本发明第二实施例的移位缓存器电路的示意图；

图6为本发明第三实施例的移位缓存器电路的示意图；

图7为图6的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。

其中，附图标记

100、300、500、600移位缓存器电路            363、663第八晶体管

111、311、511、611第(N-1)级移位缓存器       580进位单元

112、312、512、612第N级移位缓存             581第九晶体管

113、313、513、613第(N+1)级移位缓存器       585第三下拉单元

120、320上拉单元                            586第十晶体管

125、325储能单元                            CK1第一时钟脉冲

130、330、530输入单元                       CK2第二时钟脉冲

140、340放电单元                            GLn-1、GLn、GLn+1栅极线

150下拉单元                                 SGn-2、SGn-1、SGn、SGn+1、

                                            SGn+2栅极信号

160、360、660控制单元                       STn-2、STn-1、STn、STn+1

                                            启始脉冲信号

321第一晶体管                               T1、T2、T3、T4、T5时段

326第一电容                            Vcn、Vdn下拉控制电压

331、531第二晶体管                     Vdd高电源电压

341第三晶体管                          Vds1第一漏源极压降

345耦合单元                            Vds2第二漏源极压降

346第二电容                            Vh1第一高电压

350第一下拉单元                        Vh2第二高电压

351第四晶体管                          VQn驱动控制电压

355第二下拉单元                        Vrc1、Vrc2峰值电压

356第五晶体管                          Vrt1、Vrt2谷值电压

361、661第六晶体管                     Vss低电源电压

362、662第七晶体管

具体实施方式

下文依本发明移位缓存器电路，特举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图3为本发明第一实施例的移位缓存器电路的示意图。如图3所示，移位缓存器电路300包含多级移位缓存器，为方便说明，移位缓存器电路300只显示第(N-1)级移位缓存器311、第N级移位缓存器312以及第(N+1)级移位缓存器313，其中只有第N级移位缓存器312显示内部功能单元结构，其余级移位缓存器类同于第N级移位缓存器312，所以不另赘述。在移位缓存器电路300的动作中，第(N-1)级移位缓存器311用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器312用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器313用以提供栅极信号SGn+1馈入至栅极线GLn+1。

第N级移位缓存器312包含上拉单元320、输入单元330、储能单元325、放电单元340、耦合单元345、第一下拉单元350、第二下拉单元355、以及控制单元360。上拉单元320电连接于栅极线GLn，用来根据驱动控制电压VQn及第一时钟脉冲CK1以上拉栅极线GLn的栅极信号SGn。输入单元330电连接于第(N-1)级移位缓存器311，用来将栅极信号SGn-1输入驱动控制电压VQn，所以第N级移位缓存器312以栅极信号SGn-1作为致能所需的启始脉冲信号。储能单元325电连接于上拉单元320与输入单元330，用来根据栅极信号SGn-1执行充电程序。放电单元340电连接于储能单元325与第(N+1)级移位缓存器313，用来根据栅极信号SGn+1执行放电程序以下拉驱动控制电压VQn。耦合单元345电连接于储能单元325与第(N+1)级移位缓存器313，用来根据栅极信号SGn+1的下降沿以下拉驱动控制电压VQn。第一下拉单元350电连接于栅极线GLn与第(N+1)级移位缓存器313，用来根据栅极信号SGn+1以下拉栅极信号SGn。第二下拉单元355电连接于栅极线GLn，用来根据下拉控制电压Vcn以下拉栅极信号SGn。控制单元360电连接于第二下拉单元355与栅极线GLn，用来根据栅极信号SGn与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生下拉控制电压Vcn。

在图3的实施例中，上拉单元320包含第一晶体管321，储存单元325包含第一电容326，输入单元330包含第二晶体管331，放电单元340包含第三晶体管341，耦合单元345包含第二电容346，第一下拉单元350包含第四晶体管351，第二下拉单元355包含第五晶体管356，控制单元360包含第六晶体管361、第七晶体管362与第八晶体管363。第一晶体管321至第八晶体管363为薄膜晶体管(Thin Film Transistor)、金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor)、或结型场效应晶体管(Junction Field Effect Transistor)。

第二晶体管331包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器311以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于储能单元325与上拉单元320。第一晶体管321包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，栅极端电连接于第二晶体管331的第二端，第二端电连接于栅极线GLn。第一电容326电连接于第一晶体管321的栅极端与第二端之间。第三晶体管341包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管331的第二端，栅极端电连接于第(N+1)级移位缓存器313以接收栅极信号SGn+1，第二端用以接收低电源电压Vss。第四晶体管351包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位缓存器313以接收栅极信号SGn+1，第二端用以接收低电源电压Vss。第二电容346电连接于第三晶体管341的第一端与栅极端之间。第五晶体管356包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于控制单元360以接收下拉控制电压Vcn，第二端用以接收低电源电压Vss。

第六晶体管361包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管356的栅极端，栅极端电连接于栅极线GLn以接收栅极信号SGn，第二端用以接收低电源电压Vss。第七晶体管362包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端。在另一实施例中，第七晶体管362的第一端用来接收可导通第七晶体管362与第八晶体管363的直流电压，譬如高电源电压Vdd。第八晶体管363包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管362的第二端，栅极端电连接于第一端，第二端电连接于第六晶体管361的第一端。第二晶体管331、第七晶体管362与第八晶体管363的电路功能类同于二极管，其第一端与第二端实质上等效于二极管的阳极(Anode)与阴极(Cathode)。

如图3所示，第七晶体管362的第一端与第二端间具有第一漏源极压降Vds1，而第八晶体管363的第一端与第二端间具有第二漏源极压降Vds2。在一实施例中，第八晶体管363的宽长比小于第六晶体管361的宽长比，用来提供较大的第二漏源极压降Vds2以显著降低下拉控制电压Vcn的高电位电压。在另一实施例中，第七晶体管362与第八晶体管363的宽长比均小于第六晶体管361的宽长比，用来提供较大的第一漏源极压降Vds1与第二漏源极压降Vds2以显著降低下拉控制电压Vcn的高电位电压。在另一实施例中，尤其是当第五晶体管356为金属氧化物半导体场效应晶体管时，第八晶体管363可省略，而第七晶体管362的第二端则直接连接至第六晶体管361的第一端，且第七晶体管362的宽长比小于第六晶体管361的宽长比，用来提供较大的第一漏源极压降Vds1以显著降低下拉控制电压Vcn的高电位电压。

图4为图3的移位缓存器电路300的工作相关信号波形示意图，其中横轴为时间轴。在图4中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、栅极信号SGn-1、栅极信号SGn、栅极信号SGn+1、驱动控制电压VQn、以及下拉控制电压Vcn。

如图4所示，于时段T1内，栅极信号SGn-1由低电位电压上升至高电位电压，第二晶体管331切换为导通状态，使驱动控制电压VQn也跟着从低电位电压上升至第一高电压Vh1。于时段T2内，因栅极信号SGn-1由高电位电压降至低电位电压，第二晶体管331切换为截止状态，使驱动控制电压VQn因而成为浮接电压，又因第一时钟脉冲CK1切换至高电位电压，所以可通过第一晶体管321的元件电容耦合作用，将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以导通第一晶体管321，将栅极信号SGn由低电位电压上拉至高电位电压。此时，具高电位电压的栅极信号SGn可导通第六晶体管361，用来将下拉控制电压Vcn下拉至低电源电压Vss，进而截止第五晶体管356。

于时段T3内，第一时钟脉冲CK1切换至低电位电压，所以栅极信号SGn也跟着降为低电位电压，因而使第六晶体管361截止，此时下拉控制电压Vcn为第二时钟脉冲CK2的高电位电压减去第一漏源极压降Vds1与第二漏源极压降Vds2的电压Vx1，电压Vx1可导通第五晶体管356以下拉栅极信号SGn至低电源电压Vss。此外，因第(N+1)级移位缓存器313利用栅极信号SGn作为致能所需的启始脉冲信号而于时段T3内产生高电位电压的栅极信号SGn+1，所以第三晶体管341与第四晶体管351均于时段T3内导通，据以下拉驱动控制电压VQn与栅极信号SGn至低电源电压Vss。于时段T4内，第二时钟脉冲CK2由高电位电压切换至低电位电压，所以第七晶体管362与第八晶体管363截止，而通过第七晶体管362与第八晶体管363的元件电容耦合作用，下拉控制电压Vcn会下降至电压Vx2，电压Vx2仍可导通第五晶体管356以下拉栅极信号SGn至低电源电压Vss。此时，虽然第一时钟脉冲CK1由低电位电压切换至高电位电压，并通过第一晶体管321的元件电容耦合作用以上拉驱动控制电压VQn，但同时栅极信号SGn+1由高电位电压切换至低电位电压，而栅极信号SGn+1的下降沿可经第二电容346的耦合作用以下拉驱动控制电压VQn，所以驱动控制电压VQn的纹波的峰值电压Vrc2可显著小于图2所示对应于公知移位缓存器电路100动作的峰值电压Vrc1。于时段T5内，第二时钟脉冲CK2由低电位电压切换至高电位电压，所以第七晶体管362与第八晶体管363导通，而下拉控制电压Vcn又被上拉至电压Vx1。同时，第一时钟脉冲CK1由高电位电压切换至低电位电压，所以可通过第一晶体管321的元件电容耦合作用，将驱动控制电压VQn从峰值电压Vrc2下拉至谷值电压Vrt2，很显然地，谷值电压Vrt2亦显著小于图2所示对应于公知移位缓存器电路100动作的谷值电压Vrt1。

其后，在栅极信号SGn持续低电位电压的状态下，第N级移位缓存器312周期性地执行上述于时段T4及T5内的电路动作，所以驱动控制电压VQn周期性地摆动于峰值电压Vrc2与谷值电压Vrt2之间，而下拉控制电压Vcn周期性地摆动于电压Vx1与电压Vx2之间。由上述可知，通过第二电容346的耦合作用，可使驱动控制电压VQn的纹波的峰值电压Vrc2显著低于零电压，据以降低第一晶体管321的漏电流，而栅极信号SGn的电压电位也就不会显著漂移以确保高显示品质，并可节省电路操作的功率消耗。此外，通过第七晶体管362与第八晶体管363的漏源极压降，下拉控制电压Vcn的高电位电压可显著降低，因此可显著减轻第五晶体管356的电压应力以避免临界电压漂移，进而提高其可靠度与使用寿命。

图5为本发明第二实施例的移位缓存器电路的示意图。如图5所示，移位缓存器电路500包含多级移位缓存器。为方便说明，移位缓存器电路500仍只显示第(N-1)级移位缓存器511、第N级移位缓存器512以及第(N+1)级移位缓存器513，其中只有第N级移位缓存器512显示内部功能单元结构。相较于图3所示的移位缓存器电路300，第(N-1)级移位缓存器511另用以提供启始脉冲信号STn-1，第N级移位缓存器512另用以提供启始脉冲信号STn，第(N+1)级移位缓存器513另用以提供启始脉冲信号STn+1。在移位缓存器电路500的动作中，启始脉冲信号STn-1的波形实质上同于栅极信号SGn-1的波形，启始脉冲信号STn的波形实质上同于栅极信号SGn的波形，启始脉冲信号STn+1的波形实质上同于栅极信号SGn+1的波形。

第N级移位缓存器512的电路结构类似于图3所示的第N级移位缓存器312的电路结构，主要差异在于另包含进位单元580与第三下拉单元585，而输入单元330则置换为输入单元530。进位单元580电连接于第(N+1)级移位缓存器513，用来根据驱动控制电压VQn及第一时钟脉冲CK1以产生启始脉冲信号STn馈入至第(N+1)级移位缓存器513。第三下拉单元585电连接于进位单元580与第(N+1)级移位缓存器513，用来根据栅极信号SGn+1以下拉启始脉冲信号STn。输入单元530电连接于第(N-1)级移位缓存器511，用来将启始脉冲信号STn-1输入为驱动控制电压VQn。

在图5的实施例中，输入单元530包含第二晶体管531，进位单元580包含第九晶体管581，第三下拉单元585包含第十晶体管586。第二晶体管531、第九晶体管581与第十晶体管586为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。第二晶体管531包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器511的进位单元以接收启始脉冲信号STn-1，栅极端电连接于第一端，第二端电连接于储能单元325、上拉单元320与进位单元580。第九晶体管581包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，栅极端电连接于第二晶体管531的第二端，第二端电连接于第(N+1)级移位缓存器513的输入单元。第十晶体管586包含第一端、第二端与栅极端，其中第一端电连接于第九晶体管581的第二端，栅极端电连接于第(N+1)级移位缓存器513以接收栅极信号SGn+1，第二端用以接收低电源电压Vss。移位缓存器电路500的工作相关信号波形同图4所示的信号波形，所以不再赘述。

图6为本发明第三实施例的移位缓存器电路的示意图。如图6所示，移位缓存器电路600包含多级移位缓存器。为方便说明，移位缓存器电路600仍只显示第(N-1)级移位缓存器611、第N级移位缓存器612以及第(N+1)级移位缓存器613，其中只有第N级移位缓存器612显示内部功能单元结构。第N级移位缓存器612的电路结构类似于图3所示的第N级移位缓存器312的电路结构，主要差异在于将控制单元360置换为控制单元660。控制单元660电连接于第二下拉单元355与储能单元325，用来根据第二时钟脉冲CK2与驱动控制电压VQn以产生下拉控制电压Vcn。

在图6的实施例中，控制单元660包含第六晶体管661、第七晶体管662与第八晶体管663。第六晶体管661包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管356的栅极端，栅极端电连接于储能单元325以接收驱动控制电压VQn，第二端用以接收低电源电压Vss。第七晶体管662包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端。在另一实施例中，第七晶体管662的第一端用来接收可导通第七晶体管662与第八晶体管663的直流电压，譬如高电源电压Vdd。第八晶体管663包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管662的第二端，栅极端电连接于第一端，第二端电连接于第六晶体管661的第一端。第六晶体管661、第七晶体管662与第八晶体管663为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。

在一实施例中，第八晶体管663的宽长比小于第六晶体管661的宽长比，用来提供较大的第二漏源极压降Vds2以显著降低下拉控制电压Vcn的高电位电压。在另一实施例中，第七晶体管662与第八晶体管663的宽长比均小于第六晶体管661的宽长比，用来提供较大的第一漏源极压降Vds1与第二漏源极压降Vds2以显著降低下拉控制电压Vcn的高电位电压。在另一实施例中，尤其是当第五晶体管356为金属氧化物半导体场效应晶体管时，第八晶体管663可省略，而第七晶体管662的第二端直接连接至第六晶体管661的第一端，且第七晶体管662的宽长比小于第六晶体管661的宽长比，用来提供较大的第一漏源极压降Vds1以显著降低下拉控制电压Vcn的高电位电压。

图7为图6的移位缓存器电路600的工作相关信号波形示意图，其中横轴为时间轴。在图7中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、栅极信号SGn-1、栅极信号SGn、栅极信号SGn+1、驱动控制电压VQn、以及下拉控制电压Vcn。图7所示的信号波形类似于图4所示的信号波形，主要差异在于下拉控制电压Vcn于时段T1内为低电位电压，此乃因第六晶体管661的栅极端用来接收驱动控制电压VQn，而驱动控制电压VQn于时段T1内为第一高电压Vh1，所以可导通第六晶体管661，进而将下拉控制电压Vcn下拉至低电源电压Vss。除了下拉控制电压Vcn于时段T1内的波形，图7的其余时段的信号波形同于图4的信号波形，所以不再赘述。

综上所述，本发明移位缓存器电路利用耦合单元以显著降低驱动控制电压的纹波的峰值电压，所以可降低驱动控制电压所驱动的晶体管的漏电流，而栅极信号的电压电位也就不会显著漂移以确保高显示品质，并可节省电路操作的功率消耗。此外，本发明移位缓存器电路利用控制单元的至少一晶体管的漏源极压降以显著降低下拉控制电压的高电位电压，据以减轻被下拉控制电压所控制的晶体管的电压应力，所以可避免临界电压漂移，进而提高其可靠度与使用寿命。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种移位缓存器电路，其特征在于，用以提供多个栅极信号至多条栅极线，该移位缓存器电路包含多级移位缓存器，这些级的移位缓存器的一第N级移位缓存器包含：

一上拉单元，电连接于所述栅极线的一第N栅极线，用来根据一驱动控制电压与一第一时钟脉冲以上拉所述栅极信号的一第N栅极信号；

一第一输入单元，电连接于该上拉单元与这些级的移位缓存器的一第N-1级移位缓存器，用来将一第一输入信号输入为该驱动控制电压；

一储能单元，电连接于该上拉单元与该第一输入单元，用来根据该第一输入信号执行一充电程序；

一放电单元，电连接于该储能单元与这些级的移位缓存器的一第N+1级移位缓存器，用来根据所述栅极信号的一第N+1栅极信号执行一放电程序，据以下拉该驱动控制电压至一低电源电压；

一耦合单元，电连接于该储能单元与该第N+1级移位缓存器，用来根据该第N+1栅极信号的下降沿以下拉该驱动控制电压至一低于该低电源电压的峰值电压；

一第一下拉单元，电连接于该第N栅极线与该第N+1级移位缓存器，用来根据该第N+1栅极信号以下拉该第N栅极信号；

一第二下拉单元，电连接于该第N栅极线，用来根据一下拉控制电压以下拉该第N栅极信号；以及

一控制单元，电连接于该第二下拉单元，用来根据一第二输入信号以产生该下拉控制电压。

2.根据权利要求1所述的移位缓存器电路，其特征在于，该储能单元包含一电容。

3.根据权利要求1所述的移位缓存器电路，其特征在于，该耦合单元包含一电容。

4.根据权利要求1所述的移位缓存器电路，其特征在于，该上拉单元包含一晶体管，该晶体管包含：

一第一端，用以接收该第一时钟脉冲；

一栅极端，电连接于该第一输入单元以接收该驱动控制电压；以及

一第二端，电连接于该第N栅极线。

5.根据权利要求1所述的移位缓存器电路，其特征在于，该第一输入单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第N-1级移位缓存器以接收一第N-1栅极信号；

一栅极端，电连接于该第一端；以及

一第二端，电连接于该储能单元与该上拉单元；

其中该第一输入信号为该第N-1栅极信号。

6.根据权利要求1所述的移位缓存器电路，其特征在于，该放电单元包含一晶体管，该晶体管包含：

一第一端，电连接于该储能单元；

一栅极端，电连接于该第N+1级移位缓存器以接收该第N+1栅极信号；以及

一第二端，用来接收一低电源电压。

7.根据权利要求1所述的移位缓存器电路，其特征在于，该第一下拉单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第N栅极线；

一栅极端，电连接于该第N+1级移位缓存器以接收该第N+1栅极信号；以及

一第二端，用来接收一低电源电压。

8.根据权利要求1所述的移位缓存器电路，其特征在于，该第二下拉单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第N栅极线；

一栅极端，电连接于该控制单元以接收该下拉控制电压；以及

一第二端，用来接收一低电源电压。

9.根据权利要求1所述的移位缓存器电路，其特征在于，该控制单元包含：

一第一晶体管，包含：

一第一端，电连接于该第二下拉单元，用来输出该下拉控制电压；

一栅极端，电连接于该第N栅极线以接收该第N栅极信号，或电连接于该第一输入单元以接收该驱动控制电压；以及

一第二端，用来接收一低电源电压；以及

一第二晶体管，包含：

一第一端，用来接收该第二输入信号；

一栅极端，电连接于该第二晶体管的第一端；以及

一第二端，电连接于该第一晶体管的第一端。

10.根据权利要求9所述的移位缓存器电路，其特征在于，该第二输入信号为一直流电压或反相于该第一时钟脉冲的一第二时钟脉冲。

11.根据权利要求9所述的移位缓存器电路，其特征在于，该第一晶体管与该第二晶体管为薄膜晶体管或结型场效应晶体管。

12.根据权利要求11所述的移位缓存器电路，其特征在于，该第二晶体管的宽长比小于该第一晶体管的宽长比。

13.根据权利要求9所述的移位缓存器电路，其特征在于，该控制单元另包含一第三晶体管，该第三晶体管包含：

一第一端，电连接于该第二晶体管的第二端；

一栅极端，电连接于该第三晶体管的第一端；以及

一第二端，电连接于该第一晶体管的第一端。

14.根据权利要求13所述的移位缓存器电路，其特征在于，该第一晶体管、该第二晶体管与该第三晶体管为薄膜晶体管或结型场效应晶体管。

15.根据权利要求14所述的移位缓存器电路，其特征在于，该第三晶体管的宽长比小于该第一晶体管的宽长比。

16.根据权利要求15所述的移位缓存器电路，其特征在于，该第二晶体管的宽长比小于该第一晶体管的宽长比。

17.根据权利要求1所述的移位缓存器电路，其特征在于，该第N级移位缓存器另包含：

一进位单元，电连接于该第一输入单元与该储能单元，用来根据该驱动控制电压与该第一时钟脉冲以上拉一第N启始脉冲信号，该第N启始脉冲信号被馈送至该第N+1级移位缓存器的一第二输入单元；以及

一第三下拉单元，电连接于该进位单元与该第N+1级移位缓存器，用来根据该第N+1栅极信号以下拉该第N启始脉冲信号。

18.根据权利要求17所述的移位缓存器电路，其特征在于，该第N级移位缓存器的第一输入单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第N-1级移位缓存器以接收一第N-1启始脉冲信号；

一栅极端，电连接于该第一端；以及

一第二端，电连接于该储能单元、该上拉单元与该进位单元；

其中该第一输入信号为该第N-1启始脉冲信号。

19.根据权利要求17所述的移位缓存器电路，其特征在于，该第N级移位缓存器的进位单元包含一晶体管，该晶体管包含：

一第一端，用以接收该第一时钟脉冲；

一栅极端，电连接于该第N级移位缓存器的第一输入单元以接收该驱动控制电压；以及

一第二端，电连接于该第N+1级移位缓存器的第二输入单元。

20.根据权利要求17所述的移位缓存器电路，其特征在于，该第N级移位缓存器的第三下拉单元包含一晶体管，该晶体管包含：

一第一端，电连接于该进位单元；

一栅极端，电连接于该第N+1级移位缓存器以接收该第N+1栅极信号；以及

一第二端，用来接收一低电源电压。

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