CN104485061A - 动态逻辑电路、栅极驱动电路、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种动态逻辑电路、栅极驱动电路、显示面板及显示装置，包括：移位寄存单元，扫描信号生成单元和第一缓冲单元，移位寄存单元的第一反相器的输出端连接至时钟反相器的第一控制端，时钟反相器的输入端连接至第一信号，时钟反相器的第二控制端连接至第一时钟信号，时钟反相器的输出端连接至存储电容的第一极板和第二反相器的输入端，存储电容的第二极板连接至高电位信号，第二反相器的输出端连接至扫描信号生成单元，扫描信号生成单元的输出端连接至第一缓冲单元的输入端。本发明将移位寄存单元设置为动态逻辑的移位寄存单元，有效的减小了移位寄存单元的电路元器件，进而减小了动态逻辑电路的占用面积，满足现实装置的窄边框要求。

Description

动态逻辑电路、栅极驱动电路、显示面板及显示装置

技术领域

本发明涉及显示技术领域，更为具体的说，涉及一种动态逻辑电路、栅极驱动电路、显示面板及显示装置。

背景技术

现今，显示装置主要包括LCD(Liquid Crystal Display，液晶显示)显示装置和OLED(Organic Light-Emitting Diode，有机电激光显示)显示装置，而两种显示装置均包括有栅极驱动电路，其中，栅极驱动电路包括沿一方向设置的多级逻辑电路。

结合图1a和1b所示，图1a为现有的一种OLED显示装置的逻辑电路结构示意图，图1b为图1a提供的逻辑电路的时序图，其中，包括移位寄存单元100、扫描信号生成单元200和第一缓冲单元300和第二缓冲单元400，移位寄存单元100包括有第一反相器101、第二反相器102、第一时钟反相器103和第二时钟反相器104，移位寄存单元100通过第一时钟信号CK1的控制和输入信号IN的时序，以输出具有时序的“高高低”电平信号，且移位寄存单元100输出信号NEXT作为下一级逻辑电路中第一时钟反相器的输入信号。而移位寄存单元100同时将“高高低”信号传输至扫描信号生成单元200的与非门的一输入端中，并根据第二时钟信号CK2的时序“低高低”，扫描信号生成单元200输出相应的“高低高”，而后通过第一缓冲单元300提高信号的驱动能力，以输出扫描SCAN；另外，移位寄存单元100同时将“高高低”信号传输至第二缓冲单元400的输入端，通过第二缓冲单元400提高信号的驱动能力，以为OLED显示装置提供控制发光信号EMIT。现有的逻辑电路为结构复杂，器件繁多，占用面积大，不符合显示装置窄边框的要求。

发明内容

有鉴于此，本发明提供了一种动态逻辑电路、栅极驱动电路、显示面板及显示装置，通过动态逻辑以实现信号的输出，减小电路的占用面积，以满足显示装置窄边框的要求。

为实现上述目的，本发明提供的技术方案如下：

一种动态逻辑电路，包括：移位寄存单元，扫描信号生成单元和第一缓冲单元，所述移位寄存单元包括：

第一反相器、第二反相器、时钟反相器和存储电容，所述第一反相器的输入端连接至第一时钟信号，所述第一反相器的输出端连接至所述时钟反相器的第一控制端，所述时钟反相器的输入端连接至第一信号，所述时钟反相器的第二控制端连接至所述第一时钟信号，所述时钟反相器的输出端连接至所述存储电容的第一极板和所述第二反相器的输入端，所述存储电容的第二极板连接至高电位信号，所述第二反相器的输出端连接至所述扫描信号生成单元，所述扫描信号生成单元的输出端连接至所述第一缓冲单元的输入端。

优选的，所述扫描信号生成单元包括传输门和晶体管，其中，

所述传输门的第一控制端连接至第一控制信号，且所述第一控制信号与所述第二反相器的输入端信号相同，所述传输门的第二控制端连接至所述第二反相器的输出端，所述传输门的输入端连接至第二时钟信号，所述晶体管的第二端和所述传输门的输出端均连接至所述第一缓冲单元的输入端，所述晶体管的第一端连接至第二信号，所述晶体管的栅极连接至第二控制信号。

优选的，所述晶体管为N型晶体管；其中，

所述晶体管的栅极连接至所述第二反相器的输入端，所述晶体管的第一端连接至所述第二信号，所述晶体管的第二端连接至所述第一缓冲单元的输入端。

优选的，所述晶体管为P型晶体管；其中，

所述晶体管的栅极连接至所述第二反相器的输出端，所述晶体管的第一端连接至所述第二信号，所述晶体管的第二端连接至所述第一缓冲单元的输入端。

优选的，所述第一缓冲单元包括第三反相器和第四反相器；其中，

所述第三反相器的输入端连接至所述扫描信号生成单元的输出端，所述第三反相器的输出端连接至所述第四反相器的输入端。

优选的，所述动态逻辑电路还包括：第二缓冲单元，所述第二缓冲单元的输入端连接至所述第二反相器的输出端。

优选的，所述第二缓冲单元包括：第五反相器和第六反相器，所述第五反相器的输入端连接至所述第二反相器的输出端，所述第五反相器的输出端连接至所述第六反相器的输入端。

优选的，所述动态逻辑电路还包括：复位单元，其中，所述复位单元的控制端连接至第三控制信号，所述复位单元的输入端连接至复位信号，所述复位单元的输出端连接至所述第二反相器的输入端。

一种栅极驱动电路，包括沿第一方向设置的第一级动态逻辑电路至第N级动态逻辑电路，所述动态逻辑电路为如上述的动态逻辑电路；其中，

沿所述第一方向的前一级动态逻辑电路的第二反相器的输出端，连接至后一级动态逻辑电路的时钟反相器的输入端，N为不小于2的整数。

一种显示面板，所述显示面板包括上述的栅极驱动电路。

一种显示装置，包括上述的显示面板。

相较于现有技术，本发明提供的技术方案至少具体以下优点：

本发明提供的一种动态逻辑电路、栅极驱动电路、显示面板及显示装置，包括：移位寄存单元，扫描信号生成单元和第一缓冲单元，所述移位寄存单元包括：第一反相器、第二反相器、时钟反相器和存储电容，所述第一反相器的输入端连接至第一时钟信号，所述第一反相器的输出端连接至所述时钟反相器的第一控制端，所述时钟反相器的输入端连接至第一信号，所述时钟反相器的第二控制端连接至所述第一时钟信号，所述时钟反相器的输出端连接至所述存储电容的第一极板和所述第二反相器的输入端，所述存储电容的第二极板连接至高电位信号，所述第二反相器的输出端连接至所述扫描信号生成单元，所述扫描信号生成单元的输出端连接至所述第一缓冲单元的输入端。

由上述内容可知，本发明将移位寄存单元设置为动态逻辑的移位寄存单元，移位寄存单元只包括两个反相器、一个时钟反相器和一电容，相较于现有的逻辑电路的移位寄存单元，本发明提供的技术方案，有效的减小了移位寄存单元的电路元器件，即相对现有移位寄存单元减少了一反相器，相当于减少了两个晶体管，进而减小了动态逻辑电路的占用面积，使得整个栅极驱动电路减少了大量的晶体管，满足显示装置的窄边框要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1a为现有的一种OLED显示装置的逻辑电路结构示意图；

图1b为图1a提供的逻辑电路的时序图；

图2为本申请实施例提供的一种动态逻辑电路的结构示意图；

图3a为本申请实施例提供的另一种动态逻辑电路的结构示意图；

图3b为图3a提供的动态逻辑电路的时序图；

图4a为本申请实施例提供的又一种动态逻辑电路的结构示意图；

图4b为图4a提供的动态逻辑电路的时序图；

图5为本申请实施例提供的又一种动态逻辑电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术所述，现有的逻辑电路中，其移位寄存单元包括两个反相器和两个时钟反相器，每个反相器包括2个晶体管，每个时钟反相器包括4个晶体管，其结构复杂，器件繁多，占用面积大，不符合显示装置窄边框的要求。

基于此，本申请实施例提供了一种动态逻辑电路，结合图2a至图3b对本申请实施例提供的动态逻辑电路进行详细的说明。

参考图2所示，为本申请实施例提供的一种动态逻辑电路的结构示意图，其中，动态逻辑电路包括：移位寄存单元1，扫描信号生成单元2和第一缓冲单元3，移位寄存单元1包括：

第一反相器INV1、第二反相器INV2、时钟反相器CKINV和存储电容C，第一反相器INV1的输入端连接至第一时钟信号CK1，第一反相器INV1的输出端连接至时钟反相器CKINV的第一控制端，时钟反相器CKINV的输入端连接至第一信号S1，时钟反相器CKINV的第二控制端连接至第一时钟信号CK1，时钟反相器CKINV的输出端连接至存储电容C的第一极板和第二反相器INV2的输入端，存储电容C的第二极板连接至高电位信号VGH，第二反相器INV2的输出端连接至扫描信号生成单元2，扫描信号生成单元2的输出端连接至第一缓冲单元3的输入端。

参考图2所示，本申请实施例提供的扫描信号生成单元包括传输门TG和晶体管T，其中，

传输门TG的第一控制端连接至第一控制信号K1，且第一控制信号K1与第二反相器INV2的输入端信号相同，传输门TG的第二控制端连接至第二反相器INV2的输出端，传输门TG的输入端连接至第二时钟信号CK2，晶体管T的第二端和传输门TG的输出端均连接至第一缓冲单元3的输入端，晶体管T的第一端连接至第二信号S2，晶体管T的栅极连接至第二控制信号K2。

以及，参考图2所示，本申请实施例提供的第一缓冲单元包括第三反相器INV3和第四反相器INV4；其中，

第三反相器INV3的输入端连接至扫描信号生成单元2的输出端，第三反相器INV3的输出端连接至第四反相器INV4的输入端，通过缓冲单元的设置提高扫描信号的驱动能力。

由上述内容可知，本申请实施例将移位寄存单元设置为动态逻辑的移位寄存单元，移位寄存单元只包括两个反相器、一个时钟反相器和一电容，即相对现有移位寄存单元减少了一反相器，相当于减少了两个晶体管，有效的减小了移位寄存单元的电路元器件，进而减小了动态逻辑电路的占用面积；另外，本申请实施例提供的扫描信号生成单元包括一传输门和一晶体管，其共包括4个晶体管，而现有的与非门为4个晶体管，由此可见，本申请实施例提供的扫描信号生成单元同样减少了电路器件的数量，进一步减小了动态逻辑电路的占用面积。采用本申请实施例提供的动态逻辑电路，可以使整个栅极驱动电路减少了大量的晶体管，满足显示装置的窄边框要求。

需要说明的是，本申请实施例提供的动态逻辑电路不仅适用于LCD显示装置，同样适用于OLED显示装置。

具体的，首先对LCD显示装置中的动态逻辑电路进行说明，由于LCD显示装置中像素开关一般使用N型薄膜晶体管，因此，下面以像素开关为N型薄膜晶体管为参考，对本申请实施例提供的LCD显示装置中的动态逻辑电路进行说明：

参考图3a所示，为本申请实施例提供的另一种动态逻辑电路的结构示意图，其中，图3a提供的电路器件结构与图2提供的电路器件结构相同，故不作多余赘述，其中，第一控制信号由第二反相器INV2的输入端提供，即传输门TG的第一控制端连接至第二反相器INV2的输入端；为了制作方便，扫描信号生成单元2中晶体管T同样为N型晶体管，其中，第二控制信号同样由第二反相器INV2的输入端提供，即晶体管T的栅极连接至第二反相器INV2的输入端，晶体管T的第一端连接至第二信号S2，其中，第二信号S2为VGL低电平信号，晶体管T的第二端连接至第一缓冲单元3的输入端；

另外，时钟反相器CKINV的第一控制端低电平有效，第二控制端高电平有效，即在第一控制端的接入低电平、且第二控制端接入高电平时，时钟反相器CKINV相当于一普通反相器；传输门TG的第一控制端低电平有效，第二控制端高电平有效，即在第一控制端的接入低电平、且第二控制端接入高电平时，传输门TG为打开状态。

结合图3a所示的动态逻辑电路结构，以及，参考图3b所示，为图3a提供动态逻辑电路的时序图，需要说明的是，本申请图3b提供的第一信号S1为开启信号，即对第一级动态逻辑电路中移位寄存单元的时钟反相器的输入端提供的开启信号；而对于其他级的动态逻辑电路中移位寄存单元的时钟反相器的输入端提供的第一信号，则与上一级动态逻辑电路中第二反相器的输出信号相同。其中，当CK1为高电平时，INV1将CK1的高电平信号转换为低电平信号输出，CKINV根据CK1的高电平信号和INV1输出的低电平信号控制，等效一反相器，CKINV将S1提供的高电平信号转换为低电平信号输出；存储电容C将CKINV输出的低电平信号存储；INV2将CKINV输出的低电平信号转换为高电平信号输出，其中，INV2的输出信号NEXT作为显示装置的下一级动态逻辑电路的第一信号；TG通过INV2的输入端的低电平信号和INV2的输出端的高电平信号的控制开启，将此时CK2对应的低电平输出，经过第一缓冲单元3后，第一缓冲单元3的输出信号SCAN为低电平信号；

而后CK1变为低电平，INV1将CK1的低电平信号转换为高电平信号输出，CKINV根据CK1的低电平信号和INV1输出的高电平信号控制，呈高阻状态；存储电容C释放存储的低电平信号，输入至INV2；INV2将CKINV输出的低电平信号转换为高电平信号输出；TG通过INV2的输入端的低电平信号和INV2的输出端的高电平信号的控制开启，将此时CK2对应的高电平输出，经过第一缓冲单元3后，第一缓冲单元3的输出信号SCAN为高电平信号；

最后CK1又变为高电平，INV1将CK1的高电平信号转换为低电平信号输出，CKINV根据CK1的高电平信号和INV1输出的低电平信号控制，等效一反相器，CKINV将S1提供的低电平信号转换为高电平信号输出；INV2将CKINV输出的高电平信号转换为低电平信号输出；TG通过INV2的输入端的高电平信号和INV2的输出端的低电平信号的控制关闭；而晶体管T通过INV2的输入端的高电平信号控制开启，将第二信号S2(即低电平信号)输出，经过第一缓冲单元3后，第一缓冲单元3的输出信号SCAN为低电平信号。

此外，对OLED显示装置中的动态逻辑电路进行说明，由于OLED显示装置中像素开关一般使用P型薄膜晶体管，因此，下面以像素开关为P型薄膜晶体管为参考，对本申请实施例提供的OLED显示装置的动态逻辑电路进行说明：

参考图4a所示，为本申请实施例提供的又一种动态逻辑电路的结构示意图，其中，图4a提供的电路器件结构与图2提供的电路器件结构相同，另外，由于OLED显示装置还需要输出一控制发光信号EMIT，因此，动态逻辑电路还包括：第二缓冲单元4，第二缓冲单元4的输入端连接至第二反相器INV2的输出端。其中，可选的第二缓冲单元包括：第五反相器INV5和第六反相器INV6，第五反相器NV5的输入端连接至第二反相器INV2的输出端，第五反相器NV5的输出端连接至第六反相器INV6的输入端。其中，第一控制信号由第二反相器INV2的输入端提供，或者，由第五反相器INV5的输出端提供，即传输门TG的第一控制端连接至第二反相器INV2的输入端(参考图4a中连接虚线)，或者，传输门TG的第一控制端连接至第五反相器INV5的输出端；为了制作方便，扫描信号生成单元2中晶体管T同样为P型晶体管，其中，第二控制信号由第二反相器INV2的输出端提供，即晶体管T的栅极连接至第二反相器INV2的输出端，晶体管T的第一端连接至第二信号S2，其中，第二信号S2为VGH高电平信号，晶体管T的第二端连接至第一缓冲单元3的输入端；

另外，时钟反相器CKINV的第一控制端低电平有效，第二控制端高电平有效，即在第一控制端的接入低电平、且第二控制端接入高电平时，时钟反相器CKINV相当于一普通反相器；传输门TG的第一控制端低电平有效，第二控制端高电平有效，即在第一控制端的接入低电平、且第二控制端接入高电平时，传输门TG为打开状态。

结合图4a所示的动态逻辑电路结构，以及，参考图4b所示，为图4a提供动态逻辑电路的时序图，需要说明的是，本申请图4b提供的第一信号S1为开启信号，即对第一级动态逻辑电路中移位寄存单元的时钟反相器的输入端提供的开启信号；而对于其他级的动态逻辑电路中移位寄存单元的时钟反相器的输入端提供的第一信号，则与上一级动态逻辑电路中第二反相器的输出信号相同。其中，当CK1为高电平时，INV1将CK1的高电平信号转换为低电平信号输出，CKINV根据CK1的高电平信号和INV1输出的低电平信号控制，等效一反相器，CKINV将S1提供的高电平信号转换为低电平信号输出；存储电容C将CKINV输出的低电平信号存储；INV2将CKINV输出的低电平信号转换为高电平信号输出，其中，INV2的输出信号NEXT作为显示装置的下一级动态逻辑电路的第一信号，以及，将INV2的输出信号输入至第二缓冲单元4后，第二缓冲单元4的输出信号EMIT(控制发光信号)为高电平信号；TG通过INV2的输入端的低电平信号和INV2的输出端的高电平信号的控制开启，将此时CK2对应的高电平输出，经过第一缓冲单元3后，第一缓冲单元3的输出信号SCAN为高电平信号；

而后CK1变为低电平，INV1将CK1的低电平信号转换为高电平信号输出，CKINV根据CK1的低电平信号和INV1输出的高电平信号控制，呈高阻状态；存储电容C释放存储的低电平信号，输入至INV2；INV2将CKINV输出的低电平信号转换为高电平信号输出；将INV2的输出的高电平信号输入至第二缓冲单元4后，第二缓冲单元4的输出信号EMIT(控制发光信号)为高电平信号；TG通过INV2的输入端的低电平信号和INV2的输出端的高电平信号的控制开启，将此时CK2对应的低电平输出，经过第一缓冲单元3后，第一缓冲单元3的输出信号SCAN为低电平信号；

最后CK1又变为高电平，INV1将CK1的高电平信号转换为低电平信号输出，CKINV根据CK1的高电平信号和INV1输出的低电平信号控制，等效一反相器，CKINV将S1提供的低电平信号转换为高电平信号输出；INV2将CKINV输出的高电平信号转换为低电平信号输出；将INV2的输出的低电平信号输入至第二缓冲单元4后，第二缓冲单元4的输出信号EMIT(控制发光信号)为低电平信号；TG通过INV2的输入端的高电平信号和INV2的输出端的低电平信号的控制关闭；而晶体管T通过INV2的输出端的低电平信号控制开启，将第二信号S2(即高电平信号)输出，经过第一缓冲单元3后，第一缓冲单元3的输出信号SCAN为高电平信号。

需要说明的是，上述内容只是本申请为了对动态逻辑电路进行详细说明而具体例举的两个示例，在实际应用中，本申请提供的动态逻辑电路中各个信号需要根据实际情况进行设计。

另外，考虑到动态逻辑电路在实际应用中会出现显示装置在非正常断电或者启动初始时有电荷残留，而造成电路中各个节点电位异常的情况，进而使得动态逻辑电路的工作出现异常，本申请实施例提供的动态逻辑电路还包括：复位单元，以在动态逻辑电路扫描前对动态逻辑电路进行复位。具体的，参考图5所示，为本申请实施例提供的又一种动态逻辑电路的结构示意图，其中，图5中动态逻辑电路结构包括有图2中动态逻辑电路的全部电路结构，其中，图5提供动态逻辑电路还包括：复位单元4，复位单元4的控制端连接至第三控制信号K3，复位单元4的输入端连接至复位信号S3，复位单元4的输出端连接至第二反相器INV2的输入端。其中，本申请实施例提供的复位单元4可以为晶体管T’，且对于晶体管T’的类型不作具体限制，其中，晶体管T’的栅极连接至第三控制信号K3，晶体管T’的第一端连接至复位信号S3，晶体管T’的第二端连接至第二反相器INV2的输入端，通过第三控制信号K3的控制，将复位信号S3传输至动态逻辑电路中，以对动态逻辑电路进行复位。

相应的，本申请实施例还提供了一种栅极驱动电路，包括沿第一方向设置的第一级动态逻辑电路至第N级动态逻辑电路，动态逻辑电路为如上述的动态逻辑电路；其中，

沿第一方向的前一级动态逻辑电路的第二反相器的输出端，连接至后一级动态逻辑电路的时钟反相器的输入端，N为不小于2的整数。

相应的，本申请实施例还提供了一种显示面板，显示面板包括上述的栅极驱动电路。

相应的，本申请实施例还提供了一种显示装置，包括上述的显示面板。

本申请实施例提供的一种动态逻辑电路、栅极驱动电路、显示面板及显示装置，包括：移位寄存单元，扫描信号生成单元和第一缓冲单元，所述移位寄存单元包括：第一反相器、第二反相器、时钟反相器和存储电容，所述第一反相器的输入端连接至第一时钟信号，所述第一反相器的输出端连接至所述时钟反相器的第一控制端，所述时钟反相器的输入端连接至第一信号，所述时钟反相器的第二控制端连接至所述第一时钟信号，所述时钟反相器的输出端连接至所述存储电容的第一极板和所述第二反相器的输入端，所述存储电容的第二极板连接至高电位信号，所述第二反相器的输出端连接至所述扫描信号生成单元，所述扫描信号生成单元的输出端连接至所述第一缓冲单元的输入端。

由上述内容可知，本申请实施例将移位寄存单元设置为动态逻辑的移位寄存单元，移位寄存单元只包括两个反相器、一个时钟反相器和一电容，即相对现有移位寄存单元减少了一反相器，相当于减少了两个晶体管，有效的减小了移位寄存单元的电路元器件，进而减小了动态逻辑电路的占用面积；另外，本申请实施例提供的扫描信号生成单元包括一传输门和一晶体管，其共包括4个晶体管，而现有的与非门为4个晶体管，由此可见，本申请实施例提供的扫描信号生成单元同样减少了电路器件的数量，进一步减小了动态逻辑电路的占用面积。采用本申请实施例提供的动态逻辑电路，可以使整个栅极驱动电路减少了大量的晶体管，满足显示装置的窄边框要求。

显然，上述实施例仅用于详细表述本发明，并不构成对本发明保护范围的限制。在本发明的构思下，本领域的普通技术人员任何没有创造性劳动而进行的各种改动和变型，均属于本发明权利要求的保护范围。

Claims (11)

1.一种动态逻辑电路，包括：移位寄存单元，扫描信号生成单元和第一缓冲单元，其特征在于，所述移位寄存单元包括：

第一反相器、第二反相器、时钟反相器和存储电容，所述第一反相器的输入端连接至第一时钟信号，所述第一反相器的输出端连接至所述时钟反相器的第一控制端，所述时钟反相器的输入端连接至第一信号，所述时钟反相器的第二控制端连接至所述第一时钟信号，所述时钟反相器的输出端连接至所述存储电容的第一极板和所述第二反相器的输入端，所述存储电容的第二极板连接至高电位信号，所述第二反相器的输出端连接至所述扫描信号生成单元，所述扫描信号生成单元的输出端连接至所述第一缓冲单元的输入端。

2.根据权利要求1所述的动态逻辑电路，其特征在于，所述扫描信号生成单元包括传输门和晶体管，其中，

所述传输门的第一控制端连接至第一控制信号，且所述第一控制信号与所述第二反相器的输入端信号相同，所述传输门的第二控制端连接至所述第二反相器的输出端，所述传输门的输入端连接至第二时钟信号，所述晶体管的第二端和所述传输门的输出端均连接至所述第一缓冲单元的输入端，所述晶体管的第一端连接至第二信号，所述晶体管的栅极连接至第二控制信号。

3.根据权利要求2所述的动态逻辑电路，其特征在于，所述晶体管为N型晶体管；其中，

所述晶体管的栅极连接至所述第二反相器的输入端，所述晶体管的第一端连接至所述第二信号，所述晶体管的第二端连接至所述第一缓冲单元的输入端。

4.根据权利要求1所述的动态移位寄存电路，其特征在于，所述晶体管为P型晶体管；其中，

所述晶体管的栅极连接至所述第二反相器的输出端，所述晶体管的第一端连接至所述第二信号，所述晶体管的第二端连接至所述第一缓冲单元的输入端。

5.根据权利要求1所述的动态逻辑电路，其特征在于，所述第一缓冲单元包括第三反相器和第四反相器；其中，

所述第三反相器的输入端连接至所述扫描信号生成单元的输出端，所述第三反相器的输出端连接至所述第四反相器的输入端。

6.根据权利要求1所述的动态逻辑电路，其特征在于，所述动态逻辑电路还包括：第二缓冲单元，所述第二缓冲单元的输入端连接至所述第二反相器的输出端。

7.根据权利要求6所述的动态逻辑电路，其特征在于，所述第二缓冲单元包括：第五反相器和第六反相器，所述第五反相器的输入端连接至所述第二反相器的输出端，所述第五反相器的输出端连接至所述第六反相器的输入端。

8.根据权利要求1所述的动态逻辑电路，其特征在于，所述动态逻辑电路还包括：复位单元，其中，所述复位单元的控制端连接至第三控制信号，所述复位单元的输入端连接至复位信号，所述复位单元的输出端连接至所述第二反相器的输入端。

9.一种栅极驱动电路，其特征在于，包括沿第一方向设置的第一级动态逻辑电路至第N级动态逻辑电路，所述动态逻辑电路为如权利要求1～8任意一项所述的动态逻辑电路；其中，

沿所述第一方向的前一级动态逻辑电路的第二反相器的输出端，连接至后一级动态逻辑电路的时钟反相器的输入端，N为不小于2的整数。

10.一种显示面板，其特征在于，所述显示面板包括权利要求9所述的栅极驱动电路。

11.一种显示装置，其特征在于，包括如权利要求10所述的显示面板。