JP7411839B2 - 半導体装置 - Google Patents
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Description
発明は、電子機器に関する。
る回路(単極性回路ともいう)の開発が進められている。
パルス出力回路を複数段有するシフトレジスタが開示されている。さらに、特許文献1で
は、ブートストラップを利用することにより、クロック信号の振幅に対し、出力するパル
ス信号の振幅の低下を抑制するシフトレジスタが開示されている。
ジスタが劣化し、該トランジスタの電気特性が変動してしまうといった問題があった。
ーレベルのときに、出力するパルス信号をハイレベルに設定するか否かを制御するトラン
ジスタ(例えば特許文献1の図1(B)のトランジスタ105)のゲートの電位が電位V
SSに一定期間保持される。このとき、クロック信号に従って上記トランジスタのソース
又はドレインの電位が繰り返し変化するため、該トランジスタにストレスが与えられる。
これにより、上記トランジスタは劣化する。特に、特許文献1のシフトレジスタでは、上
記ストレスが与えられる時間が非常に長いため、該上記トランジスタが劣化しやすく、電
気特性の変動が進行してしまう。
のチャネル長を長くするなどの対策が挙げられる。しかしながら、出力するパルス信号を
ハイレベルに設定するか否かを制御するトランジスタのチャネル長を長くすると、例えば
寄生容量などにより、出力するパルス信号が遅延し、動作不良が起こる可能性が高くなる
などの別の問題が生じてしまう。
号をハイレベルに設定するか否かを制御するトランジスタに対するストレスを抑制するこ
とを課題の一つとする。
該パルス信号をハイレベルに設定するか否かを制御するトランジスタのゲートの電位を、
一定の値にするのではなく、間欠的に電位VSSの電位よりも高くする。これにより、上
記トランジスタに対するストレスの抑制を図る。
号、及び第2のクロック信号の反転信号に従いパルス信号を生成する機能を有し、ソース
及びドレインの一方の電位が第1のクロック信号に従って変化し、ソース及びドレインの
他方の電位がパルス信号の電位となる第1のトランジスタと、ソース及びドレインの一方
に第1の電位が与えられ、ソース及びドレインの他方が第1のトランジスタのソース及び
ドレインの他方に電気的に接続される第2のトランジスタと、ソース及びドレインの一方
に第2の電位が与えられ、ソース及びドレインの他方が第1のトランジスタのゲートに電
気的に接続され、ゲートの電位が第2のクロック信号に従って変化する第3のトランジス
タと、ソース及びドレインの一方の電位がセット信号及びリセット信号に従って変化し、
ソース及びドレインの他方が第1のトランジスタのゲートに電気的に接続され、ゲートの
電位が第2のクロック信号の反転信号に従って変化する第4のトランジスタと、を有し、
第1の電位と第2の電位の電位差は、第1のトランジスタのしきい値電圧よりも大きく、
第2のクロック信号がハイレベルのとき、第1のクロック信号はローレベルであるパルス
出力回路である。
ランジスタのチャネル長を長くせずとも、該トランジスタに対するストレスを低減できる
。よって、上記トランジスタの劣化を抑制でき、電気特性の変動を抑制できる。
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。
の内容を互いに適宜置き換えることができる。
の数は、序数に限定されない。
れている状態をいう。従って、-5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
。
本実施の形態では、パルス出力回路の例について説明する。
回路SRは、図1(A)に示すように、入力されるセット信号S、リセット信号R、クロ
ック信号CK1、クロック信号CK2、及びクロック信号CK2Bに従い、出力信号OU
Tとしてパルス信号を生成する機能を有する。クロック信号CK2Bとしては、クロック
信号CK2の反転信号を用いることができるが、別のクロック信号をクロック信号CK2
Bとして用いてもよい。
タ111乃至トランジスタ114を有する。トランジスタ111乃至トランジスタ114
は、同一の導電型である。トランジスタ111乃至トランジスタ114のそれぞれは、セ
ット信号S、リセット信号R、及びクロック信号CK1、クロック信号CK2、及びクロ
ック信号CK2Bの一つ又は複数に従い導通が制御される。なお、図1(A)に示すパル
ス出力回路SRにトランジスタ111乃至トランジスタ114以外の素子を設けてもよい
。
化し、他方の電位がパルス信号(出力信号OUT)の電位となる。トランジスタ111は
、パルス信号(出力信号OUT)をハイレベルに設定するか否かを制御する機能を有する
。
の電位に変化する場合」のみに限定されない。例えば、「信号に従いスイッチがオン状態
になることにより、電位が変化する場合」や、「容量結合により、信号の変化に合わせて
電位が変化する場合」なども「信号に従い電位が変化する」に含まれる。
例えば、電圧降下により信号の電位が変化した値も「信号に応じた電位」に含まれる。
トランジスタ111のソース及びドレインの他方に電気的に接続される。さらに、トラン
ジスタ112のゲートの電位は、セット信号S及びリセット信号Rに従い変化する。なお
、クロック信号CK1及びクロック信号CK2とは異なるクロック信号を用いてトランジ
スタ112のゲートの電位を制御してもよい。トランジスタ112は、ゲートの電位に応
じてオン状態又はオフ状態になることにより、パルス信号(出力信号OUT)をローレベ
ルに設定するか否かを制御する機能を有する。
ランジスタ111のゲートに電気的に接続される。さらに、トランジスタ113のゲート
の電位は、クロック信号CK2に従い変化する。トランジスタ113は、トランジスタ1
11のゲートの電位を電位Vaに応じた値に設定するか否かを制御する機能を有する。
降下により上記電位の値から変化した場合も「電位に応じた値」に含まれる。
号Rに従い変化し、他方は、トランジスタ111のゲートに電気的に接続される。さらに
、トランジスタ114のゲートの電位は、クロック信号CK2Bに従い変化する。トラン
ジスタ114は、トランジスタ111のゲートを浮遊状態にするか否かを制御する機能を
有する。
ンよりもバンドギャップが広い半導体を含むトランジスタを適用できる。バンドギャップ
の広い半導体としては、例えば酸化物半導体を適用できる。ただし、これに限定されず、
例えば14族(シリコンなどの)の元素を有する半導体を含むトランジスタをトランジス
タ111乃至トランジスタ114に用いてもよい。このとき、14族の元素を有する半導
体が単結晶、多結晶、又は非晶質でもよい。
金属酸化物、又はIn-Ga-Zn系金属酸化物などを適用できる。また、上記In-G
a-Zn系金属酸化物に含まれるGaの一部若しくは全部の代わりに他の金属元素を含む
金属酸化物を用いてもよい。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC-OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC-O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC-OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC-OS膜について詳細な説明を行う
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC-OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC-OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC-OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC-OS膜
のout-of-plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC-OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC-OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC-OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC-OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC-OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC-OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C-OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC-OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC-OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。
AC-OS膜のうち、二種以上を有する積層膜であってもよい。
ト信号Rに相当するリセット信号RIN、クロック信号CK1、クロック信号CK2、及
びクロック信号CK2Bに従い出力信号OUT及び出力信号SROUTを生成する機能を
有する。
トランジスタ41のゲートには、セット信号LINが入力される。
ランジスタ41のソース及びドレインの他方に電気的に接続される。
ンの他方に電気的に接続される。さらに、トランジスタ43のゲートには、クロック信号
CK2Bが入力される。トランジスタ43は、図1(B)に示すトランジスタ114に相
当する。
方の電位がパルス信号(出力信号OUT)の電位となる。さらに、トランジスタ44のゲ
ートは、トランジスタ43のソース及びドレインの他方に電気的に接続される。トランジ
スタ44は、図1(B)に示すトランジスタ111に相当する。
形成される。例えば、トランジスタ44のゲートとソース及びドレインの他方との間の寄
生容量を容量C1に用いてもよい。
ランジスタ44のソース及びドレインの他方に電気的に接続される。トランジスタ45は
、図1(B)に示すトランジスタ112に相当する。
方の電位がパルス信号(出力信号SROUT)の電位となる。さらに、トランジスタ46
のゲートは、トランジスタ43のソース及びドレインの他方に電気的に接続される。
形成される。例えば、トランジスタ46のゲートとソース及びドレインの他方との間の寄
生容量を容量C2に用いてもよい。なお、必ずしも容量C2を形成しなくてもよい。
ランジスタ46のソース及びドレインの他方に電気的に接続される。さらに、トランジス
タ47のゲートは、トランジスタ42のゲートに電気的に接続される。
ンジスタ44のゲート及びトランジスタ46のゲートに電気的に接続される。さらに、ト
ランジスタ48のゲートには、クロック信号CK2が入力される。トランジスタ48は、
図1(B)に示すトランジスタ113に相当する。
ランジスタ45のゲート及びトランジスタ47のゲートに電気的に接続される。さらに、
トランジスタ49のゲートには、リセット信号RINが入力される。
ランジスタ45のゲート及びトランジスタ47のゲートに電気的に接続される。さらに、
トランジスタ50のゲートには、セット信号LINが入力される。
ランジスタ45のゲート及びトランジスタ47のゲートに電気的に接続される。さらに、
トランジスタ51のゲートには、クロック信号CK2が入力される。なお、トランジスタ
48及びトランジスタ51の一方又は両方のチャネル長をトランジスタ44又はトランジ
スタ46のチャネル長よりも長くしてもよい。トランジスタ51のチャネル長を長くする
ことにより、トランジスタ51に対するストレスの影響を低減できる。
ゲート、トランジスタ47のゲートに電気的に接続される。容量C3は、保持容量として
の機能を有する。なお、必ずしも容量C3を設けなくてもよい。
半導体を含むトランジスタを適用できる。
出力回路の駆動方法例について、図2(B)のタイミングチャートを参照して説明する。
ここでは、一例として、トランジスタ41乃至トランジスタ51のそれぞれがNチャネル
型であり、電位VDDが正の電位であり、電位VSSが負の電位であり、電位Vaの値が
電位VDDの値と同じであるとして説明する。また、セット信号LIN、リセット信号R
IN、及びクロック信号CK1、クロック信号CK2、及びクロック信号CK2Bのハイ
レベルの電位は、電位VDDと同じであり、ローレベルの電位は、電位VSSと同じであ
るとする。また、電位Vaとクロック信号CK1のローレベルの電位との電位差は、トラ
ンジスタ44及びトランジスタ46のしきい値電圧よりも大きいとする。また、トランジ
スタ44のゲートと他の素子との接続箇所をノードNAとする。
つの電源電位のうち、低い方の電位である。前記2つの電源電位のうち、高い方の電位は
電位VDDである。
Nがハイレベルになり、トランジスタ41及びトランジスタ50がオン状態になる。また
、リセット信号RINがローレベルであるため、トランジスタ49はオフ状態である。ま
た、クロック信号CK1はローレベルである。また、クロック信号CK2がローレベルで
あるため、トランジスタ48及びトランジスタ51はオフ状態である。また、クロック信
号CK2Bがハイレベルになり、トランジスタ43がオン状態になる。
ランジスタ46がオン状態になり、トランジスタ41及びトランジスタ43がオフ状態に
なる。さらに、クロック信号CK1がローレベルであるため、出力信号OUT、出力信号
SROUTは、ローレベルになる。以上により、図2(A)に示すパルス出力回路は、セ
ット状態になる。
トランジスタ50がオフ状態になる。また、クロック信号CK1がハイレベルになる。ま
た、リセット信号RINがローレベルのままであるため、トランジスタ49はオフ状態の
ままである。また、クロック信号CK2がローレベルのままであるため、トランジスタ4
8及びトランジスタ51はオフ状態のままである。また、クロック信号CK2Bはハイレ
ベルのままである。
であるため、トランジスタ44のゲートとソース及びドレインの他方との間に生じる容量
C1によって生じる容量結合により、ノードNAの電位が電位VDDとトランジスタ44
のしきい値電圧(Vth44)の和よりもさらに高い値、すなわち、VDD+Vth44
+Vx(Vxは任意の電位)まで上昇する。いわゆるブートストラップである。これによ
り、出力信号OUTの電位は、クロック信号CK1のハイレベルの電位と同等の値になる
。同様に、出力信号SROUTの電位もクロック信号CK1のハイレベルの電位と同等の
値になる。
オン状態になる。また、クロック信号CK1がローレベルになる。また、クロック信号C
K2Bがローレベルになり、トランジスタ43がオフ状態になる。また、クロック信号C
K2がハイレベルになり、トランジスタ48及びトランジスタ51がオン状態になる。ま
た、セット信号LINがローレベルのままであるため、トランジスタ41及びトランジス
タ50はオフ状態のままである。
また、トランジスタ48がオン状態であるため、ノードNAの電位は、電位Vaと同等の
値になり、トランジスタ44、トランジスタ46はオン状態のままである。クロック信号
CK1はローレベルであるため、出力信号OUT、出力信号SROUTの電位は、クロッ
ク信号CK1のローレベルの電位と同等の値になる。これにより、図2(A)に示すパル
ス出力回路は、リセット状態になる。
オフ状態になる。また、クロック信号CK2がローレベルになり、トランジスタ48及び
トランジスタ51がオフ状態になる。また、クロック信号CK2Bがハイレベルになり、
トランジスタ43がオン状態になる。また、セット信号LINがローレベルのままである
ため、トランジスタ41及びトランジスタ50はオフ状態のままである。また、クロック
信号CK1はローレベルのままである。
まである。さらに、トランジスタ43がオン状態であり、ノードNAの電位が電位VSS
と同等の値のままであるため、トランジスタ44、トランジスタ46はオフ状態のままで
ある。さらに、クロック信号CK1がローレベルのままであるため、出力信号OUT、出
力信号SROUTは、ローレベルのままである。
タ41及びトランジスタ50はオフ状態のままである。また、リセット信号RINがロー
レベルのままであるため、トランジスタ49はオフ状態のままである。また、クロック信
号CK1はローレベルのままである。また、クロック信号CK2がローレベルのままであ
るため、トランジスタ48及びトランジスタ51はオフ状態のままである。また、クロッ
ク信号CK2Bがハイレベルのままであるため、トランジスタ43はオン状態のままであ
る。
まである。さらに、トランジスタ43がオン状態であり、ノードNAの電位が電位VSS
と同等の値のままであるため、トランジスタ44、トランジスタ46はオフ状態のままで
ある。さらに、クロック信号CK1がローレベルのままであるため、出力信号OUT、出
力信号SROUTは、ローレベルのままである。
INがローレベルのままであるため、トランジスタ41及びトランジスタ50はオフ状態
のままである。また、リセット信号RINがローレベルのままであるため、トランジスタ
49はオフ状態のままである。また、クロック信号CK2がローレベルのままであるため
、トランジスタ48及びトランジスタ51はオフ状態のままである。また、クロック信号
CK2Bがハイレベルのままであるため、トランジスタ43はオン状態のままである。
まである。さらに、トランジスタ43がオン状態であり、ノードNAの電位が電位VSS
と同等の値のままであるため、トランジスタ44、トランジスタ46はオフ状態のままで
ある。このとき、クロック信号CK1がハイレベルになるが、トランジスタ44、トラン
ジスタ46がオフ状態であるため、出力信号OUT、出力信号SROUTはローレベルの
ままである。
びトランジスタ51がオン状態になる。また、クロック信号CK2Bがローレベルになり
、トランジスタ43がオフ状態になる。また、クロック信号CK1がローレベルになる。
また、セット信号LINがローレベルのままであるため、トランジスタ41及びトランジ
スタ50はオフ状態のままである。また、リセット信号RINがローレベルのままである
ため、トランジスタ49はオフ状態のままである。このように、クロック信号CK2がハ
イレベルのとき、クロック信号CK1はローレベルである。
まである。また、トランジスタ48がオン状態であるため、ノードNAの電位が電位Va
と同等の値になり、トランジスタ44、トランジスタ46がオン状態になるが、クロック
信号CK1がローレベルであるため、出力信号OUT、出力信号SROUTは、ローレベ
ルのままである。
の値に変化させる。ノードNAの電位が電位Vaと同等の値であるとき、トランジスタ4
4のソース及びドレインの一方の電位、並びにトランジスタ46のソース及びドレインの
一方の電位は、クロック信号CK1のローレベルの電位と同等の値になる。また、ノード
NAの電位が電位VSSと同等の値であるとき、トランジスタ44のソース及びドレイン
の一方の電位、並びにトランジスタ46のソース及びドレインの一方の電位は、クロック
信号CK1のハイレベルの電位と同等の値になる。よって、トランジスタ44及びトラン
ジスタ46のそれぞれにおいて、ゲートとソース及びドレインの一方との間の電圧が常に
電位VDDと電位VSSの差よりも低くなるため、トランジスタ44に対するストレスを
低減できる。
することもできる。
42のゲートをトランジスタ45、トランジスタ47のゲートに電気的に接続する代わり
に、トランジスタ42のゲートにリセット信号RINを入力する構成である。これにより
、パルス出力回路をリセット状態にする際に、ノードNAの電位を電位VSSと同等の値
に設定する速度を速くできる。また、図3に示すように、トランジスタ52を設けてもよ
い。このとき、トランジスタ52のソース及びドレインの一方には、電位VDDが与えら
れ、他方は、トランジスタ45、トランジスタ47に電気的に接続される。さらに、トラ
ンジスタ52のゲートには、初期化信号RESが入力される。図3に示すパルス出力回路
では、初期化信号RESのパルスが入力されることにより、トランジスタ45及びトラン
ジスタ47がオン状態になり、信号OUT及び信号SROUTがローレベルになり、初期
化状態になる。
ートを設け、バックゲートの電位を制御することによりトランジスタ41乃至トランジス
タ51のしきい値電圧を制御してもよい。例えば、Nチャネル型トランジスタのバックゲ
ートに負電位を与えると、Nチャネル型トランジスタのしきい値電圧を正方向にシフトさ
せることができる。図4に示すパルス出力回路において、トランジスタ41、トランジス
タ43、トランジスタ48、トランジスタ49、及びトランジスタ51のバックゲートの
それぞれには、電位BG1が与えられ、トランジスタ42、トランジスタ44、トランジ
スタ45、トランジスタ46、トランジスタ47、及びトランジスタ50のバックゲート
のそれぞれには、電位BG2が与えられる。なお、電位BG1及び電位BG2として負電
位を用いる場合、電位BG2の値は、電位BG1よりも低いことが好ましい。電位BG1
が供給されるトランジスタのしきい値電圧が高すぎると、パルス出力回路の動作不良が起
こりやすいためである。
5を参照して説明する。
_1乃至パルス出力回路31_N(Nは2以上の自然数))を有する。図5(A)では、
一例としてN=5以上の場合について示す。
ルス出力回路に相当する。パルス出力回路31_1乃至パルス出力回路31_Nは、図5
(B)に示すように、セット信号LIN、リセット信号RIN、初期化信号RES、クロ
ック信号CK1、クロック信号CK2、及びクロック信号CK2Bに従い、出力信号OU
T、出力信号SROUTとして複数のパルス信号を生成して出力する機能を有する。
れる。さらに、パルス出力回路31_K(Kは2以上N以下の自然数)には、セット信号
LINとしてパルス出力回路31_K-1から出力される出力信号SROUTであるパル
ス信号が入力される。
ルス出力回路31_M+1から出力される出力信号SROUTであるパルス信号が入力さ
れる。
が入力され、クロック信号CK2としてクロック信号CLK2が入力され、クロック信号
CK2Bとしてクロック信号CLK2の反転クロック信号CLK2Bが入力される。さら
に、パルス出力回路31_1を基準として、3つ置きのパルス出力回路毎にクロック信号
CK1としてクロック信号CLK1が入力され、クロック信号CK2としてクロック信号
CLK2が入力され、クロック信号CK2Bとして反転クロック信号CLK2Bが入力さ
れる。
が入力され、クロック信号CK2としてクロック信号CLK3が入力され、クロック信号
CK2Bとしてクロック信号CLK3の反転クロック信号CLK3Bが入力される。さら
に、パルス出力回路31_2を基準として、3つ置きのパルス出力回路毎にクロック信号
CK1としてクロック信号CLK2が入力され、クロック信号CK2としてクロック信号
CLK3が入力され、クロック信号CK2Bとして反転クロック信号CLK3Bが入力さ
れる。
が入力され、クロック信号CK2としてクロック信号CLK4が入力され、クロック信号
CK2Bとしてクロック信号CLK4の反転クロック信号CLK4Bが入力される。さら
に、パルス出力回路31_3を基準として、3つ置きのパルス出力回路毎にクロック信号
CK1としてクロック信号CLK3が入力され、クロック信号CK2としてクロック信号
CLK4が入力され、クロック信号CK2Bとして反転クロック信号CLK4Bが入力さ
れる。
が入力され、クロック信号CK2としてクロック信号CLK1が入力され、クロック信号
CK2Bとしてクロック信号CLK1の反転クロック信号CLK1Bが入力される。さら
に、パルス出力回路31_4を基準として、3つ置きのパルス出力回路毎にクロック信号
CK1としてクロック信号CLK4が入力され、クロック信号CK2としてクロック信号
CLK1が入力され、クロック信号CK2Bとして反転クロック信号CLK1Bが入力さ
れる。
_N+1の構成は、図2(A)に示すパルス出力回路の構成のうち、トランジスタ49が
無い構成である。パルス出力回路31_N+1から出力される出力信号SROUT_N+
1であるパルス信号は、リセット信号RINとしてパルス出力回路31_Nに入力される
。なお、パルス出力回路31_N+1を設けずに、別途生成したパルス信号をパルス出力
回路31_Nに入力してもよい。
化信号RESとして、初期化信号INI_RESが入力される。
タなどを用いてクロック信号CLK1乃至クロック信号CLK4を反転させることにより
生成される。
ングチャートを参照して説明する。ここでは、一例として、電位VDDが正の電位であり
、電位VSSが負の電位であり、電位Vaが電位VDDと同等の値であるとして説明する
。また、一例として、セット信号LIN、リセット信号RIN、及びクロック信号CLK
1乃至クロック信号CLK4、反転クロック信号CLK1B乃至反転クロック信号CLK
4B、のハイレベルの電位は、電位VDDと同じであり、ローレベルの電位は、電位VS
Sと同じであるとする。また、一例として、クロック信号CLK1乃至クロック信号CL
K4のデューティ比が25%であるとする。また、一例として、クロック信号CLK2が
クロック信号CLK1よりも1/4周期分遅れているとし、クロック信号CLK3がクロ
ック信号CLK2よりも1/4周期分遅れているとし、クロック信号CLK4がクロック
信号CLK3よりも1/4周期分遅れているとする。また、一例として、スタートパルス
信号SPのパルスの幅がクロック信号CLK1乃至クロック信号CLK4のパルスの幅と
同じであるとする。また、各パルス出力回路がセット状態になる前に、初期化信号INI
_RESのパルスを入力し、パルス出力回路の初期化を行うとする。
トパルス信号SPがハイレベルになることにより、時刻T12にクロック信号CLK1が
ハイレベルになる。さらに、シフトレジスタ30は、クロック信号CLK1乃至クロック
信号CLK4、反転クロック信号CLK1B乃至反転クロック信号CLK4B(図示せず
)に従い、出力信号SROUT_1乃至出力信号SROUT_Nのパルスを順次出力し、
出力信号OUT_1乃至出力信号OUT_Nのパルスを順次出力する。
A)に示すシフトレジスタ30は、図5(A)に示すシフトレジスタ30において、初期
化信号INI_RES、クロック信号CLK1乃至クロック信号CLK4、反転クロック
信号CLK1B乃至反転クロック信号CLK4B、スタートパルス信号SPを入力するた
めの配線に保護回路32が接続された構成である。
ら出力信号OUT_1乃至出力信号OUT_Nを出力するための配線に保護回路33が接
続された構成である。
B)に示す保護回路33を設けてもよい。
たときに、該配線と別の電源線とを導通状態にする回路である。保護回路32及び保護回
路33は、例えばダイオードなどを用いて構成される。
(ESDともいう)などにより発生する過電圧の耐性を高めることができる。
、出力するパルス信号がローレベルの期間において、トランジスタ111のゲートの電位
を、一定の値にするのではなく、間欠的に電位VSSの電位よりも高くする。これにより
、トランジスタ111に対するストレスを抑制できるため、トランジスタの劣化を抑制で
きる。
本実施の形態では、実施の形態1に係るパルス出力回路を用いた表示装置の例について図
7乃至図10を参照して説明する。
複数の画素回路211を備え、駆動回路部202は、ゲートドライバ221、ソースドラ
イバ223などの駆動回路を備える。
スタ(例えば図5(A)に示すシフトレジスタ30)を備える。例えば、ゲートドライバ
221は、シフトレジスタから出力されるパルス信号により、走査線GL_1乃至GL_
Xの電位を制御する機能を有する。なお、ゲートドライバ221を複数設け、複数のゲー
トドライバ221により、走査線GL_1乃至GL_Xを分割して制御してもよい。
を元に画素回路211に書き込むデータ信号を生成する機能を有する。また、ソースドラ
イバ223は、データ線DL_1乃至DL_Yの電位を制御する機能を有する。
スドライバ223は、複数のアナログスイッチを順次オン状態にすることにより、画像信
号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いて
ソースドライバ223を構成してもよい。このとき、シフトレジスタとしては、実施の形
態1に示すパルス出力回路を複数段有するシフトレジスタ(例えば図5(A)に示すシフ
トレジスタ)を用いることができる。
され、複数のデータ線DLの一つを介してデータ信号が入力される。複数の画素回路21
1のそれぞれは、ゲートドライバ221によりデータ信号のデータの書き込み及び保持が
制御される。例えば、m行n列目の画素回路211は、走査線GL_m(mはX以下の自
然数)を介してゲートドライバ221からパルス信号が入力され、走査線GL_mの電位
に応じてデータ線DL_n(nはY以下の自然数)を介してソースドライバ223からデ
ータ信号が入力される。
30と、トランジスタ231_1と、容量素子233_1と、を備える。
れる。液晶素子230は、書き込まれるデータにより配向状態が設定される。なお、複数
の画素回路211のそれぞれが有する液晶素子230の一対の電極の一方に共通の電位(
コモン電位)を与えてもよい。また、液晶素子230の一対の電極の一方には、各行の画
素回路211毎に異なる電位を与えてもよい。
atic)モード、IPS(In Plane Switching)モード、STN(
Super Twisted Nematic)モード、VA(Vertical Al
ignment)モード、ASM(Axially Symmetric Aligne
d Micro-cell)モード、OCB(Optically Compensat
ed Birefringence)モード、FLC(Ferroelectric L
iquid Crystal)モード、AFLC(AntiFerroelectric
Liquid Crystal)モード、MVA(Multi-Domain Ver
tical Alignment)モード、PVA(Patterned Vertic
al Alignment)モード、FFS(Fringe Field Switch
ing)モード、又はTBA(Transverse Bend Alignment)
モードなどを用いてもよい。
よい。ブルー相を示す液晶は、応答速度が1msec以下と短く、光学的等方性であるた
め、配向処理が不要であり、視野角依存性が小さい。
一方は、データ線DL_nに電気的に接続され、他方は液晶素子230の一対の電極の他
方に電気的に接続される。また、トランジスタ231_1のゲートは、走査線GL_mに
電気的に接続される。トランジスタ231_1は、オン状態又はオフ状態になることによ
り、データ信号のデータの書き込みを制御する機能を有する。
、液晶素子230の一対の電極の他方に電気的に接続される。なお、電位供給線VLの電
位の値は、画素回路211の仕様に応じて適宜設定される。容量素子233_1は、書き
込まれたデータを保持する保持容量としての機能を有する。
行の画素回路211を順次選択し、トランジスタ231_1をオン状態にしてデータ信号
のデータを書き込む。
で保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
33_2と、トランジスタ234と、発光素子(ELともいう)235と、を備える。
続される。さらに、トランジスタ231_2のゲートは、走査線GL_mに電気的に接続
される。
タの書き込みを制御する機能を有する。
、トランジスタ231_2のソース及びドレインの他方に電気的に接続される。
る。さらに、トランジスタ234のゲートは、トランジスタ231_2のソース及びドレ
インの他方に電気的に接続される。
他方は、トランジスタ234のソース及びドレインの他方に電気的に接続される。
きる。
、電位VSSが与えられる。
行の画素回路211を順次選択し、トランジスタ231_2をオン状態にしてデータ信号
のデータを書き込む。
で保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ234
のソースとドレインの間に流れる電流量が制御され、発光素子235は、流れる電流量に
応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
法の例について、図8のタイミングチャートを参照して説明する。ここでは、一例として
、ゲートドライバ221に実施の形態1に示すシフトレジスタを用いる場合について説明
する。
スタートパルス信号SP、電源電圧PWR、及びクロック信号CLK1乃至クロック信号
CLK4をシフトレジスタに入力すると、シフトレジスタは、スタートパルス信号SPの
パルスに従い、出力信号SROUT_1乃至出力信号SROUT_Nのパルスを順次出力
し、出力信号OUT_1乃至出力信号OUT_Nのパルスを順次出力する。なお、電源電
圧PWRとしては、電位VDDと電位VSSからなる電源電圧、電位Vaと電位VSSか
らなる電源電圧が挙げられる。また、クロック信号CLK1乃至クロック信号CLK4の
入力を開始させると、対応する反転クロック信号CLK1B乃至クロック信号CLK4B
の入力も開始するとする。
図8の期間312に示すように、シフトレジスタに対する電源電圧PWR、クロック信号
CLK1乃至クロック信号CLK4、及びスタートパルス信号SPの入力を停止させる。
また、クロック信号CLK1乃至クロック信号CLK4の入力を停止させると、対応する
反転クロック信号CLK1B乃至クロック信号CLK4Bの入力も停止するとする。
クロック信号CLK1乃至クロック信号CLK4の入力を順次停止させ、次に電源電圧P
WRの入力を停止させることが好ましい。これにより、シフトレジスタの誤動作を抑制で
きる。
4、及びスタートパルス信号SPの入力を停止させると、出力信号SROUT_1乃至出
力信号SROUT_Nのパルスの出力が停止し、出力信号OUT_1乃至出力信号OUT
_Nのパルスの出力が停止する。よって、表示装置が低消費電力モードになる。
に、シフトレジスタに対するスタートパルス信号SP、クロック信号CLK1乃至クロッ
ク信号CLK4、及び電源電圧PWRの入力を再開させる。
信号CLK1乃至クロック信号CLK4の入力を再開させ、次にスタートパルス信号SP
の入力を再開させる。さらにこのとき、クロック信号CLK1乃至クロック信号CLK4
が入力される配線の電位を電位VDDに設定した後にクロック信号CLK1乃至クロック
信号CLK4の入力を順次再開させることが好ましい。
号CLK4、及び電源電圧PWRの入力を再開させると、シフトレジスタは、スタートパ
ルス信号SPのパルスに従い、出力信号SROUT_1乃至出力信号SROUT_Nのパ
ルスを順次出力し、出力信号OUT_1乃至出力信号OUT_Nのパルスを順次出力する
。よって、表示装置は通常モードに復帰する。
シフトレジスタを備える駆動回路の動作を停止できる。よって、例えば画素回路のトラン
ジスタにオフ電流の低いトランジスタを用い、画像を表示する際に、一部又は全部の画素
回路でデータ信号の書き換えが不要である場合、駆動回路の動作を停止させ、書き換え間
隔を長くすることにより、消費電力を低減できる。
保護回路225を接続してもよい。また、ソースドライバ223と画素回路211の間(
データ信号線DL)に保護回路225を接続してもよい。保護回路225は、自身が接続
する配線に一定の範囲外の電位が与えられたときに、該配線と別の電源線とを導通状態に
する回路である。保護回路225は、例えばダイオードなどを用いて構成される。
する表示装置の耐性を高めることができる。
の形態1に示すパルス出力回路を用いてゲートドライバ、ソースドライバなどの駆動回路
を構成する。上記駆動回路では、トランジスタに対するストレスが小さいため、表示装置
の信頼性を高めることができる。
。
ンジスタのゲートとしての機能を有する。
スタのゲートとしての機能を有する。
回路のトランジスタのゲート絶縁層、及び画素回路のトランジスタのゲート絶縁層として
の機能を有する。
aは、駆動回路のトランジスタのチャネルが形成される層(チャネル形成層ともいう)と
しての機能を有する。
bは、画素回路のトランジスタのチャネル形成層としての機能を有する。
路のトランジスタが有するソース及びドレインの一方としての機能を有する。
路のトランジスタが有するソース及びドレインの他方としての機能を有する。
路のトランジスタが有するソース及びドレインの一方としての機能を有する。
路のトランジスタが有するソース及びドレインの他方としての機能を有する。
導電層706dの上に設けられる。絶縁層707は、トランジスタを保護する絶縁層(保
護絶縁層ともいう)としての機能を有する。
能を有する。絶縁層708を設けることにより、絶縁層708よりも下層の導電層と絶縁
層708よりも上層の導電層とによる寄生容量の発生を抑制できる。
。導電層709aは、駆動回路のトランジスタのゲートとしての機能を有する。例えば、
導電層709aを駆動回路のトランジスタのバックゲートとして機能させてもよい。例え
ば、Nチャネル型トランジスタの場合、上記バックゲートに、負電位を与えることにより
、トランジスタのしきい値電圧を正方向にシフトさせることができる。また、上記バック
ゲートを接地させてもよい。
る。
縁層710のうち、駆動回路のトランジスタの上に形成される部分を除去することにより
、絶縁層708中の水素や水を外部に放出できるため、絶縁層707から絶縁層708が
剥がれてしまうことを抑制できる。絶縁層710は、保護絶縁層としての機能を有する。
また、絶縁層710は、画素回路の容量素子の誘電体層としての機能を有する。
層710を貫通して設けられた開口部により導電層706dに電気的に接続される。さら
に、導電層711は、絶縁層710を挟んで導電層709b1に重畳する。導電層711
は、画素回路の液晶素子が有する一対の電極の一方、及び容量素子が有する一対の電極の
他方としての機能を有する。
ルタとしての機能を有する。
は、平坦化層としての機能を有する。
素子が有する一対の電極の他方としての機能を有する。なお、導電層721の上に別途絶
縁層を設けてもよい。
る。なお、絶縁層707及び絶縁層710のうち、シール材751下に位置する部分を除
去してもよい。
示す表示装置と比較した場合、導電層703cを別途有し、導電層709b1の代わりに
導電層709b2を有し、導電層711の代わりに導電層712を有し、液晶層750の
代わりに液晶層760を有する点が異なる。図10(A)に示す表示装置と同じ部分につ
いては、図10(A)に示す表示装置の説明を適宜援用する。
層704を挟んで導電層703cに重畳する。
液晶素子が有する一対の電極の一方としての機能を有する。さらに、導電層709b2は
、画素回路の容量素子が有する一対の電極の一方としての機能を有する。
層710を貫通して設けられた開口部により導電層706dに電気的に接続される。また
、導電層712は、櫛歯部を有し、櫛歯部の櫛のそれぞれが絶縁層710を挟んで導電層
709b2に重畳する。導電層712は、画素回路の液晶素子が有する一対の電極の他方
としての機能を有する。さらに、導電層712は、画素回路の容量素子が有する一対の電
極の他方としての機能を有する。
。
スタとしているが、これに限定されず、例えばチャネル保護型のトランジスタとしてもよ
い。また、トップゲート型のトランジスタとしてもよい。
なお、各層を積層構造にしてもよい。
る。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなど
の金属材料を含む層を適用できる。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。例えば、絶縁層70
4としては、窒化シリコン層及び酸化窒化シリコン層の積層を適用できる。このとき、上
記窒化シリコン層を、組成の異なる複数の窒化シリコン層の積層としてもよい。また、絶
縁層704として、酸化物層を用いてもよい。上記酸化物層としては、例えばIn:Ga
:Zn=1:3:2の原子比である酸化物の層などを用いることができる。
できる。
属酸化物、In-Zn系金属酸化物、又はIn-Ga-Zn系金属酸化物などを適用でき
る。また、上記In-Ga-Zn系金属酸化物に含まれるGaの一部若しくは全部の代わ
りに他の金属元素を含む金属酸化物を用いてもよい。なお、上記酸化物半導体が結晶を有
していてもよい。例えば、上記酸化物半導体が多結晶又は単結晶でもよい。また、上記酸
化物半導体が非晶質でもよい。
素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の
いずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタ
ン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テ
ルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及び
ルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビ
ライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導
体として機能することが可能な量である。酸素原子との結合がガリウムよりも多くできる
金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸
素欠陥を少なくできる。
n:Ga:Zn=3:1:2の原子比である第2の酸化物半導体層、及びIn:Ga:Z
n=1:1:1の原子比である第3の酸化物半導体層の積層により、半導体層705a及
び半導体層705bを構成してもよい。上記積層により半導体層705a及び半導体層7
05bを構成することにより、例えばトランジスタの電界効果移動度を高めることができ
る。
電流が少ない。さらに、正孔の有効質量が10以上と重く、トンネル障壁の高さが2.8
eV以上と高い。これにより、トンネル電流が少ない。さらに、半導体層中のキャリアが
極めて少ない。よって、オフ電流を低くできる。例えば、オフ電流は、室温(25℃)で
チャネル幅1μmあたり1×10-19A(100zA)以下である。より好ましくは1
×10-22A(100yA)以下である。トランジスタのオフ電流は、低ければ低いほ
どよいが、トランジスタのオフ電流の下限値は、約1×10-30A/μmであると見積
もられる。なお、上記酸化物半導体層に限定されず、半導体層705a及び半導体層70
5bとして14族(シリコンなど)の元素を有する半導体層を用いてもよい。例えば、シ
リコンを含む半導体層としては、単結晶シリコン層、多結晶シリコン層、又は非晶質シリ
コン層などを用いることができる。
限り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。このとき、
チャネル形成領域において、ドナー不純物といわれる水素の量を、二次イオン質量分析法
(SIMSともいう)の測定値で1×1019/cm3以下、好ましくは1×1018/
cm3以下に低減することが好ましい。
体層のキャリア密度を1×1014/cm3未満、好ましくは1×1012/cm3未満
、さらに好ましくは1×1011/cm3未満にできる。このように、キャリア密度を少
なくすることにより、チャネル幅1μmあたりの電界効果トランジスタのオフ電流を1×
10-19A(100zA)以下、より好ましくは1×10-22A(100yA)以下
にまで抑制できる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界
効果トランジスタのオフ電流の下限値は、約1×10-30A/μmであると見積もられ
る。
Oxide Semiconductor(CAAC-OSともいう)としてもよい。
このとき、多結晶である酸化物半導体スパッタリング用ターゲットを用いてスパッタリン
グを行う。上記スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用タ
ーゲットに含まれる結晶領域がa-b面から劈開し、a-b面に平行な面を有する平板状
又はペレット状のスパッタリング粒子として剥離することがある。このとき、結晶状態を
維持したまま、上記スパッタリング粒子が基板に到達することにより、スパッタリング用
ターゲットの結晶状態が基板に転写される。これにより、CAAC-OSが形成される。
化物半導体の結晶状態の崩壊を抑制できる。例えば、成膜室内に存在する不純物(水素、
水、二酸化炭素、及び窒素など)を低減することが好ましい。また、成膜ガス中の不純物
を低減することが好ましい。例えば、成膜ガスとして露点が-80℃以下、好ましくは-
100℃以下である成膜ガスを用いることが好ましい。
、平板状のスパッタリング粒子が基板に到達したときに、スパッタリング粒子のマイグレ
ーションが起こり、平らな面を向けてスパッタリング粒子を基板に付着させることができ
る。例えば、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500
℃以下として酸化物半導体膜を成膜することにより酸化物半導体層を形成する。
制させることが好ましい。例えば、成膜ガス中の酸素割合を、30体積%以上、好ましく
は100体積%にすることが好ましい。
タル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、
又はルテニウムなどの金属材料を含む層を適用できる。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
えば、アクリル樹脂などを用いて絶縁層708を構成してもよい。
の機能を有し、光を透過する金属酸化物の層などを適用できる。例えば、酸化インジウム
酸化亜鉛又はインジウム錫酸化物などを適用できる。
物の層などを適用できる。例えば、酸化インジウム酸化亜鉛又はインジウム錫酸化物など
を適用できる。
機能を有する。着色層722としては、染料又は顔料を含む層を用いることができる。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
液晶、GH液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いること
ができる。
ー、非液晶性モノマー、及び重合開始剤を含む液晶組成物により構成される。ブルー相を
示す液晶は、応答時間が短く、光学的等方性であるため、配向処理が不要であり、視野角
依存性が小さい。よって、ブルー相を示す液晶を用いることにより、液晶表示装置の動作
を速くできる。
同一基板上に駆動回路を設ける。これにより、画素回路と駆動回路を接続するための配線
の数を少なくできる。
本実施の形態では、実施の形態2の表示装置を用いたパネルを備える電子機器の例につい
て、図11を参照して説明する。
12と、ボタン1013と、スピーカー1014と、を具備する。
いてもよい。
012においてタッチ検出を行うことができる。タッチパネルとしては、例えば光学式タ
ッチパネル、静電容量式タッチパネル、抵抗膜式タッチパネルなどを適用できる。
あれば、ボタン1013を押すことにより、電子機器のオン状態を制御できる。
る。
ることにより、例えば図11(A)に示す電子機器を電話機として機能させることができ
る。
び遊技機の一つ又は複数としての機能を有する。
に設けられたパネル1022aと、筐体1021bに設けられたパネル1022bと、軸
部1023と、ボタン1024と、接続端子1025と、記録媒体挿入部1026と、ス
ピーカー1027と、を備える。
よい。
により、パネル1022a及び1022bにおいてタッチ検出を行うことができる。タッ
チパネルとしては、例えば光学式タッチパネル、静電容量式タッチパネル、抵抗膜式タッ
チパネルなどを適用できる。
1022bを対向させて折り畳むことができる。
4を設けてもよい。例えば、ボタン1024が電源ボタンであれば、ボタン1024を押
すことにより、電子機器のオン状態を制御できる。
025が設けられていてもよい。また、接続端子1025が筐体1021a及び筐体10
21bの一方又は両方に複数設けられていてもよい。接続端子1025は、図11(B)
に示す電子機器と他の機器を接続するための端子である。
入部1026が設けられていてもよい。また、記録媒体挿入部1026が筐体1021a
及び筐体1021bの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
力する。なお、筐体1021aにスピーカー1027を設けてもよい。
筐体1021bにマイクが設けられることにより、例えば図11(B)に示す電子機器を
電話機として機能させることができる。
び遊技機の一つ又は複数としての機能を有する。
電子機器は、筐体1031と、筐体1031に設けられたパネル1032と、ボタン10
33と、スピーカー1034と、を具備する。
032においてタッチ検出を行うことができる。タッチパネルとしては、例えば光学式タ
ッチパネル、静電容量式タッチパネル、抵抗膜式タッチパネルなどを適用できる。
設けてもよい。
あれば、ボタン1033を押すことにより、電子機器のオン状態を制御できる。
する。
ための情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能
を有する。
体1041と、筐体1041に設けられたパネル1042と、筐体1041を支持する支
持台1043と、ボタン1044と、接続端子1045と、スピーカー1046と、を備
える。
042においてタッチ検出を行うことができる。タッチパネルとしては、例えば光学式タ
ッチパネル、静電容量式タッチパネル、抵抗膜式タッチパネルなどを適用できる。
あれば、ボタン1044を押すことにより、電子機器のオン状態を制御できる。
示す電子機器と他の機器を接続するための端子である。例えば、接続端子1045により
図11(D)に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピ
ュータから入力されるデータ信号に応じた画像をパネル1042に表示させることができ
る。例えば、図11(D)に示す電子機器のパネル1042が接続する他の電子機器のパ
ネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同
時に視認しやすくなる。
する。
ビジョン装置の一つ又は複数としての機能を有する。
態2の表示装置を用いたパネルを設けることにより、信頼性の高い電子機器を提供できる
。
31 パルス出力回路
32 保護回路
33 保護回路
41 トランジスタ
42 トランジスタ
43 トランジスタ
44 トランジスタ
45 トランジスタ
46 トランジスタ
47 トランジスタ
48 トランジスタ
49 トランジスタ
50 トランジスタ
51 トランジスタ
52 トランジスタ
111 トランジスタ
112 トランジスタ
113 トランジスタ
114 トランジスタ
201 画素部
202 駆動回路部
211 画素回路
221 ゲートドライバ
223 ソースドライバ
225 保護回路
230 液晶素子
231_1 トランジスタ
231_2 トランジスタ
233_1 容量素子
233_2 容量素子
234 トランジスタ
235 発光素子
311 期間
312 期間
313 期間
700 基板
701 絶縁層
703a 導電層
703b 導電層
703c 導電層
704 絶縁層
705a 半導体層
705b 半導体層
706a 導電層
706b 導電層
706c 導電層
706d 導電層
707 絶縁層
708 絶縁層
709a 導電層
709b1 導電層
709b2 導電層
710 絶縁層
711 導電層
712 導電層
720 基板
721 導電層
722 着色層
723 絶縁層
750 液晶層
751 シール材
760 液晶層
1011 筐体
1012 パネル
1013 ボタン
1014 スピーカー
1021a 筐体
1021b 筐体
1022a パネル
1022b パネル
1023 軸部
1024 ボタン
1025 接続端子
1026 記録媒体挿入部
1027 スピーカー
1031 筐体
1032 パネル
1033 ボタン
1034 スピーカー
1035 甲板部
1041 筐体
1042 パネル
1043 支持台
1044 ボタン
1045 接続端子
1046 スピーカー
Claims (1)
- 第1乃至第5のトランジスタを有し、
前記第1乃至第5のトランジスタはそれぞれ、第1のゲート及び第2のゲートを有し、
前記第1のトランジスタのソース及びドレインの一方は、第1のクロック信号が入力される第1の配線と電気的に接続され、
前記第1のトランジスタのソース及びドレインの他方は、出力信号線と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記出力信号線と電気的に接続され、
前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1のトランジスタの第1のゲートと電気的に接続され、
前記第3のトランジスタのソース及びドレインの他方は、第4の配線と電気的に接続され、
前記第3のトランジスタの第1のゲートは、第2のクロック信号が入力される第5の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第1のトランジスタの第1のゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの他方は、第3の配線と電気的に接続され、
前記第4のトランジスタの第1のゲートは、前記第2のクロック信号の反転信号が入力される第6の配線と電気的に接続され、
前記第5のトランジスタのソース及びドレインの一方は、前記第3の配線と電気的に接続され、
前記第5のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、
前記第5のトランジスタの第1のゲートは、前記第2のトランジスタの第1のゲートと電気的に接続され、
前記第1、第2及び第5のトランジスタの第2のゲートは、第7の配線と電気的に接続され、
前記第3及び第4のトランジスタの第2のゲートは、第8の配線と電気的に接続され、
前記第2の配線の電位と前記第4の配線の電位の電位差は、前記第1のトランジスタのしきい値電圧よりも大きく、
前記第4の配線の電位は、前記第2の配線の電位よりも高く、
前記第3の配線の電位は、前記第2の配線の電位よりも高く、
前記第7の配線の電位は、前記第8の配線の電位よりも低く、
前記出力信号線の信号がLレベルのとき、前記第2のクロック信号はHレベルである期間を有し、
前記第2のクロック信号がHレベルのとき、前記第1のクロック信号はLレベルである期間を有し、
前記第3のトランジスタは、前記出力信号線の信号がLレベルの期間に、前記第2のクロック信号に応じて前記第1のトランジスタの第1のゲートに前記第4の配線の電位を供給する半導体装置。
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