CN1953033A

CN1953033A - 驱动系统

Info

Publication number: CN1953033A
Application number: CNA2006100041331A
Authority: CN
Inventors: 李进弘
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2005-10-19
Filing date: 2006-02-21
Publication date: 2007-04-25
Anticipated expiration: 2026-02-21
Also published as: US7663592B2; JP4682300B2; CN100547642C; JP2007114779A; US20070085808A1

Abstract

一种包括信号驱动电路的驱动系统，其中该信号驱动电路包括串联连接的第一移位寄存器与第二移位寄存器，其中该信号驱动电路仅通过两个时钟的控制，用以驱动显示装置。

Description

驱动系统

技术领域

本发明有关于显示装置，特别有关一种应用于显示装置中的信号驱动电路。

背景技术

液晶显示器(LCD)由于具有高分辨率、高彩、低耗电、低电压需求以及轻薄，因而成为目前最先进的一种显示器技术。液晶显示器应用于移动式信息显示器相当多年，例如个人数字助理(PDA)、便携式计算机与移动电话…等等。

近年来，CMOS型移位寄存器电路是广泛地应用在低温多晶硅制程的液晶显示器中。然而，CMOS型移位寄存器电路一般来说于制造过程中需要至少8道光罩，因此成本将会增加。为了减少成本，液晶显示器制造商改用所需光罩数较少的PMOS型移位寄存器。

图1所示为一传统具有PMOS型移位寄存器的信号驱动电路。如图所示，显示面板10中的信号驱动电路100需要由外部集成电路(IC)所提供的4个时钟，通过柔性印刷电路板(FPC)的脚位来驱动PMOS移位寄存器，以及4组取样保持电路来取样及保持这4个时钟。因为需要增加取样保持电路，故不论其整合于IC中或面板上，都会增加其电能损耗与布局面积，因此成本亦会增加。再者，由于柔性印刷电路板(FPC)的脚位数增加，外部集成电路与面板间的连接可靠度，将变得十分地重要。

发明内容

本发明是提供一种驱动系统，适用于显示装置，并且包括信号驱动电路。信号驱动电路包括多个串联连接的移位寄存器电路，由第一时钟与第二时钟所控制，各包括第一控制端、第二控制端、输入端与输出端，用以根据启始时钟，依序输出对应的驱动时钟；其中第N级移位寄存器的输出端是耦接至第N+1级移位寄存器的输入端，第N+1级移位寄存器的输出端是耦接至第N级移位寄存器的第二控制端，且该第N级与该第N+1级移位寄存器的第一控制端是分别耦接该第一时钟与该第二时钟。

本发明亦提供一种驱动系统包括信号驱动电路，其中该信号驱动电路包括第一移位寄存器，具有第一控制端耦接该第一时钟、输入端耦接启始时钟、第二控制端以及输出端，用以根据该第一时钟与该启始信号，输出第一驱动时钟；以及第二移位寄存器，具有第一控制端耦接该第二时钟、输入端耦接该第一移位寄存器的输出端，输出端耦接该第一移位寄存器的第二控制端以及第二控制端，用以根据该第一驱动时钟与该第二时钟，输出第二驱动时钟，并且该第一移位寄存器是由该第二驱动时钟所关闭(disable)。

本发明亦提供一种驱动系统包括信号驱动电路，其中该信号驱动电路包括串联连接的第一移位寄存器与第二移位寄存器，其中该信号驱动电路仅通过两个时钟的控制，用以驱动显示装置。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下。

附图说明

图1所示为一传统具有PMOS型移位寄存器的信号驱动电路。

图2是表示信号驱动电路的一实施例。

图3为图2中信号驱动器的时序控制图。

图4为移位寄存器的一实施例。

图5为本发明信号驱动电路的另一实施例。

图6为时钟产生单元的一实施例。

图7为图6中信号驱动器的一时序控制图。

图8所示为信号驱动电路应用于显示装置的一实施例。

图9为电子装置的一实施例。

[主要元件标号说明]

10：显示面板； 100：信号驱动电路；

200A、200B：信号驱动电路；

220：时钟产生单元； 400：显示装置；

410：显示元件； 412：信号驱动电路；

510：外壳； 520：直流/直流转换器；

SR1～SR6、SRn：移位寄存器；

C1：第一控制端； C2：第二控制端；

A、B：控制端； IN：输入端；

OUT：输出端； out1～out6：驱动时钟；

STP：启始时钟； VDD：电源电压；

VSS：接地电压； N1～N3：节点；

SF：关闭时钟；

M01～M06、M11、M12、M21、M22、M31、M32、M41、M42、M51、M52、M61、M62、M71、M72、M81、M82、M91、M92：晶体管。

具体实施方式

本发明是提供具有信号驱动电路的驱动系统。图2是表示信号驱动电路的一实施例。如图所示，信号驱动电路200A包括串联连接的6个移位寄存器SR1～SR6，虽然本实施例中仅含有6个移位寄存器，然非用以限定本发明，本发明亦适用于其它数目的移位寄存器。每一移位寄存器SR1～SR6皆包括有第一控制端C1、第二控制端C2、输入端IN与输出端OUT，移位寄存器SR1～SR6是由第一时钟CLK1与第二时钟CLK2所控制，用以根据启始时钟STP，依序输出对应的驱动时钟。要注意的是，第一时钟CLK1与第二时钟CLK2并不为反相信号，但两者之间具有相位差，如图3中所示。

移位寄存器SR1包括第一控制端C1耦接第一时钟CLK1、第二控制端C2耦接移位寄存器SR2的输出端、输入端IN耦接启始时钟STP以及输出端OUT用以输出对应的驱动时钟out1。移位寄存器SR2包括第一控制端C1耦接第二时钟CLK2、第二控制端C2耦接移位寄存器SR3的输出端、输入端耦接移位寄存器SR1的输出端IN以及输出端OUT用以输出对应的驱动时钟out2。移位寄存器SR3包括第一控制端C1耦接第一时钟CLK1、第二控制端C2耦接移位寄存器SR4的输出端、输入端IN耦接移位寄存器SR2的输出端以及输出端OUT用以输出对应的驱动时钟out3。

移位寄存器SR4包括第一控制端C1耦接第二时钟CLK2、第二控制端C2耦接移位寄存器SR5的输出端、输入端IN耦接移位寄存器SR3的输出端以及输出端OUT用以输出对应的驱动时钟out4。移位寄存器SR5包括第一控制端C1耦接第一时钟CLK1、第二控制端C2耦接移位寄存器SR6的输出端、输入端IN耦接移位寄存器SR4的输出端以及输出端OUT用以输出对应的驱动时钟out5。移位寄存器SR6包括第一控制端C1耦接第二时钟CLK2、第二控制端C2耦接第一时钟CLK1、输入端IN耦接移位寄存器SR5的输出端以及输出端OUT用以输出对应的驱动时钟out6。

图3为图2中信号驱动器的时序控制图。移位寄存器SR1根据第一时钟CLK1与启始时钟STP，产生对应的驱动时钟out1至移位寄存器SR2的输入端。举例而言，当时间t0接收到启始时钟STP后，移位寄存器SR1会在时间t1第一时钟CLK1为低电平(goes low)时，输出对应的驱动时钟out1。

移位寄存器SR2根据第二时钟CLK2与来自移位寄存器SR1的驱动时钟out1，产生对应的驱动时钟out2至移位寄存器SR3的输入端。举例而言，当来自移位寄存器SR1的驱动时钟out1后，移位寄存器SR2会在时间t 2第二时钟CLK2为低电平(goes low)时，输出对应的驱动时钟out2。依此类推，移位寄存器SR3～SR6会根据来自前一级移位寄存器的驱动时钟与对应的第一时钟CLK1或第二时钟CLK2，产生对应的驱动时钟out3～out6。换言之，移位寄存器SR1～SR6仅由第一、第二时钟CLK1与CLK2所控制，用以于接收到启始时钟STP后，依序输出对应的驱动时钟out1～out6。

再者，驱动时钟out2不只作为移位寄存器的启始时钟，亦作为关闭时钟(disable pulse)用以关闭(disable)前一级移位寄存器SR1。同样地，驱动时钟out3～out5不只作为移位寄存器SR4～SR6的启始时钟，亦作为关闭时钟(disable pulse)用以关闭(disable)移位寄存器SR2～SR4。于本实施例中，驱动时钟out6是作为关闭时钟(disable pulse)用以关闭(disable)移位寄存器SR5。换言之，前一级(第N级)移位寄存器是由下一级(第N+1级)移位寄存器所输出的驱动时钟所关闭，此外要注意的是，于此实施例中移位寄存器SR1～SR6皆具有相同的结构，且皆仅由PMOS晶体管所构成。

图4为移位寄存器一实施例，其中移位寄存器SRn(表示SR1～SR6)系由18个PMOS晶体管所构成。如图所示，晶体管M11包括第一端耦接电源电压VDD、第二端耦接晶体管M12以及控制端作为输入端IN。晶体管M12包括第一端耦接晶体管M11的第二端、第二端耦接至节点N1以及控制端耦接至输入端IN。

晶体管M21包括第一端耦接至节点N1、第二端以及控制端耦接至晶体管M22，晶体管M22包括第一端耦接晶体管M21的第二端、第二端作为移位寄存器的第二控制端C2，以及控制端耦接至第二控制端C2与晶体管M21的控制端。晶体管M31包括第一端耦接至电源电压VDD、第二端耦接至晶体管M32以及控制端耦接至节点N1。晶体管M32包括第一端耦接晶体管M31的第二端、第二端耦接至节点N2以及控制端耦接至节点N1。

晶体管M41包括第一端耦接节点N2、控制端耦接至输入端IN以及第二端耦接晶体管M42，晶体管M42包括第一端耦接晶体管M41的第二端、第二端以及控制端耦接输入端IN。晶体管M51包括第一端耦接电源电压VDD、第二端耦接至晶体管M52以及控制端耦接节点N2，晶体管M52包括第一端耦接晶体管M51的第二端、第二端耦接至晶体管M61以及控制端耦接节点N2。晶体管M61包括第一端耦接晶体管M52的第二端、第二端耦接晶体管M62以及控制端耦接移位寄存器的第一控制端C1，晶体管M62包括第一端耦接晶体管M62的第二端、第二端耦接至节点N1以及控制端耦接至第一控制端C1。

晶体管M71包括第一端耦接节点N2、第二端耦接晶体管M72以及控制端耦接接地电压VSS，晶体管M72包括第一端耦接晶体管M71的第二端、第二端耦接至晶体管M91以及控制端耦接至接地电压VSS。晶体管M81包括第一端耦接至电源电压VDD、第二端耦接晶体管M82以及控制端耦接节点N1，晶体管M82包括第一端耦接晶体管M81的第二端、第二端作为移位寄存器的输出端OUT以及控制端耦接至节点N1。晶体管M91包括第一端耦接输出端OUT、第二端耦接晶体管M92以及控制端耦接晶体管M72的第二端，晶体管M92包括第一端耦接晶体管M91的第二端、第二端耦接至第一控制端C1以及控制端耦接晶体管M72的第二端。

首先于输入端IN接收到启始时钟STP(或来自前一级的驱动时钟)，同时第一时钟CLK1与第二时钟CLK2为高电位，晶体管M21、M22、M31、M32、M81与M82会截止，而晶体管M41、M42、M71、M72、M91与M92会导通，所以节点N2在低电位而节点N1会在高电位，此时输出端OUT上的电压会追随第一时钟CLK1，当第一时钟CLK1为低电位时，输出端OUT亦输出一低电位，而当第一时钟CLK1由低电位回到高电位时，输出端OUT信号亦同时回到高电位，于此时，节点N1会维持在高电位，节点N2会维持在低电位，直到第二时钟CLK2由高电位转为低电位时，M21、M22、M31、M32、M71、M72、M81与M82会导通，M11、M12、M41、M42、M91与M92会截止，所以节点N1为低电位，节点N2为高电位，输出端OUT维持在高电位，因M81、M82导通之故，所以此时移位寄存器SRn被关闭(disabled)，直到下一次输入端IN又接收到信号时移位寄存器SRn才会启动。

由于本发明的信号驱动电路仅需要两个时钟，且由仅包含PMOS晶体管的移位寄存器所构成，相较于传统由包含CMOS晶体管的移位寄存器所构成的信号驱动电路及/或需要四个时钟的信号驱动电路而言，它将可提供较低成本的解决之道。

图5为本发明信号驱动电路的另一实施例。如图所示，信号驱动电路200B包括6个移位寄存器SR1～SR6以及一时钟产生单元220，其中信号驱动电路200B除了耦接至移位寄存器SR6的时钟产生单元220之外，皆与图2中的信号驱动电路200A相似。时钟产生单元220是耦接至第一时钟CLK1与第二时钟CLK2，以及来自移位寄存器SR6的驱动时钟out6。举例而言，时钟产生单元220包括控制端A与B分别耦接至第二、第一时钟CLK2与CLK1、输入端IN耦接至最后一级移位寄存器SR6的输出端以及输出端OUT耦接至移位寄存器SR6的第二控制端。时钟产生单元220根据驱动时钟out6、第一时钟CLK1与第二时钟CLK2，产生关闭时钟SF用以关闭移位寄存器SR6。

图6为时钟产生单元的一实施例。如图所示，时钟产生单元220是耦接至移位寄存器SR6，且包括6个PMOS晶体管。晶体管M01包括第一端耦接电源电压VDD、第二端耦接晶体管M02以及控制端耦接移位寄存器SR6的第二控制端C2，晶体管M02包括第一端耦接晶体管M01的第二端、第二端耦接节点N3以及控制端耦接第二时钟CLK2，而晶体管M03包括第一端耦接节点N3、第二端耦接晶体管M04以及控制端耦接至接地电压VSS。

晶体管M04包括第一端耦接晶体管M03的第二端、第二端以及控制端耦接至移位寄存器SR6的输出端OUT，晶体管M05包括第一端耦接移位寄存器SR6的第二控制端C2、第二端耦接晶体管M06以及控制端耦接第一时钟CLK1，而晶体管M06包括第一端耦接晶体管M05的第二端、第二端耦接至接地电压VSS以及控制端耦接节点N3。

当移位寄存器SR6于时间t6输出对应的驱动时钟out6时，晶体管M03与M04会导通，使得节点N3上的电位V3会变成低电位，将晶体管M06导通。

图7为图6中信号驱动器的时序控制图。如图所示，信号驱动电路200B于时间t7之前的操作是与信号驱动电路200A相似，于此不再累述。以下请参考图5～7，说明信号驱动电路200B于时间t7之后的操作。

于时间t7时，第一时钟CLK1会变成低电位(goes low)，因此晶体管M05会导通。由于晶体管M05与M06皆导通，时钟产生单元220的输出端OUT(与移位寄存器SR6的第二控制端C2耦接)会被拉到低电位(pull low)，作为关闭信号SF用以将移位寄存器SR6关闭。即使第一时钟CLK1变成高电位，移位寄存器SR6的第二控制端C2上的电位会维持在低电位，使得晶体管M01维持导通。

于时间t8时，第二时钟CLK2变成低电位使得晶体管M02导通，当晶体管M01与M02导通时，节点N3上的电位会被拉到高电位(pull high)，故时钟产生单元220会因而被重置与关闭。

信号驱动电路200B中的时钟产生单元220与移位寄存器SR1～SR6的连接可进一步确保所有的移位寄存器被前一级移位寄存器的驱动时钟所关闭，并且不会有漏电流由后级流向前一级。因此，由移位寄存器SR1～SR6所输出的驱动时钟将可以到达所需的电压电平。

图8所示为信号驱动电路应用于显示装置的一实施例。仔细来说，显示装置400包括有显示元件410(例如液晶显示面板)，是耦接至信号驱动电路412，例如前述的信号驱动电路200A或200B。信号驱动电路412用以依序输出驱动时钟以驱动显示元件410。于其它实施例中，显示元件410举例而言亦可为等离子体显示元件、有机电致发光显示元件、场发光显示元件或阴极射线管显示元件。

图9为电子装置的一实施例。如图所示，电子装置500可为个人数字助理(PDA)、笔记本型计算机、平板计算机、移动电话或显示器。一般而言，电子装置包括外壳510、显示装置400以及直流/直流转换器520，直流/直流转换器520耦接至显示装置400，用以提供电压对显示装置400进行供电，俾以产生图像。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims

1.一种驱动系统，包括：

信号驱动电路，包括：

多个串联连接的移位寄存器电路，由第一时钟与第二时钟所控制，各包括第一控制端、第二控制端、输入端与输出端，用以根据启始时钟，依序输出对应的驱动时钟；其中第N级移位寄存器的输出端是耦接至第N+1级移位寄存器的输入端，第N+1级移位寄存器的输出端是耦接至第N级移位寄存器的第二控制端，且该第N级与该第N+1级移位寄存器的第一控制端是分别耦接该第一时钟与该第二时钟。

2.根据权利要求1所述的驱动系统，其中该等多个移位寄存器电路仅由PMOS移位寄存器所构成。

3.根据权利要求1所述的驱动系统，其中最后一级移位寄存器电路的第一控制端是耦接至该第一时钟与该第二时钟中的一者，而该最后一级的第二控制端是耦接该第一时钟与该第二时钟中的另一者。

4.根据权利要求1所述的驱动系统，还包括时钟产生单元，用以根据最后一级移位寄存器电路所输出的驱动时钟以及该第一时钟与该第二时钟，产生禁止时钟关闭该最后一级移位寄存器电路。

5.根据权利要求4所述的驱动系统，其中该禁止时钟是耦接至该最后一级移位寄存器电路的第二控制端。

6.根据权利要求4所述的驱动系统，其中该时钟产生单元，用以根据最后一级移位寄存器电路所输出的驱动时钟，产生禁止时钟，且根据该第一时钟或该第二时钟，将该禁止时钟输出至该最后一级移位寄存器电路。

7.根据权利要求4所述的驱动系统，其中该时钟产生单元是由PMOS晶体管所构成。

8.根据权利要求1所述的驱动系统，还包括一个用以关闭该最后一级移位寄存器电路的装置。

9.根据权利要求1所述的驱动系统，其中该系统还包括显示装置，并且该显示装置包括该信号驱动电路与显示元件，且该显示元件是由该信号驱动电路所驱动。

10.根据权利要求9所述的驱动系统，其中该驱动系统包括电子装置，并且该显示装置是设置于该电子装置中，用以显示图像。